DE4335851C2 - Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur - Google Patents
Verfahren zum Herstellen eines MOS-Transistors mit LDD-StrukturInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 26
- 150000002500 ions Chemical class 0.000 claims description 21
- -1 fluorine ions Chemical class 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 10
- 229910052731 fluorine Inorganic materials 0.000 claims description 10
- 239000011737 fluorine Substances 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000005496 tempering Methods 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
Die Erfindung betrifft allgemein ein Verfahren zum Herstellen eines
MOS-Transistors mit LDD-Struktur, spezieller eine Verbesserung bei
einem durch einen kurzen Kanal bedingten Effekt und bei einem
durch heiße Ladungsträger bedingten Effekt, sowie eine Verbesserung
der Schwellenspannung dieses MOS-Transistors.
Aus der JP 05-129 329 A ist bereits ein Verfahren zum Herstellen eines
MIS-Transistors ohne LDD-Struktur bekannt. Hier werden auf einem
Halbleiterbereich von n-Typ ein Gate-Isolationsfilm und darauf ein lei
tender Film aufgebracht. Der leitende Film 3 wird unter Verwendung
eines als Maske dienenden Resistmusters geätzt. Auf diese Wiese wird
eine Gate-Elektrode erhalten. Danach werden Fluorionen implantiert,
und zwar unter Verwendung des Resistmusters und der Gate-
Elektrode als Masken. Dadurch werden Source- und Drain-Bereiche
gebildet. Anschließend wird das Resistmuster entfernt, wonach B-Io
nen in die gesamte Oberfläche implantiert werden.
Bei einem herkömmlichen p-MOS-Transistor tritt in Kantenabschnit
ten einer Gate-Elektrode ein starkes elektrisches Feld auf, das dazu
führt, dass heiße Ladungsträger erzeugt werden. Die erzeugten heißen
Ladungsträger werden oft in einem Gate-Isolierfilm im Transistor ge
fangen, was dazu führt, dass eine Ladungsträgerfalle oder ein Grenz
flächenzustand im Isolierschichtgate auftritt. Diese heißen Ladungs
träger verschlechtern die Betriebseigenschaften eines p-MOS-Transis
tors und verringern dessen Lebenserwartung.
Bei einem Versuch zum Begrenzen der Wirkung heißer Ladungsträger
wurde ein p-MOS-Transistor mit einer Struktur mit
leicht dotiertem Drain (nachfolgend als "LDD" = lightly
doped drain bezeichnet) vorgeschlagen. Ein solcher p-MOS-
Transistor mit LDD-Struktur wird unter Bezugnahme auf Fig. 4
zum besseren Verständnis des Hintergrundes der Erfindung er
läutert. Es sind Herstellschritte für einen herkömmlichen
Herstellablauf für einen p-MOS-Transistor mit LDD-Struktur
veranschaulicht.
Wie in Fig. 4 dargestellt, wird in einem Schritt A ein Gate
oxidfilm 13 auf einem n-Halbleitersubstrat 11 ausgebildet.
Ein mit p-Fremdstoffionen dotierter p+-Film aus polykristal
linem Silizium wird auf der ganzen Fläche des Gateoxidfilms
13 ausgebildet und dann einem Mustervorgang unterzogen, um
ein Gate 15 zu bilden. Unter Verwendung des Gates 15 als
Maske werden p-Fremdstoffionen wie B-Ionen und BF2-Ionen mit
geringer Dichte implantiert, um Source/Drain-Bereiche mit
p--Dichte, also geringer Dichte, herzustellen.
Anschließend wird in einem Schritt B die Herstellung des p-
MOS-Transistors mit LDD-Struktur abgeschlossen. Dazu wird
zunächst ein Oxidfilm auf dem ganzen Substrat abgeschieden
und danach wird er einer anisotropen Ätzbehandlung unterzo
gen, um an den Seitenrändern des Gates 15 Abstandsstücke 19
auszubilden, die Seitenwände bilden, wie in der Figur darge
stellt. Danach werden unter Verwendung dieser Abstandsstücke
19 und des Gates 15 als Maske p-Fremdstoffionen wie B-Ionen
oder BF2-Ionen mit hoher Dichte in das Substrat 11 implan
tiert, um Source/Drain-Bereiche 21 mit p+-Dichte, also hoher
Dichte, auszubilden.
Beim oben angegebenen MOS-Transistor mit LDD-Struktur er
laubt es der Drainbereich 17 mit p--Dichte, daß ein an den
Drainbereich gelegtes starkes elektrisches Feld abgeschwächt
wird, so daß eine Verschlechterung der Betriebseigenschaften
des Bauelements aufgrund heißer Ladungsträger verhindert
werden kann, wodurch die Zuverlässigkeit des Bauelements
verbessert wird.
Wenn ein sehr kleiner LDD-MOS-Transistor für ein Bauelement
mit einer Speicherkapazität von 256 M oder mehr hergestellt
wird, müssen die p--Source/Drain-Bereiche, die zum Beseiti
gen des Effekts heißer Ladungsträger dienen, eine sehr fla
che Übergangstiefe aufweisen, z. B. einige 10 nm (einige
100 Å), so daß kein Kurzkanaleffekt erzielt werden kann.
Mit einem herkömmlichen Prozeß unter Verwendung eines Ionen
implantierverfahrens ist es schwierig, einen LDD-MOS-Transi
stor mit einer Speicherkapazität von 256 M oder mehr herzu
stellen. Nachfolgend wird diese Schwierigkeit des besseren
Verständnisses halber kurz diskutiert. Wie oben angegeben,
wird als p-Fremdstoff, der zum Ausbilden von p-Source/Drain-
Bereichen verwendet wird, B oder BF2 genutzt. Da Bor(B)-
Ionen sehr großes Diffusionsvermögen aufweisen, ist es
schwierig, p--Source/Drain-Bereiche mit flachem Übergang
durch Anwendung eines Ionenimplantierprozesses auszubilden.
Demgemäß besteht ein nachteiliger Einfluß auf einen Kurzka
naleffekt des Bauelements.
Die Erfinder haben erkannt, daß es zum Überwinden der vor
stehend genannten Schwierigkeiten erforderlich ist, einen
Herstellprozeß für einen LDD-MOS-Transistor anzugeben, der
dazu in der Lage ist, p--Source/Drain-Bereiche mit flachem
Übergang herzustellen, wodurch der LDD-MOS-Transistor einen
ausgezeichneten Kurzkanaleffekt zeigt und seine Zuverlässig
keit stark verbessert ist.
Demgemäß ist es eine Aufgabe der Erfindung, ein Verfahren
zum Herstellen eines MOS-Transistors mit LDD-Struktur anzugeben, mit dem auf
einfache Weise p--Source/Drain-Bereiche hergestellt werden
können sowie mit
verbessertem Kurzkanaleffekt und höherer Zuverlässig
keit.
Die vorstehend genannte Aufgabe kann durch das Verfahren
gemäß Anspruch 1 gelöst werden.
Die obige und weitere Aufgaben und Vorteile der Erfindung
gehen aus der folgenden Beschreibung hervor.
Um die vorstehenden und damit verbundene Zwecke der Erfin
dung zu erzielen, müssen Merkmale erfüllt sein, wie sie
nachfolgend in der Beschreibung dargelegt werden und insbe
sondere in den Ansprüchen definiert sind. Die Beschreibung
und die beigefügten Zeichnungen veranschaulichen Ausfüh
rungsbeispiele, die nur verschiedene Arten veranschaulichen,
durch die das Prinzip der Erfindung realisiert werden kann.
In den Zeichnungen ist folgendes dargestellt:
Fig. 1 ist eine Folge schematischer Schnittdarstellungen zum
Veranschaulichen eines erfindungsgemäßen Verfahrens zum Her
stellen eines LDD-MOS-Transistors;
Fig. 2 veranschaulicht Dotierungsprofile für p--Fremdstoff
bereiche, und zwar für Verfahrensschritte für herkömmliche
bzw. für erfindungsgemäße LDD-MOS-Transistoren;
Fig. 3 ist ein Diagramm, das die Beziehung zwischen der Kanallänge
und der Schwellenspannung zeigt; und
Fig. 4 ist ein Ablaufdiagramm, das durch schematische Quer
schnitte ein herkömmliches Verfahren zum Herstellen eines
LDD-MOS-Transistors veranschaulicht.
Durch Fig. 1 wird ein Verfahren zum Herstellen eines erfin
dungsgemäßen p-LDD-MOS-Transistors veranschaulicht, und zwar
durch Querschnitte entsprechend der Herstellungsreihenfolge.
Zunächst wird in einem Schritt A ein p-LDD-MOS-Transistor
auf einem n-Halbleitersubstrat 31 ausgebildet, auf dem ein
Gateoxidfilm 33 mit einer Dicke nicht über 10 nm (100 Å)
ausgebildet ist. Danach wird über dem dünnen Gateoxidfilm 33
ein mit Bor dotierter p+-Film 35 aus Polysilizium ausgebil
det, der als Diffusionsquelle zum Ausbilden von p--Source/
Drain-Bereichen dienen soll. Die Herstellung des mit Bor do
tierten p+-Films 35 aus Polysilizium erfolgt durch Abschei
den eines Polysiliziumschicht auf dem Gateoxidfilm 33 mit
anschließendem Dotieren der Polysiliziumschicht mit Bor. Al
ternativ kann ein mit Bor dotierter p+-Film 35 aus Polysili
zium unmittelbar hergestellt werden. Z. B. wird ein Film aus
n+-Polysilizium über dem Gateisolierfilm 35 ausgebildet, ge
folgt von einem Dotieren dieses Films mit einer solchen Men
ge an BF2, daß die n+-Fremdstoffionen im n+-Polysiliziumfilm
in ihrer Wirkung aufgehoben und übertroffen werden.
Anschließend erfolgt in einem Schritt B Ionenimplantation
von Fluor-Fremdstoffionen im p+-Polysiliziumfilm 35. Zu die
sem Zweck wird die Oberfläche des p+-Polysiliziumfilms 35
mit einem Isolierfilm 37 bedeckt, gefolgt von einem Auftra
gen eines Photoresistfilms 39 über dem Isolierfilm 37. Die
ser mit dem Photoresistfilm 39 abgedeckte Isolierfilm 37
wird dann einem Musterbildungsvorgang unterzogen, um den
Isolierfilm 37 teilweise freizulegen. Ein Nitridfilm oder
ein CVD-Oxidfilm kann für den Isolierfilm verwendet werden.
Unter Verwendung des Photoresistfilms als Maske wird der
freigelegte Isolierfilm 37 entfernt. Dabei entspricht der
verbleibende Teil des Isolierfilms 37 dem Ort, an dem ein
Gate in einem späteren Schritt auszubilden ist. Der Isolier
film 37 dient auch als Maske für Fluorionen, die in den p+-
Polysiliziumfilm 35 implantiert werden. Die Dosis der Fluor
ionen ist ungefähr doppelt so hoch wie diejenige der in den
p+-Polysiliziumfilm 35 implantierten Borionen.
Ein Schritt C wird ausgeführt, um Source/Drain-Bereiche mit
p--Dichte auszubilden. Zu diesem Zweck wird der Photoresist
film 39, von dem nur ein Teil zusammen mit dem Gateisolier
film 37 zurückbleibt, nach dem obigen Entfernschritt ent
fernt, und dann wird die verbleibende Struktur einem Temper
prozeß unterzogen. Der Temperprozeß führt dazu, daß die in
den p+-Polysiliziumfilm 35 implantierten Borionen durch den
Gateoxidfilm 33 in das Substrat 31 eindiffundieren. Infolge
dessen werden p--Source/Drain-Bereiche 41 ausgebildet. Beim
Temperprozeß fördern die in den p+-Polysiliziumfilm 35 ein
diffundierten Fluorionen die Diffusion der Borionen aus dem
p+-Polysiliziumfilm 35 in das Substrat 31 durch den Gate
oxidfilm 33 hindurch. Durch Verwenden dieses Prozesses
anstelle eines Ionenimplantierverfahrens, wie herkömmlich,
beträgt die Tiefe des Übergangs in den p--Source/Drain-Be
reichen nicht mehr als 50 nm (500 Å).
Zuletzt wird der p+-Polysiliziumfilm 35 einem Musterbil
dungsprozeß unter Verwendung des Isolierfilms 37 als Maske
unterzogen, um ein Gate 43 auszubilden. Danach wird der Iso
lierfilm 37 entfernt und ein Oxidfilm wird über der ganzen
sich ergebenden Struktur abgeschieden. Darauf folgend wird
der abgeschiedene Oxidfilm anisotrop geätzt, um Abstands
stücke 45 an den Seitenwänden des Gates 43 auszubilden. Un
ter Verwendung der Abstandsstücke 45 und des Gates 43 als
Maske werden p-Fremdstoffe wie B oder BF2 in das Substrat 31
implantiert, um Source/Drain-Bereiche 47 mit p+-Dichte, also
hoher Dichte, auszubilden.
Verschiedene Merkmale gemäß der Erfindung werden nachfolgend
in Vergleich zu einem mit einem herkömmlichen Verfahren her
gestellten LDD-MOS-Transistor beschrieben.
In Fig. 2 sind Dotierprofile in den p--Fremdstoffbereichen
abhängig von der Tiefe des Übergangs dargestellt. Wie in
Fig. 2 gezeigt, werden erfindungsgemäße, in einem Substrat
p--Source/Drain-Bereiche mit flacherem Übergang gebildet.
Dies wird durch die Verwendung des Oxidfilms und der Fluor
ionen sowie den Temperprozeß erzielt anstelle der Verwendung
des Ionenimplantationsprozesses wie beim Stand der Technik,
da die Borionen über den Oxidfilm in das Substrat diffundie
ren und die in dieselbe Filmschicht wie die Borionen dotier
ten Fluorionen die Diffusion der Borionen fördern.
In Fig. 3 ist die Beziehung zwischen der Kanallänge und der
Schwellenspannung dargestellt. Wie es in dieser Figur ge
zeigt ist, weist ein erfindungsgemäß hergestellter LDD-MOS-
Transistor einen wesentlich besseren Wert für die Schwellen
spannung auf als ein herkömmlich hergestellter.
Wie vorstehend erläutert, ermöglichen es die Anwendung eines
Diffusionsprozesses von Fremdstoffionen durch einen Oxidfilm
hindurch und die Verwendung von Fluorionen, daß Source/
Drain-Bereiche niedriger Dichte einen sehr flachen Übergang
aufweisen, was zu Verbesserungen hinsichtlich des Kurzkanal
effekts und der Schwellenspannung führt, wodurch ein Bauele
ment mit einer Speicherkapazität nicht unter 256 M zuverläs
siger und vorteilhafter hergestellt werden kann.
Claims (9)
1. Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur, mit den
folgenden Schritten:
- - Ausbilden eines Gateoxidfilms auf einem Substrat;
- - Ausbilden eines mit p-Fremdstoffionen dotierten p+-Poly siliziumfilms auf dem Gateoxidfilm;
- - Auftragen eines Isolierfilms und eines Photoresistfilms der Reihe nach auf dem p+-Polysiliziumfilm;
- - Unterziehen der sich ergebenden Struktur einem Musterungs vorgang, um einen Teil des Isolierfilms freizulegen;
- - Anwenden eines Ätzvorgangs auf den freigelegten Isolier film, wobei der Photoresistfilm als Maske verwendet wird;
- - Implantieren von Fluorionen in den p+-Polysiliziumfilm, wobei der verbliebene Isolierfilm als Maske verwendet wird;
- - Beseitigen des restlichen Photoresistfilms;
- - Ausführen eines Temperschrittes zum Ausbilden von p-- Source/Drain-Bereichen;
- - Anwenden eines Ätzschritts auf den p+-Polysiliziumfilm, um ein Gate herzustellen, wobei der verbliebene Isolierfilm als Maske verwendet wird;
- - Beseitigen des restlichen Isolierfilms;
- - Abscheiden eines Oxidfilms über der gesamten sich ergeben den Struktur;
- - anisotropes Ätzen des Oxidfilms, um Abstandsstücke an Sei tenwänden des Gates auszubilden; und
- - Implantieren von p-Fremdstoffionen in das Substrat mit ho her Dichte, um p+-Source/Drain-Bereiche neben den p--Source/ Drain-Bereichen auszubilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der p+-Polysiliziumfilm als Diffusionsquelle zum Ausbilden
der p--Source/Drain-Bereiche dient.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch
gekennzeichnet, daß der Schritt des Ausbildens des p+-Poly
siliziumfilms die folgenden Unterschritte aufweist:
- - Abscheiden eines Polysilziumfilms auf dem Gateoxidfilm; und
- - Dotieren des Polysiliziumfilms mit p-Fremdstoffionen.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß
die eindotierten Fremdstoffionen Borionen sind.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
der Schritt des Ausbildens des p+-Polysiliziumfilms die fol
genden Unterschritte aufweist:
- - Beschichten des Gateoxidfilms mit einem n+-Polysilizium film und
- - Dotieren des n+-Polysiliziumfilms mit BF2-Ionen mit sol cher Menge, daß die BF2-Ionen die Wirkung der in den n+- Polysiliziumfilm mit hoher Dotierung eindotierten n-Fremd stoffionen aufheben und übertreffen.
6. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß der Isolierfilm ein Nitridfilm
oder ein CVD-Oxidfilm ist.
7. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die p--Source/Drain-Bereiche durch
Diffusion der in den p+-Polysiliziumfilm eindotierten p-
Fremdstoffionen in das Substrat durch den Gateoxidfilm hin
durch ausgebildet werden, wenn der Temperschritt ausgeführt
wird.
8. Verfahren nach einem der vorstehenden Ansprüche, da
durch gekennzeichnet, daß die p--Source/Drain-Bereiche eine
Tiefe des Übergangs nicht über 50 nm aufweisen.
9. Verfahren nach einem der vorstehenden Ansprüche, dadurch
gekennzeichnet, daß die Fluorionen mit einer Dosis im
plantiert werden, die doppelt so hoch ist wie diejenige der
in den p+-Polysiliziumfilm dotierten Fremdstoffionen.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/135,262 US5395780A (en) | 1993-10-12 | 1993-10-12 | Process for fabricating MOS transistor |
| DE4335851A DE4335851C2 (de) | 1993-10-12 | 1993-10-20 | Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/135,262 US5395780A (en) | 1993-10-12 | 1993-10-12 | Process for fabricating MOS transistor |
| DE4335851A DE4335851C2 (de) | 1993-10-12 | 1993-10-20 | Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4335851A1 DE4335851A1 (de) | 1995-04-27 |
| DE4335851C2 true DE4335851C2 (de) | 2003-06-12 |
Family
ID=25930580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4335851A Expired - Fee Related DE4335851C2 (de) | 1993-10-12 | 1993-10-20 | Verfahren zum Herstellen eines MOS-Transistors mit LDD-Struktur |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5395780A (de) |
| DE (1) | DE4335851C2 (de) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891784A (en) * | 1993-11-05 | 1999-04-06 | Lucent Technologies, Inc. | Transistor fabrication method |
| US6498080B1 (en) * | 1993-11-05 | 2002-12-24 | Agere Systems Guardian Corp. | Transistor fabrication method |
| US20020197838A1 (en) * | 1996-01-16 | 2002-12-26 | Sailesh Chittipeddi | Transistor fabrication method |
| US5877041A (en) * | 1997-06-30 | 1999-03-02 | Harris Corporation | Self-aligned power field effect transistor in silicon carbide |
| US6153456A (en) * | 1998-01-14 | 2000-11-28 | Vlsi Technology, Inc. | Method of selectively applying dopants to an integrated circuit semiconductor device without using a mask |
| US6100171A (en) * | 1998-03-03 | 2000-08-08 | Advanced Micro Devices, Inc. | Reduction of boron penetration by laser anneal removal of fluorine |
| KR100319610B1 (ko) | 1999-03-18 | 2002-01-09 | 김영환 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| US6737710B2 (en) * | 1999-06-30 | 2004-05-18 | Intel Corporation | Transistor structure having silicide source/drain extensions |
| US7208390B2 (en) * | 2001-11-29 | 2007-04-24 | Freescale Semiconductor, Inc. | Semiconductor device structure and method for forming |
| US6518146B1 (en) | 2002-01-09 | 2003-02-11 | Motorola, Inc. | Semiconductor device structure and method for forming |
| US7135423B2 (en) | 2002-05-09 | 2006-11-14 | Varian Semiconductor Equipment Associates, Inc | Methods for forming low resistivity, ultrashallow junctions with low damage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129329A (ja) * | 1991-11-05 | 1993-05-25 | Matsushita Electron Corp | Ｍｉｓトランジスタの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831602B2 (ja) * | 1986-06-30 | 1996-03-27 | 沖電気工業株式会社 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| US5082794A (en) * | 1989-02-13 | 1992-01-21 | Motorola, Inc. | Method of fabricating mos transistors using selective polysilicon deposition |
| US5141895A (en) * | 1991-01-11 | 1992-08-25 | Motorola, Inc. | Semiconductor device process using diffusant penetration and source layers for shallow regions |
| US5282972A (en) * | 1991-12-18 | 1994-02-01 | Kelco Water Engineering, Inc. | Method and apparatus for recycling R/O waste water |
-
1993
- 1993-10-12 US US08/135,262 patent/US5395780A/en not_active Expired - Lifetime
- 1993-10-20 DE DE4335851A patent/DE4335851C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129329A (ja) * | 1991-11-05 | 1993-05-25 | Matsushita Electron Corp | Ｍｉｓトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5395780A (en) | 1995-03-07 |
| DE4335851A1 (de) | 1995-04-27 |
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| 8327 | Change in the person/name/address of the patent owner |
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