DE4224793C2 - Dünnfilmfeldeffektelement und Herstellungsverfahren dafür - Google Patents

Dünnfilmfeldeffektelement und Herstellungsverfahren dafür

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Description

Die Erfindung bezieht sich auf ein Dünnfilmfeldeffektelement nach dem Oberbegriff des Patentanspruches 1 sowie auf ein Herstellungsverfahren für ein Dünn­ filmfeldeffektelement nach dem Oberbegriff des Patentanspruches 4. Ein sogenannter Dünnfilmtransistor (TFT) ist ein Typ von isolierten Feldeffekttransistoren, die so strukturiert sind, daß sie dünne Halbleiterfilme auf isolierenden Substraten und Kanalbereichen in diesen Filmen aufweisen.
Fig. 7 ist eine Schnittansicht der Struktur eines Dünnfilmtransistors. Bei diesem Dünnfilmtransistor ist eine Gateelektrode 5 aus einer polykristallinen Siliziumschicht auf einer Oberfläche eines isolierenden Substrates oder einer iso­ lierenden Schicht 1 gebildet. Eine Gateisolierschicht 7 aus einem Oxidfilm oder ähnliches ist auf den Oberflächen des iso­ lierenden Substrates 1 und der Gateelektrode 5 gebildet. Eine Halbleiterschicht 8 aus polykristallinem Silizium oder Einkri­ stallsilizium ist auf einer Oberfläche der Gateisolierschicht 7 gebildet. Ein Paar von Source/Drain-Bereichen 14, 14 ist in der Halbleiterschicht 8 gebildet, und ein Kanalbereich 12 ist zwi­ schen diesen Source/Drain-Bereichen 14, 14 gebildet. Die Ober­ fläche der Halbleiterschicht 8 ist mit einer Zwischenisolier­ schicht 15 bedeckt. Verbindungsschichten 16 sind mit den Source/Drain-Bereichen 14, 14 entsprechend durch Kontaktlöcher verbunden, die in der Zwischenisolierschicht 15 gebildet sind. Ein derartiger Typ einer unter einem Kanalbereich 12 gebildeten Gateelektrode 5 wird ein Dünnfilmtransistor vom Bodengatetyp genannt. Fig. 16(a) ist ein Äquivalentschaltbild eines Dünn­ filmtransistors mit Bodengate.
Im folgenden werden die Herstellungsschritte des in Fig. 7 ge­ zeigten Dünnfilmtransistors beschrieben. Fig. 8 bis 13 sind Schnittansichten der Struktur, die aufeinanderfolgend entspre­ chende Herstellungsschritte des Dünnfilmtransistors darstellen (ein erster bis ein sechster Schritt).
Zuerst wird, wie in Fig. 8 gezeigt ist, eine polykristalline Siliziumschicht 2 auf der Oberfläche eines Isolierschichtsub­ strates 1 unter Benutzung eines CVD-(Chemical Vapor Deposi­ tion)Verfahrens gebildet. Ein Photolackmuster 4 wird auf der Oberfläche der polykristallinen Siliziumschicht 2 unter Be­ nutzung eines photolithographischen Verfahrens und eines Ätz­ verfahrens gebildet. Dann wird unter Benutzung des Photolack­ musters 4 als eine Maske die polykristalline Siliziumschicht 2 geätzt und eine Gateelektrode 5 gebildet. Als nächstes werden, wie in Fig. 9 gezeigt ist, ein Gateisolierfilm 7 und eine Halbleiterschicht aus polykristallinem Silizium oder einem Si­ liziumeinkristall auf dem gesamten Waver gebildet. Ein Photo­ lackmuster 24 zum Definieren der Form von aktiven Bereichen wird dann auf der Oberfläche der Halbleiterschicht 8 mit einem photolithographischen Verfahren gebildet. Unter Benutzung des Photolackmusters 24 als Maske wird die Halbleiterschicht 8 be­ mustert. Danach wird das Photolackmuster 24 entfernt, Dotier­ material eines ersten Leitungstypes werden durch Ionenimplan­ tation in die Halbleiterschicht 8 mit einer Dosis von 0 bis 5 × 1013/cm2 eingeführt.
Wie in Fig. 10 gezeigt ist, wird ein Photolackmuster 25 auf der Oberfläche eines Bereiches gebildet, der der Kanalbereich der Halbleiterschicht 8 werden soll, indem ein photolithogra­ phisches Verfahren verwendet wird. Unter Benutzung des Photo­ lackmusters 25 als eine Maske werden Dotierungsionen 33 eines zweiten Leitungstypes durch Ionenimplantation in die Halblei­ terschicht 8 in einer Dosis von 5 × 1014 bis 1 × 1016/cm2 ein­ geführt, so daß ein Paar von Source/Drain-Bereichen 14, 14 in der Halbleiterschicht 8 gebildet wird.
Wie in Fig. 11 gezeigt ist, wird eine Zwischenisolierschicht 15 auf der gesamten Oberfläche gebildet. Auf der Oberfläche der Zwischenisolierschicht 15 wird ein Photolackmuster 26 zum Bilden von Kontaktlöchern gebildet. Unter Benutzung des Photo­ lackmusters 26 als ein Maske wird die Zwischenisolierschicht 15 zum Bilden von Kontaktlöchern geätzt, die die Source/Drain-Be­ reiche 14, 14 erreichen.
Wie in Fig. 12 gezeigt ist, werden, nachdem das Photolackmu­ ster 26 entfernt ist, Verbindungsschichten 16 innerhalb der Kontaktlöcher und auf der Oberfläche der Zwischenisolierschicht 15 gebildet und in ein vorgeschriebenes Verbindungsmuster be­ mustert. Nach dem Folgen der obigen Schritte ist der Waverpro­ zeß eines in Fig. 12 (entsprechend Fig. 7) gezeigten Dünn­ filmtransistors beendet.
Ein Dünnfilmtransistor vom Bodengatetyp, der durch das oben angegebene Verfahren hergestellt ist, weist Source/Drain-Be­ reiche auf, die durch Ionenimplantation unter Benutzung des Photolackes 25 als eine Maske gebildet sind, wie in Fig. 10 gezeigt ist. Manchmal tritt ein Problem auf, daß die Gateelek­ trode 5 und das Photolackmuster 25 zum Bilden der Source/Drain- Bereiche nicht übereinstimmen wegen Ausrichtungsfehler einer Maske zum Bilden eines Photolackmusters. Fig. 13 ist eine strukturelle Schnittansicht, die die Positionen des Photolack­ musters 25 und der Source/Drain-Bereiche 14, 14 zeigt, wenn ein Ausrichtungsfehler auftritt. Wenn ein derartiger in der Figur gezeigter Ausrichtungsfehler auftritt, ist einer der Source/ Drain-Bereiche 14 von der Gateelektrode 5 getrennt, und eine sogenannte Offsetstruktur wird gebildet. Wenn ein derartiger Dünnfilmtransistor mit einer Offsetstruktur gebildet wird, tritt ein Problem auf, daß sich die Tranistoreigenschaften ver­ schlechtern. Insbesondere ist das Problem eines Ausrichtungs­ fehlers einer Maske schwerwiegender als je zuvor geworden, da die Vorrichtungen miniaturisiert werden und die Kanallänge 1 µm oder weniger als 1 µm wird.
Zum Vermeiden des Ausrichtungsfehlers einer Maske ist ein Dünn­ filmtransistor entwickelt worden, der durch ein Verfahren gebildet wird, bei dem eine Ausrichtung der Gateelektrode mit Source/Drain-Bereichen unter Benutzung einer Selbstausrich­ tungstechnologie durchgeführt wird. Fig. 14 ist eine struktur­ elle Schnittansicht eines Dünnfilmtransistors vom Bodengatetyp mit Source/Drain-Bereichen, die durch die Selbstausrichtungs­ technologie gebildet sind. Der gezeigte Dünnfilmtransistor ist z. B. in dem Symposium über VLSI Technologie, Seite 8, 10. bis 12 September 1984 beschrieben. Fig. 16(b) ist ein äquivalentes Schaltbild des in Fig. 14 gezeigten Dünnfilmtransistors. Wie in Fig. 14 und 16(b) gezeigt ist, enthält der Dünnfilmtransi­ stor ein Paar von Source/Drain-Bereichen 14, 14 die in einer Halbleiterschicht 8 gebildet sind, die auf der Oberfläche eines isolierenden Substrates angeordnet ist, und einen Source/Drain- Bereich 14, der in der Halbleiterschicht 8 gebildet ist, die oberhalb der Gateelektrode 5 angeordnet ist. Kanalbereiche 12, 12 sind in der Halbleiterschicht 8 gebildet, die an den Seiten­ wänden der Gateelektrode 5 angeordnet sind. Daher weist dieser Dünnfilmtransistor in Wirklichkeit zwei Transistoren auf, die auf den Seitenwänden des Gates gebildet sind und in Reihe ver­ bunden sind.
Ein Herstellungsverfahren des in Fig. 14 gezeigten Dünnfilm­ transistors wird nun beschrieben. Die Herstellungsschritte des in Fig. 8 und 9 gezeigten Beispieles können auch als Herstel­ lungsschritte des in Fig. 14 gezeigten Dünnfilmtransistors be­ nutzt werden. Daher wird die Beschreibung der in Fig. 8 und 9 gezeigten Schritte nicht wiederholt. Auf die in Fig. 9 gezeig­ ten Schritte werden, wie in Fig. 15 gezeigt ist, Dotierungs­ ionen 35 durch Ionenimplantation senkrecht in die Halbleiter­ schicht 8 eingeführt. Durch diese Ionenimplantation weist die Halbleiterschicht 8 Dotierungsmaterial nur in einem Bereich auf, der sich auf der Oberfläche des isolierenden Substrates 1 und einem Bereich oberhalb der Gateelektrode 5 zum Bilden von Source/Drain-Bereichen 14, 14 erstreckt, aber nicht in einem Bereich auf den Seitenwänden der Gateelektrode 5, die die Kanalbereiche 12, 12 werden sollen.
Danach werden die Zwischenisolierschicht 15 und die Verbin­ dungsschicht 16 wie bei dem ersten Beispiel gebildet.
Bei dem in Fig. 14 gezeigten Dünnfilmtransistor vom Bodengate­ typ besteht jedoch ein Problem, daß eine große elektrische Feldstärke in einem Bereich der Halbleiterschicht 8 erzeugt wird, wo ein Source/Drain-Bereich 14 über der Gateelektrode 5 liegt, wodurch der Leckstrom erhöht wird. Da die Kanalbereiche 12, 12 auf den Seitenwänden der Gateelektrode 5 gebildet sind, ist die Kanallänge kurz, und ein Problem der Abnahme der Durch­ bruchsspannung zwischen den Source/Drain-Bereichen 14, 14 tritt auf.
Aus IEEE Transactions on Electron Devices, Vol. 36, No. 6, 1989, S. 1125-1132 sind verschiedene MOS-Transistoren mit LDD-Struk­ turen bekannt.
Aus IEDM 89-777-780 ist ein LATID-FET (Feldeffekttransistor mit einem unter großem Winkel implantierten Drain) bekannt, bei dem eine LDD-Struktur in einem Halbleitersubstrat unter einer Gateelektrode mit einer dazwischenliegenden Siliziumoxidschicht ausgebildet ist. Die Seitenwände der Gateelektrode sind mit Spacern bedeckt.
Es ist Aufgabe der vorliegenden Erfindung, ein Dünnfilmfeldef­ fektelement der eingangs beschriebenen Art, das vom Bodengatetyp ist und Source/Drain-Bereiche aufweist, die durch Selbstausrich­ tung herstellbar sind, wobei eine LDD-Struktur vorgesehen sein soll, bei der die in der Nähe der Source/Drain-Bereiche erzeugte elektrische Feldstärke verringert werden kann, und ein Herstel­ lungsverfahren dazu anzugeben.
Diese Aufgabe wird gelöst durch ein Dünnfilmfeldeffektelement nach Anspruch 1 bzw. ein Verfahren nach Anspruch 4.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Insbesondere weist das Dünnfilmfeldeffektelement eine auf einer Oberfläche einer isolierenden Basisschicht gebildete Gateelek­ trode auf, eine auf einer Oberfläche der Gateelektrode und einer Oberfläche der Basisschicht gebildete Isolierschicht und eine auf der Oberfläche der Isolierschicht gebildete Halblei­ terschicht auf. Kanalbereiche sind in den an den Seitenober­ flächen der Gateelektrode angeordneten Abschnitte der Halblei­ terschicht gebildet. Dotiermaterial geringer Konzentration ist benachbart zu den Kanalbereichen eingeführt, und Dotiermaterial hoher Konzentration ist benachbart zu dem dotierten Bereich niedriger Konzentration in der Halbleiterschicht eingeführt.
Bei dem Dünnfilmfeldeffektelement, bei dem Dotierungsbereiche einer niedrigen Konzentration auf beiden Seiten der Kanalbereiche gebildet sind, sind Source/Drain-Be­ reiche gebildet, die die sogenannte LDD-(Lightly Doped Drain)- Struktur aufweisen, so daß das elektrische Feld insbesondere in der Nähe eines Drainbereiches verringert wird und der Leckstrom verringert wird.
Insbesondere weist das Verfahren folgende Schritte auf
Eine Halbleiterschicht und eine erste isolierende Schicht auf einer Oberfläche einer isolierenden Basisschicht werden gebil­ det und bemustert zum Bilden einer Gateelektrodenschicht und einer ersten isolierenden Schicht auf einer oberen Oberfläche der Gateelektrodenschicht. Eine zweite isolierende Schicht wird auf einer Oberfläche der Gateelektrodenschicht und einer Ober­ fläche der ersten isolierenden Schicht gebildet. Die Halblei­ terschicht wird auf einer Oberfläche der zweiten isolierenden Schicht gebildet. Isolierende Seitenwandschichten werden auf Seitenwänden der Halbleiterschicht gebildet. Dotierungsbereiche einer niedrigen Konzentration, die sich in der Halbleiter­ schicht unter den isolierenden Seitenwandschichten erstrecken, durch Ionenimplantation von Dotierungsionen in die Halbleiter­ schicht schräg in Bezug auf die Oberfläche der Basisschicht ge­ bildet, indem die isolierenden Seitenwandschichten als Masken benutzt werden. Dotierungsbereiche höherer Konzentration benachbart zu den Dotierungsbereich niedriger Konzentration werden in der Halbleiterschicht durch Ionenimplantation von Do­ tierungsionen praktisch senkrecht in Bezug auf die Oberfläche der Basisschicht gebildet, indem die isolierenden Seitenwand­ schichten als Masken benutzt werden. Bei dem Herstellungsver­ fahren des Dünnfilmfeldeffektelementes werden die isolierenden Seitenwandschichten auf den Seitenoberflächen der Halbleiter­ schicht auf Seitenwänden der Gateelektrode gebildet. Weiterhin werden Source/Drain-Bereiche einer LDD-Struktur gebildet, die jeweils einen Bereich niedriger Konzentration und einen Bereich hoher Konzentration aufweisen. Dies geschieht in einer selbst­ ausrichtenden Weise, in dem ein Ionenimplantationsverfahren be­ nutzt wird, bei dem die Ionen schräg eingeführt werden, und ein Ionenimplantationsverfahren, bei dem die Ionen senkrecht einge­ führt werden. Beidesmal werden die isolierenden Seitenwände als Masken benutzt.
Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine strukturelle Schnittansicht eines Dünnfilm­ transistors gemäß einer Ausführungsform der Erfindung;
Fig. 2 bis 6 strukturelle Schnittansichten, die aufeinanderfol­ gend entsprechende Schritte des in Fig. 1 gezeig­ ten Dünnfilmtransistors darstellen;
Fig. 7 ein strukturelle Schnittansicht eines Dünnfilm­ transistors;
Fig. 8 bis 12 strukturelle Schnittansichten, die aufeinanderfol­ gend entsprechende Herstellungsschritte des in Fig. 7 gezeigten Dünnfilmtransistors darstellen;
Fig. 13 eine Schnittansicht, die einen Zustand zeigt, wenn ein Ausrichtungsfehler in den in Fig. 10 gezeig­ ten Herstellungsschritten auftritt;
Fig. 14 eine strukturelle Schnittansicht eines weiteren Dünnfilm­ transistors;
Fig. 15 eine strukturelle Schnittansicht, die einen Haupt­ herstellungsschritt des in Fig. 14 gezeigten Dünnfilmtransistors darstellt;
Fig. 16 eine Äquivalentschaltbild eines Dünnfilmtransi­ stors, wobei (a) ein Äquivalentschaltbild des in Fig. 7 gezeigten Dünnfilmtransistors ist und (b) ein Äquivalentschaltbild des in Fig. 14 gezeigten Dünnfilmtransistors ist.
Wie in Fig. 1 gezeigt ist, ist eine Gateelektrode 5 aus poly­ kristallinem Silizium auf einer Oberfläche eines isolierenden Substrates oder eines Zwischenisolierfilmes 1 (im folgenden als isolierendes Substrat 1 bezeichnet) gebildet. Eine obere Isolierschicht mit der gleichen Form wie der der Gateelektrode 5 ist auf der oberen Oberfläche der Gateelektrode 5 gebildet. Ein Gateisolierfilm 7 aus Siliziumoxid ist auf den Seitenwänden der Gateelektrode 5, der Oberfläche der oberen Isolierschicht 6, der Oberfläche des isolierenden Substrates 1 gebildet. Eine Halbleiterschicht 8 aus polykristallinem Silizium oder Einkri­ stallsilizium ist auf der Oberfläche des Gateisolierfilmes 7 gebildet. Drei Source/Drain-Bereiche 11, 14, 14 sind in der Halbleiterschicht 8 gebildet. Jeder Source/Drain-Bereich ist so gebildet, daß er eine sogenannte LDD-Struktur aufweist, die aus Dotierungsbereichen niedriger Konzentration 11b, 14b und Dotie­ rungsbereichen hoher Konzentration 11a, 14a gebildet sind. Der Source/Drain-Bereich 11 ist in einem Bereich der Halbleiter­ schicht 8 gebildet, der oberhalb der Gateelektrode 5 angeordnet ist, und die zwei Source/Drain-Bereiche 14, 14 sind in einem Bereich der Halbleiterschicht 8 gebildet, die auf der Oberflä­ che des isolierenden Substrates 1 angeordnet ist. Kanalbereiche 12, 12 sind zwischen dem Source/Drain-Bereich 14 und dem Source/Drain-Bereich 11 bzw. dem Source/Drain-Bereich 11 und dem anderen Source/Drain-Bereich 14 gebildet. Isolierende Sei­ tenwandschichten 9, 9 sind auf den Seitenwänden der Stufen der Halbleiterschicht 8 gebildet. Die obere Schicht der Halbleiter­ schicht 8 ist mit eienr dicken Zwischenisolierschicht 15 bedeckt. Verbindungsschichten 16 sind mit den Source/Drain-Be­ reichen 14, 14 durch in der Zwischenisolierschicht 15 gebilde­ ten Kontaktlöchern verbunden.
Da der obere Isolierfilm 6 auf der oberen Oberfläche der Gate­ elektrode 5 in dem Dünnfilmtransistor gebildet ist, ist die Dicke der Isolierschicht, die zwischen der Gateelektrode 5 und dem Source/Drain-Bereich 11 vorgesehen ist insbesondere an den oberen Enden der Gateelektrode 5 erhöht. Als Resultat wird das in den Ecken der Gateelektrode 5 erzeugte elektrische Feld ver­ ringert und die Gateisolierdurchbruchsspannung erhöht.
Dadurch, daß die Source/Drain-Bereiche 11, 14 mit einer LDD-Struktur gebildet sind, wird das insbesondere in der Nähe des Drains er­ zeugte elektrische Feld verringert und der Leckstrom reduziert.
Im folgenden werden die Herstellungsschritte beschrieben.
Zuerst wird, wie in Fig. 2 gezeigt ist, eine polykristalline Siliziumschicht mit einer Dicke von 500 nm auf der Oberfläche des isolierenden Substrates 1 unter Benutzung eines CVD-Verfah­ rens gebildet, und ein isolierender Film 3 mit einer Dicke von 200 nm wird auf der Oberfläche der polykristallinen Silizium­ schicht gebildet. Ein Photolackmuster 4 wird auf einer Oberflä­ che des isolierenden Filmes 3 unter Benutzung eines photolitho­ graphischen Verfahrens gebildet. Unter Benutzung des Photolack­ musters 4 als eine Maske werden der isolierende Film 3 und die polykristalline Siliziumschicht 2 so bemustert, daß eine Gate­ elektrode 5 und eine obere Isolierschicht 6 gebildet werden.
Wie in Fig. 3 gezeigt ist, wird ein Gateisolierfilm 7 aus z. B. einem Siliziumoxidfilm auf der gesamten Oberfläche gebildet. Eine polykristalline Siliziumschicht 8 in einer Dicke von nicht mehr als 100 nm wird auf der Oberfläche des Gateisolierfilmes 7 unter Benutzung von z. B. eines CVD-Verfahrens gebildet. Dann werden z. B. Borionen 31 mit einer Dosis von ungefähr 1 × 1012/cm2 in die polykristalline Siliziumschicht 8 implantiert unter Benutzung eines schrägen Rotationsionenimplantationsver­ fahren, so daß der Schwellenwert der Kanalbereiche auf einen vorbestimmten Wert gesetzt wird. Wie in Fig. 4 gezeigt ist, wird ein Siliziumoxidfilm in einer Dicke von ungefähr 200 nm auf der gesamten Oberfläche unter Benutzung eines z. B. CVD- Verfahrens abgeschieden. Durch anisotropes Ätzen des Silizium­ oxidfilmes werden isolierende Seitenwandschichten 9, 9 auf der Seitenoberfläche der Stufen der polykristallinen Silizium­ schicht 8 gebildet. Dann werden wieder Phosphorionen 32 in die polykristalline Siliziumschicht 8 mit einer Dosis von 1 × 1013/cm2 unter Benutzung eines schrägen Rotationsionenimplanta­ tionsverfahren implantiert. Dotierte Bereiche niedriger Konzen­ tration 11b, 14b werden durch den Ionenimplantationsschritt in der polykristallinen Siliziumschicht 8 gebildet. Da die Phos­ phorionen 32 schräg in Bezug auf die Oberfläche der polykri­ stallinen Siliziumschicht 8 implantiert werden, erstrecken sich die dotierten Bereiche niedriger Konzentration 14b in der poly­ kristallinen Siliziumschicht 8 auf der Oberfläche des isolie­ renden Substrates 1 unter die isolierenden Seitenwandschichten 9.
Wie in Fig. 5 gezeigt ist, werden Arsenionen oder Phosphor­ ionen 33 mit einer Dosis von 1 × 1015/cm2 (im Falle der Be­ nutzung von Arsen) praktisch senkrecht oder vertikal in Bezug auf die Oberfläche der polykristallinen Siliziumschicht 8 zum Bilden von dotierten Bereichen hoher Konzentration 11a, 14a implantiert. Indem die obigen Schritte ausgeführt werden, werden Source/Drain-Bereiche 11, 14 einer LDD-Struktur mit Dotierungsbereichen niedriger Konzentration 11b, 14b und Do­ tierungsbereiche hoher Konzentration 11a, 14a gebildet.
Wie in Fig. 6 gezeigt ist, wird ein Zwischenisolierfilm 15 auf der gesamten Oberfläche gebildet, und Kontaktlöcher werden an vorgeschriebenen Positionen geöffnet. Eine leitende Schicht wird innerhalb der Kontaktlöcher und auf der Oberfläche der Zwischenisolierschicht 15 gebildet und dann in eine vorbestimm­ te Form bemustert. Als Resultat werden Verbindungsschichten 16, 16 gebildet. Indem die obigen Schritte ausgeführt werden, ist der Waverprozeß des Dünnfilmtransistors beendet.
Obwohl in der obigen Ausführungsform ein n-Kanal-MOS-Dünnfilm­ transistor beschrieben wurde, kann die Struktur der vorliegen­ den Erfindung ähnlich auch auf einen p-Kanal-MOS-Dünnfilmtran­ sistor angewendet werden.
Wie oben beschrieben worden ist, sind Source/Drain-Bereiche so gebildet, daß sie eine LDD-Struktur aufweisen, so daß das elek­ trische Feld reduziert werden kann, insbesondere in der Nähe des Drains, und ebenfalls kann die Erzeugung von Leckstrom un­ terdrückt werden.
Bei der obigen Ausführungsform werden isolierende Seitenwand­ schichten auf den Seitenoberflächen der Stufen einer Halblei­ terschicht gebildet und Source/Drain-Bereiche einer LDD-Struk­ tur werden in selbstausgerichteter Weise gebildet, in dem die isolierende Seitenwandschicht als Maske benutzt wird, in dem ein schräges Rotationsionenimplantationsverfahren und ein ver­ tikales Ionenimplantationsverfahren benutzt werden, so daß der Maskenprozeß weggelassen werden kann, und daher kann ein Dünn­ filmtransistor mit einer LDD-Struktur mit einfacheren Herstel­ lungsschritten hergestellt werden.

Claims (5)

1. Dünnfilmfeldeffektelement mit:
einer auf einer Oberfläche einer isolierenden Basisschicht (1) gebil­ deten Gateelektrode (5),
einer auf der Oberfläche der isolierenden Basisschicht (1) und einer Oberfläche der Gateelektrode (5) gebildeten Gateisolier­ schicht (7),
einer auf einer Oberfläche der Gateisolierschicht (7) gebilde­ ten Halbleiterschicht (8) und
einem in der Halbleiterschicht (8), die auf den Seitenober­ flächen der Gateelektrode (5) angeordnet ist, gebildeten Kanal­ bereich (12),
gekennzeichnet durch:
Dotierungsbereiche (11b, 14b) niedriger Konzentration, die in der Halbleiterschicht (8) benachbart zu dem Kanalbereich (12) gebildet sind,
Dotierungsbereiche (11a, 14a) hoher Konzentration, die in der Halbleiterschicht (8) benachbart zu den Dotierungsbereichen (11b, 14b) niedriger Konzentration gebildet sind, und
eine obere Isolierschicht (6), die zwischen einer oberen Oberfläche der Gateelektrode (5) und der Gateisolierschicht (7) gebildet ist.
2. Dünnfilmfeldeffektelement nach Anspruch 1, gekennzeichnet durch:
eine isolierende Seitenwandschicht (9) benachbart zu einer ver­ tikalen Seitenoberfläche der Halbleiterschicht (8),
wobei die Dotierungsbereiche (11b, 14b) niedriger Konzentration unter den isolierenden Seitenwandschichten (9) angeordnet sind.
3. Dünnfilmfeldeffekttransistor nach Anspruch 1 oder 2 mit:
einem Paar einer ersten und zweiten Seiten­ oberfläche der Seitenoberflächen der Gateelektrode (5), die einander zugewandt sind;
einem ersten und zweiten Kanalbereich (12, 12), die in der Halbleiterschicht (8) so gebildet sind, daß sie der ersten bzw. zweiten Seitenwand der Gateelektrode (5) zugewandt sind; und einem ersten und zweiten Source/Drain-Bereich (14, 14), die in Abschnitten der Halbleiterschicht (8) gebildet sind, die auf der Basisschicht (1) angeordnet sind;
gekennzeichnet durch:
einen dritten Source/Drain-Bereich 11, der in einem Abschnitt gebildet ist, der auf der oberen Isolierschicht (6) angeordnet ist;
wobei jeder des ersten, zweiten und dritten Source/Drain-Be­ reiches Dotierungsbereiche (11a, 14a) hoher Konzentration und Dotierungsbereiche (11b, 14b) niedriger Konzentration benach­ bart zu dem ersten oder zweiten Kanalbereich (12, 12) enthält.
4. Herstellungsverfahren für ein Dünnfilmfeldeffektelement, ge­ kennzeichnet durch die Abfolge der Schritte:
Bilden einer Gateelektrodenschicht (5) und einer ersten Isolierschicht (6) auf einer oberen Oberfläche der Gateelektro­ denschicht (5) durch Bilden und Bemustern einer leitenden Schicht und einer ersten isolierenden Schicht auf einer Ober­ fläche einer isolierenden Basisschicht (1);
Bilden einer zweiten Isolierschicht (7) auf einer Oberfläche der Gateelektrodenschicht (5) und einer Oberfläche der ersten Isolierschicht (6);
Bilden einer Halbleiterschicht (8) auf einer Oberfläche der zweiten Isolierschicht (7);
Bilden von isolierenden Seitenwandschichten (9, 9) auf Seiten­ oberflächen von stufen der Halbleiterschicht (8);
Bilden von Dotierungsbereichen (11b, 14b) niedriger Konzen­ tration, die sich in der Halbleiterschicht (8) erstrecken, die unter den isolierenden Seitenwandschichten (9, 9) angeordnet ist, in dem Dotierungsionen (32) in die Halbleiterschicht (8) schräg in Bezug auf die Oberfläche der Basisschicht (1) implan­ tiert werden, wobei die isolierenden Seitenwandschichten (9, 9) als Masken benutzt werden; und
Bilden von Dotierungsbereichen (11a, 14a) hoher Konzentration benachbart zu den Dotierungsbereichen (11b, 14b) niedriger Konzentration in der Halbleiterschicht (8) durch Implantieren von Dotierungsionen (33) praktisch senkrecht in Bezug auf die Oberfläche der Basisschicht (1), wobei die isolierenden Sei­ tenwandschichten als Masken benutzt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt des Bildens der isolie­ renden Seitenwandschichten (9, 9) die Schritte aufweist:
Bilden einer dritten isolierenden Schicht auf einer Oberfläche der Halbleiterschicht (8); und
Belassen der isolierenden Seitenwandschichen (9, 9) auf den Seitenoberflächen der Stufen der Halbleiterschicht (8) durch isotropes Ätzen in der dritten isolierenden Schicht.
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