KR0166797B1 - 박막트랜지스터의 구조 및 제조방법 - Google Patents

박막트랜지스터의 구조 및 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자인 박막트랜지스터에 관한 것으로, 특히 SRAM의 메모리 셀(Memory Cell)에 적당하도록 한 박막트랜지스터의 구조 및 제조방법에 관한 것이다.
이와 같은 본 발명의 박막트랜지스터의 구조는 절연기판, 상기 절연기판상에 형성되는 게이트전극, 상기 게이트전극상에 형성되는 캡게이트 절연막, 상기 절연기판 및 게이트전극에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 반도체층, 상기 게이트전극 상측과 절연기판 상측의 반도체층에 선택적으로 형성되는 불순물확산영역과, 상기 게이트전극 양측 반도체층에 형성되는 채널영역을 포함하여 구성되고, 본 발명의 박막트랜지스터의 제조방법은 절연기판위에 게이트전극 및 캡게이트 절연막을 형성하는 공정과, 전면에 게이트 절연막과 반도체층을 차례로 형성하는 공정과, 게이트전극 상측 및 절연기판상의 반도체층이 불순물 확산영역이되고 게이트전극 측면이 채널영역이 되도록 불순물을 주입하는 공정으로 이루어진 것이다.

Description

박막트랜지스터의 구조 및 제조방법
제1도는 일반적인 CMOS SRAM의 회로적 구성도.
제2도는 종래의 박막트랜지스터 공정단면도.
제3도는 본 발명 제1실시예의 박막트랜지스터 공정단면도.
제4도는 본 발명 제1실시예의 박막트랜지스터 사시도.
제5도는 본 발명에 따른 이온주입농도 설명도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연기판 12 : 게이트전극
13 : 캡게이트 절연막 14 : 게이트 절연막
15 : 반도체층
본 발명은 반도체 소자인 박막트랜지스터에 관한 것으로, 특히 SRAM의 메모리 셀(Memory Cell)에 적당하도록 한 박막트랜지스터의 구조 및 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 1M급 이상의 SRAM 소자에서 로드 레지스터(Load Resistor) 대신 사용되기도 하고, 액정표시소자(Liquid Crystal Display)에서 각 화소영역의 화상데이터 신호를 스위칭 소자로 널리 사용되고 있다.
로드 레지스터 대신 P채널 박막트랜지스터를 부하소자로 사용한 SRAM의 회로적 구성은 제1도와 같다.
즉, n채널 MOS트랜지스터(Q1)(Q2)가 p채널 박막트랜지스터(Q5)(Q6)을 부하로 사용하는 인버터를 교차 접속한 플립플롭(Flip-Flop)으로 기본셀을 형성한다.
각 기본셀은 n채널 MOS트랜지스터(Q3)(Q4)의 소오스 및 드레인에 의해 데이터라인(Data Line)(B/L)()과 결합하고, n채널 MOS트랜지스터(Q3)(Q4)의 게이트는 워드라인(Word Line)(W/L)에 접속한다.
이때, 1이라는 데이터를 기록할 경우, B/L에는 1의 신호(5V)를 입력하고,에는 0의 신호(0V)를 입력하면, 트랜지스터(Q1)는 오프되고, 트랜지스터(Q1)는 오프되고, 트랜지스터(Q2)는 온되어 로드(N1)는 트랜지스터(Q3)를 통해 차지업(Charge Up)되고, 그 상태를 계속 유지한다.
반대로 0이라는 데이터를 기록할 경우에는 B/L에는 0의 신호를에는 1의 신호를 입력하면 되고, 그때는 트랜지스터(Q1)는 온되고, 트랜지스터(Q2)는 오프되어 로드(N2)는 트랜지스터(Q3)를 통해 차지업(Charge Up)되고, 그 상태를 계속 유지한다.
이와 같은 동작에 의해 데이터를 저장하게 되는 SRAM에서 1의 데이터를 기록할 경우 스탠바이전류(ISB)는 PMOS트랜지스터(Q6)의 오프전류(ILEAK)와 NMOS트랜지스터(Q1)의 누설전류(ILEAK)의 합으로 나타낼 수 있다.
ISB= IOFF+ ILEAK………식(1)
여기서, nMOS트랜지스터(Q)의 누설전류(ILEAK)는 PMOS트랜지스터(Q5)의 온전류(ION)보다 훨씬 작아야 하고(IONILEAK× 100), 일반적으로 NMOS트랜지스터(Q1)의 누설전류(ILEAK)는 10FA 정도이다.
따라서, 스탠바이전류(ISB)가 ISB1㎂라고 가정하고 SRAM이 4M급이라고 가정하면, 단위셀당 250FA/cell의 전류값이 얻어진다.
따라서, 식(1)에서 ILEAK=10FA/cell, IOFF≤ 250FA/cell이 된다.
결국, 고품질의 SRAM을 만들기 위해서는 P형 MOS의 오프전류(off current)는 감소하고 온전류(on current)는 증가하여야만 SRAM셀의 소비전력을 감소시킬 수 있고, 기억특성을 향상시킬 수 있다.
이와 같은 원리에 의해 최근 온/오프 전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프 전류비(on/off current ratio)를 향상시키기 위한 종래의 P형 MOS 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 종래의 P형 MOS박막트랜지스터 공정단면도로써, 종래의 P형 MOS 트랜지스터 제종방법은 보텀게이트(Bottom Gate)를 기본으로 한 보디 폴리 실리콘의 고상성장에 의한 그레인사이즈(Grain Size)를 크게 하여 제조했다.
이때의 고상성장 방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
즉, 제2도(a)와 같이 절연기판(1) 또는 절연막위에 폴리실리콘을 증착하고 게이트마스크를 이용한 사진식각 공정으로 폴리실리콘을 패터닝하여 게이트전극(2)을 형성한다.
그리고, 제2도(b)와 같이 전면에 CVD(Chemical Vapor Deposition)법으로 게이트 절연막(3)과 보디 폴리실리콘(Body Ploisilicon)(4)을 차례로 증착한다.
그후 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하는 고상성장법을 통해 보디 폴리실리콘의 그레인 사이즈를 크게 한다.
제2도(c)와 같이 상기 보디 폴리실리콘(4)위에 감광막을 증착하고 노광 및 현상하여 채널영역을 마스킹한다.
이때, 소오스영역(6a)은 게이트전극(2)과 오버랩(Over lap)되고, 드레인영역(6b)은 게이트전극(2)과 옵-셋(off-set)되도록 채널영역을 마스킹한다.
그리고, 노출된 보디 폴리실리콘(4)에 p형 불순물(BF2) 이온을 주입하여 제2도(d)와 같이 상기 보디 폴리실리콘(4)에 소오스 및 드레인영역(6a)(6b)을 형성하므로서, 종래의 P형 MOS 박막트랜지스터를 완성한다.
여기서 미설명 부호 a는 소오스영역, b는 채널영역, c는 옵-셋영역, d는 드레인영역이다.
그러나, 이와 같은 종래의 박막트랜지스터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 포토마스크(Photo Mask) 공정으로 채널영역을 정의함과 동시에 옵-셋(off-set)영역을 정의하므로서, 공정이 복잡하고 재현성이 어려우며 얼라인(Align) 정도에 따라 오프전류(off current)의 변화가 심하기 때문에 박막트랜지스터의 신뢰성이 저하된다.
둘째, 박막트랜지스터의 채널 및 옵-셋(off-set)길이에 따라 셀사이즈에 영향을 미치므로 집적도에 어려움이 있게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로서, 자기정렬(Self-Alignment)법을 이용하여 공정을 단순화하고, 셀사이즈를 최소화하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 박막트랜지스터의 구조는 절연기판, 상기 절연기판상에 형성되는 게이트전극, 상기 게이트전극상에 형성되는 캡게이트 절연막, 상기 절연기판 및 게이트전극에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 반도체층, 상기 게이트전극 상측과 절연기판 상측의 반도체층에 선택적으로 형성되는 불순물확산영역과, 상기 게이트전극 양측 반도체층에 형성되는 채널영역을 포함하여 구성되고, 본 발명의 박막트랜지스터의 제조방법은 절연기판위에 게이트전극 및 캡게이트 절연막을 형성하는 공정과, 전면에 게이트 절연막과 반도체층을 차례로 형성하는 공정과, 게이트전극 상측 및 절연기판상의 반도체층이 불순물 확산영역이 되고 게이트전극 측면이 채널영역이 되도록 불순물을 주입하는 공정으로 이루어진다.
상기와 같은 본 발명은 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 제1실시예의 박막트랜지스터 공정단면도이고, 제4도는 본 발명 제1실시예의 박막트랜지스터 사시도로써, 본 발명의 제1실시예의 박막트랜지스터의 구조는 절연기판(11)위의 소정영역에 게이트전극(12)이 형성되고, 게이트전극(12)상에 캡게이트 절연막(13)이 형성되며, 상기 절연기판(11)과 캡게이트 절연막(13)에 걸쳐 게이트 절연막(14)이 형성되고, 상기 게이트 절연막(14)상에 반도체층(15)이 형성되어 게이트전극(12) 상부와 절연기판(11)상의 반도체층(15)에는 선택적으로 불순물확산층이 형성되고, 상기 게이트전극(12) 양측 반도체층(15)에는 채널영역이 형성된 구조를 갖는다.
이와같이 구성되는 본 발명 제1실시예의 박막트랜지스터 제조방법을 다음과 같다.
제3도(a)와 같이 절연기판(11)위에 게이트용 폴리실리콘과 절연막(산화막)을 차례로 증착하고, 게이트 마스크를 이용한 사진식각 공정으로 게이트용 폴리실리콘과 절연막을 패터닝하여 게이트전극(12) 및 캡게이트 절연막(13)을 형성한다.
그리고, 제3도(b)와 같이 전면에 게이트 절연막(14)과 반도체층(폴리실리콘)(15)을 차례로 증착하고, 마스킹공정없이 불순물 이온을 반도체층(15)에 이온주입하여 소오스 및 드레인영역을 형성한다.
이때 P형 박막트랜지스터를 형성할 경우에는 P형 불순물(Boron)을 5keV~20keV의 이온주입 에너지로 1×1014~1×1016atoms/㎠ 정도의 불순물 농도를 갖도록 한다.
그리고 n형 박막트랜지스터를 형성할 경우 n형 불순물(As)을 10keV~50keV의 이온주입 에너지로 1×1014~1×1016atoms/㎠ 정도의 불순물 농도를 주입한다.
이와 같이 불순물을 이온주입하면 불순물 이온주입농도 분포도인 제5도와 같이 게이트전극의 측면에서 LDD(Lightly Doped Drain) 구조를 갖게 된다.
즉, 이온주입 깊이에 따라 이온주입되는 농도차가 발생함으로서, 상기와 같은 조건으로 이온주입을 실시하면 게이트전극(12) 측면의 반도체층(15)에서는 깊이에 따라 셀프-얼라인(Self-Align)으로 LDD구조를 갖는다.
그리고 캡게이트 절연막(13)의 두께에 의해 셀프-얼라인(Self-Align)으로 드레인 영역과 게이트전극 사이에 옵-셋(off-set)이 형성되는데, 캡게이트 절연막(13)을 형성하지 않으면 옵-셋영역도 형성되지 않고, 캡게이트 절연막(13)을 두껍게 형성하면 옵-셋(off-set) 깊이도 증가하므로서, 옵-셋길이를 마스크공정없이 캡게이트 절연막(13)의 두께에 의해 결정된다.
이와 같이 단순한 공정으로 옵-셋길이를 조절하여 오프전류를 감소시킬 수 있다.
이상에서 설명한 바와 같은 본 발명의 박막트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 박막트랜지스터의 채널길이가 게이트전극의 높이에 의해 결정되므로 게이트전극의 선폭에 의해 채널길이가 결정되는 것 보다 셀사이즈(cell size)를 작게 할 수 있고, 옵-셋 길이도 캡게이트 절연막의 두께에 의해 결정되므로 셀사이즈를 감소시켜 집적도를 향상시킨다.
둘째, 캡게이트 절연막의 두께에 의해 옵-셋길이를 조절할 수 있고, 캡게이트 절연막을 형성하지 않으면 옵셋영역을 형성하지 않을 수도 있으므로 마스크 공정없이 사용되는 목적에 알맞은 박막트랜지스터를 형성할 수 있다.
셋째, 마스크 공정을 생략하여 셀프-얼라인(Self-Align)으로 소오스 및 드레인이 형성되고, LDD구조도 형성되므로 소자특성이 향상될 뿐만 아니라 공정이 단순화되어 수율이 향상된다.

Claims (2)

  1. 절연기판, 상기 절연기판상에 형성되는 게이트전극, 상기 게이트전극상에 형성되는 캡게이트 절연막, 상기 절연기판 및 게이트전극에 걸쳐 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 반도체층, 상기 게이트전극 상측과 절연기판 상측의 반도체층에 선택적으로 형성되는 불순물확산영역과, 상기 게이트전극 양측 반도체층에 형성되는 채널영역을 포함하여 구성됨을 특징으로 하는 박막트랜지스터의 구조.
  2. 절연기판 위에 게이트전극을 형성하는 공정과, 상기 게이트전극상에 캡게이트 절연막을 형성하는 공정과, 전면에 게이트 절연막과 반도체층을 차례로 형성하는 공정과, 게이트전극 상측 및 절연기판상의 반도체층이 선택적으로 불순물 확산 영역이 되고 게이트전극 측면의 반도체층이 채널영역이 되도록 불순물을 주입하는 공정을 포함하여 이루어짐을 특징으로 하는 박막트랜지스터의 제조방법.
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