JPH0582751A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0582751A JPH0582751A JP3240970A JP24097091A JPH0582751A JP H0582751 A JPH0582751 A JP H0582751A JP 3240970 A JP3240970 A JP 3240970A JP 24097091 A JP24097091 A JP 24097091A JP H0582751 A JPH0582751 A JP H0582751A
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Abstract
(57)【要約】
【目的】メモリセル部におけるＭＯＳＦＥＴの微細化に
よるメモリセルの高集積化を実現すると共に、周辺回路
部におけるＭＯＳＦＥＴの高信頼性を向上させつつ高速
化を実現することができる半導体記憶装置を提供するこ
とを目的とする。 【構成】メモリセル部ＡにおけるｎチャネルＭＯＳＦＥ
Ｔのソース・ドレイン領域として、ドーズ量１×１０12
〜１×１０13ｃｍ-2のＰがイオン注入されたｎ--型不純
物領域１３、１４が形成されている。周辺回路部Ｂにお
けるｎチャネルＭＯＳＦＥＴののＬＤＤ構造のソース・
ドレイン領域として、ドーズ量２〜５×１０13ｃｍ-2の
Ｐがイオン注入されたｎ- 型不純物領域２４、２５とド
ーズ量１×１０15ｃｍ-2のＡｓがイオン注入されたｎ+
型不純物領域２６、２７とが形成されている。そしてメ
モリセル部Ａにおけるｎ--型不純物領域１３、１４が周
辺回路部Ｂにおけるｎ- 型不純物領域２４、２５より低
濃度である。
よるメモリセルの高集積化を実現すると共に、周辺回路
部におけるＭＯＳＦＥＴの高信頼性を向上させつつ高速
化を実現することができる半導体記憶装置を提供するこ
とを目的とする。 【構成】メモリセル部ＡにおけるｎチャネルＭＯＳＦＥ
Ｔのソース・ドレイン領域として、ドーズ量１×１０12
〜１×１０13ｃｍ-2のＰがイオン注入されたｎ--型不純
物領域１３、１４が形成されている。周辺回路部Ｂにお
けるｎチャネルＭＯＳＦＥＴののＬＤＤ構造のソース・
ドレイン領域として、ドーズ量２〜５×１０13ｃｍ-2の
Ｐがイオン注入されたｎ- 型不純物領域２４、２５とド
ーズ量１×１０15ｃｍ-2のＡｓがイオン注入されたｎ+
型不純物領域２６、２７とが形成されている。そしてメ
モリセル部Ａにおけるｎ--型不純物領域１３、１４が周
辺回路部Ｂにおけるｎ- 型不純物領域２４、２５より低
濃度である。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にＤＲＡＭ（Dynamic Random Access Memory）に関す
る。
特にＤＲＡＭ（Dynamic Random Access Memory）に関す
る。
【０００２】
【従来の技術】従来のＤＲＡＭのメモリセル部と周辺回
路部のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Fiel
d Effect Transistor ）の断面を図１０に示す。ｐ型シ
リコン基板５１上にフィールド酸化膜５２が形成され、
素子領域を分離している。そしてメモリセル部Ａの素子
領域のｐ型シリコン基板５１表面には、ソース・ドレイ
ン領域として低濃度のｎ- 型不純物領域５３、５４が形
成されている。
路部のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Fiel
d Effect Transistor ）の断面を図１０に示す。ｐ型シ
リコン基板５１上にフィールド酸化膜５２が形成され、
素子領域を分離している。そしてメモリセル部Ａの素子
領域のｐ型シリコン基板５１表面には、ソース・ドレイ
ン領域として低濃度のｎ- 型不純物領域５３、５４が形
成されている。
【０００３】また、ｎ- 型不純物領域５３、５４間のチ
ャネル領域上には、ゲート酸化膜５５を介してゲート電
極が形成され、ワード線５６となっている。こうしてメ
モリセル部ＡのｎチャネルＭＯＳＦＥＴが形成されてい
る。また、ソース領域としてのｎ- 型不純物領域５３上
には、全面に堆積されている絶縁膜５７に開口したコン
タクトホールを介して、ビット線５８が形成されてい
る。
ャネル領域上には、ゲート酸化膜５５を介してゲート電
極が形成され、ワード線５６となっている。こうしてメ
モリセル部ＡのｎチャネルＭＯＳＦＥＴが形成されてい
る。また、ソース領域としてのｎ- 型不純物領域５３上
には、全面に堆積されている絶縁膜５７に開口したコン
タクトホールを介して、ビット線５８が形成されてい
る。
【０００４】また、ドレイン領域としてのｎ- 型不純物
領域５４上にも、同じく絶縁膜５７に開口したコンタク
トホールを介して蓄積電極５９が形成され、更にこの蓄
積電極５９上にはキャパシタ膜６０を介して対向電極６
１が形成されいる。こうしてキャパシタ膜６０を間に挟
んだ蓄積電極５９と対向電極６１とからなるキャパシタ
が形成されている。
領域５４上にも、同じく絶縁膜５７に開口したコンタク
トホールを介して蓄積電極５９が形成され、更にこの蓄
積電極５９上にはキャパシタ膜６０を介して対向電極６
１が形成されいる。こうしてキャパシタ膜６０を間に挟
んだ蓄積電極５９と対向電極６１とからなるキャパシタ
が形成されている。
【０００５】更に、全面に層間絶縁膜６２が形成されて
おり、この層間絶縁膜６２上には、Ａｌ（アルミニウ
ム）配線層６３が形成されている。他方、周辺回路部Ｂ
の素子領域のｐ型シリコン基板５１表面には、ＬＤＤ
（Lightly Doped Drain-source）構造のソース・ドレイ
ン領域として低濃度のｎ- 型不純物領域６４、６５と高
濃度のｎ+ 型不純物領域６６、６７とが形成されてい
る。
おり、この層間絶縁膜６２上には、Ａｌ（アルミニウ
ム）配線層６３が形成されている。他方、周辺回路部Ｂ
の素子領域のｐ型シリコン基板５１表面には、ＬＤＤ
（Lightly Doped Drain-source）構造のソース・ドレイ
ン領域として低濃度のｎ- 型不純物領域６４、６５と高
濃度のｎ+ 型不純物領域６６、６７とが形成されてい
る。
【０００６】また、ｎ- 型不純物領域６４、６５間のチ
ャネル領域上には、ゲート酸化膜６８を介して、ゲート
電極６９が形成されている。こうして周辺回路部Ｂのｎ
チャネルＭＯＳＦＥＴが形成されている。更に、ｎ+型
不純物領域６６、６７上には、全面に堆積された絶縁膜
５７及び層間絶縁膜６２に開口したコンタクトホールを
介して、Ａｌ配線層７０、７１が形成されている。
ャネル領域上には、ゲート酸化膜６８を介して、ゲート
電極６９が形成されている。こうして周辺回路部Ｂのｎ
チャネルＭＯＳＦＥＴが形成されている。更に、ｎ+型
不純物領域６６、６７上には、全面に堆積された絶縁膜
５７及び層間絶縁膜６２に開口したコンタクトホールを
介して、Ａｌ配線層７０、７１が形成されている。
【０００７】このようにしてｎチャネルＭＯＳＦＥＴと
キャパシタを有するメモリセル部ＡとｎチャネルＭＯＳ
ＦＥＴを有する周辺回路部Ｂとを有するＤＲＡＭが構成
されている。なお、メモリセル部ＡのｎチャネルＭＯＳ
ＦＥＴのソース・ドレイン領域は、低濃度のｎ- 型不純
物領域５３、５４のみによって形成されているが、周辺
回路部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン
領域と同様にして、高濃度のｎ+ 型不純物領域と組み合
わせたＬＤＤ構造のソース・ドレイン領域としてもよ
い。
キャパシタを有するメモリセル部ＡとｎチャネルＭＯＳ
ＦＥＴを有する周辺回路部Ｂとを有するＤＲＡＭが構成
されている。なお、メモリセル部ＡのｎチャネルＭＯＳ
ＦＥＴのソース・ドレイン領域は、低濃度のｎ- 型不純
物領域５３、５４のみによって形成されているが、周辺
回路部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン
領域と同様にして、高濃度のｎ+ 型不純物領域と組み合
わせたＬＤＤ構造のソース・ドレイン領域としてもよ
い。
【０００８】ところで、メモリセル部ＡのＭＯＳＦＥＴ
と周辺回路部ＢのＭＯＳＦＥＴとは、通常、同一の工程
で同時に形成される。従って、メモリセル部Ａにおける
ソース・ドレイン領域としてのｎ- 型不純物領域５３、
５４の濃度は、周辺回路部ＢにおけるＬＤＤ構造の低濃
度領域としてのｎ- 型不純物領域６４、６５の濃度と等
しい。
と周辺回路部ＢのＭＯＳＦＥＴとは、通常、同一の工程
で同時に形成される。従って、メモリセル部Ａにおける
ソース・ドレイン領域としてのｎ- 型不純物領域５３、
５４の濃度は、周辺回路部ＢにおけるＬＤＤ構造の低濃
度領域としてのｎ- 型不純物領域６４、６５の濃度と等
しい。
【０００９】なお、メモリセル部Ａにおけるソース・ド
レイン領域がＬＤＤ構造をとった場合でも、その低濃度
領域の濃度は、周辺回路部ＢにおけるＬＤＤ構造の低濃
度領域の濃度と等しい。
レイン領域がＬＤＤ構造をとった場合でも、その低濃度
領域の濃度は、周辺回路部ＢにおけるＬＤＤ構造の低濃
度領域の濃度と等しい。
【００１０】
【発明が解決しようとする課題】ＤＲＡＭにおいて、周
辺回路部ＢにおけるＭＯＳＦＥＴには、高い信頼性と大
きな電流駆動能力が要求される。そのため、上記図１０
に示されるように、ＬＤＤ構造を設け、その低濃度のｎ
- 型不純物領域６４、６５の存在によってホットキャリ
ア効果の発生を抑制し、信頼性の低下を防止している。
反面、このｎ- 型不純物領域６４、６５が余りに低濃度
になると、その寄生抵抗によって電流駆動能力が低減す
るという欠点もある。
辺回路部ＢにおけるＭＯＳＦＥＴには、高い信頼性と大
きな電流駆動能力が要求される。そのため、上記図１０
に示されるように、ＬＤＤ構造を設け、その低濃度のｎ
- 型不純物領域６４、６５の存在によってホットキャリ
ア効果の発生を抑制し、信頼性の低下を防止している。
反面、このｎ- 型不純物領域６４、６５が余りに低濃度
になると、その寄生抵抗によって電流駆動能力が低減す
るという欠点もある。
【００１１】他方、メモリセル部ＡにおけるＭＯＳＦＥ
Ｔには、周辺回路部ＢのＭＯＳＦＥＴのように電流駆動
能力やホットキャリア耐性の向上は余り要求されない。
代わりに、短チャネル効果を抑制してチャネル長を短縮
化し、ＭＯＳＦＥＴの微細化、ひいてはメモリセルの高
集積化を図ることが最も重要なものとされる。また、高
濃度領域を形成する際の結晶欠陥の発生に起因するリー
ク電流の増大を抑制する必要もある。
Ｔには、周辺回路部ＢのＭＯＳＦＥＴのように電流駆動
能力やホットキャリア耐性の向上は余り要求されない。
代わりに、短チャネル効果を抑制してチャネル長を短縮
化し、ＭＯＳＦＥＴの微細化、ひいてはメモリセルの高
集積化を図ることが最も重要なものとされる。また、高
濃度領域を形成する際の結晶欠陥の発生に起因するリー
ク電流の増大を抑制する必要もある。
【００１２】そのため、そのＭＯＳＦＥＴのソース・ド
レイン領域は、上記図１０に示されるように、低濃度の
ｎ- 型不純物領域５３、５４のみで形成されるか、或い
はまたは高濃度のｎ+ 型不純物領域と組み合わせたＬＤ
Ｄ構造で形成されている。しかしながら、ＤＲＡＭに対
して更なる高集積化及び高速化の要求が強まるにつれ、
同一濃度のｎ- 型不純物領域５３、５４とｎ- 型不純物
領域６４、６５とによってメモリセル部ＡにおけるＭＯ
ＳＦＥＴと周辺回路部ＢにおけるＭＯＳＦＥＴとに対す
る要求に同時に応えることが困難になってきた。
レイン領域は、上記図１０に示されるように、低濃度の
ｎ- 型不純物領域５３、５４のみで形成されるか、或い
はまたは高濃度のｎ+ 型不純物領域と組み合わせたＬＤ
Ｄ構造で形成されている。しかしながら、ＤＲＡＭに対
して更なる高集積化及び高速化の要求が強まるにつれ、
同一濃度のｎ- 型不純物領域５３、５４とｎ- 型不純物
領域６４、６５とによってメモリセル部ＡにおけるＭＯ
ＳＦＥＴと周辺回路部ＢにおけるＭＯＳＦＥＴとに対す
る要求に同時に応えることが困難になってきた。
【００１３】そこで本発明は、メモリセル部におけるＭ
ＯＳＦＥＴの微細化によるメモリセルの高集積化を実現
すると共に、周辺回路部におけるＭＯＳＦＥＴの高信頼
性を向上させつつ高速化を実現することができる半導体
記憶装置を提供することを目的とする。
ＯＳＦＥＴの微細化によるメモリセルの高集積化を実現
すると共に、周辺回路部におけるＭＯＳＦＥＴの高信頼
性を向上させつつ高速化を実現することができる半導体
記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題は、１個のトラ
ンジスタと１個のキャパシタを１メモリセルとする半導
体記憶装置において、メモリセル部のトランジスタのソ
ース領域及びドレイン領域が、それぞれ第１の不純物領
域によって形成され、周辺回路のトランジスタのソース
領域及びドレイン領域が、それぞれ、第２の不純物領域
と、前記第２の不純物領域の少なくともチャネル領域側
に設けられ、前記第２の不純物領域より低濃度の第３の
不純物領域とによって形成され、前記第１の不純物領域
が前記第３の不純物領域より低濃度であることを特徴と
する半導体記憶装置によって達成される。
ンジスタと１個のキャパシタを１メモリセルとする半導
体記憶装置において、メモリセル部のトランジスタのソ
ース領域及びドレイン領域が、それぞれ第１の不純物領
域によって形成され、周辺回路のトランジスタのソース
領域及びドレイン領域が、それぞれ、第２の不純物領域
と、前記第２の不純物領域の少なくともチャネル領域側
に設けられ、前記第２の不純物領域より低濃度の第３の
不純物領域とによって形成され、前記第１の不純物領域
が前記第３の不純物領域より低濃度であることを特徴と
する半導体記憶装置によって達成される。
【００１５】また、上記の半導体記憶装置において、前
記メモリセル部のトランジスタのソース領域及びドレイ
ン領域が、それぞれ、前記第１の不純物領域と、前記第
１の不純物領域より高濃度の第４の不純物領域とによっ
て形成され、前記第１の不純物領域が、前記第４の不純
物領域のチャネル領域側に設けられていることを特徴と
する半導体記憶装置によって達成される。
記メモリセル部のトランジスタのソース領域及びドレイ
ン領域が、それぞれ、前記第１の不純物領域と、前記第
１の不純物領域より高濃度の第４の不純物領域とによっ
て形成され、前記第１の不純物領域が、前記第４の不純
物領域のチャネル領域側に設けられていることを特徴と
する半導体記憶装置によって達成される。
【００１６】更に、上記の半導体記憶装置において、前
記メモリセル部のトランジスタのソース領域及びドレイ
ン領域が、それぞれ、前記第１の不純物領域と、前記第
１の不純物領域より高濃度の第５の不純物領域とによっ
て形成され、前記第１の不純物領域が、前記第５の不純
物領域の周囲に設けられていることを特徴とする半導体
記憶装置によって達成される。
記メモリセル部のトランジスタのソース領域及びドレイ
ン領域が、それぞれ、前記第１の不純物領域と、前記第
１の不純物領域より高濃度の第５の不純物領域とによっ
て形成され、前記第１の不純物領域が、前記第５の不純
物領域の周囲に設けられていることを特徴とする半導体
記憶装置によって達成される。
【００１７】
【作用】以上のように本発明では、メモリセル部のトラ
ンジスタのソース・ドレイン領域としての第１の不純物
領域が、周辺回路のトランジスタのソース・ドレイン領
域の低濃度不純物領域としての第３の不純物領域より低
濃度であることにより、メモリセル部及び周辺回路部の
トランジスタのソース・ドレイン領域の不純物濃度をそ
れぞれ最適値に制御することができる。
ンジスタのソース・ドレイン領域としての第１の不純物
領域が、周辺回路のトランジスタのソース・ドレイン領
域の低濃度不純物領域としての第３の不純物領域より低
濃度であることにより、メモリセル部及び周辺回路部の
トランジスタのソース・ドレイン領域の不純物濃度をそ
れぞれ最適値に制御することができる。
【００１８】これにより、メモリセル部のトランジスタ
においては、短チャネル効果を抑制することができるた
め、トランジスタの微細化、即ちメモリセル・サイズの
微細化が可能となり、従って高集積化を実現することが
できる。また、周辺回路部のトランジスタにおいては、
ホットキャリア耐性を向上させることができるため信頼
性の向上を実現することができると共に、電流駆動能力
を向上させることができるため高速化を実現することが
できる。
においては、短チャネル効果を抑制することができるた
め、トランジスタの微細化、即ちメモリセル・サイズの
微細化が可能となり、従って高集積化を実現することが
できる。また、周辺回路部のトランジスタにおいては、
ホットキャリア耐性を向上させることができるため信頼
性の向上を実現することができると共に、電流駆動能力
を向上させることができるため高速化を実現することが
できる。
【００１９】
【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、本発明の第１の実施例によるＤＲＡＭ
のメモリセル部及び周辺回路部を示す断面図である。ｐ
型シリコン基板１１上にフィールド酸化膜１２が形成さ
れ、素子領域を分離している。そしてメモリセル部Ａの
素子領域のｐ型シリコン基板１１表面には、ソース・ド
レイン領域として、ドーズ量１×１０12〜１×１０13ｃ
ｍ-2のＰ（リン）がイオン注入されたｎ--型不純物領域
１３、１４が形成されている。
明する。図１は、本発明の第１の実施例によるＤＲＡＭ
のメモリセル部及び周辺回路部を示す断面図である。ｐ
型シリコン基板１１上にフィールド酸化膜１２が形成さ
れ、素子領域を分離している。そしてメモリセル部Ａの
素子領域のｐ型シリコン基板１１表面には、ソース・ド
レイン領域として、ドーズ量１×１０12〜１×１０13ｃ
ｍ-2のＰ（リン）がイオン注入されたｎ--型不純物領域
１３、１４が形成されている。
【００２０】また、ｎ--型不純物領域１３、１４間のチ
ャネル領域上には、厚さ１５ｎｍのゲート酸化膜１５を
介して、厚さ２００ｎｍの多結晶シリコン層からなるゲ
ート電極が形成され、ワード線１６となっている。こう
してメモリセル部ＡのｎチャネルＭＯＳＦＥＴが形成さ
れている。また、ソース領域としてのｎ--型不純物領域
１３上には、全面に堆積された絶縁膜１７に開口したコ
ンタクトホールを介して、厚さ１００ｎｍの多結晶シリ
コン層と厚さ１００ｎｍのＷＳｉ（タングステンシリサ
イド）層からなるポリサイド構造のビット線１８が形成
されている。
ャネル領域上には、厚さ１５ｎｍのゲート酸化膜１５を
介して、厚さ２００ｎｍの多結晶シリコン層からなるゲ
ート電極が形成され、ワード線１６となっている。こう
してメモリセル部ＡのｎチャネルＭＯＳＦＥＴが形成さ
れている。また、ソース領域としてのｎ--型不純物領域
１３上には、全面に堆積された絶縁膜１７に開口したコ
ンタクトホールを介して、厚さ１００ｎｍの多結晶シリ
コン層と厚さ１００ｎｍのＷＳｉ（タングステンシリサ
イド）層からなるポリサイド構造のビット線１８が形成
されている。
【００２１】また、ドレイン領域としてのｎ--型不純物
領域１４上にも、同じく絶縁膜１７に開口したコンタク
トホールを介して、蓄積電極１９が形成されている。更
にこの蓄積電極１９上には、キャパシタ膜２０を介して
対向電極２１が形成され、キャパシタ膜２０を間に挟ん
だ蓄積電極１９と対向電極２１とからなるキャパシタが
形成されている。
領域１４上にも、同じく絶縁膜１７に開口したコンタク
トホールを介して、蓄積電極１９が形成されている。更
にこの蓄積電極１９上には、キャパシタ膜２０を介して
対向電極２１が形成され、キャパシタ膜２０を間に挟ん
だ蓄積電極１９と対向電極２１とからなるキャパシタが
形成されている。
【００２２】更に、全面にＢＰＳＧ（Boro-Phospho-Sil
icate Glass ）等からなる層間絶縁膜２２が形成され、
この層間絶縁膜２２上には、Ａｌ配線層２３が形成され
ている。他方、周辺回路部Ｂの素子領域のｐ型シリコン
基板１１表面には、ＬＤＤ構造のソース・ドレイン領域
として、ドーズ量２〜５×１０13ｃｍ-2のＰがイオン注
入されたｎ- 型不純物領域２４、２５とドーズ量１×１
０15ｃｍ-2のＡｓ（砒素）がイオン注入されたｎ+ 型不
純物領域２６、２７とが形成されている。
icate Glass ）等からなる層間絶縁膜２２が形成され、
この層間絶縁膜２２上には、Ａｌ配線層２３が形成され
ている。他方、周辺回路部Ｂの素子領域のｐ型シリコン
基板１１表面には、ＬＤＤ構造のソース・ドレイン領域
として、ドーズ量２〜５×１０13ｃｍ-2のＰがイオン注
入されたｎ- 型不純物領域２４、２５とドーズ量１×１
０15ｃｍ-2のＡｓ（砒素）がイオン注入されたｎ+ 型不
純物領域２６、２７とが形成されている。
【００２３】そしてこのＬＤＤ構造の低濃度不純物領域
たるｎ- 型不純物領域２４、２５が、メモリセル部Ａの
ｎチャネルＭＯＳＦＥＴのソース・ドレイン領域たるｎ
--型不純物領域１３、１４より相対的に高濃度である点
に本発明の特徴がある。また、ｎ- 型不純物領域２４、
２５間のチャネル領域上には、厚さ１５ｎｍのゲート酸
化膜２８を介して、厚さ２００ｎｍの多結晶シリコン層
からなるゲート電極２９が形成されている。こうして周
辺回路部ＢのｎチャネルＭＯＳＦＥＴが形成されてい
る。
たるｎ- 型不純物領域２４、２５が、メモリセル部Ａの
ｎチャネルＭＯＳＦＥＴのソース・ドレイン領域たるｎ
--型不純物領域１３、１４より相対的に高濃度である点
に本発明の特徴がある。また、ｎ- 型不純物領域２４、
２５間のチャネル領域上には、厚さ１５ｎｍのゲート酸
化膜２８を介して、厚さ２００ｎｍの多結晶シリコン層
からなるゲート電極２９が形成されている。こうして周
辺回路部ＢのｎチャネルＭＯＳＦＥＴが形成されてい
る。
【００２４】更に、ｎ+ 型不純物領域２６、２７上に
は、全面に堆積された絶縁膜１７及び層間絶縁膜２２に
開口したコンタクトホールを介して、Ａｌ配線層３０、
３１が形成されている。このようにしてｎチャネルＭＯ
ＳＦＥＴとキャパシタを有するメモリセル部Ａとｎチャ
ネルＭＯＳＦＥＴを有する周辺回路部Ｂとを有するＤＲ
ＡＭが構成される。
は、全面に堆積された絶縁膜１７及び層間絶縁膜２２に
開口したコンタクトホールを介して、Ａｌ配線層３０、
３１が形成されている。このようにしてｎチャネルＭＯ
ＳＦＥＴとキャパシタを有するメモリセル部Ａとｎチャ
ネルＭＯＳＦＥＴを有する周辺回路部Ｂとを有するＤＲ
ＡＭが構成される。
【００２５】次に、図１に示すＤＲＡＭのメモリセル部
Ａと周辺回路部ＢのｎチャネルＭＯＳＦＥＴのソース・
ドレイン領域における不純物濃度の最適化について、図
２乃至図４を用いて説明する。図２は、メモリセル部Ａ
のソース・ドレイン領域におけるｎ--型不純物領域１
３、１４へのＰイオン注入量に対する、短チャネル効果
を示すグラフである。ここで短チャネル効果とは、チャ
ネル長が短くなるにつれてしきい値電圧ＶTHが低下した
り、ソース・ドレイン間の耐圧が減少したりする現象を
いう。
Ａと周辺回路部ＢのｎチャネルＭＯＳＦＥＴのソース・
ドレイン領域における不純物濃度の最適化について、図
２乃至図４を用いて説明する。図２は、メモリセル部Ａ
のソース・ドレイン領域におけるｎ--型不純物領域１
３、１４へのＰイオン注入量に対する、短チャネル効果
を示すグラフである。ここで短チャネル効果とは、チャ
ネル長が短くなるにつれてしきい値電圧ＶTHが低下した
り、ソース・ドレイン間の耐圧が減少したりする現象を
いう。
【００２６】このグラフから明らかなように、イオン注
入量が多いほど短チャネル効果が大きくなり、微細なＭ
ＯＳＦＥＴの製造が困難となる。例えばチャネル長を
１．０μｍ以下にする場合、Ｐイオン注入量が５×１０
13ｃｍ-2〜１×１０14ｃｍ-2の範囲ではしきい値電圧Ｖ
THの低下が生じるため、１×１０13ｃｍ-2またはそれ以
下であることが必要となる。
入量が多いほど短チャネル効果が大きくなり、微細なＭ
ＯＳＦＥＴの製造が困難となる。例えばチャネル長を
１．０μｍ以下にする場合、Ｐイオン注入量が５×１０
13ｃｍ-2〜１×１０14ｃｍ-2の範囲ではしきい値電圧Ｖ
THの低下が生じるため、１×１０13ｃｍ-2またはそれ以
下であることが必要となる。
【００２７】図３は、周辺回路部ＢのＬＤＤ構造のソー
ス・ドレイン領域における低濃度不純物領域たるｎ- 型
不純物領域２４、２５へのＰイオン注入量に対する、電
流駆動能力のデータを示すグラフである。このグラフか
ら明らかなように、イオン注入量が減少するにつれてド
レイン電流ＩD が低下し、従って電流駆動能力が低下す
る。これは、ｎ- 型不純物領域２４、２５の寄生抵抗に
起因するものである。
ス・ドレイン領域における低濃度不純物領域たるｎ- 型
不純物領域２４、２５へのＰイオン注入量に対する、電
流駆動能力のデータを示すグラフである。このグラフか
ら明らかなように、イオン注入量が減少するにつれてド
レイン電流ＩD が低下し、従って電流駆動能力が低下す
る。これは、ｎ- 型不純物領域２４、２５の寄生抵抗に
起因するものである。
【００２８】図４は、同じくｎ- 型不純物領域２４、２
５へのＰイオン注入量に対する、ホットキャリア効果に
よる電流駆動能力の劣化量を示すグラフである。ここ
で、劣化量は、ｎチャネルＭＯＳＦＥＴにバイアスを印
加した状態で長時間放置したときの電流駆動能力の低
下、即ちドレイン電流の初期値をＩD0、放置後の電流値
をＩDtとしたときの（ＩD0−ＩDt）／ＩD0とする。
５へのＰイオン注入量に対する、ホットキャリア効果に
よる電流駆動能力の劣化量を示すグラフである。ここ
で、劣化量は、ｎチャネルＭＯＳＦＥＴにバイアスを印
加した状態で長時間放置したときの電流駆動能力の低
下、即ちドレイン電流の初期値をＩD0、放置後の電流値
をＩDtとしたときの（ＩD0−ＩDt）／ＩD0とする。
【００２９】このグラフから明らかなように、Ｐイオン
注入量が３×１０13ｃｍ-2を中心とする２〜５×１０13
ｃｍ-2の範囲で最も劣化量が小さくなり、従って高信頼
性を得ることができる。以上のデータに基づいて不純物
濃度の最適値を求めると、図１を用いて既に述べたよう
になる。
注入量が３×１０13ｃｍ-2を中心とする２〜５×１０13
ｃｍ-2の範囲で最も劣化量が小さくなり、従って高信頼
性を得ることができる。以上のデータに基づいて不純物
濃度の最適値を求めると、図１を用いて既に述べたよう
になる。
【００３０】即ち、メモリセル部ＡのｎチャネルＭＯＳ
ＦＥＴのソース・ドレイン領域たるｎ--型不純物領域１
３、１４へのＰイオン注入量を１×１０13ｃｍ-2とし、
高濃度層のイオン注入は行わなかった。このｎ--型不純
物領域１３、１４の濃度は、ＰＮ接合リークを維持し、
且つビット線１８及び蓄積電極１９とのオーミックコン
タクトがとれる範囲で、なるべく低濃度にしたものであ
る。
ＦＥＴのソース・ドレイン領域たるｎ--型不純物領域１
３、１４へのＰイオン注入量を１×１０13ｃｍ-2とし、
高濃度層のイオン注入は行わなかった。このｎ--型不純
物領域１３、１４の濃度は、ＰＮ接合リークを維持し、
且つビット線１８及び蓄積電極１９とのオーミックコン
タクトがとれる範囲で、なるべく低濃度にしたものであ
る。
【００３１】また、周辺回路部ＢのＬＤＤ構造のソース
・ドレイン領域における低濃度不純物領域たるｎ- 型不
純物領域２４、２５へのＰイオン注入量を２〜５×１０
13ｃｍ-2とし、高濃度不純物領域たるｎ+ 型不純物領域
２６、２７へのＡｓイオン注入量を１×１０15ｃｍ-2と
した。このｎ- 型不純物領域２４、２５の濃度は、ホッ
トキャリア耐性を維持できる範囲で、なるべく高濃度に
したものである。
・ドレイン領域における低濃度不純物領域たるｎ- 型不
純物領域２４、２５へのＰイオン注入量を２〜５×１０
13ｃｍ-2とし、高濃度不純物領域たるｎ+ 型不純物領域
２６、２７へのＡｓイオン注入量を１×１０15ｃｍ-2と
した。このｎ- 型不純物領域２４、２５の濃度は、ホッ
トキャリア耐性を維持できる範囲で、なるべく高濃度に
したものである。
【００３２】このように本実施例は、メモリセル部Ａの
ｎチャネルＭＯＳＦＥＴのソース・ドレイン領域たるｎ
--型不純物領域１３、１４が、周辺回路部ＢのＬＤＤ構
造のソース・ドレイン領域における低濃度不純物領域た
るｎ- 型不純物領域２４、２５より低濃度であることに
特徴がある。これにより、メモリセル部Ａのｎチャネル
ＭＯＳＦＥＴにおける短チャネル効果を抑制することが
できるため、ＭＯＳＦＥＴの微細化、即ちメモリセル・
サイズの微細化が可能となり、従って高集積化を実現す
ることができる。
ｎチャネルＭＯＳＦＥＴのソース・ドレイン領域たるｎ
--型不純物領域１３、１４が、周辺回路部ＢのＬＤＤ構
造のソース・ドレイン領域における低濃度不純物領域た
るｎ- 型不純物領域２４、２５より低濃度であることに
特徴がある。これにより、メモリセル部Ａのｎチャネル
ＭＯＳＦＥＴにおける短チャネル効果を抑制することが
できるため、ＭＯＳＦＥＴの微細化、即ちメモリセル・
サイズの微細化が可能となり、従って高集積化を実現す
ることができる。
【００３３】また、周辺回路部ＢのｎチャネルＭＯＳＦ
ＥＴにおけるホットキャリア耐性を向上させることがで
きるため信頼性の向上を実現することができると共に、
電流駆動能力を向上させることができるため高速化を実
現することができる。次に、図１に示す半導体記憶装置
の製造方法を、図５乃至図７を用いて説明する。
ＥＴにおけるホットキャリア耐性を向上させることがで
きるため信頼性の向上を実現することができると共に、
電流駆動能力を向上させることができるため高速化を実
現することができる。次に、図１に示す半導体記憶装置
の製造方法を、図５乃至図７を用いて説明する。
【００３４】ｐ型シリコン基板１１上にフィールド酸化
膜１２を形成し、素子領域を分離する。そしてメモリセ
ル部Ａ及び周辺回路部Ｂの素子領域に、厚さ１５ｎｍの
ゲート酸化膜１５、２８を形成する。続いて、ゲート酸
化膜１５、２８上に厚さ２００ｎｍの多結晶シリコン層
を堆積した後、所定の形状にパターニングして、メモリ
セル部ＡのｎチャネルＭＯＳＦＥＴのゲート電極になる
ワード線１６及び周辺回路部ＢのｎチャネルＭＯＳＦＥ
Ｔのゲート電極２９を形成する（図５（ａ）参照）。
膜１２を形成し、素子領域を分離する。そしてメモリセ
ル部Ａ及び周辺回路部Ｂの素子領域に、厚さ１５ｎｍの
ゲート酸化膜１５、２８を形成する。続いて、ゲート酸
化膜１５、２８上に厚さ２００ｎｍの多結晶シリコン層
を堆積した後、所定の形状にパターニングして、メモリ
セル部ＡのｎチャネルＭＯＳＦＥＴのゲート電極になる
ワード線１６及び周辺回路部ＢのｎチャネルＭＯＳＦＥ
Ｔのゲート電極２９を形成する（図５（ａ）参照）。
【００３５】次いで、周辺回路部Ｂをレジスト３２で覆
い、このレジスト３２及びワード線１６をマスクにし
て、ドーズ量１×１０12〜１×１０13ｃｍ-2のＰイオン
をイオン注入し、ｐ型シリコン基板１１表面にソース・
ドレイン領域としてのｎ--型不純物領域１３、１４を形
成する。こうしてメモリセル部ＡのｎチャネルＭＯＳＦ
ＥＴを形成する（図５（ｂ）参照）。
い、このレジスト３２及びワード線１６をマスクにし
て、ドーズ量１×１０12〜１×１０13ｃｍ-2のＰイオン
をイオン注入し、ｐ型シリコン基板１１表面にソース・
ドレイン領域としてのｎ--型不純物領域１３、１４を形
成する。こうしてメモリセル部ＡのｎチャネルＭＯＳＦ
ＥＴを形成する（図５（ｂ）参照）。
【００３６】次いで、レジスト３２を除去した後、メモ
リセル部Ａ及びｐチャネルＭＯＳＦＥＴ部（図示せず）
をレジスト３３で覆い、このレジスト３３及びゲート電
極２９をマスクにして、ドーズ量２〜５×１０13ｃｍ-2
のＰイオンをイオン注入し、ｐ型シリコン基板１１表面
にｎ- 型不純物領域２４、２５を形成する（図６（ａ）
参照）。
リセル部Ａ及びｐチャネルＭＯＳＦＥＴ部（図示せず）
をレジスト３３で覆い、このレジスト３３及びゲート電
極２９をマスクにして、ドーズ量２〜５×１０13ｃｍ-2
のＰイオンをイオン注入し、ｐ型シリコン基板１１表面
にｎ- 型不純物領域２４、２５を形成する（図６（ａ）
参照）。
【００３７】次いで、レジスト３３を除去した後、ワー
ド線１６及びゲート電極２９の側壁にサイドウォール３
４を形成する。続いて、再びメモリセル部Ａ及びｐチャ
ネルＭＯＳＦＥＴ部をレジスト３５で覆い、このレジス
ト３５、ゲート電極２９及びサイドウォール３４をマス
クにして、ドーズ量１×１０15ｃｍ-2のＡｓイオンをイ
オン注入し、ｎ+ 型不純物領域２６、２７を形成する。
ド線１６及びゲート電極２９の側壁にサイドウォール３
４を形成する。続いて、再びメモリセル部Ａ及びｐチャ
ネルＭＯＳＦＥＴ部をレジスト３５で覆い、このレジス
ト３５、ゲート電極２９及びサイドウォール３４をマス
クにして、ドーズ量１×１０15ｃｍ-2のＡｓイオンをイ
オン注入し、ｎ+ 型不純物領域２６、２７を形成する。
【００３８】このようにしてｎ- 型不純物領域２４、２
５とｎ+ 型不純物領域２６、２７とからなるＬＤＤ構造
のソース・ドレイン領域を有する周辺回路部Ｂのｎチャ
ネルＭＯＳＦＥＴを形成する。このときこのＬＤＤ構造
の低濃度不純物領域たるｎ- 型不純物領域２４、２５の
不純物濃度を、メモリセル部ＡのｎチャネルＭＯＳＦＥ
Ｔのソース・ドレイン領域たるｎ--型不純物領域１３、
１４より高くする点に本発明の特徴がある（図６（ｂ）
参照）。
５とｎ+ 型不純物領域２６、２７とからなるＬＤＤ構造
のソース・ドレイン領域を有する周辺回路部Ｂのｎチャ
ネルＭＯＳＦＥＴを形成する。このときこのＬＤＤ構造
の低濃度不純物領域たるｎ- 型不純物領域２４、２５の
不純物濃度を、メモリセル部ＡのｎチャネルＭＯＳＦＥ
Ｔのソース・ドレイン領域たるｎ--型不純物領域１３、
１４より高くする点に本発明の特徴がある（図６（ｂ）
参照）。
【００３９】次いで、レジスト３５を除去した後、全面
に厚さ１００ｎｍのシリコン酸化膜３６を成長する。そ
してこのシリコン酸化膜３６に開口したコンタクトホー
ルを介して、メモリセル部ＡのｎチャネルＭＯＳＦＥＴ
のソース領域たるｎ--型不純物領域１３上に、厚さ１０
０ｎｍの多結晶シリコン層と厚さ１００ｎｍのＷＳｉ層
とからなるポリサイド構造のビット線１８を形成する
（図７（ａ）参照）。
に厚さ１００ｎｍのシリコン酸化膜３６を成長する。そ
してこのシリコン酸化膜３６に開口したコンタクトホー
ルを介して、メモリセル部ＡのｎチャネルＭＯＳＦＥＴ
のソース領域たるｎ--型不純物領域１３上に、厚さ１０
０ｎｍの多結晶シリコン層と厚さ１００ｎｍのＷＳｉ層
とからなるポリサイド構造のビット線１８を形成する
（図７（ａ）参照）。
【００４０】次いで、全面にシリコン酸化膜３７を成長
した後、このシリコン酸化膜３７及びシリコン酸化膜３
６に開口したコンタクトホールを介して、メモリセル部
ＡのｎチャネルＭＯＳＦＥＴのドレイン領域たるｎ--型
不純物領域１４上に、蓄積電極１９を形成する。続い
て、この蓄積電極１９上に、キャパシタ膜２０を介して
対向電極２１を形成して、キャパシタ膜２０を間に挟ん
だ蓄積電極１９と対向電極２１とからなるキャパシタを
形成する。更に、全面にＢＰＳＧ等からなる層間絶縁膜
２２を形成する。
した後、このシリコン酸化膜３７及びシリコン酸化膜３
６に開口したコンタクトホールを介して、メモリセル部
ＡのｎチャネルＭＯＳＦＥＴのドレイン領域たるｎ--型
不純物領域１４上に、蓄積電極１９を形成する。続い
て、この蓄積電極１９上に、キャパシタ膜２０を介して
対向電極２１を形成して、キャパシタ膜２０を間に挟ん
だ蓄積電極１９と対向電極２１とからなるキャパシタを
形成する。更に、全面にＢＰＳＧ等からなる層間絶縁膜
２２を形成する。
【００４１】そして層間絶縁膜２２及びシリコン酸化膜
３６、３７に開口したコンタクトホールを介して、周辺
回路部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン
領域たるｎ+ 型不純物領域２６、２７上にＡｌ配線層３
０、３１を形成すると同時に、層間絶縁膜２２上にもＡ
ｌ配線層２３を形成する（図７（ｂ）参照）。このよう
にしてｎチャネルＭＯＳＦＥＴとキャパシタを有するメ
モリセル部ＡとｎチャネルＭＯＳＦＥＴを有する周辺回
路部ＢとからなるＤＲＡＭを完成させる。
３６、３７に開口したコンタクトホールを介して、周辺
回路部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン
領域たるｎ+ 型不純物領域２６、２７上にＡｌ配線層３
０、３１を形成すると同時に、層間絶縁膜２２上にもＡ
ｌ配線層２３を形成する（図７（ｂ）参照）。このよう
にしてｎチャネルＭＯＳＦＥＴとキャパシタを有するメ
モリセル部ＡとｎチャネルＭＯＳＦＥＴを有する周辺回
路部ＢとからなるＤＲＡＭを完成させる。
【００４２】次に、本発明の第２の実施例による半導体
記憶装置を図８を用いて説明する。図８は、メモリセル
部ＡのｎチャネルＭＯＳＦＥＴ部を示す断面図である。
なお、上記図１の半導体記憶装置と同一の構成要素には
同一の符号を付してその説明を省略する。第２の実施例
は、上記第１の実施例のメモリセル部ＡのｎチャネルＭ
ＯＳＦＥＴのソース・ドレイン領域がｎ--型不純物領域
１３、１４によって形成されているのに対し、周辺回路
部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン領域
と同様に、高濃度のｎ+ 型不純物領域３８、３９と組み
合わさったＬＤＤ構造のソース・ドレイン領域となって
いる。
記憶装置を図８を用いて説明する。図８は、メモリセル
部ＡのｎチャネルＭＯＳＦＥＴ部を示す断面図である。
なお、上記図１の半導体記憶装置と同一の構成要素には
同一の符号を付してその説明を省略する。第２の実施例
は、上記第１の実施例のメモリセル部ＡのｎチャネルＭ
ＯＳＦＥＴのソース・ドレイン領域がｎ--型不純物領域
１３、１４によって形成されているのに対し、周辺回路
部ＢのｎチャネルＭＯＳＦＥＴのソース・ドレイン領域
と同様に、高濃度のｎ+ 型不純物領域３８、３９と組み
合わさったＬＤＤ構造のソース・ドレイン領域となって
いる。
【００４３】なお、このｎ+ 型不純物領域３８、３９の
濃度は、周辺回路部ＢのｎチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域をなすｎ+型不純物領域２６、２７と
同一濃度であってもよいため、同一の工程で同時に形成
することができる。このように第２の実施例において
も、メモリセル部ＡのｎチャネルＭＯＳＦＥＴのＬＤＤ
構造のソース・ドレイン領域における低濃度不純物領域
たるｎ--型不純物領域１３、１４が、周辺回路部ＢのＬ
ＤＤ構造のソース・ドレイン領域における低濃度不純物
領域たるｎ- 型不純物領域２４、２５より低濃度である
ことにより、上記第１の実施例と同様の効果を奏するこ
とができる。
濃度は、周辺回路部ＢのｎチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域をなすｎ+型不純物領域２６、２７と
同一濃度であってもよいため、同一の工程で同時に形成
することができる。このように第２の実施例において
も、メモリセル部ＡのｎチャネルＭＯＳＦＥＴのＬＤＤ
構造のソース・ドレイン領域における低濃度不純物領域
たるｎ--型不純物領域１３、１４が、周辺回路部ＢのＬ
ＤＤ構造のソース・ドレイン領域における低濃度不純物
領域たるｎ- 型不純物領域２４、２５より低濃度である
ことにより、上記第１の実施例と同様の効果を奏するこ
とができる。
【００４４】次に、本発明の第３の実施例による半導体
記憶装置を図９を用いて説明する。図９は、メモリセル
部ＡのｎチャネルＭＯＳＦＥＴ部を示す断面図である。
なお、上記図８の半導体記憶装置と同一の構成要素には
同一の符号を付してその説明を省略する。第３の実施例
は、上記第２の実施例のメモリセル部ＡのｎチャネルＭ
ＯＳＦＥＴのソース・ドレイン領域がｎ--型不純物領域
１３、１４とｎ+ 型不純物領域３８、３９との組み合わ
さったＬＤＤ構造であるのに対し、ｎ--型不純物領域４
０、４１とｎ+ 型不純物領域４２、４３との組み合わさ
ったＤＤＤ（Double Diffused Drain-source）構造とな
っている。
記憶装置を図９を用いて説明する。図９は、メモリセル
部ＡのｎチャネルＭＯＳＦＥＴ部を示す断面図である。
なお、上記図８の半導体記憶装置と同一の構成要素には
同一の符号を付してその説明を省略する。第３の実施例
は、上記第２の実施例のメモリセル部ＡのｎチャネルＭ
ＯＳＦＥＴのソース・ドレイン領域がｎ--型不純物領域
１３、１４とｎ+ 型不純物領域３８、３９との組み合わ
さったＬＤＤ構造であるのに対し、ｎ--型不純物領域４
０、４１とｎ+ 型不純物領域４２、４３との組み合わさ
ったＤＤＤ（Double Diffused Drain-source）構造とな
っている。
【００４５】このＤＤＤ構造は、ＬＤＤ構造の場合と異
なってサイドウォールを必要とせず、拡散係数の大きい
Ｐと拡散係数の小さいＡｓとを同時にイオン注入し、熱
処理によって２重拡散分布をもつソース・ドレイン領域
を形成するものである。このとき、周辺回路部Ｂのｎチ
ャネルＭＯＳＦＥＴのソース・ドレイン領域は、ＬＤＤ
構造又はＤＤＤ構造のいずれであってもよいが、その低
濃度不純物領域の濃度は、メモリセル部Ａのｎチャネル
ＭＯＳＦＥＴのＤＤＤ構造のソース・ドレイン領域にお
ける低濃度不純物領域たるｎ--型不純物領域４０、４１
より高濃度でなければならない。
なってサイドウォールを必要とせず、拡散係数の大きい
Ｐと拡散係数の小さいＡｓとを同時にイオン注入し、熱
処理によって２重拡散分布をもつソース・ドレイン領域
を形成するものである。このとき、周辺回路部Ｂのｎチ
ャネルＭＯＳＦＥＴのソース・ドレイン領域は、ＬＤＤ
構造又はＤＤＤ構造のいずれであってもよいが、その低
濃度不純物領域の濃度は、メモリセル部Ａのｎチャネル
ＭＯＳＦＥＴのＤＤＤ構造のソース・ドレイン領域にお
ける低濃度不純物領域たるｎ--型不純物領域４０、４１
より高濃度でなければならない。
【００４６】このように第３の実施例においても、メモ
リセル部ＡのｎチャネルＭＯＳＦＥＴのＤＤＤ構造のソ
ース・ドレイン領域における低濃度不純物領域たるｎ--
型不純物領域４０、４１が、周辺回路部ＢのＬＤＤ構造
又はＤＤＤ構造のソース・ドレイン領域における低濃度
不純物領域より低濃度であることにより、上記第２の実
施例と同様の効果を奏することができる。
リセル部ＡのｎチャネルＭＯＳＦＥＴのＤＤＤ構造のソ
ース・ドレイン領域における低濃度不純物領域たるｎ--
型不純物領域４０、４１が、周辺回路部ＢのＬＤＤ構造
又はＤＤＤ構造のソース・ドレイン領域における低濃度
不純物領域より低濃度であることにより、上記第２の実
施例と同様の効果を奏することができる。
【００４７】なお、上記第１乃至第３の実施例において
は、ｎチャネルＭＯＳＦＥＴの場合について述べたが、
本発明はｐチャネルＭＯＳＦＥＴの場合についても適用
することができることはいうまでもない。
は、ｎチャネルＭＯＳＦＥＴの場合について述べたが、
本発明はｐチャネルＭＯＳＦＥＴの場合についても適用
することができることはいうまでもない。
【００４８】
【発明の効果】以上のように本発明によれば、メモリセ
ル部のトランジスタのソース・ドレイン領域としての第
１の不純物領域が、周辺回路のトランジスタのソース・
ドレイン領域の低濃度不純物領域としての第３の不純物
領域より低濃度であることにより、メモリセル部及び周
辺回路部のトランジスタのソース・ドレイン領域の不純
物濃度の最適化を図ることができる。
ル部のトランジスタのソース・ドレイン領域としての第
１の不純物領域が、周辺回路のトランジスタのソース・
ドレイン領域の低濃度不純物領域としての第３の不純物
領域より低濃度であることにより、メモリセル部及び周
辺回路部のトランジスタのソース・ドレイン領域の不純
物濃度の最適化を図ることができる。
【００４９】これにより、メモリセル部のトランジスタ
における短チャネル効果を抑制することができるため、
メモリセル・サイズの微細化が可能となり、従って高集
積化を実現することができる。また、周辺回路部のトラ
ンジスタにおけるホットキャリア耐性を向上させること
ができるため、信頼性の向上を実現することができると
共に、電流駆動能力を向上させることができるため、高
速化を実現することができる。
における短チャネル効果を抑制することができるため、
メモリセル・サイズの微細化が可能となり、従って高集
積化を実現することができる。また、周辺回路部のトラ
ンジスタにおけるホットキャリア耐性を向上させること
ができるため、信頼性の向上を実現することができると
共に、電流駆動能力を向上させることができるため、高
速化を実現することができる。
【図１】本発明の第１の実施例によるＤＲＡＭのメモリ
セル部及び周辺回路部を示す断面図である。
セル部及び周辺回路部を示す断面図である。
【図２】メモリセル部のｎチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域へのＰイオン注入量に対する、短チャ
ネル効果を示すグラフである。
ス・ドレイン領域へのＰイオン注入量に対する、短チャ
ネル効果を示すグラフである。
【図３】周辺回路部のｎチャネルＭＯＳＦＥＴのＬＤＤ
構造のソース・ドレイン領域における低濃度不純物領域
へのＰイオン注入量に対する、電流駆動能力のデータを
示すグラフである。
構造のソース・ドレイン領域における低濃度不純物領域
へのＰイオン注入量に対する、電流駆動能力のデータを
示すグラフである。
【図４】周辺回路部のｎチャネルＭＯＳＦＥＴのＬＤＤ
構造のソース・ドレイン領域における低濃度不純物領域
へのＰイオン注入量に対する、ホットキャリア効果によ
る電流駆動能力の劣化量を示すグラフである。
構造のソース・ドレイン領域における低濃度不純物領域
へのＰイオン注入量に対する、ホットキャリア効果によ
る電流駆動能力の劣化量を示すグラフである。
【図５】図１に示すＤＲＡＭの製造方法を説明するため
の工程図（その１）である。
の工程図（その１）である。
【図６】図１に示すＤＲＡＭの製造方法を説明するため
の工程図（その２）である。
の工程図（その２）である。
【図７】図１に示すＤＲＡＭの製造方法を説明するため
の工程図（その３）である。
の工程図（その３）である。
【図８】本発明の第２の実施例によるＤＲＡＭのメモリ
セル部のｎチャネルＭＯＳＦＥＴを示す断面図である。
セル部のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図９】本発明の第３の実施例によるＤＲＡＭのメモリ
セル部のｎチャネルＭＯＳＦＥＴを示す断面図である。
セル部のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図１０】従来のＤＲＡＭのメモリセル部及び周辺回路
部を示す断面図である。
部を示す断面図である。
１１…ｐ型シリコン基板 １２…フィールド酸化膜 １３、１４、４０、４１…ｎ--型不純物領域 １５、２８…ゲート酸化膜 １６…ワード線 １７…絶縁膜 １８…ビット線 １９…蓄積電極 ２０…キャパシタ膜 ２１…対向電極 ２２…層間絶縁膜 ２３、３０、３１…Ａｌ配線層 ２４、２５…ｎ- 型不純物領域 ２６、２７、３８、３９、４２、４３…ｎ+ 型不純物領
域 ２９…ゲート電極 ３２、３３、３５…レジスト ３４…サイドウォール ３６、３７…シリコン酸化膜 ５１…ｐ型シリコン基板 ５２…フィールド酸化膜 ５３、５４、６４、６５…ｎ- 型不純物領域 ５５、６８…ゲート酸化膜 ５６…ワード線 ５７…絶縁膜 ５８…ビット線 ５９…蓄積電極 ６０…キャパシタ膜 ６１…対向電極 ６２…層間絶縁膜 ６３、７０、７１…Ａｌ配線層 ６６、６７…ｎ+ 型不純物領域 ６９…ゲート電極
域 ２９…ゲート電極 ３２、３３、３５…レジスト ３４…サイドウォール ３６、３７…シリコン酸化膜 ５１…ｐ型シリコン基板 ５２…フィールド酸化膜 ５３、５４、６４、６５…ｎ- 型不純物領域 ５５、６８…ゲート酸化膜 ５６…ワード線 ５７…絶縁膜 ５８…ビット線 ５９…蓄積電極 ６０…キャパシタ膜 ６１…対向電極 ６２…層間絶縁膜 ６３、７０、７１…Ａｌ配線層 ６６、６７…ｎ+ 型不純物領域 ６９…ゲート電極
Claims (3)
- 【請求項１】 １個のトランジスタと１個のキャパシタ
を１メモリセルとする半導体記憶装置において、 メモリセル部のトランジスタのソース領域及びドレイン
領域が、それぞれ第１の不純物領域によって形成され、 周辺回路のトランジスタのソース領域及びドレイン領域
が、それぞれ、第２の不純物領域と、前記第２の不純物
領域の少なくともチャネル領域側に設けられ、前記第２
の不純物領域より低濃度の第３の不純物領域とによって
形成され、 前記第１の不純物領域が前記第３の不純物領域より低濃
度であることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記メモリセル部のトランジスタのソース領域及びドレ
イン領域が、それぞれ、前記第１の不純物領域と、前記
第１の不純物領域より高濃度の第４の不純物領域とによ
って形成され、 前記第１の不純物領域が、前記第４の不純物領域のチャ
ネル領域側に設けられていることを特徴とする半導体記
憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記メモリセル部のトランジスタのソース領域及びドレ
イン領域が、それぞれ、前記第１の不純物領域と、前記
第１の不純物領域より高濃度の第５の不純物領域とによ
って形成され、 前記第１の不純物領域が、前記第５の不純物領域の周囲
に設けられていることを特徴とする半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240970A JP3102923B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
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| JP03240970A JP3102923B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582751A true JPH0582751A (ja) | 1993-04-02 |
| JP3102923B2 JP3102923B2 (ja) | 2000-10-23 |
Family
ID=17067369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03240970A Expired - Lifetime JP3102923B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102923B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| US5910671A (en) * | 1993-09-10 | 1999-06-08 | Sony Corporation | Semiconductor device having various threshold voltages and manufacturing same |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
-
1991
- 1991-09-20 JP JP03240970A patent/JP3102923B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910671A (en) * | 1993-09-10 | 1999-06-08 | Sony Corporation | Semiconductor device having various threshold voltages and manufacturing same |
| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6514811B2 (en) | 1993-12-17 | 2003-02-04 | Stmicroelectronics, Inc. | Method for memory masking for periphery salicidation of active regions |
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102923B2 (ja) | 2000-10-23 |
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