JPS61218165A - 半導体記憶装置及び製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装＃に関し、特ＫＭＯ８型メモリ半
導体装置に好適な半導体記憶装置およびその製造方法に
関するものである。

〔背景技術〕

ＭＯ８型電界効果トランジスタ（ＭＯＳＦＥＴ）からな
るＭＯ８型半導体装置では、ＭＯＳＦＥＴのソース・ド
レイン領域に砒素を高濃度ドープした低抵抗の半導体領
域をもちいている。この砒素領域は１通常砒素のイオン
打ち込みおよびその活性化（アニール）Ｋよって形成し
ている。

しかし、ドレイン領域端での電界集中が大きくなること
で所謂ホットキャリアによる特性劣化の問題が生じる。

これを解決するための一つの方法として、例えばダブル
（二重）ドレイン構造を用いることが題案されている。

この二重ドレイン構造はホットキャリア対策としては有
効であるが、二重ドレイン構造のＭＯＳＦＥＴで構成し
たＭＯ８型半導体装置の静電破壊耐圧は小さい。この点
忙着目した本願出願人は入力及び出力回路をシングル（
−重）ドレイン構造のＭＯＳＦＥＴで構成し、その他の
回路を二重ドレイン構造のＭＯＳＦＥＴで横取すること
を提案した（特願昭５８−２４３８０１号）。

この構造は、ホットキャリア対策と静電破壊対策とを同
時に達成できる有効なものである。しかし、本発明者が
さらに検討を重ねた結果、この構造をＭＯ８型半導体記
憶装ｆｔＫ適用する際には。

さらに改良の余地があることが判明した。

すなわち、第１に、上記構造ではメモリセルな構成する
ＭＯＳＦＥＴを二重ドレイン構造を用いて構成すること
Ｋなるので、高集積化に向かない。

チップの大部分の面積を占めるメモリセルのサイズが、
二重ドレイン構造を取ることにより小さくでき難いため
である。これは１％ＫＤＲＡＭや縦型ＲＯＭで顕著であ
る。

第２に、高濃度の砒素のイオン打ち込み時の汚染やダメ
ージによってゲートエツジ部でゲート絶縁膜としてのＳ
ｉｎ、膜が劣化され、ホットキャリア耐性が低下して信
頼性が低下される。これは、メモリセルが微細化される
程問題となる。メモリセル内の情報判定のために用いる
ことができる電荷量が小さくなり、ゲート部での微少な
欠陥やホットキャリアでもソフトエラーの原因となるか
らである このようなＳｉｎ、膜の劣化に対しては、後工程での酸
化工場の追加圧より若干膜質改善を図ることは可能では
あるが、低抵抗化すなわち高速化のため忙採用されるシ
リサイド又はポリサイド又はメタルゲート構造のメモリ
セルでは、酸化によってシリサイド等の剥がれや抵抗の
増大が生じるという問題がある。

本発明者の検討によれば、メモリセルのＭＯＳＦＥＴの
ソース・ドレイン領域の砒素濃度がＩＱＩ５６ｒ！−’
を越えるとゲート・ドレイン間の耐圧およびホットキャ
リア耐性が漸減される傾同圧あることが確認できた。

〔発明の目的〕

本発明の目的はメモリセルの高集積化な画った半導体記
憶装置を提供することにある。

本発明の他の目的はメモリセル又はその一部を構成する
ＭＯＳＦＥＴのゲート部でのリークを少なくした半導体
記憶装置を提供することにある。

本発明の他の目的は微細メモリセルの不純物イオン打ち
込みダメージによるゲート絶縁膜の劣化を防止して信頼
性の向上を図った半導体記憶装置を提供すること忙ある
。

また、本発明の他の目的はゲート絶縁膜の劣化を防止す
るとともにホットキャリア耐圧を向上し。

メモリセルの微細化をさらに促進して集積度の向上を図
ることのできる半導体記憶装置を提供することにある。

また、本発明の別の目的は入出力回路の静電破壊耐圧の
向上を容易忙する方法を提供することにある。

さらに、本発明の他の目的はゲートにおける剥がれ、抵
抗増大を防止して信頼性の向上と共に動作の高速化を図
った半導体記憶装置を提供することにある。

また、別の目的は従来製造工程な大幅に変更することな
く、僅かの工程を付加するだけで前記半導体装置を製造
することのできる半導体記憶装置の製造方法を提供する
ことにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、チップ面積の大きい部分を占めるメモリセル
領域のＭＯＳＦＥＴのソース・ドレイン領域は一重ドレ
インで形成し、周辺回路のＭＯＳＦＥＴのソース・ドレ
イン領域は二重ドレインで形成することによって、高集
積化されかつ信頼性の高い半導体記憶装置な得ることが
できる。

また１回路中の大きい部分を占めるメモリセル領域のソ
ース・ドレイン領域の不純物濃度を少なくとも周辺回路
よりも低くすることにより、イオン打ち込みダメージを
低くしてゲート絶縁膜の劣化な防止し、メモリセルはも
とより半導体記憶装貨全体の信頼性を向上することがで
きる。

〔実施例１〕 第１図は本発明をＤＲＡＭに適用した実施例を示してお
り、Ｐ型シリコン基板３０上に構成して互いに素子分離
絶縁膜３１にで分離されたメモリセル領域１、周辺回路
領域２．入出力回路領域３の断面構造を示したものであ
る。

ココで、メモリセル領域とは複数のメモリセルが行列状
に配置された領域をいう。ダミーセル領域及び冗長用の
メモリセル領域も含まれる。周辺回路領域とはセンスア
ンプ、デコーダ、メインアンプ、基板バイアス電圧発生
回路、各種の信号発生回路及び選択回路等の設けられた
領域ないう。

入出力回路領域とは入出力端子（ポンディングパッド）
に直接接続された回路素子が形成された領域である。こ
の例としては１例えば、抵抗とダイオード又はダイオー
ド形態に接続されたＭＯＳＦＥＴからなる入力保護（静
電破壊保護）回路、出力バッファの最終の出力用インバ
ータ、入力バッファの最初の入力用インバータなどがあ
げられる。

本実施例は、メモリセル領域１のＭＯＳＦＥＴのソース
・ドレインを高濃度の一重ドレインで構成し１周辺回路
領域２０Ｍ０８ＦＥＴのソース・ドレインを二重ドレイ
ンで構成した例である。なお、入出力回路領域のＭＯＳ
ＦＥＴのソース・ドレインは高濃度の一重ドレインで構
成している。

メモリセル１はＮチャネルＭＯ８ＦＥＴ（ＮＭＯ８ＦＥ
Ｔ）４とキャパシタ５からなる１素子型ＤＲＡＭとして
構成しており、ＮＭＯ８ＦＥＴ４は多結晶シリコンから
なるワード線としてのゲー＋ トロと、ゲート絶縁膜７　（５ｔＯｔ　）と、Ｎ型ソー
ス・ドレイン領域８とで構成し、キャパシタ５は多結晶
シリコンのキャパシタ電極９．誘電体としての絶縁膜ｔ
ｏ（Ｓｉｆｔ）とを備えている。そして１本例では前記
ソース・ドレイン領域８は砒素（Ａｓ）のみを不純物と
してドープしている。これによって、二重ドレインのリ
ンによる基板３０中の横方向への拡散ななくし、メモリ
セルのＭＯＳＦＥＴ４を小さくしている。

前記周辺回路２のＮＭＯ８ＦＥＴＩＩは多結晶シリコン
のゲート１２と、ゲート絶縁膜１３と。

＋ Ｎ型ソース・ドレイン領域１４とで構成している。

このソース・ドレイン領域１４は低濃度のリン領域１５
とこれよりも浅い高濃度の砒素領域１６とで二重ドレイ
ン構造としている。この場合、リン領域１５の不純物濃
度は１〜２×１０１４６Ｒ″″！程度、砒素領域１６は
５〜１０　Ｘ　１０　”ｃｍ−２程度忙設定し、ホット
キャリア耐性の最適化な図っている。

前記入出力回路３のＮＭＯＳＦＥＴ１７は多結晶シリコ
ンゲート１８と、ゲート絶縁膜１９と。

＋ Ｎ型ソース・ドレイン領域２０とで構成し、ソース・ド
レイン領域２０は高濃度（５〜ｌ０ＸＩＯＩｓｃｒＲ″
″２）の砒素を不純物として構成している。これＫより
静電破壊耐圧が向上する。

必中、２１はＰＳＧ等の層間絶縁膜、２２はアルミニウ
ム配線である。

次に１以上の構成の半導体装着の製造方法を第２図（４
）〜■により説明する。

先ず、第２図（４）のように、Ｐ型シリコン半導体基板
３０に周知の方法により素子分離絶縁膜３１及び絶縁膜
１０を形成しこの上にキャパシタ電極９を形成した後、
ゲート絶縁膜７，１３．１９を基板３０の熱酸化により
形成し、さらに周知の方法でゲート６．１２．１８を形
成する。

次いで、＠２図（Ｂ）のよう忙メモリセル１、入出力回
路３をフォトレジスト膜３２でマスクした上で低濃度の
リン（１〜２　Ｘ　１０　”ｃｍ’″ｔ）をイオン打ち
込みし、メモリセルｌにゲート１２を利用したセルファ
ライン法によってイオン打ち込み層３３を形成する。し
かる上で、これをアニールし低濃度リン領域１５を形成
する。

次いで、第２図（Ｏのよ５Ｋ、高濃度の砒素（５×１０
１５ｃＷＩ″″りを全面にイオン打ち込みする。ゲー）
６．１２および１８を利用して夫々イオン打ち込み層５
１．３７および３８を形成し、これをアニールして高濃
度の砒素領域１６とソース・ドレイン領域８及び２０を
形成する。これにより、ＭＯ８ＦＥＴＩＩは前記低濃度
リン領域１５とこの高濃度砒素領域１６とで二重ドレイ
ン構造のソース・ドレイン領域１４で形成される。また
ＭＯＳＦＥＴ４及び１７は高濃度の砒素によって形成さ
れた一重ドレイン構造のソース・ドレイン領域で形成さ
れる。そして、第１図の各ＭＯ８ＦＥＴ４゜１１．１７
が形成できる。

以下、眉間絶縁膜２１、アルミニウム配線２２を形成し
て、第１図の半導体装置が完成される。

以上の構成によれば、％忙微細に形成されるメモリセル
１のＮＭＯＳＦＥＴ４のソース・ドレイン領域８は一重
ドレインで形成しているので、横拡散長（Ｘｊ）の低減
によりゲート長の短縮化等スケールダウンを可能とし、
素子の微細化を達成できる。

一方、この製造方法によれば、従来の高濃度砒素のイオ
ン打ち込み工程を利用するのみでよく、工程を変更する
ことなく容易に前記本発明の半導体装置を製造すること
ができる。

〔実施例２〕 第３図は本発明の他の実施例を示す。図中、第１・図と
同一部分には同一符号を付して説明は省略する。

本実施例は、メモリセル領域１のＭＯＳＦＥＴを低濃度
の一重ドレイノで構成し、周辺回路領域２のＭＯＳＦＥ
Ｔを二重ドレインで構成した例である。なお、入出力回
路３のＭＯＳＦＥＴは高濃度の一重ドレインで構成して
いる。

＠３図に示すようＫ、メモリセル１のＮＭＯ５ＦＥＴ４
のソース・ドレイン領域５２は砒素（Ａ３）を不純物と
してドープしており、その濃度は望むらくは後述する周
辺回路２の素子よりもかなり低濃度のＩ　Ｘ　１０　”
　ｃＷＩ”−２程度に設定している。このイオン打ち込
みの量は１本発明者の検討によれば砒素の場合には１〜
２　Ｘ　１０　”ｃｒｒｌ−”以下にすることが好まし
い。なお、他のイオン打ち込みの量は実施例１と同一で
ある。

次に、以上の構成の半導体装着の製造方法を第４図（４
）、（Ｂ）Ｋより説明する。

先ず、第２図囚〜田）に示した実施例１の工程を行って
、アニールを施し低濃度リン領域１５を形成する。

続いて第４図（２）のように７オトレジスト膜３４で周
辺回路２．入出力回路３をマスクしてメモリセル１のみ
な開口し、低濃度の砒素（ＩＸ１０＋５ｃ１ｎ−”）を
イオン打ち込みする。これにより、ゲート６な利用した
セル７アライン法によってイオン打ち込み層３５を形成
する。その後これをアニールして低濃度砒素のソース・
ドレイン領域５２を形成する。

次いで、＠４図（刊のように、今度はメモリセル１のみ
をフォトレジスト膜３６でマスクし、高濃度の砒素（５
Ｘ　１０”ｃｍ−”　）　’にイオン打ち込みする。周
辺回路２および入出力回路３ではゲー）１２および１８
を利用して夫々イオン打ち込み層３７゜３８を形成し、
これをアニールして高濃度の砒素領域１６とソース・ド
レイ／領域２ｏを形成する。

これにより、特にＭＯ８ＦＥＴＩ　１では前記低濃度リ
ン領域１５とこの高濃度砒素領域１６とで二重ドレイ／
構造のソース・ドレイン領域１４が形成される。またＭ
Ｏ８ＦＥＴ４は低濃度の砒素によって構成された−１ド
レインを、ＭＯ８ＦＥＴ１７は高濃度の砒素によって構
成された−１ドレインを有する。そして、第３図の各Ｍ
Ｏ８ＦＥＴ４．１１．１７が形成できる。

以下、層間絶縁膜２１、アルミニウム配線２２を形成し
て、第３図の半導体装質が完成される。

以上の構成によれば、特に微細に形成されるメモリセル
１のＮＭＯ８ＦＥＴ４のソース・ドレイン領域８は周辺
回路２．入出力回路３の各ＭＯ８ＦＥＴ１１．１７のソ
ース・ドレイン領域１４゜２０の砒素領域よりも低濃度
に形成しているので。

このソース・ドレイン領域８を形成する際において低濃
度のイオン打ち込みを行うことになり、イオン打ち込み
ダメージを低減できる。このため、ゲート６のエツジ部
におけるゲート絶縁膜７の劣化が小さくなり、充分な耐
圧を得ることができメそリセル１の信頼性を向上できる
。また、耐圧を向上することによりまた横拡散長（Ｘｊ
）の低減によりゲート長の短縮化等スケールダウンを可
能とし、素子の微細化な達成できる。なお、本例ではメ
モリセル１０ソース・ドレイン領域の濃度を低くするこ
とＫより抵抗が若干増大するがメモリセルにおける電流
は１μＡ程度であるので（周辺回路は１ｍＡ程度）抵抗
増加の影響は殆どない。

一方、この製造方法によれば、工程を大幅に変更するこ
となく容易に前記本発明の半導体装置を製造することが
できる。また、実施例１と同様の効果が得られることは
いうまでもない。

〔実施例３〕 本実施例は、実施例２において、入出力回路３０Ｍ０８
ＦＥＴを低濃度の−１ドレインで構成した例である。こ
の実施例では、構造についての説明は省略し、その製造
方法忙ついてのみ説明する。

実施例２と同様に、低濃度リン領域１５までを形成する
。

続いて第５図囚のようにフォトレジスト膜３４で周辺回
路２のみをマスクして低濃度の砒素（１×１０　”ｃｍ
−”　）をイオン打ち込みする。これにより、ゲート６
．１８を利用したセルファライン法によってイオン打ち
込み層３５．５３を形成する。その後これをアニールし
て低濃度砒素のソース・ドレイン領域８．５４１に形成
する。

次いで、＠５図（８）のように、今度はメモリセル１及
び入出力回路３を７オトレジスト膜３６でマスクし、高
濃度の砒素（５×１０１５ω−２）をイオン打ち込みす
る。これにより、特にＭＯ８ＦＥ’ｌ’１１では前記低
濃度砒素領域５４で一重ドレイン構造のソース・ドレイ
ン領域１４が形成される。

これＫより、静電破壊耐圧をあまり低下させることなく
、大電流の流れる入出力回路でのゲート部での高濃度イ
オン打ち込みを廃することにより、ゲート部での欠陥や
ホットキャリアの発生を小さくできる。

〔実施例４〕 本実施例は、実施例２において、その製造工種の一部を
変更した例である。

すなわち、実施例２の第４図（４）に示される工程にお
いて、フォトレジスト膜３４を形成することなく、全面
に低濃度の砒素のイオン打ち込みな行なっている。

これによって、フォトレジスト膜等からなるイオン打ち
込みのためのマスクを１枚形成せずに工程を簡略化する
ことができる。

〔実施例５〕 本実施例では、第７図に示すように、メモリセル１、周
辺回路２％入出力回路３の各ＮＭＯＳ　ＦＥＴ４゜１１
．１７の多結晶シリコンゲート６゜１２．１８の上にシ
リサイド（Ｍｏ　Ｓ　ｉｔ　）膜６Ａ。

１２Ａ、１８Ａを形成してポリサイドゲートとして構成
している。またメモリセル１のＮＭＯＳ　ＦＥＴ４のソ
ース・ドレイン領域５５は周辺回路２や入出力回路３の
各ＮＭＯ８ＦＥＴ１１．１７のソース・ドレイン領域１
４．２０の不純物濃度よリモ低１１１度（１〜２Ｘ１０
１４ｃｒｎ−２）のリンによって構成している。他の構
成は前例と全く同じである。

前記第７図の半導体装置の製造方法を第８図囚〜０に示
す。

先ず、第８図（２）のように％Ｐ型シリコン基板３０に
素子分離絶縁膜３１、絶縁膜１０．キャパシタ電極９を
形成した上でゲート絶縁膜７．１３．１９を夫々形成し
、その上忙常法によってシリサイドゲート６（６Ａ）、
１２（１２Ａ）、１８（１８Ａ）を形成する。

次に、第８図（Ｂ）のようにフォトレジスト膜３９で入
出力回路３をマスクし、メモリセル１、周辺回路２ヶマ
スク開口する。そして、低濃度（１〜２　Ｘ　１０１４
ａｎ−”　）のリンをイオン打ち込みし、メモリセルｌ
１周辺回路２にイオン打ち込み層４０゜４１な夫々形成
しこれをアニールしてソース・ドレイン領域５５．低濃
度リン領域１５を形成する。

このリンのイオン打ち込み量は、本発明者の検討によれ
ば、リンの場合は１〜２　Ｘ　１０１４ｃｍ−２程度圧
するのが好ましい。メモリセル内の抵抗増の影響は殆ん
どない。

次いで、第８図（Ｏのようにフォトレジスト膜４２でメ
モリセル１のみなマスクし、高濃度（５×１０１ｓｃＩ
！ｔ″″りの砒素をイオン打ち込みして周辺回路２、入
出力回路３に夫々イオン打ち込み層４３゜４４を形成す
る。そしてこれをアニールすることにより第８図■）の
ように高濃度砒素領域１６を形成して周辺回路２のソー
ス・ドレイン領域１４を二重ドレイン構造とし、同時に
入出力回路３のソース・ドレイン領域２０を形成できる
。

この構成によれば、周辺回路２、入出力回路３は前例と
同じに構成できる一方、メモリセル１ではＮＭＯ８ＦＥ
Ｔ４のソース・ドレイン領域８Ａを低濃度リンで構成す
ることができる。したがって、前例と同様にメモリセル
ＩＫおけるイオン打ち込みダメージを低減してゲート絶
縁膜７の劣化を防止し、メモリセル１の信頼性を同上で
きる。

また、メモリセル１の微細化を達成できる。

さらにシリサイドゲートであるので抵抗の増加も少なく
動作の高速化を図ることもできる。

一方、本例の製造方法では第８図（Ｂｌの工程を二重ド
レイン形成工程と共用させると共に第８図（０の工程を
付加するのみでよく、容易に製造を行うことができる。

〔効果〕

（１）大きなエリアを占めるメモリセルのソース・ドレ
イン領域を周辺回路よりも低濃度に形成しているので、
イオン打ち込みのダメージを低減してゲート絶縁膜の劣
化な防止し耐圧の向上９図って半導体装置の信頼性を向
上できる。

（２）メモリセルを低濃度にしても抵抗の若干の増加に
よる影響はなく、横拡散長の低下によりゲート寸法の短
縮が図れる。一方周辺回路はこれまでと同じであり抵抗
の増大もなく前述のメモリセルの耐圧向上に加えて高集
積化を図ることができる。

（３）ケート絶縁膜の劣化を防止することにより。

追加酸化を不要にでき、シリサイド剥がれ、抵抗増大等
の不具合を生じることもなく信頼性を向上できる。

（４）シリサイドゲートを高い信頼度で用いることを可
能にしたことにより、高速化なさらに向上できる。

（５）入出力回路のドレン構造を単純化して静電破壊耐
圧が向上できる。

（６）　　低濃度リンのイオン打ち込み時のマスク工程
と、高濃度砒素をイオン打ち込みする際のマスク工程と
？付加することにより、従来の工程な殆どそのまま利用
して容易に製造を行うことができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、メモリセルのＮＭＯ８ＦＥＴのソース・ドレ
イン領域に砒素を用いる場合、砒素の濃度は前記各実施
例で示した製置のほかに、最大で５　Ｘ　１０　’　”
ｃｍ−”までの範囲内の異なる濃度で構成することがで
きる。なお、前述のように、１〜２×１０　”　ｆｆ１
−２以下であることが好ましい。また、リンの濃度は１
〜２　Ｘ　１０　”ｃｍ−”程が好ましい。

また、メモリセルはＤＲＡＭについて示したが、ＲＯＭ
　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）や種々の型
のＳＲＡＭ　（５ｔａｔｉｃ　ＲＡＭ　）であってもよ
く、これらを構成するＮＭＯ８ＦＥＴに本発明は有効で
ある。本発明は特に所謂縦型ＲＯＭの高集積化に有効で
ある。

また１周辺回路や入出力回路、さらにはメモリセルが相
補型ＭＯ８ＦＥＴからなる場合にもそのＮＭＯ８ＦＥＴ
に本発明は適用できる、この場合、ＮＭＯ８ＦＥＴをＰ
型つェル内に形成しても、ＰチャネルＭＯ８ＦＥＴＣＰ
ＭＯ８ＦＥＴ）をＮ型ウェル内に形成してもよい。ＮＭ
Ｏ８ＦＥＴ形成のためのイオン打ち込み時にＰＭＯ８Ｆ
ＥＴ形成部を夫々の工程で用いるマスクで覆っておけば
よい。ＮＭＯ８ＦＥＴ形成後忙、ＰＭＯ８ＦＥＴ形成の
ためのボロンの導入を行うのが好ましい。

また、実施例１乃至４においても、実施例５の様にゲー
ト電極なｐｔや高融点金属、又はそのシリサイド、又は
ＰｔＪｐ高融点金属やこれらのシリサイドと多結晶シリ
コンとの積層構造（ポリサイド）で形成してもよい。特
に実施例２乃至４においては、実施例５と同様にメモリ
セルは低濃度のイオン打ち込みのみであるので、ゲート
部での欠陥やホットキャリアの発生を小さくできる。

さらに、本発明は、＠９図に示すように、所謂Ｌ　Ｄ　
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
のＭＯＳＦＥＴを有する半導体装置においても有効であ
る。

周辺回路２のＭＯＳＦＥＴは、ゲート１２をマスクとし
てリンのイオン打ち込みによって形成さねる領域１６と
同程度に低濃度の領域５９と、ゲート１２及びＳｉｎ、
からなるサイドウオール５６と？マスクとして砒素のイ
オン打ち込みによって形成される領域１５と同程度に高
濃度の領域５８とからなるソース・ドレインを持つ。こ
の場合は、例えば、実施例４に示した製造工程に従えば
よい。

第６図に示す工程までを行って低濃度のリン領域５９を
形成した後、基板上全面ＣＶＤにより形成した５ｉ０２
膜をリアクティブイオンエツチングによりエッチしてサ
イドウオール５６を形成する。

しかる後、ゲート電極１２．１８及びサイドウオール５
６をマスクとして、第４図（Ｂ）に示すイオン打ち込み
を行いアニールし、高濃度砒素領域５８及び５７を形成
すればよい。

また、ソース・ドレイン領域の表面に白金や高融点金属
のシリサイド膜を形成してもよい。

また、絶縁膜２１に配線層２２と半導体領域。

特にメモリセル内の半導体領域と？接続するためのコン
タクトホール形成後に、このコンタクトホールから基板
内に高濃度に不純物（例えばリン）を深く導入する場合
も本発明に含まれるものであって、本発明と全く同じ効
果が得られる。

なお、鮪記説明では入出力回路の構成についても詳述し
たが、本発明は特にこれらに制限されるものではない。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、 第２図（４）〜（０はその製造工程を説明するだめの断
面図、 第３図は他の実施例の断面図。 第４図囚、（Ｂ）はその製造工程を説明するだめの断面
図。 第５図（４）、（Ｂ）はさらに他の実施例の製造工程を
説明するだめの断面図。 第６図はさらに他の実施例の製造工程を説明するための
断面図。 第７図は本発明のさらに他の実施例の断面図、第８図（
４）〜０はその製造工程を説明するための断面図、 第９図はさらに他の実施例の断面図である。 １・・・メモリセル、２・・・周辺回路、３・・・入出
力回路、４，１１．１７・・・ＮＭＯ８ＦＥＴ、５・・
・キャパシタ、６．１２．１８・・・ゲート、７，１３
．１９・・・ゲート絶縁膜、８，１４，２０．５４．５
５゜５２・・・ソース・ドレイン領域、９・・・キャパ
シタ電極、１０・・・絶縁膜、１５・・・低濃度リン領
域、１６゜５７・・・高濃度砒素領域、２１・・・層間
絶縁膜、２２・・・アルミニウム配線、３０・・・Ｐ型
シリコン基板。 ３１・・・素子分離絶縁膜、３２，３４．３６．３９゜
４２・・・フォトレジスト膜、３３．３５．３７゜３Ｂ
、４０．４１．４３．４４．５１．５３・・・イオン打
ち込み層。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、メモリセル、周辺回路、入出力回路を有する半導体
   記憶装置であって、前記メモリセルを構成するＭＯＳＦ
   ＥＴのソース・ドレイン領域を一重ドレインで形成し、
   周辺回路のＭＯＳＦＥＴは二重ドレイン構造またはＬＤ
   Ｄ構造としてなる半導体記憶装置。 ２、周辺回路のＭＯＳＦＥＴは砒素の高濃度領域を有す
   る特許請求の範囲第１項記載の半導体記憶装置。 ３、メモリセルのＭＯＳＦＥＴのソース・ドレイン領域
   を１〜２×１０＾１＾５ｃｍ＾−＾２以下の濃度の砒素
   で構成してなる特許請求の範囲第１項又は第２項記載の
   半導体記憶装置。 ４、メモリセルのＭＯＳＦＥＴのソース・ドレイン領域
   を１〜２×１０＾１＾４ｃｍ＾−＾２程度の濃度のリン
   で構成してなる特許請求の範囲第１項または第２項記載
   の半導体記憶装置。 ５、少なくとも入出力回路のＭＯＳＦＥＴのソース・ド
   レイン領域を砒素で構成してなる特許請求の範囲第１項
   ないし第４項のいずれかに記載の半導体記憶装置。 ６、高濃度砒素領域は５〜１０×１０＾１＾５ｃｍ＾−
   ＾２程度の濃度である特許請求の範囲第１項ないし第５
   項のいずれかに記載の半導体記憶装置。 ７、メタルまたはシリサイドまたはポリサイドのゲート
   構造である特許請求の範囲第１項ないし第６項のいずれ
   かに記載の半導体記憶装置。 ８、メモリセル、周辺回路、入出力回路を有する半導体
   記憶装置であって、前記メモリセルのソース・ドレイン
   領域の不純物濃度を周辺回路の濃度よりも低くしまたは
   横拡散長を小さくしたことを特徴とする半導体記憶装置
   。 ９、周辺回路は砒素の高濃度領域を有する二重ドレイン
   構造またはＬＤＤ構造としてなる特許請求の範囲第８項
   に記載の半導体記憶装置。 １０、メモリセル、周辺回路、入出力回路を有する半導
   体記憶装置におけるＭＯＳＦＥＴのソース・ドレイン領
   域の形成に際し、ゲート形成後に少なくとも周辺回路を
   マスク開口して低濃度の不純物をドープする工程と、メ
   モリセルのマスクにより高濃度の不純物をドープして少
   なくとも周辺回路を形成する工程とを備えることを特徴
   とする半導体記憶装置の製造方法。 １１、メモリセルと周辺回路を夫々個別にマスク開口し
   て夫々異なる不純物を低濃度にドープし、メモリセルの
   マスクにより少なくとも周辺回路に高濃度不純物層をド
   ープしてなる特許請求の範囲第１０項記載の半導体記憶
   装置の製造方法。 １２、メモリセルと周辺回路をマスク開口して低濃度不
   純物をドープし、メモリセルをマスクして周辺回路と入
   出力回路に高濃度不純物をドープしてなる特許請求の範
   囲第１０項記載の半導体記憶装置の製造方法。 １３、不純物のドープはイオン打ち込み方法である特許
   請求の範囲第１０項ないし第１２項のいずれかに記載の
   半導体記憶装置の製造方法。 １４、砒素の濃度は５〜１０×１０＾１＾５ｃｍ＾−＾
   ２程度である特許請求の範囲第１０項ないし第１３項の
   いずれかに記載の半導体記憶装置の製造方法。