KR100561552B1 - 반도체 장치의 제조방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

상대적으로 얇은 게이트 절연막의 형성영역에 있어서 게이트 절연막을 에칭 제거하기 위한 마스크로서 포토레지스트막을 사용하고, 그것으로부터 노출하는 반도체 기판에 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입한다.
반도체, 반도체 장치, 게이트 절연막, 에칭 제거, 포토레지스트, 반도체 기판, 전계효과 트랜지스터

Description

반도체 장치의 제조방법{Method of Fabricating Semiconductor Device}
도 1은 본 발명의 일실시형태인 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 2는 도1에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 3은 도 2에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 4는 도 3에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 5는 도 4에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 6은 도 5에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이다.
도 7은 도 6에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 8은 도 7에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 9는 도 8에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 10은 도 9에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 11은 도 10에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 12는 도 11에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 13은 도 12에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 14는 도 13에 계속되는 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도이고,
도 15는 본 발명의 일실시형태인 반도체 장치에 있어서 후막부(thick-film part)의 n채널형 전계효과 트랜지스터의 채널 불순물농도 분포의 설명도이고,
도 16은 본 발명의 일실시형태인 반도체 장치에 있어서 후막부의 p채널형 전계효과 트랜지스터의 채널 불순물농도 분포의 설명도이고,
도 17은 본 발명의 일실시형태인 반도체 장치에 있어서 박막부(thin-film part)의 n채널형 전계효과 트랜지스터의 채널 불순물농도 분포의 설명도이고,
도 18은 본 발명의 일실시형태인 반도체 장치에 있어서 박막부의 p채널형 전계효과 트랜지스터의 채널 불순물농도 분포의 설명도이고,
도 19는 본 발명의 일실시형태인 반도체 장치에 있어서 메모리영역의 메모리셀 선택 전계효과 트랜지스터의 채널 불순물농도 분포의 설명도이고,
도 20은 본 발명의 일실시형태인 반도체 장치의 전계효과 트랜지스터에 있어서 도즈량(dose)과 문턱치전압(threshold voltage)과의 관계의 설명도이고,
도 21은 본 발명의 일실시형태인 반도체 장치의 박막부의 전계효과 트랜지스터에 있어서 도즈량과 문턱치전압의 관계의 설명도이고,
도 22는 본 발명의 다른 실시의 형태인 반도체 장치의 전계효과 트랜지스터에 있어서 도즈량과 문턱치전압과의 관계의 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1 반도체 기판, 2 분리부,
2a 분리홈, 2b 분리막,
3a~3e 포토레지스트막, 4 매립 n웰,
5 p웰, 6 n웰,
7 게이트 절연막, 8 도체막,
8g 게이트 전극, 9 절연막,
9a 갭 절연막, 10 반도체 영역,
10a 저농도 영역, 10b 고농도 영역,
11a, 11b 포켓영역, 12 반도체 영역,
12a 저농도 영역, 12b 고농도 영역,
13 반도체 영역, 14 측벽 절연막,
15 플러그, 16 접속구멍,
17 절연막, 18 접속구멍,
19 제1층배선, 19BL 비트선,
20 절연막, 21 접속구멍,
22 플러그, 23 절연막,
24 커패시터 구멍, 25 커패시터,
본 발명은 반도체 장치의 제조기술에 관한 것으로, 특히 동일한 반도체 기판에 두께가 다른 게이트 절연막을 갖는 반도체 장치의 제조기술에 적용하는 유효한 기술에 관하는 것이다.
반도체 장치를 구성하는 MISFET(Metal lnsulator Semiconductor Field Effect Transistor) 중 입출력회로 등을 구성하는 것에는 외부에서의 공급전원 및 입출력의 규격으로 결정되는 전압이 부가되는 한편으로, 내부회로를 구성하는 것에는 그 성능을 최적화하기 위해 다른 전압을 부가할 필요가 발생하고 있다. 예컨대, 기억 유지동작이 필요한 수시 기록 판독형 기억장치(DRAM: Dynamic Random Access Memory)에 있어서는 데이터 유지시간을 길게 하기 위해 메모리셀 내의 MIS트랜지스터에는 주변회로보다도 높은 전압을 부가하는 방법이 유리하지만, 마이크로컴퓨터·논리 LSI에서는 고속동작 및 소비전력의 저감을 도모하기 위해서, 내부회로의 MIS 트랜지스터에 가하는 전압을 입력전압보다도 낮게 설정할 필요가 있다.
이 경우에 MISFET의 게이트 절연파괴를 방지하기 위해서는 게이트 절연막에 가하는 전계강도를 소정의 값에 고정하여 놓을 필요가 있기 때문에, 반도체 기판상에 게이트 절연막을 1종류 밖에 형성하지 않은 경우에는 그 두께를 고전압부에 요구되는 값에 합쳐서 설계하는 것으로 된다. 그러나, 그와 같이 하면 저전압부에서는 전계강도가 저하하기 때문에 MISFET의 구동능력이 저하하고, 그 결과 LSI의 처리속도가 저하한다는 문제가 발생한다. 이것을 방지하기 위해서는, 고전압부의 게이트 절연막은 상대적으로 두껍게 한 채, 저전압부의 게이트 절연막을 상대적으로 얇게 할 필요가 있다. 즉, 반도체 기판상에 설계상의 두께가 다른 2종류 이상의 게이트 절연막을 형성하는 것으로 된다. 또한, 마이크로 프로세서를 갖는 반도체 장치에 있어서는, 예컨데 미국특허 제5,057,448호에 기재되어 있다.
그런데, 본 발명자는 이와 같은 두께가 다른 2종류 이상의 게이트 절연막을 가지며, 또한 n채널형 MISFET과 p채널형의 MISFET의 양쪽을 동일한 반도체 기판에 설치하고 있는 반도체 장치에 있어서, 그 각각의 MISFET의 문턱치전압을 조정하기 위한 불순물 도입기술에 관해서 검토하였다. 그 검토기술에 의하면, n채널형 MISFET과 p채널형의 MISFET의 문턱치전압 조정용의 불순물 이온 주입을 각각 별개의 전용의 포토레지스트 마스크를 사용하여 행하고 있다.
그러나, n채널형 MISFET과 p채널형의 MISFET의 문턱치전압 조정용의 불순물 이온 주입을 각각 별개의 포토레지스트 마스크로 행하는 상기 기술에 있어서는, 이하의 과제가 있는 것을 본 발명자는 찾아내었다.
즉, 포토마스크의 매수 및 포트레지스트 패턴의 형성 제거공정수가 증가한다는 과제이다. 포토마스크의 매수 및 포토레지스트 패턴의 형성 제거공정의 증가는, 반도체 장치의 제조시간의 증대나 제조비용의 증가를 초래한다. 또한, 포토레지스트 패턴의 형성 제거는, 이물질 발생의 원인이 되기 때문에, 그 공정수의 증가는 반도체 장치의 신뢰성이나 수율(yield rate) 저하를 가져온다.
또한, 본 발명자는 본 발명의 결과에 기초하여, 두께가 다른 2종류 이상의 게이트 절연막을 갖는 반도체 장치의 MISFET의 문턱치전압 조정기술에 대하여 공지예를 조사하였다. 그 결과, 그 종류의 기술에 대하여는, 예컨대 일복특허공개 평1-114069호 공보에 기재가 있고, 여기에는 저내압 MIS형 트랜지스터와 고내압 MIS형 트랜지스터가 동일한 기판에 형성되는 반도체 장치의 제조방법에 있어서, 저내압 MIS형 트랜지스터의 게이트가 되는 영역의 절연막을 제거할 때의 포토레지스트막을 사용하고, 그 절연막의 제거공정 전에 불순물이온을 주입하여 채널부분의 불순물농도를 변화하는 기술사상이 개시되어 있지만, 반도체 기판에 n채널형 MISFET와 p채널형의 MISFET를 형성하는 경우의 문턱치전압 조정기술에 대해서 개시되어 있지 않다. 또한, 고내압 MIS형 트랜지스터의 문턱치전압 조정에 대해서도 개시되어 있지 않다.
본 발명의 목적은, 포토마스크의 매수 및 포토레지스트패턴의 형성 제거공정수를 증가시키지 않고, 상대적으로 얇은 게이트 절연막을 갖는 p채널형의 전계효과 트랜지스터 및 n채널형 전계효과 트랜지스터의 문턱치전압을 조정할 수 있는 기술 을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 반도체 기판에 상대적으로 두께가 다른 2종류의 게이트 절연막을 갖고, 또한 n채널형 전계효과 트랜지스터 및 p채널형의 전계효과 트랜지스터를 갖는 반도체 장치에 있어서, 그 트랜지스터의 문턱치전압 조정을 용이하게 할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 반도체 장치의 제조방법은 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있는 반도체 장치의 제조방법에 있어서,
(a) 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
(b) 상기 (a)공정 후, 상기 상대적으로 얇은 게이트 절연막이 형성되는 영역이 노출되고, 또한 그 이외의 영역이 피복되는 마스크를 상기 제1의 절연막 상에 형성하는 공정과,
(c) 상기 마스크로부터 노출되는 영역에, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치 전압 조정용의 불순물을 일괄해서 도입하는 공정과,
(d) 상기 (c)공정 후, 상기 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
(e) 상기 (d)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것이다.
또한, 본 발명의 반도체 장치의 제조방법은 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있는 반도체 장치의 제조방법에 있어서,
(a) 상기 반도체 기판상에 제1의 영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(b) 상기 반도체 기판상에 제2의 영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(c) 상기 (a) 및 (b)공정 후, 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
(d) 상기 (c)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노 출되고, 또한 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
(e) 상기 제3의 마스크로부터 노출되는 영역에 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
(f) 상기 (e)공정 후, 상기 제3의 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
(g) 상기 (f)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것이다.
또한, 본 발명의 반도체 장치의 제조방법은, 상기 (a)공정에서의 제1의 영역은 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역이고, 상기 제1의 마스크로부터 노출하는 제1의 영역에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것이다.
또한, 본 발명의 반도체 장치의 제조방법은, 상기 (b)공정에서의 제2의 영역은 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이고, 상기 제2의 마스크로부터 노출하는 제2의 영역에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것이다.
또한, 본 발명의 반도체 장치의 제조방법에 의하면, 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스 터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지를 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지와 설계상 동일하게 하는 것이다.
또한, 본 발명의 반도체 장치의 제조방법은, 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있는 반도체 장치의 제조방법에 있어서,
(a) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역과 메모리영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(b) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(c) 상기 반도체 기판상에 상기 메모리영역 노출되고, 그 이외의 영역이 피복되는 메모리용 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 메모리셀 선택용의 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입 하는 공정과,
(d) 상기 (a), (b) 및 (c)공정 후, 상기 반도체 기판상에 있어 상기 상대적으로 두꺼운 게이트 절연막의 형성영역, 상대적으로 얇은 게이트 절연막의 형성영역 및 메모리영역에 제1의 절연막을 형성하는 공정과,
(e) 상기 (d)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노출되고 또한 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
(f) 상기 제3의 마스크로부터 노출되는 영역에 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
(g) 상기 (f) 공정 후, 상기 제3의 마스크를 에칭마스크로 하고 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
(h) 상기 (g)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것이다.
게다가, 본 발명의 반도체 장치의 제조방법은, 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있는 반도체 장치의 제조방법에 있어서,
(a) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성하는 공정과,
(b) 상기 제1의 마스크로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼 운 게이트막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(c) 상기 제1의 마스크로부터 노출하는 반도체 기판에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하는 공정과,
(d) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성하는 공정과,
(e) 상기 제2의 마스크로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
(f) 상기 제2의 마스크로부터 노출하는 반도체 기판에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성하는 공정과,
(g) 상기 (a)공정으로부터 (f)공정 후, 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
(h) 상기 (g)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노출되고 또한 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
(i) 상기 제3의 마스크로부터 노출되는 영역에 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
(j) 상기 (i)공정 후, 상기 제3의 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
(k) 상기 (j)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다(또한 실시형태를 설명하기 위한 모든 도면에 있어서 동일기능을 갖는 것은 동일의 부호를 붙여 그 반복 설명은 생략한다).
본 실시형태에 있어서는, 본 발명의 기술사상을 예컨대 DRAM(Dynamic Random Access Memory) 또는 FRAM(Ferroelectric RAM : 강유전체 메모리)의 제조방법에 적용한 경우에 대하여 설명한다. 또한, 본 명세서 중에 있어서는, 상대적으로 얇은 게이트 절연막이 형성되는 영역을 박막부(THIN)라고 하고, 상대적으로 두꺼운 게이트 절연막이 형성되는 영역을 후막부(THICK)라고 한다. 또한, n채널형 MISFET(Metal lnsulator Semiconductor Field Effect Transistor)를 nMISFET로 생략하고, p채널형의 MISFET을 pMISFET로 생략한다.
도 1은 본 실시형태의 반도체 장치의 제조공정 중에서의 반도체 기판의 주요부 단면도를 나타내고 있다. 반도체 기판(1)의 주면(major surface)에는 분리부(2)가 형성되어 있다. 이 분리부(2)는 반도체 기판(1)의 두께방향으로 파여진 분리홈(2a) 내에 산화실리콘막과 같은 분리막(2b)이 매립되어 형성되어 있고, 그 상면은 평탄화처리가 되어 있다. 따라서, 도면 중에서 좌측부가 박막부(THIN)이고, 우측부가 후막부(THICK)이다.
우선, 이와 같은 반도체 기판(1)의 주면 상에, 도 2에 나타낸 바와 같이, 매립 웰(well) 형성영역이 노출되고 또한 그 이외의 영역이 피복되는 포토레지스트막(3a)을 패터닝한 후, 이것을 마스크로 하여, 예컨대 인 또는 비소 등과 같은 불순물을 반도체 기판(1)에 이온 주입하는 것에 의해 매립 웰(4)을 형성한다.
계속해서, 포토레지스트막(3a)를 제거한 후, 도 3에 나타낸 바와 같이, 반도체 기판(1)의 주면 상에 nMISFET의 형성영역(제1의 영역) 및 메모리영역(MR)이 노출되고, 또한 pMISFET의 형성영역이 피복되는 포토레지스트막(3b)을 패터닝한다. 그 후, 그 포토레지스트막(3b)을 마스크(제1의 마스크)로 하고, p웰 형성용의 불순물을 이온 주입하고, 연속해서 후막부에서의 nMISFET의 문턱치전압 조정용의 불순물을 이온 주입하는 것에 의해 p웰(p형의 반도체 영역)(5)을 형성한다.
이와 같이, 본 실시형태로서는 p웰 형성용의 포토레지스트막(3b)을 마스크로 하고, 후막부에서의 nMISFET의 문턱치전압 조정용의 불순물을 반도체 기판(1)에 도입함으로써, 포토마스크의 매수를 저감할 수 있고, 또한 포토레지스트막의 패터닝공정을 삭감할 수 있다. 즉, 포토마스크의 제조공정을 삭감할 수 있고, 또한 포토레지스트막의 패터닝에 필요한 포토레지스트의 도포, 프리베이크, 노광, 현상, 세정 및 베이크 등과 같은 일련의 처리공정 및 포토레지스트막의 제거공정을 삭감할 수 있다. 이 때문에, 반도체 장치의 제조시간을 단축할 수 있다. 또한, 반도체 장치의 비용 절감을 추진할 수 있다. 게다가, 포토레지스트막의 형성, 제거시에 발생하는 이물질의 발생을 저감할 수 있기 때문에, 반도체 장치의 수율 및 신뢰성을 향 상시키는 것이 가능해진다.
이 p웰 형성용의 불순물의 도입공정에서는 웰용, 고립용 및 농도조정용의 3단계로 나누어 이온 주입을 행하고 있다. 어느 경우도, 예컨대 붕소(B) 또는 2불화붕소(BF2) 등을 반도체 기판(1)에 도입하면, 각각 이온 주입에너지를 변화하여 불순물농도의 피크깊이 위치를 변화하고 있다. 웰용 이온 주입공정은, 불순물을 가장 높은 이온 주입에너지로 반도체 기판에 도입하는 공정으로, 웰의 깊이방향의 기본적인 불순물농도 분포를 결정하고 있다. 고립용 이온 주입공정은, 불순물을 2번째로 높은 이온 주입에너지로 반도체 기판에 도입하는 공정으로, 인접하는 웰 사이를 전기적으로 분리하기 위해서 행해지고 있다. 게다가, 농도조정용의 이온 주입공정은 불순물을 가장 낮은 이온 주입에너지로 반도체 기판에 도입하는 공정으로, 웰에 형성된 MISFET의 소스·드레인 사이의 누설전류(leakage current)를 억제하기 위해서 행해지고 있다.
또한, 후막부에서의 nMISFET의 문턱치전압 조정용의 불순물의 도입공정에서는, 예컨대 붕소 또는 2불화붕소(BF2)를 반도체 기판(1)에 도입한다. 그 때의 이온 주입에너지는 예컨대 10KeV, 도즈량은 예컨대 ∼1x1012/ cm2 정도이다. 단, 이 공정에서는 후막부에서의 nMISFET의 문턱치전압 조정용의 불순물이 박막부에서 nMISFET의 형성영역에도 도입된다. 즉, 그 불순물이 박막부의 nMISFET의 문턱치전압의 조정에도 기여하고 있다.
계속해서, 포토레지스트막(3b)을 제거한 후, 도 4에 나타낸 바와 같이, 반도 체 기판(1)의 주면 상에 pMISFET의 형성영역(제2의 영역)이 노출되고, 또한 nMISFET 형성영역 및 메모리영역(MR)이 피복되도록 포토레지스트막(3c)을 패터닝한 후, 이것을 마스크(제2의 마스크)로 하여, n웰 형성용의 불순물을 이온 주입하고, 연속해서 후막부에서의 pMISFET의 문턱치전압 조정용의 불순물을 이온 주입하므로 n웰(n형의 반도체 영역)(6)을 형성한다. 즉, n웰 형성용의 포토레지스트막(3c)을 마스크로 하고, 후막부에서의 pMISFET의 문턱치전압 조정용의 불순물을 반도체 기판(1)에 도입함으로써, 포토마스크의 매수를 저감할 수 있고, 또한 포토레지스트막의 패터닝·제거공정을 삭감할 수 있기 때문에, 반도체 장치의 제조시간을 단축할 수 있고, 반도체 장치의 비용 절감을 추진할 수 있으며, 게다가, 이물질 저감에 의한 반도체 장치의 수율 및 신뢰성의 향상을 도모할 수 있다.
이 n웰 형성용의 불순물의 도입공정에서도, 상기 p웰(5)의 경우와 같이, 웰용, 고립용 및 농도조정용의 3단계로 나누어 이온 주입을 행하고 있지만, 여기서는, 예컨대 인을 반도체 기판(1)에 도입하고 있다.
또한, 후막부에서의 pMISFET의 문턱치전압 조정용의 불순물의 도입공정에서의 불순물의 종류 및 그 이온 주입에너지는, 상기한 후막부에서의 nMISFET의 문턱치전압 조정용의 불순물 도입의 경우와 같지만, 그 도즈량은, 예컨대 ∼6×1012/ cm2 정도이다. 이와 같이 불순물의 종류 및 이온 주입에너지를 동일하게 하는 것으로, 문턱치전압의 조정을 용이하게 하는 것이 가능해진다. 이 공정에서도 후막부에서의 pMISFET의 문턱치전압 조정용의 불순물이, 박막부에서 pMISFET의 형성영역에 도 도입되고, 박막부의 pMISFET의 문턱치전압의 조정에도 기여하고 있다.
이어서, 포토레지스트막(3c)을 제거한 후, 도 5에 나타낸 바와 같이, 반도체 기판(1)의 주면 상에 메모리영역(MR)이 노출되고, 또한 그 이외의 영역이 피복되는 포토레지스트막(3d)을 패터닝한다. 계속해서, 메모리셀영역(MR)에 있어서 메모리셀 선택 MISFET의 문턱치전압을 조정하기 위해, 예컨대 붕소 등과 같은 불순물을 포토레지스트막(3d)을 마스크로서 반도체 기판(1)에 이온 주입한다. 이것에 의해 메모리셀 선택 MISFET의 문턱치전압을 양호하게 설정할 수 있다.
계속해서, 포토레지스트막(3d)를 제거한 후, 반도체 기판(1)에 대하여 열처리를 시행함으로써, 상술의 불순물 도입공정에서 반도체 기판(1)에 도입된 불순물의 활성화를 행한다. 그 후, 반도체 기판(1)에 대하여 1회째의 열산화처리를 시행하는 것에 의해, 도 6에 나타낸 바와 같이, 반도체 기판(1)의 주면 상(도 6에서는 p웰(5) 및 n웰(6) 상)에, 예컨대 두께 8nm 정도의 실리콘산화막으로 이루어지는 게이트 절연막(제1의 절연막)(7a)을 형성한다. 또한, 특히 한정되는 것은 아니지만, 상기 게이트 절연막(7a)을 형성한 후, 예컨대 반도체 기판(1)을 NO(산화질소) 또는 N20(아산화질소) 분위기 속에서 열처리함으로써, 게이트산화막(7a)과 반도체 기판(1)의 계면에 질소를 편석(偏析, segregation)시켜도 좋다(산질화처리). 게이트 절연막(7)이 8nm 정도까지 얇게 되면 , 반도체 기판(1)과의 열팽창계수차에 기인하여 양자의 계면에 생기는 휘어짐이 현재화하고, 핫 캐리어(hot carrier)의 발생을 유발한다. 반도체 기판(1)과의 계면에 편석한 질소는 이 휘어짐을 완화하기 때문에, 상기의 산질화처리는 극히 얇은 게이트 절연막(7a)의 신뢰성을 향상시키고, 또한 핫 캐리어에 의한 트랜지스터 특성의 열화를 억제하여 MISFET의 신뢰성을 향상할 수 있다.
이어서, 도 7에 나타낸 바와 같이, 반도체 기판(1)의 주면 상에 박막부가 노출되고, 또한 후막부가 피복되도록 포토레지스트막(3e)을 형성한다. 이 포토레지스트막(3e)은, 박막부에 형성된 게이트 절연막(7a)을 제거하는 경우 에칭마스크로 사용되는 것이지만, 본 실시형태에서는 이 포토레지스트막(3e)을 마스크로 하여, 박막부의 nMISFET 및 pMISFET의 양쪽 문턱치전압 조정용의 불순물을 일괄해서 도입한다.
이와 같이 본 실시형태로서는, l개의 포토레지스트막(3e)을 사용하여 게이트 절연막의 제거 및 문턱치전압 조정용의 불순물 도입을 행하고, 또한 그 문턱치전압 조정용의 불순물을 박막부의 nMISFET 및 pMISFET에서 별개의 포토레지스트막을 마스크로 하여 별개로 도입하는 것이 아니라, 그 양쪽에 일괄해서 도입하기 때문에, 마스크 매수나 포토레지스트막의 패터닝 제거공정수의 증가를 초래하지 않고, 박막부의 nMISFET 및 pMISFET의 문턱치전압을 조정할 수 있다. 또한, 상술한 바와 같이 포토마스크의 매수를 대폭 저감할 수 있고, 또한 포토레지스트막의 패터닝 제거공정을 대폭 삭감할 수 있기 때문에, 반도체 장치의 제조시간을 단축할 수 있고, 반도체 장치의 비용 절감을 추진할 수 있으며, 게다가, 이물질 저감에 의한 반도체 장치의 수율 및 신뢰성의 향상을 도모할 수 있다.
또한, 이 박막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물 도입 공정에서는, 그 이온 주입에너지 및 이온 종류를 후막부의 nMISFET 및 pMISFET와 동일하게 하고 있다. 이것에 의해, 후막부 및 박막부의 MISFET의 문턱치전압을 조정하기 쉽게 할 수 있다. 또한, 이 때의 도즈량은 후막부의 경우와 다르고, 예컨대 2x1012/cm2 정도이다.
계속해서, 포토레지스트막(3e)으로부터 노출하는 게이트 절연막(7a)을 에칭 제거하고, 도 8에 나타낸 바와 같이, 박막부의 반도체 기판(1)의 주면을 노출시킨 후, 포토레지스트막(3e)을 제거하고, 2회째의 열산화처리를 시행함으로써, 도 9에 나타낸 바와 같이, 반도체 기판(1)의 주면 상에 박막부에 상대적으로 얇은 게이트 절연막(7b)을 형성하고, 또한 후막부에 상대적으로 두꺼운 게이트 절연막(7c)을 형성한다. 게이트 절연막(7a, 7b)은 모두, 예컨대 실리콘 산화막으로 이루어지지만, 그 두께가 다르고, 박막부의 게이트 절연막(7b)의 두께는 예컨대 4nm 정도, 후막부의 게이트 절연막(7c)의 두께는 예컨대 8nm 정도이다.
또한, 특히 한정되는 것은 아니지만, 상기 게이트 절연막(7b, 7c)을 형성한 후, 예컨대 반도체 기판(1)을 NO(산화질소) 또는 N20(아산화질소) 분위기 속에서 열처리함으로써, 게이트 산화막(7b, 7c)과 반도체 기판(1)과의 계면에 질소를 편석시켜도 좋다(산질화처리). 이것에 의해, 극히 얇은 게이트 절연막(7b, 7c)의 신뢰성을 향상시키고, 또한 핫 캐리어에 의한 트랜지스터 특성의 열화를 억제하여 MISFET의 신뢰성을 향상시킬수있다.
그 후, 도 10에 나타낸 바와 같이, 반도체 기판(1) 상에, 게이트 전극형성용 의 도체막(8) 및 갭 절연막 형성용의 절연막(9)을 하층으로부터 차례대로 CVD법 등에 의해 형성한다. 도체막(8)은, 예컨대 인이 도입된 n+형의 저저항폴리실리콘으로 이루어지지만, 이것에 한정되는 것이 아니고 여러가지 변경 가능하고, 예컨대 n+형의 저저항 폴리실리콘막 상에 탕스텐 실리사이드막 등을 형성하는 것으로 구성해도 좋고, n+형의 저저항 폴리실리콘막 상에 질화텅스텐 또는 질화티탄 등과 같은 배리어 금속막을 통해 텅스텐 등과 같은 금속막을 형성하는 것으로 구성해도 좋다. 또한, 절연막(9)은, 예컨대 질화실리콘막 등으로 이루어진다.
이어서, 이 도체막(8), 절연막(9) 및 게이트 절연막(7b, 7c)을 포토리소그래피 기술 및 드라이 에칭기술에 의해 패터닝함으로써, 도 11에 나타낸 바와 같이, 게이트 전극(8g) 및 그 위에 갭 절연막(9a)을 형성한다. 메모리영역에서의 게이트 전극(8g)은 워드선(WL)의 일부이다. 그 후, 통상의 MISFET의 형성방법으로, 도 12에 나타낸 바와 같이, 반도체 기판(1)에 nMISFET(Qn), pMISFET(Qp) 및 메모리셀 선택 MISFET(Qt)를 형성한다. 후막부의 nMISFET(Qn, Qp)는, 예컨대 상대적으로 높은 전압이 인가되는 워드 드라이버회로나 입출력회로(입력회로, 출력회로 또는 입출력 쌍방향회로) 등에 사용되고, 박막부의 nMISFET(Qn, Qp)는, 상대적으로 낮은 전압이 인가되는 DRAM 주변회로(예컨대 직접주변의 센스앰프회로(direct peripheral sense amplifier 등)이거나 논리회로 등에 사용된다.
박막부의 nMISFET(Qn)와 후막부의 nMISFET(Qn)에서는 게이트 절연막(7b, 7c)의 두께가 다를 뿐 나머지는 같다. 이 nMISFET(Qn)는, 반도체 기판(1)에 형성된 소스·드레인용의 한쌍의 반도체 영역(10)과, 게이트 절연막(7b)(또는 게이트 절연막(7c))과, 그 위에 형성된 게이트 전극(8g)을 가지고 있다. 한쌍의 반도체 영역(10, 10)은 각각 저농도 영역(10a)과 고농도 영역(10b)을 가지고 있다. 저농도 영역(10a) 및 고농도 영역(10b)에는, 예컨대 인 또는 비소 등과 같은 불순물이 도입되어 있지만 그 농도가 다르며, 그 불순물농도는 고농도 영역(10b)의 쪽이 저농도 영역(10a)보다도 상대적으로 높게 설정되어 있다. 저농도 영역(10a)은, 핫 일렉트론 현상을 억제하는 기능이나 기생저항을 저감시키는 기능을 가지고 있고, nMISFET(Qn)의 채널에 근접하여 형성되어 있다. 이 저농도 영역(10)의 근방, 채널 측에는, 포켓(pocket)영역(11a)이 형성되어 있다. 포켓영역(11a)은, nMISFET의 소스·드레인 간의 펀치스루(punch through)를 억제하는 기능을 가지고 있고, 예컨대 붕소가 도입되어 형성되어 있다. 또한, 고농도 영역(10b)은 저농도 영역(10a)보다도 채널로부터 떨어진 위치에 형성되어 있다.
한편, pMISFET(Qp)에 대해서도 박막부와 후막부에서 게이트 절연막(7b, 7c)의 두께가 다른 뿐 나머지는 같다. pMISFET(Qp)도 소스·드레인용의 한쌍의 반도체 영역(12)과, 게이트 절연막(7b)(또는 게이트 절연막(7c))과, 그 위에 형성된 게이트 전극(8g)을 가지고 있다. 한쌍의 반도체 영역(12, 12)은 각각 저농도 영역(12a)과 고농도 영역(12b)을 가지고 있고, 예컨대 붕소 등이 도입되어 형성되어 있다. 이 저농도 영역(12a) 및 고농도 영역(12b)의 불순물의 농도 관계, 기능 및 형성위치에 대하여는 nMISFET(Qn)의 경우와 같기 때문에 설명을 생략한다. 이 경우 저농도 영역(12a)의 근방, 채널 측에도, 포켓 영역(11b)이 형성되어 있다. 이 포켓영역(11b)에는, 예컨대 인이 도입되어 있다.
메모리셀 선택 MISFET(Qt)는, 반도체 기판(1)에 형성된 소스·드레인용의 한쌍의 반도체 영역(13)과, 상대적으로 두꺼운 게이트 절연막(7c)과, 그 위에 형성된 게이트 전극(8g)을 가지고 있다. 한쌍의 반도체 영역(13)에는, 예컨대 비소가 도입되어 있다.
그리고, 각 영역의 게이트 전극(8g)(메모리영역에서는 게이트 전극(8g)을 포함하는 워드선)의 측면에는, 예컨대 질화실리콘으로 이루어지는 측벽절연막(14)이 형성되어 있다. 이 측벽절연막(14)은 상기한 저농도 영역(10a, 12a) 및 포켓영역(11a, 11b)을 형성하기 위한 불순물 도입공정 후, 반도체 기판(1)의 주면 상에 질화실리콘막을 CVD법 등으로 피착한 후, 이것을 이방성 드라이 에칭처리에 의해 에치백하는 것에 의해 형성되어 있다.
이어서, 도 13에 나타낸 바와 같이, 예컨대 저저항폴리실리콘으로 이루어지는 플러그(15)를 형성한다. 이 플러그(15)는, 접속구멍(16)을 통하여 반도체 기판(1)의 반도체 영역(13)과 전기적으로 접속되어 있고, 예컨대 다음과 같이 하여 형성되어 있다. 우선, 반도체 기판(1)의 주면 상에 nMISFET(Qn), pMISFET(Qp) 및 메모리셀 선택 MISFET(Qt)를 덮도록 실리콘산화막 등으로 이루어지는 절연막을 피착한 후, 그 상면을 CMP(Chemical Mechanical Polishing)처리 등에 의해 평탄화한다. 계속해서, 그 절연막 상에 메모리영역의 반도체 영역(13)이 노출되도록 접속구멍 형성용의 포토레지스트막을 형성한 후, 이것을 마스크로 하여, 그 절연막에 반도체 기판(1)의 주면이 노출되도록 접속구멍(16)을 형성한다. 이 때, 실리콘산화막과 실리콘질화막의 에칭 선택비를 크게 하고, 실리콘산화막 쪽이 에칭 제거되기 쉬 운 조건에서 에칭처리를 시행하는 것에 의해, 접속구멍(16)을 메모리셀 선택 MISFET(Qt)의 게이트 전극(8g)에 대하여 자기정합적으로 형성한다. 그 후 그 절연막 상에, 예컨대 저저항폴리실리콘을 CVD법으로 피착하여 접속구멍(16) 내에 매립한 후, 이것을 접속구멍(16) 내에만 남겨지도록 CMP법 등에 의해 제거하여 플러그(15)를 형성한다.
이어서, 반도체 기판(1) 상에, 예컨대 실리콘산화막으로 이루어지는 절연막(17)을 CVD법 등으로 피착한 후, 이것에 반도체 기판(1) 및 플러그(15)의 표면이 노출되도록 접속구멍(18)을 포토리소그래피 기술 및 드라이 에칭기술에 의해 천공한다. 계속해서, 절연막(17) 상에, 예컨대 텅스텐 또는 텅스텐 합금을 접속구멍(18) 내에 매립하도록 스퍼터링법 또는 CVD법 등으로 피착한 후, 이것을 포토리소그래피 기술 및 드라이 에칭기술에 의하여 패터닝하여 제1층배선(19) 및 비트선(19BL)을 형성한다. 그 후, 절연막(17) 상에 제1층배선(19) 및 비트선(19BL)을 피착하도록, 예컨대 실리콘산화막으로 이루어지는 절연막(20)을 CVD법 등에 의해 피착한 후, 그 표면을 평탄화하고, 그 절연막(17, 20)에 커패시터용의 플러그(15)의 표면이 노출하도록 접속구멍(21)을 포토리소그래피 기술 및 드라이 에칭기술에 의해 천공한다.
이어서, 절연막(20) 상에 접속구멍(21)을 매립하도록 도체막을 CVD법이나 스퍼터링법으로 피착한 후, 이것을 CMP법 등으로 접속구멍(21) 내에만 남겨지도록 제거하는 것으로 접속구멍(21) 내에 플러그(22)를 형성한다. 계속해서, 절연막(20) 상에 플러그(22) 상면을 덮도록 절연막(23)을 CVD법 등에 의해 피착한 후, 그 절연 막(23)에 하층의 플러그(22) 상면이 노출하는 것처럼 커패시터 구멍(24)을 포토리소그래피 기술 및 드라이 에칭기술 등에 의해 형성한다. 그 후, 커패시터 구멍(24) 내에, 예컨대 크라운(원통형)의 커패시터(25)를 형성한다. 이 커패시터(25)는 DRAM의 정보축적용의 용량소자로써, 하부전극(25a)과, 용량절연막(25b)과, 상부전극(25c)을 가지고 있다. 하부전극(25a)은, 예컨대 저저항 폴리실리콘막으로 이루어지고, 플러그(22)를 통하여 메모리셀 선택 MISFET(Qt)의 한쪽의 반도체 영역과 전기적으로 접속되어 있다. 용량절연막(25b)은, 예컨대 5산화탄탈(Ta2O5) 또는 실리콘산화막과 실리콘질화막과의 적층막으로 구성되어 있고, 하부전극(25a)과 상부전극(25b)의 사이에 삽입되어 형성되어 있다. 또, FRAM 구조로 하는 경우에는 용량절연막의 재료로서, 예컨대 Pb(Zr, Ti) 등으로 대표되는 납계산화물 강유전체나 Bi2SrTa2O9 등으로 대표되는 비스무스 층상구조 강유전체를 사용한다. 그 경우, 하부전극(25a)에는 Pt, Ru, RuOX, Ir, IrOX 등과 같은 금속재료를 사용한다. 이것 이후는, 통상의 반도체 장치의 제조방법을 거쳐서 DRAM을 제조한다.
다음에, 이렇게 해서 제조된 DRAM의 각 MISFET의 채널 불순물농도 프로필(게이트 전극(8g) 바로 아래의 반도체 기판(1)에서의 불순물농도 분포)을 도 15 내지 도 19에 나타낸다.
도 15는 후막부의 nMISFET(Qn)에서의 채널 불순물농도 프로필을 나타내고 있다. 여기에는, nMISFET(Qn)의 채널이 형성되는 깊이의 위치(반도체 기판(1)의 주면 근방)와 그것보다 깊은 위치에, 예컨대 3 ×1016/cm3 정도의 피크치를 가지는 불순물(붕소 등)의 농도 분포가 형성되어 있다. 즉, nMISFET(Qn)는 게이트 전극 바로 아래에 p형의 반도체 영역이 형성된 표면 채널형으로 되어 있다.
또한, 도 16은 후막부의 pMISFET(Qp)에서의 채널 불순물농도 프로필을 나타내고 있고, 여기에는, pMISFET(Qp)의 채널이 형성되는 깊이의 위치에, 예컨대 1 ×1017/cm3 정도의 피크치를 가지는 불순물농도 분포(p형의 반도체 영역)가 형성되어 있다. 즉, pMISFET(Qp)는 매립 채널구조로 되어 있다. 또한, 그것보다도 깊은 위치로 향해서 n웰(5)을 형성하기 위한 불순물(인 등)의 농도 분포가 형성되어 있다.
또한, 도 17은 박막부의 nMISFET(Qn)에서의 채널 불순물농도 프로필을 나타내고 있고, 여기에는, nMISFET(Qn)의 채널이 형성되는 깊이의 위치(반도체 기판(1)의 주면 근방)와 그것보다 깊은 위치에, 예컨대 6 ×1012/cm3 정도의 피크치를 가지는 불순물(붕소 등)의 농도 분포가 형성되어 있다. 채널이 형성되는 깊이의 위치에 피크치를 가지는 불순물농도 분포는, 박막부의 nMISFET 및 pMISFET의 문턱치전압을 일괄해서 조정하기 위한 불순물 도입과, 파선으로 나타내는 후막부의 nMISFET(Qn)의 문턱치전압을 조정하기 위한 불순물 도입에 의해 형성된 것이다. 이 박막부의 nMISFET(Qn)도 게이트 전극 바로 아래에 p형의 반도체 영역이 형성된 표면 채널형으로 되어 있다.
또한, 도 18은 박막부의 pMISFET(Qp)에서의 채널 불순물농도 프로필을 나타내고 있고, 여기에는, pMISFET(Qp)의 채널이 형성되는 깊이의 위치에, 예컨대 1.3 ×1017/cm3 정도의 피크치를 가지는 불순물농도 분포(p형의 반도체 영역)이 형성되어 있다. 즉, 박막부의 pMISFET(Qp)도 매립 채널구조로 되어 있다. 이 불순물농도 분포는 박막부의 nMISFET 및 pMISFET의 문턱치전압을 일괄해서 조정하기 위한 불순물 도입과, 파선으로 나타내는 후막부의 pMISFET(Qp)의 문턱치전압을 조정하기 위한 불순물 도입에 의해 형성된 것이다. 또한, 그것보다도 깊은 위치로 향해서 n웰(5)을 형성하기 위한 불순물(인 등)의 농도 분포가 형성되어 있다.
게다가, 도 19는 메모리셀 선택 MISFET(Qt)에서의 채널 불순물농도 프로필을 나타내고 있고, 여기에는, 메모리셀 선택 MISFET(Qt)의 채널이 형성되는 깊이의 위치(반도체 기판(1)의 주면 근방)와 그것보다 깊은 위치에, 높은 피크치를 가지는 불순물(붕소 등)의 농도 분포가 형성되어 있다. 이 채널이 형성되는 깊이의 위치의 피크는, 메모리셀 선택 MISFET의 문턱치전압 조정을 위한 불순물 도입공정에 의해 형성되어 있다.
다음에, 각 MISFET의 문턱치전압과 문턱치전압 조정용의 불순물의 도즈량과 관계에 대하여 도 20∼도 22에 의해 설명한다.
도 20은 nch/pch MISFET의 동작시의 문턱치전압과 도즈량의 관계를 나타내고, 횡축은 도즈량(atoms/cm2)를 나타낸다. 좌축의 종축은 nMISFET의 Vth, 우측의 종축은 pMISFET의 lVthl를 나타낸다.
도 20에는 후막부 및 박막부의 각 MISFET의 문턱치전압의 목표(OB)를 동일하게 한 경우를 나타내고 있다. 이 문턱치전압이 동일하다는 것은, 예컨대 게이트 길이나 게이트 폭 등 문턱치전압 조정용 불순물 이외의 다른 조건을 동일하게 한 경 우를 상정하고 있다. 삼각형의 플롯점을 연결한 선은 후막부의 nMISFET 및 pMISFET의 문턱치전압 특성을 나타내고, 또한 원형의 플롯점을 연결한 선은 박막부의 nMISFET 및 pMISFET의 특성선을 나타내고 있고, 그 특성선은 후막부에도 박막부에도 nMISFET와 pMISFET에서 경사가 반대로 되어 있다.
상술한 바와 같이 본 실시형태에 있어서, 후막부의 nMISFET 및 p MISFET의 문턱치전압 조정을 먼저 행하고 있는 것은, 도 20에 나타낸 바와 같이, 후막부의 nMISFET의 및 pMISFET의 문턱치전압 조정용의 불순물의 도즈량 쪽이 박막부의 그것보다도 적기 때문이다. 여기서, 후막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물의 도입공정에서는, 그 불순물을 각각 다른 도즈량(A1, A2)으로 도입하므로, 후막부의 각 MISFET의 문턱치전압을 목표치로 설정하고 있지만, 박막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물 도입공정에는 그 불순물을 동일한 도즈량(A3)으로 도입하므로, 박막부의 각 MISFET의 문턱치전압을 목표치로 설정할 수 있다. 즉, 박막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물 도입처리를 일괄하여 행할 수 있다. 이것을 도 21에 의해 자세히 설명한다.
도 21은 그 박막부의 nMISFET와 pMISFET의 문턱치전압과 문턱치전압 조정용의 불순물의 도즈량의 관계를 나타내고 있다. 박막부의 nMISFET의 문턱치전압 조정용의 불순물의 도입공정시에는, 그 nMISFET의 형성영역에 후막부의 nMISFET의 문턱치전압 조정용의 불순물이 도입되어 있지만, 그 후막부의 nMISFET의 문턱치전압 조정용의 불순물만으로는 문턱치전압이 낮다. 한편, 박막부의 pMISFET에서는 후막부의 pMISFET의 문턱치전압 조정용의 불순물만으로는 문턱치전압이 높다. 따라서, nMISFET에도 pMISFET에도 붕소 등과 같은 불순물을 추가 도입하고, nMISFET에서는 문턱치전압을 상승시키고, pMISFET에는 문턱치전압을 강하시킬 필요가 있는 것을 본 발명자는 찾아내었다. 즉, 박막부의 nMISFET 및 pMISFET에는 동일한 불순물을 동일한 도즈량으로 추가하는 것으로, 상술의 쌍방의 요구에 대응할 수 있고, 목표 문턱치전압으로 설정할 수 있다.
또한, 상술의 예에서는, 후막부 및 박막부의 모든 MISFET의 문턱치전압을 동일하게 하는 경우에 관해서 설명하였지만, 그 목표치를 후막부와 박막부에서 다르도록 할 수도 있다. 그것을 나타낸 것이 도 22이고, 여기서는, 박막부의 nMISFET의 문턱치전압의 목표(T1)와, 박막부의 pMISFET의 문턱치전압의 목표(T2)가 다르다. 후막부 문턱치전압의 목표는 nMISFET도 pMISFET도 같다. 이 경우에도, 상술한 바와 같이, 박막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물 도입공정에서는, 그 불순물을 동일한 도즈량(A3)으로 도입하는 것으로, 박막부의 각 MISFET 문턱치전압을 각 목표(T1, T2)에 설정할 수 있다. 즉, 박막부의 nMISFET의 및 pMISFET의 문턱치전압의 목표치를 다르도록 한 경우라도, 박막부의 nMISFET 및 pMISFET의 문턱치전압 조정용의 불순물 도입처리를 일괄해서 행하는 것이 가능하다. 또한, 이 경우의 후막부의 nMISFET의 및 pMISFET의 문턱치전압는 예컨대 0.1V 정도이다. 또한, 박막부의 nMISFET의 문턱치전압은 예컨대 0.15V 정도이고, pMISFET의 문턱치전압는 예컨대 0.2V 정도이다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈 하지 않은 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대 상기 실시형태에서는, 메모리셀의 커패시터를 크라운형으로 한 경우에 관해서 설명하였지만, 이것에 한정되는 것이 아니고 여러가지 변경 가능하고, 예컨대 핀(fin)형이라도 좋다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 DRAM에 적용한 경우에 관해서 설명하였지만, 그것에 한정되는 것이 아니고, 예컨대 마이크로 프로세서 등과 같은 논리회로로 구성되는 반도체 장치, 메모리회로와 논리회로를 동일한 반도체 기판에 설치하는 메모리 논리혼재형의 반도체 장치 등, 다른 반도체 장치의 제조방법에 적용할 수 있다. 본 발명은, 적어도 두께가 다른 2종류의 게이트 절연막을 가지고, 또한 반도체 기판에 n채널형 MISFET 및 p채널형의 MISFET을 설치하는 구조의 반도체 장치의 제조방법에 적용할 수 있다. 또한 메모리 논리혼재형의 반도체 장치에서는, 예컨데 CPU, 마이크로 프로세서, 사용자 논리 등의 논리 LSI는 주로 박막부의 nMISFET 및 pMISFET에 구성되어 고속동작을 도모할 수 있다.
본원에 의해 개시된 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
(1) 본 발명에 의하면, 상대적으로 얇은 게이트 절연막의 형성영역에서 제1의 절연막을 에칭 제거하기 위한 마스크를 사용하고, 그곳으로부터 노출하는 반도체 기판에 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 것에 의해, 포토마스크의 매수 및 포토레지스트막의 형성 제거공정수를 증가시키지 않고, 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압을 조정하는 것이 가능해진다. 따라서, 반도체 장치의 수율 및 신뢰성의 향상과, 반도체 장치의 비용 절감을 추진하는 것이 가능해진다.
(2) 본 발명에 의하면, 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입할 때 사용한 마스크를 사용하고, 그곳으로부터 노출하는 반도체 기판에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성함으로써, 포토마스크의 매수 및 포토레지스트막의 형성 제거공정수를 줄이는 것이 가능해진다. 따라서, 반도체 장치의 수율 및 신뢰성의 향상과, 반도체 장치의 비용 절감을 추진하는 것이 가능해진다.
(3) 본 발명에 의하면, 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입할 때 사용한 마스크를 사용하고, 그곳으로부터 노출하는 반도체 기판에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성함으로써, 포토마스크의 매수 및 포토레지스트막의 형성 제거공정수를 줄이는 것이 가능해진다. 따라서, 반도체 장치의 수율 및 신뢰성의 향상과, 반도체 장치의 비용 절감을 추진하는 것이 가능해진다.
(4) 본 발명에 의하면, 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물 의 종류 및 이온 주입에너지를, 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지와 설계상 동일하게 함으로써, 전체적인 문턱치전압의 조정을 용이하게 하는 것이 가능해진다.
(5) 본 발명에 의하면, 메모리영역의 메모리셀 선택용의 n채널형 전계효과 트랜지스터에서의 문턱치전압 조정용의 불순물 도입공정을 별개로 행하는 것에 의해, 메모리셀 선택용의 n채널형 전계효과 트랜지스터의 문턱치전압의 설정 정밀도를 향상시킬 수 있고, 그 동작 신뢰성을 향상시키는 것이 가능해지다.
(6) 본 발명에 의하면, 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입할 때 사용한 마스크를 사용하고, 그곳으로부터 노출하는 반도체 기판에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하고, 또한 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입할 때 사용한 마스크를 사용하여, 그곳으로부터 노출하는 반도체 기판에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성함으로써, 포토마스크의 매수 및 포토레지스트막의 형성 제거공정수를 대폭 줄이는 것이 가능해진다. 따라서, 반도체 장치의 수율 및 신뢰성의 향상과, 반도체 장치의 비용 절감을 더 추진하는 것이 가능해진다.

Claims (17)

  1. 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있고, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터로 구성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
    (b) 상기 (a)공정 후, 상기 상대적으로 얇은 게이트 절연막이 형성되는 영역이 노출되고, 또한 그 이외의 영역이 피복되는 마스크를 상기 제1의 절연막 상에 형성하는 공정과,
    (c) 상기 마스크로부터 노출되는 영역에, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
    (d) 상기 (c)공정 후, 상기 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
    (e) 상기 (d)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제l항에 있어서,
    상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극이 n+형으로 되고, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터가 표면 채널형이며, 상기 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터가 매립 채널형이고, 상기 문턱치전압 조정용의 불순물이 p형의 반도체 영역을 형성하는 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제l항에 있어서,
    상기 (e)공정 후, 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 통해 게이트 전극형성용의 도체막을 피착하는 공정과,
    상기 게이트 전극형성용의 도체막을 패터닝하는 것에 의해, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있고, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터로 구성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판상에 제1의 영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (b) 상기 반도체 기판상에 제2의 영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (c) 상기 (a) 및 (b)공정 후, 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
    (d) 상기 (c)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노출되고, 또 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
    (e) 상기 제3의 마스크로부터 노출되는 영역에, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
    (f) 상기 (e)공정 후, 상기 제3의 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
    (g) 상기 (f)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서,
    상기 (a)공정에서의 제1의 영역은, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역이고, 상기 제1의 마스크로부터 노출하는 제1의 영역에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서,
    상기 (b)공정에서의 제2의 영역은, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이고, 상기 제2의 마스크로부터 노출하는 제2의 영역에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제4항에 있어서,
    상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극이 n+형으로 되고, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터가 표면 채널형이며, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터가 매립 채널형이고, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형의 전계효과 트랜지스터에서의 문턱치전압 조정용의 불순물이 p형의 반도체 영역을 형성하는 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제4항에 있어서,
    상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지를, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지와 설계상 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조장법.
  9. 제4에 있어서,
    상기 (g)공정 후, 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 통해 게이트 전극형성용의 도체막을 피착하는 공정과, 상기 게이트 전극형성용의 도체막을 패터닝함으로써, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있고, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터로 구성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역과 메모리영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (b) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (c) 상기 (a) 및 (b)공정 후, 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막의 형성영역, 상대적으로 얇은 게이트 절연막의 형성영역 및 메모리영역에 제l의 절연막을 형성하는 공정과,
    (d) 상기 (c)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노출되고, 또한 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
    (e) 상기 제3의 마스크로부터 노출되는 영역에, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 P채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
    (f) 상기 (e)공정 후, 상기 제3의 마스크를 에칭마스크로 하여, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
    (g) 상기 (f)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서,
    상기 (a)공정에서 상기 제l의 마스크로부터 노출하는 영역에 제l의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제l0항에 있어서,
    상기 (b)공정에서 상기 제2의 마스크로부터 노출하는 영역에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제10항에 있어서,
    상기 반도체 기판에 형성된 모든 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극이 n+형에 되고, 상기 반도체 기판에 형성된 모든 n채널형 전계효과 트랜지스터가 표면 채널형이며, 상기 반도체 기판에 형성된 모든 p채널형 전계효과 트랜지스터가 매립채널형이고, 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형의 전계효과 트랜지스터에서의 문턱치전압 조정용의 불순물이 p형의 반도체 영역을 형성하는 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제l0항에 있어서,
    상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지를, 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물의 종류 및 이온 주입에너지와 설계상 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제10항에 있어서,
    상기 (g)공정 후, 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 통해 게이트 전극형성용의 도체막을 피착하는 공정과, 상기 게이트 전극형성용의 도체막을 패터닝함으로써, 상기 반도체 기판에 형성되는 모든 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제l0항에 있어서,
    상기 (c)공정의 전(前)에, 상기 반도체 기판상에 상기 메모리영역이 노출되고 그 이외의 영역이 피복되는 메모리용 마스크를 형성한 후, 그곳으로부터 노출하는 반도체 기판에 메모리셀 선택용의 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 반도체 기판상에 상대적으로 두꺼운 게이트 절연막과 상대적으로 얇은 게이트 절연막을 설치하고 있고, n채널형 전계효과 트랜지스터와 p채널형 전계효과 트랜지스터로 구성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제1의 마스크를 형성하는 공정과,
    (b) 상기 제1의 마스크로부터 노출하는 반도체 기판에 상기 상대적으로 두꺼운 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (c) 상기 제1의 마스크로부터 노출하는 반도체 기판에 제1의 불순물을 도입하는 것에 의해 p형의 반도체 영역을 반도체 기판에 형성하는 공정과,
    (d) 상기 반도체 기판상에 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 형성영역이 노출되고, 그 이외의 영역이 피복되는 제2의 마스크를 형성하는 공정과,
    (e) 상기 제2의 마스크로부터 노출하는 반도체 기판에, 상기 상대적으로 두꺼운 게이트 절연막을 갖는 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 도입하는 공정과,
    (f) 상기 제2의 마스크로부터 노출하는 반도체 기판에 제2의 불순물을 도입하는 것에 의해 n형의 반도체 영역을 반도체 기판에 형성하는 공정과,
    (g) 상기 (a)공정으로부터 (f)공정 후, 상기 반도체 기판상에 있어서 상기 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막의 형성영역에 제1의 절연막을 형성하는 공정과,
    (h) 상기 (g)공정 후, 상기 상대적으로 얇은 게이트 절연막의 형성영역이 노출되고, 또한 그 이외의 영역이 피복되는 제3의 마스크를 형성하는 공정과,
    (i) 상기 제3의 마스크로부터 노출되는 영역에 상기 상대적으로 얇은 게이트 절연막을 갖는 n채널형 전계효과 트랜지스터 및 p채널형 전계효과 트랜지스터의 문턱치전압 조정용의 불순물을 일괄해서 도입하는 공정과,
    (j) 상기 (i)공정 후, 상기 제3의 마스크를 에칭마스크로 하고, 그곳으로부터 노출하는 상기 제1의 절연막을 에칭 제거하는 공정과,
    (k) 상기 (j)공정 후, 상기 반도체 기판상에 상대적으로 두꺼운 게이트 절연막 및 상대적으로 얇은 게이트 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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