JP4149980B2 - 半導体製造装置の製造方法 - Google Patents

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Description

本発明は半導体製造装置の製造方法に関する。
従来、ＬＳＩ中には、高電圧用の厚いゲート絶縁膜を有するＭＯＳトランジスタと、低電圧用の薄いゲート絶縁膜を有するＭＯＳトランジスタが形成されていた。ＬＳＩに用いられる電源電圧について、近年、低電圧化が進んでいる。電源電圧が例えば１．８Ｖの場合、一般的に使われる０．６Ｖ程度の閾値電圧との差が少ないため、例えば差動増幅回路などでは、閾値電圧が低いトランジスタが無いと、低い電源電圧で安定した回路を形成することができない。
しかしながら、閾値電圧をさげるとともに、ＭＯＳトランジスタのリーク電流が増えるため、全てのトランジスタの閾値電圧を低くすることはできない。従って、低電圧用のＭＯＳトランジスタのうち、その一部についてのみ、閾値電圧を低くすることが好ましい。
また同一半導体基板上に高い閾値電圧と低い閾値電圧の２種類を有するＭＯＳトランジスタの作成には、閾値電圧調整用のイオン注入工程を追加する方法があるが、製造工程において、フォト工程、イオン注入工程が増加する問題がある。
特許文献１にウェル形成の際のイオン注入時に低い閾値電圧のトランジスタ形成領域をレジストで覆い、低不純物濃度領域を作る方法があるが、この方法ではウェルを斜め注入で形成する必要がある。斜め注入にて低い閾値電圧のトランジスタ閾値電圧調整用の注入を行う必要があるため、半導体基板表面付近の不純物濃度の制御が難しく、閾値電圧のばらつきが大きい。
特開平６−２８３６７５号公報
本発明は係る事情に鑑みてなされたものであり、簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを製造する方法を提供するものである。
本発明の半導体装置の製造方法は、同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、第１及び第３のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入を行う工程と、第２のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備えることを特徴とする。
本発明の方法よれば、第１及び第３のＭＯＳトランジスタ（両者は、互いにゲート絶縁膜の膜厚が異なる。）の閾値電圧調整の、第１のイオン注入を行い、第２のＭＯＳトランジスタの閾値電圧調整のために、第２のイオン注入を行う。このように、２回のイオン注入で３種類のＭＯＳトランジスタの閾値電圧調整を行うため、簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを製造することができる。
本発明の半導体装置の製造方法は、同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、第１及び第３のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入を行う工程と、第２のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備えることを特徴とする。
この方法は、具体的には、例えば、第１のイオン注入を行うことにより、半導体基板上に第１及び第３のＭＯＳトランジスタ形成領域を形成すると共に第１及び第３のＭＯＳトランジスタの閾値電圧調整を行う工程と、基板全面に所定厚さの第１ゲート絶縁膜を形成する工程と、第１のイオン注入とは注入条件の異なる第２のイオン注入を行うことにより、半導体基板上に第２のＭＯＳトランジスタ形成領域を形成すると共に第２のＭＯＳトランジスタの閾値電圧調整を行う工程と、第１ゲート絶縁膜のうち第２及び第３のＭＯＳトランジスタ形成領域上方部分を除去して基板を露出させる工程と、第１ゲート絶縁膜よりも膜厚が薄くなるように、基板露出部分に第２ゲート絶縁膜を形成する工程とを備えることを特徴とする方法で実施することができる。
以下、この具体例に沿って、本発明の方法について説明する。この具体例の各工程は、必ずしも上記の順で実施する必要がなく、実施可能である限り、実施する順序を互い入れ替えることができ、入れ替えたものも本発明の範囲に含まれる。例えば、第１ゲート絶縁膜を形成する前に、第２のイオン注入を行うことができる。
１．第１のイオン注入を行うことにより、半導体基板上に第１及び第３のＭＯＳトランジスタ形成領域を形成すると共に第１及び第３のＭＯＳトランジスタの閾値電圧調整を行う工程
「半導体基板」には、シリコンなどの元素半導体基板又はＧａＡｓなどの化合物半導体基板などが含まれる。第１及び第３のＭＯＳトランジスタ形成領域は、例えば、基板上に第１及び第３のＭＯＳトランジスタ形成用の開口部を有するレジスト層を形成し、このレジスト層をマスクとして、イオン注入を行うことにより、形成することができる。ＭＯＳトランジスタは、ＮＭＯＳ又はＰＭＯＳトランジスタであり、第１〜第３のＭＯＳトランジスタは、通常は、全て同じタイプのトランジスタである。イオン注入のエネルギー、注入量、又は角度などの注入条件は、用途に応じて適宜設定することができる。イオン注入は、１度の工程で行ってもよいが、注入条件を変えて複数回の工程で行うことが好ましい。図４に、ゲート絶縁膜の厚さの違う２種類のＰＭＯＳトランジスタについて、イオン注入量と閾値電圧の関係を示すグラフを示す。図４から明らかなように、注入量が大きくなるほど、又はゲート絶縁膜の厚さが厚くなるほど、閾値電圧は大きくなる。従って、イオン注入の条件を変えることによって、閾値電圧調整を行うことができることが分かる。なお、図４は、ＰＭＯＳトランジスタについてのグラフであるが、ＮＭＯＳトランジスタについても同様のことがいえる。
２．基板全面に所定厚さの第１ゲート絶縁膜を形成する工程
ゲート絶縁膜は、酸化シリコン膜又は酸化シリコン膜を形成後に窒化した膜などからなる。酸化シリコン膜は、基板の熱酸化又はＣＶＤ法などにより、形成することができる。上述のように、この工程は、第２のイオン注入の後に行ってもよい。
３．第１のイオン注入とは注入条件の異なる第２のイオン注入を行うことにより、半導体基板上に第２のＭＯＳトランジスタ形成領域を形成すると共に第２のＭＯＳトランジスタの閾値電圧調整を行う工程
第２のＭＯＳトランジスタ形成領域は、例えば、基板上に第２のＭＯＳトランジスタ形成用の開口部を有するレジスト層を形成し、このレジスト層をマスクとして、イオン注入を行うことにより、形成することができる。第２のイオン注入は、第１のイオン注入とは注入条件が異なる。ここでいう「注入条件」とは、イオン注入のエネルギー、注入量、又は角度などを意味する。
４．第１ゲート絶縁膜のうち第２及び第３のＭＯＳトランジスタ形成領域上方部分を除去して基板を露出させる工程
この工程は、例えば、第１ＭＯＳトランジスタ形成領域上方部分にレジスト層を形成し、その状態でフッ酸などを用いて第１ゲート絶縁膜を除去することによって、行うことができる。
５．第１ゲート絶縁膜よりも膜厚が薄くなるように、基板露出部分に第２ゲート絶縁膜を形成する工程
第２ゲート絶縁膜は、酸化シリコン膜又は酸化シリコン膜を形成後に窒化した膜などからなる。酸化シリコン膜は、基板の熱酸化又はＣＶＤ法などにより、形成することができる。第２ゲート絶縁膜を形成する際に、通常、第１ゲート絶縁膜の厚さも変化するが、第２ゲート絶縁膜を形成した後の第１のゲート絶縁膜厚が、好ましくは、１０ｎｍから１６ｎｍであり、第２のゲート絶縁膜厚が、好ましくは、３ｎｍから６ｎｍである。このように本発明によれば、簡易な方法で、２種類の厚さのゲート絶縁膜を有するＭＯＳトランジスタを備える半導体装置を製造することができる。なお、ゲート絶縁膜の形成方法は、上記方法に限定されず、最終的に、２種類の厚さがゲート絶縁膜が得られ、第１ゲート絶縁膜の厚さが第２ゲート絶縁膜よりも厚くなる方法であれば、何れの方法であってもよい。
また、上記工程によって形成された半導体装置は、好ましくは、第１のＭＯＳトランジスタの閾値電圧が０．５Ｖから０．８Ｖであり、第３のＭＯＳトランジスタの閾値電圧が０．０５Ｖから０．２Ｖである。このように本発明によれば、少ない工程数で、閾値電圧が異なるトランジスタを備える半導体装置を製造することができる。
また、第３のＭＯＳトランジスタのゲート長は、好ましくは、第２のＭＯＳトランジスタのゲート長よりも長い。このようにすると、第３のＭＯＳトランジスタの閾値電圧を第２のＭＯＳトランジスタのものよりも低くしても、第３のＭＯＳトランジスタでのリーク電流の増大を抑えることができる。
以下、図１〜３を用いて、実施例１に係る半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、Ｐ型の半導体基板１上に周知の技術により素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）５を形成し、第１の犠牲酸化膜３を、基板１の熱酸化により、１０ｎｍ〜２０ｎｍの厚さで形成する。
続いて、図１（ｂ）に示すように、第１のＰ型不純物イオン注入９ａを行うことにより、第１のＮＭＯＳトランジスタ形成領域１１ａを形成すると共に第１のＮＭＯＳトランジスタの閾値電圧調整を行う。具体的には、まず全面にレジストを２〜４μｍの厚さで塗布し、続いて第１のＮＭＯＳトランジスタのイオン注入部分を露光、現像することにより、この部分に開口を有するレジスト層７ａを形成する。その後、このレジスト層７ａをマスクとして、ウェル（第１のＮＭＯＳトランジスタ形成領域）１１ａ形成のために、Ｐ型の不純物、例えばボロンを、注入エネルギー３５０ＫｅＶ、注入量４×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入し、さらに、注入エネルギー１５０ＫｅＶ、注入量５．５×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入する。その後、閾値電圧調整の為に、Ｐ型の不純物、たとえばボロンを注入エネルギー２０ＫｅＶ、注入量３．０×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入する。
続いて、図１（ｃ）に示すように、第１のＮ型不純物イオン注入１０ａを行うことにより、第１及び第３のＰＭＯＳトランジスタ形成領域１２ａ，１２ｃを形成すると共に第１及び第３のＰＭＯＳトランジスタの閾値電圧調整を行う。具体的には、まず全面にレジストを２〜４μｍの厚さで塗布し、続いて、第１及び第３のＰＭＯＳトランジスタのイオン注入部分を露光、現像することにより、この部分に開口を有するレジスト層７ｂを形成する。その後、このレジスト層７ｂをマスクとして、ウェル（第１及び第３のＰＭＯＳトランジスタ形成領域）１２ａ，１２ｃ形成のために、Ｎ型の不純物、たとえばリンを、注入エネルギー８００ＫｅＶ，注入量５×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入し、さらに、注入エネルギー３３０ＫｅＶ、注入量３×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入する。その後、閾値電圧調整の為に、Ｎ型の不純物、たとえばリンを注入エネルギー４０ＫｅＶ，注入量１．２×１０12ｉｏｎｓ／ｃｍ2程度または１．０〜２．５×１０12ｉｏｎｓ／ｃｍ2程度、注入角度７°でイオン注入する。
続いて、図１（ｄ）に示すように、全面の犠牲酸化膜３を１％の希弗酸溶液を用いて除去し、第１のゲート絶縁膜１３を基板１の熱酸化にて約８ｎｍの厚さで形成する。なお、第１のゲート絶縁膜１３は、後述する第２のゲート絶縁膜１５の熱酸化工程でさらに厚さを増し、約１１ｎｍとなる。
続いて、図２（ｅ）に示すように、第２のＰ型不純物イオン注入９ｂを行うことにより、第２のＮＭＯＳトランジスタ形成領域１１ｂを形成すると共に第２のＮＭＯＳトランジスタの閾値電圧調整を行う。具体的には、まず、全面にレジストを２〜４μｍの厚さで塗布し、続いて、第２のＮＭＯＳトランジスタのイオン注入部分を露光、現像することにより、この部分に開口を有するレジスト層７ｃを形成する。その後、このレジスト層７ｃをマスクとして、ウェル（第２のＮＭＯＳトランジスタ形成領域）１１ｂ形成のために、Ｐ型の不純物、たとえばボロンを注入エネルギー２００ＫｅＶ、注入量７．６×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入し、さらに、注入エネルギー１００ＫｅＶ，注入量１．０×１０13ｉｏｎｓ／ｃｍ2、注入角度７°で注入する。さらに、閾値電圧調整のためにＰ型の不純物、例えばボロンを注入エネルギー２０ＫｅＶ、注入量８．９×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入する。
続いて、図２（ｆ）に示すように、第２のＮ型不純物イオン注入１０ｂを行うことにより、第２のＰＭＯＳトランジスタ形成領域１２ｂを形成すると共に第２のＰＭＯＳトランジスタの閾値電圧調整を行う。具体的には、まず、全面にレジストを２〜４μｍの厚さで塗布し、続いて、第２のＰＭＯＳトランジスタのイオン注入部分を露光、現像することにより、この部分に開口を有するレジスト層７ｄを形成する。その後、このレジスト層７ｄをマスクとして、ウェル（第２のＰＭＯＳトランジスタ形成領域）１２ｂ形成のために、Ｎ型の不純物、たとえばリンを、注入エネルギー５３０ＫｅＶ、注入量１．５×１０13ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入し、さらに、注入エネルギー２４０ＫｅＶ、注入量３．９×１０12ｉｏｎｓ／ｃｍ2、注入角度７°でイオン注入する。さらに、閾値電圧調整のためにリンを注入エネルギー４０ＫｅＶ、８．８×１０12ｉｏｎｓ／ｃｍ2，注入角度７°で注入する。
続いて、図２（ｇ）に示すように、第１ゲート絶縁膜１３のうち、第２のＮＭＯＳトランジスタ形成領域１１ｂ及び第２及び第３のＰＭＯＳトランジスタ形成領域１２ｂ，１２ｃ上方部分を除去して基板を露出させる。具体的には、まず、全面にレジストを２μｍの厚さで塗布し、第１のゲート絶縁膜１３を除去する部分に開口を有するレジスト層７ｅを形成し、このレジスト層７ｅをマスクとして、１％の希弗酸溶液を用いて、第１ゲート絶縁膜１３のパターニングを行う。その後、レジスト層７ｅを除去する。
続いて、図２（ｈ）に示すように、基板１の熱酸化を行い第２のゲート絶縁膜１５を４ｎｍの厚さで形成する。
続いて、図３（ｉ）に示すように、ポリシリコン層１６を膜厚１５０ｎｍ〜３００ｎｍ形成し、その上に、ゲート形成のために、パターニングされたレジスト層７ｆを形成する。具体的には、まず、全面にレジストを２μｍ塗布し、次にゲート電極部のみが残るように、このレジストを露光、現像することにより、レジスト層７ｆを形成する。この時、第２のＰＭＯＳトランジスタ（符号１２ｂに対応する）のゲート長を例えば、１８０ｎｍ〜２２０ｎｍにして、第３のＰＭＯＳトランジスタ（符号１２ｃに対応する）のゲート長を５００ｎｍ以上にする。
続いて、図３（ｊ）に示すように、レジスト層７ｆをマスクとして、反応性イオンエッチングを行うことにより、ポリシリコン層１６の異方性エッチングを行い、ゲート電極１７を形成する。
続いて、図３（ｋ）に示すように、周知の技術を用いて、ＬＤＤ領域１８ａ形成、サイドウォール絶縁膜１９形成、ソースドレイン領域１８ｂ形成、層間絶縁膜２１形成、コンタクトホール及びＷプラグ２３形成、Ｍｅｔａｌ配線２５の形成を行い、ＣＭＯＳのトランジスタを形成する。
このようにして形成した、第１のＰＭＯＳトランジスタの閾値電圧は約０．６Ｖ，第２のＰＭＯＳトランジスタの閾値電圧は約０．６Ｖ、第３のＰＭＯＳトランジスタの閾値電圧は約０．１Ｖであり、工程数を増やすこと無しに、低い閾値電圧を持つＰＭＯＳのトランジスタが形成できる。
上記実施例では、低い閾値電圧を持つ第３のＰＭＯＳトランジスタを形成したが、同様の方法を用いて低い閾値電圧を有する、第３のＮＭＯＳトランジスタも形成できる。具体的には、図１（ｂ）に示す第１のＮＭＯＳ領域１１ａ形成及び閾値電圧調整のためのイオン注入の際に、第３のＮＭＯＳ領域に同じ注入を行い、後は上記と同様の工程を経ることによって、閾値電圧の低い第３のＮＭＯＳトランジスタが形成できる。
本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 本発明の実施例１に係る半導体装置の製造工程を示す断面図である。 ＰＭＯＳトランジスタの閾値電圧調整の基板注入量と閾値電圧の関係を示すグラフである（エネルギー：４０ＫｅＶ）。
符号の説明
１：基板 ３：犠牲酸化膜 ５：素子分離領域 ７ａから７ｆ：レジスト層 ９ａ，９ｂ：Ｐ型不純物イオン注入 １０ａ，１０ｂ：Ｎ型不純物イオン注入 １１ａ，１１ｂ：ＮＭＯＳトランジスタ形成領域 １２ａ，１２ｂ，１２ｃ：ＰＭＯＳトランジスタ形成領域 １３：第１のゲート絶縁膜 １５：第２のゲート絶縁膜 １７：ゲート電極

Claims (5)

  1. 同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、
    第１及び第３のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入を行う工程と、
    第２のＭＯＳトランジスタの閾値電圧調整のために、第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備え、
    第１〜第３のＭＯＳトランジスタは、全て同じ導電型であることを特徴とする半導体装置の製造方法。
  2. （１）第１のイオン注入を行うことにより、半導体基板上に第１及び第３のＭＯＳトランジスタ形成領域を形成すると共に第１及び第３のＭＯＳトランジスタの閾値電圧調整を行う工程と、
    （２）基板全面に所定厚さの第１ゲート絶縁膜を形成する工程と、
    （３）第１のイオン注入とは注入条件の異なる第２のイオン注入を行うことにより、半導体基板上に第２のＭＯＳトランジスタ形成領域を形成すると共に第２のＭＯＳトランジスタの閾値電圧調整を行う工程と、
    （４）第１ゲート絶縁膜のうち第２及び第３のＭＯＳトランジスタ形成領域上方部分を除去して基板を露出させる工程と、
    （５）第１ゲート絶縁膜よりも膜厚が薄くなるように、基板露出部分に第２ゲート絶縁膜を形成する工程とを備え、
    第１〜第３のＭＯＳトランジスタは、全て同じ導電型であり、
    工程（１）〜（３）が任意の順序で行われ、工程（１）〜（３）の後に工程（４）及び（５）がこの順序で行われることを特徴とする半導体装置の製造方法。
  3. 第１のＭＯＳトランジスタの閾値電圧が０．５Ｖから０．８Ｖであり、第３のＭＯＳトランジスタの閾値電圧が０．０５Ｖから０．２Ｖであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 第２のＭＯＳトランジスタのゲート長より、第３のＭＯＳトランジスタのゲート長が長いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 第２ゲート絶縁膜を形成した後の第１のゲート絶縁膜厚が１０ｎｍから１６ｎｍであり、第２のゲート絶縁膜厚が３ｎｍから６ｎｍであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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