JPH06283675A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06283675A JPH06283675A JP5065787A JP6578793A JPH06283675A JP H06283675 A JPH06283675 A JP H06283675A JP 5065787 A JP5065787 A JP 5065787A JP 6578793 A JP6578793 A JP 6578793A JP H06283675 A JPH06283675 A JP H06283675A
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- Japan
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- resist
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 工程数を増加することなく低しきい値電圧ト
ランジスタをウェル領域に作成する。 【構成】 チャネル領域を部分的に跨ぎ且つソース・ド
レイン領域に亘る幅を有するレジスト３Ａをシリコン基
板１上に配置し、ｐウェル４を形成するためのｐ型不純
物による斜めイオン注入を行う。これにより、レジスト
３Ａの直下には不純物が導入されない低不純物濃度領域
７が形成され、この領域７がＭＯＳトランジスタ形成
後、低Ｖｔｈ化に寄与する。
ランジスタをウェル領域に作成する。 【構成】 チャネル領域を部分的に跨ぎ且つソース・ド
レイン領域に亘る幅を有するレジスト３Ａをシリコン基
板１上に配置し、ｐウェル４を形成するためのｐ型不純
物による斜めイオン注入を行う。これにより、レジスト
３Ａの直下には不純物が導入されない低不純物濃度領域
７が形成され、この領域７がＭＯＳトランジスタ形成
後、低Ｖｔｈ化に寄与する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にしきい値電圧の低いＭＯＳトランジスタ
を備える半導体装置の製造方法に関する。
法に関し、特にしきい値電圧の低いＭＯＳトランジスタ
を備える半導体装置の製造方法に関する。
【０００２】
【従来の技術及びこの発明が解決しようとする課題】近
年、ＬＳＩの低消費電力化が要望されており、低電圧で
動作可能なＬＳＩが益々重要となっている。ＭＯＳＬＳ
Ｉにおいて低電圧動作させるためには、ＭＯＳトランジ
スタのしきい値電圧（Ｖｔｈ）を低下させることが有効
である。しかし、しきい値電圧の低下と共に、ＭＯＳト
ランジスタの電流が多くなってしまうため、むやみにし
きい値電圧を下げることができなかった。ところで、電
源電圧（ＶDD）３．３ＶのＬＳＩでのＶｔｈは、Ｎチャ
ネルトランジスタ，Ｐチャネルトランジスタ共に約０．
６Ｖ程度が狙い目となる。通常のインバータでは、ＶDD
＝Ｖｔｈ×１．３＝０．６×１．３≒０．８Ｖまでの低
電圧動作が可能であるが、回路によっては、ここまで低
電圧化でないものがいくつかある。しかし、これらの回
路に対し、０〜０．２Ｖ程度の低ＶｔｈＭＯＳトランジ
スタ（Ｎチャネルトランジスタ，Ｐチャネルトランジス
タのどちらかのみで良い）を提供すれば、低電圧動作が
可能となる。
年、ＬＳＩの低消費電力化が要望されており、低電圧で
動作可能なＬＳＩが益々重要となっている。ＭＯＳＬＳ
Ｉにおいて低電圧動作させるためには、ＭＯＳトランジ
スタのしきい値電圧（Ｖｔｈ）を低下させることが有効
である。しかし、しきい値電圧の低下と共に、ＭＯＳト
ランジスタの電流が多くなってしまうため、むやみにし
きい値電圧を下げることができなかった。ところで、電
源電圧（ＶDD）３．３ＶのＬＳＩでのＶｔｈは、Ｎチャ
ネルトランジスタ，Ｐチャネルトランジスタ共に約０．
６Ｖ程度が狙い目となる。通常のインバータでは、ＶDD
＝Ｖｔｈ×１．３＝０．６×１．３≒０．８Ｖまでの低
電圧動作が可能であるが、回路によっては、ここまで低
電圧化でないものがいくつかある。しかし、これらの回
路に対し、０〜０．２Ｖ程度の低ＶｔｈＭＯＳトランジ
スタ（Ｎチャネルトランジスタ，Ｐチャネルトランジス
タのどちらかのみで良い）を提供すれば、低電圧動作が
可能となる。
【０００３】これらの回路としては、図９〜図１２に示
すような例がある。図９に示すＣＭＯＳアナログスイッ
チの回路は、ＰチャネルトランジスタＱｐ1とＮチャネ
ルトランジスタＱｎ1とが並列に接続されて構成されて
いる。この回路では、どちらかのトランジスタを低Ｖｔ
ｈ化すれば低電圧動作が可能となる。また、図１０に示
す発振回路は、インバータｉｎｖ，抵抗Ｒ，水晶振動子
Ｘを並列して成る。この回路において、動作可能電圧
（ＶDDｍｉｎ）＝２×Ｖｔｈ≒１．２Ｖであるが、Ｎチ
ャネルトランジスタ又はＰチャネルトランジスタを例え
ばＶｔｈ＝│０．２│Ｖにすることにより、ＶDDｍｉｎ
≒０．８Ｖにすることができる。さらに、図１１に示す
ＤＲＡＭのセンスアンプでは、Ｎチャネルトランジスタ
Ｑn2のＶｔｈが０．６Ｖのとき、ＶDD／２＝０．６Ｖ，
ＶDDｍｉｎ＝１．２Ｖ、そして、Ｖｔｈが０．２Ｖにな
ると、ＶDD／２＝０．２Ｖ，ＶDDｍｉｎ＝０．４Ｖとな
る。さらにまた、図１２に示すＳＲＡＭのセンスアンプ
においては、ＮチャネルトランジスタＱn3を低げること
によりＶDDｍｉｎが低下する。因みに、ＶDDｍｉｎ＝
（Ｖｔｈ＋△Ｖｔｈ）＋（Ｖｔｈ＋α）＝２Ｖｔｈ＋△
Ｖｔｈ＋αとなる。
すような例がある。図９に示すＣＭＯＳアナログスイッ
チの回路は、ＰチャネルトランジスタＱｐ1とＮチャネ
ルトランジスタＱｎ1とが並列に接続されて構成されて
いる。この回路では、どちらかのトランジスタを低Ｖｔ
ｈ化すれば低電圧動作が可能となる。また、図１０に示
す発振回路は、インバータｉｎｖ，抵抗Ｒ，水晶振動子
Ｘを並列して成る。この回路において、動作可能電圧
（ＶDDｍｉｎ）＝２×Ｖｔｈ≒１．２Ｖであるが、Ｎチ
ャネルトランジスタ又はＰチャネルトランジスタを例え
ばＶｔｈ＝│０．２│Ｖにすることにより、ＶDDｍｉｎ
≒０．８Ｖにすることができる。さらに、図１１に示す
ＤＲＡＭのセンスアンプでは、Ｎチャネルトランジスタ
Ｑn2のＶｔｈが０．６Ｖのとき、ＶDD／２＝０．６Ｖ，
ＶDDｍｉｎ＝１．２Ｖ、そして、Ｖｔｈが０．２Ｖにな
ると、ＶDD／２＝０．２Ｖ，ＶDDｍｉｎ＝０．４Ｖとな
る。さらにまた、図１２に示すＳＲＡＭのセンスアンプ
においては、ＮチャネルトランジスタＱn3を低げること
によりＶDDｍｉｎが低下する。因みに、ＶDDｍｉｎ＝
（Ｖｔｈ＋△Ｖｔｈ）＋（Ｖｔｈ＋α）＝２Ｖｔｈ＋△
Ｖｔｈ＋αとなる。
【０００４】このように、ＭＯＳトランジスタのしきい
値（Ｖｔｈ）を低下させる方法は、Ｖｔｈアジャスト用
イオン注入のドーズ量変更で可能であるが、反面、製造
工程においてフォトレジスト塗布，露光，現像などのフ
ォトリソグラフィー工程及びイオン注入工程が増加する
問題があった。
値（Ｖｔｈ）を低下させる方法は、Ｖｔｈアジャスト用
イオン注入のドーズ量変更で可能であるが、反面、製造
工程においてフォトレジスト塗布，露光，現像などのフ
ォトリソグラフィー工程及びイオン注入工程が増加する
問題があった。
【０００５】この発明が解決しようとする課題は、工程
数を増加させることなく低ＶｔｈのＭＯＳトランジスタ
を備える半導体装置の製造方法を得るには、どのような
手段を講じればよいかという点にある。
数を増加させることなく低ＶｔｈのＭＯＳトランジスタ
を備える半導体装置の製造方法を得るには、どのような
手段を講じればよいかという点にある。
【０００６】
【課題を解決するための手段】この出願の請求項１記載
の発明は、半導体基板に第１導電型のウェル領域をイオ
ン注入で形成し、該ウェル領域に第２導電型のＭＯＳト
ランジスタを形成する工程を備えた半導体装置の製造方
法において、前記イオン注入は、前記ＭＯＳトランジス
タのソース領域とドレイン領域に亘り、且つチャネル領
域を部分的に跨ぐレジストを、マスクとして用いること
を、解決手段としている。
の発明は、半導体基板に第１導電型のウェル領域をイオ
ン注入で形成し、該ウェル領域に第２導電型のＭＯＳト
ランジスタを形成する工程を備えた半導体装置の製造方
法において、前記イオン注入は、前記ＭＯＳトランジス
タのソース領域とドレイン領域に亘り、且つチャネル領
域を部分的に跨ぐレジストを、マスクとして用いること
を、解決手段としている。
【０００７】また、請求項２記載の発明においては、前
記イオン注入は、前記半導体基板を回転させながら行う
斜めイオン注入であることを特徴としている。
記イオン注入は、前記半導体基板を回転させながら行う
斜めイオン注入であることを特徴としている。
【０００８】さらに、請求項３記載の発明においては、
前記レジストは、複数のパターンによりストライプ状に
形成されていることを特徴としている。
前記レジストは、複数のパターンによりストライプ状に
形成されていることを特徴としている。
【０００９】またさらに、請求項４記載の発明において
は、前記レジストは、前記第１導電型のウェル領域外の
領域を覆うレジストと同工程でパターニングすることを
特徴としている。
は、前記レジストは、前記第１導電型のウェル領域外の
領域を覆うレジストと同工程でパターニングすることを
特徴としている。
【００１０】
【作用】この出願の請求項１記載の発明においては、ソ
ース領域とドレイン領域に亘り、且つチャネル領域を部
分的に跨ぐレジストをマスクとしてイオン注入を行う
と、レジスト下方以外の半導体基板に不純物が導入され
てウェル領域が形成される。この半導体基板にＭＯＳト
ランジスタを形成すると、チャネル領域にチャネル方向
に沿ってソース・ドレイン領域を結ぶ低不純物濃度領域
が存在するため、このＭＯＳトランジスタのしきい値電
圧は低下する。
ース領域とドレイン領域に亘り、且つチャネル領域を部
分的に跨ぐレジストをマスクとしてイオン注入を行う
と、レジスト下方以外の半導体基板に不純物が導入され
てウェル領域が形成される。この半導体基板にＭＯＳト
ランジスタを形成すると、チャネル領域にチャネル方向
に沿ってソース・ドレイン領域を結ぶ低不純物濃度領域
が存在するため、このＭＯＳトランジスタのしきい値電
圧は低下する。
【００１１】また、請求項２記載の発明のように、斜め
イオン注入を行うことにより、レジスト直下ではイオン
の注入は行われず、それより深い領域ではイオンの注入
が行われ、ウェル領域を確実に形成できる。
イオン注入を行うことにより、レジスト直下ではイオン
の注入は行われず、それより深い領域ではイオンの注入
が行われ、ウェル領域を確実に形成できる。
【００１２】さらに、請求項３発明の発明は、チャネル
方向に複数本のレジストをストライプ状にパターニング
してイオン注入を行うと、複数の低不純物濃度領域が形
成できる。この低不純物濃度領域がＭＯＳトランジスタ
のしきい値を低下させる作用を奏する。
方向に複数本のレジストをストライプ状にパターニング
してイオン注入を行うと、複数の低不純物濃度領域が形
成できる。この低不純物濃度領域がＭＯＳトランジスタ
のしきい値を低下させる作用を奏する。
【００１３】また、請求項４記載の発明は、ウェル領域
外の領域を覆うレジストのパターニングと同時に、しき
い値電圧を低下させるためのレジストのパターニングが
できる。このため、工程数の増加がない。
外の領域を覆うレジストのパターニングと同時に、しき
い値電圧を低下させるためのレジストのパターニングが
できる。このため、工程数の増加がない。
【００１４】
【実施例】以下、この発明に係る半導体装置の製造方法
の詳細を図面に示す実施例に基づいて説明する。本実施
例は、低しきい値電圧トランジスタと通常のトランジス
タとをｐウェル領域に形成するＣＭＯＳタイプの半導体
装置に本発明を適用したものである。
の詳細を図面に示す実施例に基づいて説明する。本実施
例は、低しきい値電圧トランジスタと通常のトランジス
タとをｐウェル領域に形成するＣＭＯＳタイプの半導体
装置に本発明を適用したものである。
【００１５】本実施例においては、ｎ型のシリコン基板
１上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタを形成する。ｎチャネルＭＯＳトランジ
スタ形成領域には、低しきい値電圧（Ｖｔｈ）トランジ
スタと通常のトランジスタを形成する。
１上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯ
Ｓトランジスタを形成する。ｎチャネルＭＯＳトランジ
スタ形成領域には、低しきい値電圧（Ｖｔｈ）トランジ
スタと通常のトランジスタを形成する。
【００１６】先ず、図１に示すように、ＬＯＣＯＳ工程
に従って、各領域を画成するためのフィールド酸化膜２
を形成する。次に、全面にレジストを塗布した後、露
光，現像を行って、ｐチャネルトランジスタ形成領域と
低Ｖｔｈトランジスタ領域の所望の位置とにレジストを
残す（図２）。図７に示すように、低Ｖｔｈトランジス
タ領域上に形成されるレジスト３Ａは、形成されるゲー
ト５に対して垂直となるように３列でストライプ状に配
置される。そして、夫々のレジスト３Ａは、ソース・ド
レイン領域に亘る長さに設定されている。また、各レジ
スト３Ａのゲート長手方向の幅は例えば０．５μｍ程度
とする。図２中３Ｂは、ｐチャネルトランジスタ形成領
域上に形成したレジストである。なお、レジスト３Ａと
レジスト３Ｂとは、同工程で形成される。
に従って、各領域を画成するためのフィールド酸化膜２
を形成する。次に、全面にレジストを塗布した後、露
光，現像を行って、ｐチャネルトランジスタ形成領域と
低Ｖｔｈトランジスタ領域の所望の位置とにレジストを
残す（図２）。図７に示すように、低Ｖｔｈトランジス
タ領域上に形成されるレジスト３Ａは、形成されるゲー
ト５に対して垂直となるように３列でストライプ状に配
置される。そして、夫々のレジスト３Ａは、ソース・ド
レイン領域に亘る長さに設定されている。また、各レジ
スト３Ａのゲート長手方向の幅は例えば０．５μｍ程度
とする。図２中３Ｂは、ｐチャネルトランジスタ形成領
域上に形成したレジストである。なお、レジスト３Ａと
レジスト３Ｂとは、同工程で形成される。
【００１７】次いで、図２に示すように、ホウ素（Ｂ）
を斜めイオン注入してｐウェル４を形成する。この斜め
イオン注入は、２０〜３０°の斜め方向からイオン注入
するものであり、ウェハはその間回転させておく。不純
物は、レジスト３Ａの直下には打ち込まれず、図２に示
すように低不純物濃度領域７となる。しかし、図２及び
図８に示すように、レジスト３Ａの下方の深い位置で
は、レジスト３Ａの回りからの斜め入射が集まるためｎ
型層は形成される。なお、図８は、図７のＡ−Ａ断面図
である。このため、ｐウェル４の形成と低不純物濃度領
域７とを同時に形成することができる。
を斜めイオン注入してｐウェル４を形成する。この斜め
イオン注入は、２０〜３０°の斜め方向からイオン注入
するものであり、ウェハはその間回転させておく。不純
物は、レジスト３Ａの直下には打ち込まれず、図２に示
すように低不純物濃度領域７となる。しかし、図２及び
図８に示すように、レジスト３Ａの下方の深い位置で
は、レジスト３Ａの回りからの斜め入射が集まるためｎ
型層は形成される。なお、図８は、図７のＡ−Ａ断面図
である。このため、ｐウェル４の形成と低不純物濃度領
域７とを同時に形成することができる。
【００１８】その後、同じレジスト３Ａ，３Ｂをマスク
として用いて、同じく斜めイオン注入を行い、フィール
ド酸化膜２の下にチャネルストップ層８を形成し、次
に、図４に示すように、垂直のＶｔｈ調整用イオン注入
を行って深さ方向の不純物プロファイルを決める。そし
て、図５に示すように、レジスト３Ａ，３Ｂを除去した
周知の技術を用いて、ポリシリコンで成るゲート５，
６、サイドウォール絶縁膜８，９を形成する。次に、低
Ｖｔｈトランジスタのソース・ドレイン領域１０，１１
及び通常のトランジスタのソース・ドレイン領域１２，
１３をｎ型不純物のイオン注入で形成する。その後、図
６に示すように、層間絶縁膜１４を堆積させた後、コン
タクトホールを開口し、Ａｌ１５を堆積させてパターニ
ングする。
として用いて、同じく斜めイオン注入を行い、フィール
ド酸化膜２の下にチャネルストップ層８を形成し、次
に、図４に示すように、垂直のＶｔｈ調整用イオン注入
を行って深さ方向の不純物プロファイルを決める。そし
て、図５に示すように、レジスト３Ａ，３Ｂを除去した
周知の技術を用いて、ポリシリコンで成るゲート５，
６、サイドウォール絶縁膜８，９を形成する。次に、低
Ｖｔｈトランジスタのソース・ドレイン領域１０，１１
及び通常のトランジスタのソース・ドレイン領域１２，
１３をｎ型不純物のイオン注入で形成する。その後、図
６に示すように、層間絶縁膜１４を堆積させた後、コン
タクトホールを開口し、Ａｌ１５を堆積させてパターニ
ングする。
【００１９】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、ウェル形成を伴う
ＭＯＳＬＳＩに広く適用可能である。
は、これに限定されるものではなく、ウェル形成を伴う
ＭＯＳＬＳＩに広く適用可能である。
【００２０】例えば、上記実施例においては、ｎ型基板
にｐウェルを形成する構成としたが、ｐ型基板にｎウェ
ルを形成する場合にも本発明は適用できる。また、本発
明はＣＭＯＳ以外のタイプの半導体装置にも勿論適用可
能である。
にｐウェルを形成する構成としたが、ｐ型基板にｎウェ
ルを形成する場合にも本発明は適用できる。また、本発
明はＣＭＯＳ以外のタイプの半導体装置にも勿論適用可
能である。
【００２１】また、上記実施例においては、レジスト３
Ａをストライプ状の複数パターンで形成したが、少なく
とも１パターンあれば、トランジスタを低Ｖｔｈ化する
ことが可能である。
Ａをストライプ状の複数パターンで形成したが、少なく
とも１パターンあれば、トランジスタを低Ｖｔｈ化する
ことが可能である。
【００２２】
【発明の効果】以上の説明から明らかなように、この出
願の請求項１〜４記載の発明によれば、工程数を増すこ
となく低しきい値電圧トランジスタを作製できる効果が
ある。例えば、本発明をＣＭＯＳアナログスイッチ，発
振回路，ＤＲＡＭセンスアンプ，ＳＲＡＭセンスアンプ
等に適用すれば、低電圧動作を可能にする効果がある。
願の請求項１〜４記載の発明によれば、工程数を増すこ
となく低しきい値電圧トランジスタを作製できる効果が
ある。例えば、本発明をＣＭＯＳアナログスイッチ，発
振回路，ＤＲＡＭセンスアンプ，ＳＲＡＭセンスアンプ
等に適用すれば、低電圧動作を可能にする効果がある。
【図１】この発明の実施例を示す要部断面図。
【図２】この発明の実施例を示す要部断面図。
【図３】この発明の実施例を示す要部断面図。
【図４】この発明の実施例を示す要部断面図。
【図５】この発明の実施例を示す要部断面図。
【図６】この発明の実施例を示す要部断面図。
【図７】この発明の実施例を示す低しきい値電圧トラン
ジスタ形成領域の平面図。
ジスタ形成領域の平面図。
【図８】図７のＡ−Ａ断面図。
【図９】ＣＭＯＳアナログスイッチの回路図。
【図１０】発振回路の回路図。
【図１１】ＤＲＡＭセンスアンプの回路図。
【図１２】ＳＲＡＭセンスアンプの回路図。
１…シリコン基板 ３Ａ，３Ｂ…レジスト ４…ｐウェル ５…ゲート ７…低不純物濃度領域 １０…ソース領域 １１…ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (4)
- 【請求項１】 半導体基板に第１導電型のウェル領域を
イオン注入で形成し、該ウェル領域に第２導電型のＭＯ
Ｓトランジスタを形成する工程を備えた半導体装置の製
造方法において、 前記イオン注入は、前記ＭＯＳトランジスタのソース領
域とドレイン領域に亘り、且つチャネル領域を部分的に
跨ぐレジストを、マスクとして用いることを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記イオン注入は、前記半導体基板を回
転させながら行う斜めイオン注入である請求項１記載に
係る半導体装置の製造方法。 - 【請求項３】 前記レジストは、複数のパターンにより
ストライプ状に形成されている請求項１記載に係る半導
体装置の製造方法。 - 【請求項４】 前記レジストは、前記第１導電型のウェ
ル領域外の領域を覆うレジストと同工程でパターニング
する請求項１記載に係る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065787A JPH06283675A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5065787A JPH06283675A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283675A true JPH06283675A (ja) | 1994-10-07 |
Family
ID=13297099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5065787A Pending JPH06283675A (ja) | 1993-03-25 | 1993-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283675A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005649A1 (de) * | 1995-07-25 | 1997-02-13 | Siemens Aktiengesellschaft | Verfahren zur herstellung eines selbstjustierten kontaktes und eines dotierten bereichs |
| WO1998035386A1 (en) * | 1997-02-05 | 1998-08-13 | Telefonaktiebolaget Lm Ericsson | Radio architecture |
| JP2000196429A (ja) * | 1998-12-25 | 2000-07-14 | Toshiba Corp | アナログスイッチ回路 |
| JP2003060073A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7276407B2 (en) | 2004-09-17 | 2007-10-02 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device |
| JP4686920B2 (ja) * | 2001-07-17 | 2011-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-03-25 JP JP5065787A patent/JPH06283675A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997005649A1 (de) * | 1995-07-25 | 1997-02-13 | Siemens Aktiengesellschaft | Verfahren zur herstellung eines selbstjustierten kontaktes und eines dotierten bereichs |
| WO1998035386A1 (en) * | 1997-02-05 | 1998-08-13 | Telefonaktiebolaget Lm Ericsson | Radio architecture |
| US6611680B2 (en) | 1997-02-05 | 2003-08-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Radio architecture |
| US6973290B2 (en) | 1997-02-05 | 2005-12-06 | Telefonaktiebolaget L M Ericsson (Publ) | Radio architecture |
| EP1742268A3 (en) * | 1997-02-05 | 2007-08-01 | Telefonaktiebolaget LM Ericsson (publ) | Radio architecture |
| JP2000196429A (ja) * | 1998-12-25 | 2000-07-14 | Toshiba Corp | アナログスイッチ回路 |
| JP4686920B2 (ja) * | 2001-07-17 | 2011-05-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2003060073A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7276407B2 (en) | 2004-09-17 | 2007-10-02 | Sharp Kabushiki Kaisha | Method for fabricating semiconductor device |
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