JPH02237146A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業上の利用分野〉 本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタとＭＯＳ　トランジスタとが同一基板上に
存在するＢｉＣＭＯＳ型半導体装置の製造方法に関する
。

〈従来の技術〉 近年のＭＯＳＬＳＩの高速化・高集積化に伴い、ＭＯＳ
トランジスタの微細化は進む一方である。通常、？ＩＯ
Ｓ　トランジスタは比例縮小則に従って微細化されるが
、この微細化に従って電源電圧を低下させることは一般
的にはできないので、ＭＯＳ　　トランジスタのゲート
長が１μ涌近辺になるとドレイン側で高電界が発生する
．この高電界はホットキャリア（ホットエレクトロン、
ホットホール）の発生を促し、これによってＭＯＳ　ト
ランジスタのしきい値電圧（以下Ｖいと記す）の経時変
化を引き起こすので、ＬＳＩの信鯨性上重要な問題とな
った。

この問題の一つの解決方法として、ドレインの構造をＬ
ＤＤ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）
構造として、ドレイン側の高電界を緩和する試みがなさ
れている。通常、ＬＤＤ構造をＭＯＳ　Ｉ−ランジスタ
に形成するには、ＭＯＳ　ｌ−ランジスタのゲート形成
後に、低濃度のドレイン拡散を行い、その後ゲートにサ
イドウォールスペーサを形成する。続いて、ドレインの
拡散抵抗を下げるために、サイドウォールスペーサをマ
スクとして高濃度のドレイン拡散を行う。

以下、第２図に示した半導体装置の断面説明図を参照し
て、半導体装置の従来の製造方法の一例を説明する。

第２図（ａ）は旧ＣＭＯＳ型半導体装置の形成過程にお
いて、ＭＯＳ　トランジスタのゲートを形成した状態を
示す．１００はＢｉＣＭＯＳ型半導体装置が形成される
Ｓｉ基板であって、このＳｔ基板１００には、Ｐチャネ
ルＭＯＳ　トランジスタ（以下、ＰＭＯＳと記す）が形
成される領域Ａ，ＮチャネルＭＯＳ　トランジスタ（以
下、ＮＭＯＳと記す）が形成される領域Ｂおよびバイポ
ーラトランジスタが形成される領域Ｃが設定されている
。

まず、領域ＡとＣに、Ｎ゛埋込拡散層７を形成する。次
に、Ｐ一エビタキシャル層８を形成後、領域ＡとＣのＮ
＋埋込拡散層７上にＮ−ウエル拡敗層６を形成する。そ
して、Ｓｉ基板１００の表面にＬＯＣＯＳ酸化膜ｌと酸
化膜４とを形成する。領域Ｂでは、Ｐ一エビタキシャル
層８をそのままＮＭＯＳの形成領域として利用するが、
この形成領域としてＰ−ウエル拡敗層を形成することも
ある。酸化膜４は、領域Ａと８においては、いわゆるゲ
ー１−酸化膜の役目をする。領域八とＢの酸化膜４上に
ポリシリコンのゲート２ａと２ｂとをそれぞれＰＭＯＳ
とＮＭＯＳのゲートとして形成する。通常、これらゲー
トの下のＮ−ウエル拡散層６とＰ一エビタキシャル層８
との表面に、■いの制御のためにイオン注入（チャネル
ドーブ）を施す。また、領域Ｃに形成されるバイポーラ
トランジスタの両側には、素子分離（アイソレーション
）のためにＰ゜イオンを拡散して素子分離層９を形成す
る。３はゲー｝２ａ、２ｂの形成にともなって形成され
る酸化膜である。

次に、第２図（ｂ）に示すように、Ｓｉ基板１００の表
面に各注入層に応じたレジストパターン１３を形成する
。そして、イオン注入によって、ＰＭＯＳのＰ０層のソ
ース１７ａとドレイン１７ｂ　，　ＮチャネルＭＯＳト
ランジスタのＮ一層のソース１４ａ　とドレイン１４ｂ
１バイポーラトランジスタのＰ”Ｈの外部ベース１９お
よび素子分離層９の表面のＰ゛層９ａを形成後、バイポ
ーラトランジスタの内部ベース１８を形成する。第２図
（ｂ）は、レジスト１３の一部を除去し、矢印で示すよ
うに、Ｐ−イオンを注入してバイポーラトランジスタの
内部ベース１８を形成している状態を示す。

この後、第２図（Ｃ）に示すように、レジスト１３を除
去し、ＬＤＤ構造のＭＯＳ　ｌ−ランジスタを形成する
ために、まずゲート２ａ，　２ｂのサイドウォールスペ
ーサとなるＮＳＧ　　（Ｎｏｎ　Ｄｏｐｅｄ　Ｓｉｌｉ
ｃａｔｅ　Ｇｌａｓｓ）膜１６（この膜の表面を点線で
示す）をＳｉ基板１００の表面に堆積する。次に、この
ＮＳＣ膜ｌ６を全面にわたってエッチバックして、ゲー
ト２ａ，　２ｂのそれぞれのサイドウォールスペーサ１
５ａ　，　１５ｂを形成する。

次いで、第１図（ｅ）に示すように、ゲー｝２ｂのサイ
ドウォールスペーサ１５ｂをマスクとして、高濃度のＮ
＋イオンを注入してＮＭＯＳのＮ”ｌのソース２２ａ　
とドレイン２２ｂを形成する。また、バイポーラトラン
ジスタのＮ７層のエミッタ２３とＮ“層のコレクタ２４
を形成する。そして、レジストパターンｌ３を除去後、
Ｓｉ基板１００の表面にＢＰＳＧ　（ホウ素付加リンガ
ラス）膜２１を形成する。最後にソース１７ａ　，　２
２ａ　とドレイン１７ｂ　，　２２ｂ　，外部ベース１
９、エミッタ２３、コレクタ２４のそれぞれに電極２０
を形成して、ＰＭＯＳ３１、ＮＭＯＳ３２およびバイボ
ーラＮＰＮ　トランジスタ３３を有ずるＢｉＣＭＯＳ型
半導体装置の装造を終了する。

〈発明が解決しようとする課題〉 しかしながら、上記従来例には以下に述べる欠点がある
。

即ち、ゲートのサイドウォールスペーサを形成するため
に、ＮＳＧ膜をエッチバックする際に、所望するエッチ
ングの終点を正確に検出することができず、即ち、オー
バーエッチングを避けることができないので、結果とし
てバイポーラトランジスタの素子形成域（活性域）のＳ
ｉ下地は露出されて｝員傷を受ける。パイボーラトラン
ジスタは、表面にエミッタ・ベース接合が形成されるか
ら、この損傷によって生じた再結合中心が順方向動作の
時に再結合電流を増加させ、これがエミッタの注入効率
を低下させるので、バイポーラトランジスタの低電流側
でのｈｒｃ（電流増幅率）の低下をまねく。

このようなバイポーラトランジスタの損傷を防ぐために
、サイドウォールスペーサを形成するときに、ＮＳＣ膜
のエッチバックを意識的に途中で停止し、Ｓｉ下地の露
出を防止することもできないわけではないが、ＮＳＣ膜
の膜厚やエッチングレートにはばらつきがあるので、Ｎ
ＳＣ膜の残し膜厚を正確に制御することは困難である。

一つのＳｉ基板内で、或いは異なったＳｔ基板間で、残
し膜厚が通常の目標値より薄くなった個所が発生すると
、その個所でバイポーラトランジスタの損傷を生じるし
、また残し膜厚が目標値より厚すぎると、その後のＮ４
イオン注入の濃度やベースとエミッタの拡散接合深さ（
ＸＪ）にばらつきが生じて形成されたトランジスタの特
性に悪影響を生じる。即ち、この場合のＮ＋イオン注入
はＮＭＯＳのソース、ドレインおよびバイポーラトラン
ジスタのエミッタ等の形成用の拡散であるので、バイポ
ーラトランジスタの表面を損傷しないようにＮＳＣ膜の
エッチバックを行い、注入イオンの濃度やエミッタとコ
レクタの接合深さを正確に制御するべきであるけれども
、上記のようにオーバエッチングによってバイポーラト
ランジスタを損傷することを完全に回避することができ
ないのが現状である。

なお、上記はＢｉＣＭＯＳ型半導体装置のバイポーラト
ランジスタの例としてバーチカル型ＮＰＮ　　ｌ−ラン
ジスタを説明したが、ラテラル型ＰＮＰ　　トランジス
タ等であっても同様である。

本発明は上記事情に鑑みて創案されたものであって、旧
ＣＭＯＳ型半導体装置の形成過程において、ゲートのサ
イドウォールスペーサを形成するためにサイドウォール
スペーサを構成する材料のエッチバックを行うに際し、
オーバーエッチングを防止してバイポーラトランジスタ
の表面に損傷を与えることのない半導体装置の製造方法
を提供することを目的としている。

〈課題を解決するための手段〉 上記問題を解決するために本発明の半導体装置の製造方
法は、同一基板にバイポーラトランジスタとＭＱＳトラ
ンジスタとを形成した半導体装置の製造方法において、
ＭＯＳトランジスタのゲート形成時に、バイポーラトラ
ンジスタの形成領域の表面にゲートと同材料の保護膜を
形成した後、基板の表面にゲートのサイドウォールスペ
ーサとなる絶縁膜を形成し、次いでこの絶縁膜の一部を
除去してサイドウォールスペーサを形成した後、保護膜
を除去する。

く作用〉 ｌＩＩＯＳトランジスタのゲート形成時に、バイボーラ
１・ランジスタの形成領域の表面にゲートと同材料の保
護膜を形成した後、基板の表面にゲートのサイドウォー
ルスペーサとなる絶縁膜を形成し、次いでこの絶縁膜の
一部を除去してサイドウォールスペーサを形成した後、
保護膜を除去する．〈実施例〉 本発明では、ＢｉＣＭＯＳ型半導体装置のゲートのサイ
ドウォールスペーサを形成するプロセスにおいて、バイ
ポーラトランジスタに発生するダメージを回避するため
に、ＭＯＳ　トランジスタのゲート形成時にバイポーラ
トランジスタ形成領域の表面にもゲート用材料を意識的
に残してこの表面の保護膜とするものである。この保護
膜の存在によって、サイドウォールスペーサを構成する
材料をエッチバックしてサイドウォールスペーサを形成
するときに、バイポーラトランジスタ形成領域の表面を
損傷することがなくなる。その後、前記保護膜を通常の
フォトエッチングで除去するが、その時は保護膜の材料
であるポリシリコンのエッチングレートが、保護膜の下
地となる酸化膜のエッチングレートより大きいので、即
ちエッチングレートの選択比を十分に大きく取ることが
できるので、バイポーラトランジスタ形成領域の表面に
損傷を与えることがない。この後、バイポーラトランジ
スタの各拡散領域を決定するためにフォトリソグラフィ
の工程とイオン注入の工程とが行われる。通常、バイポ
ーラトランジスタのエミッタと外部ベースはＭＯＳ　ト
ランジスタのソースやドレインと同時に形成されること
が多いので、エミッタと外部ベース（電極とのコンタク
ト部）の形成は保護膜を除去した後で行うことが多い。

しかし、内部べ一ス（活性ベース）形成のためのイオン
注入は保護膜を堆積する前であっても後であってもよい
。

このようにＭＯＳ　ｌ−ランジスタのゲート形成時にバ
イポーラトランジスタ形成領域の表面をゲート用材料で
カバーすることにより付加工程を最小に押さえ、また特
性の優れたバイポーラトランジスタを微細ＭＯＳトラン
ジスタと同一基板に安定して形成することができる。

以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例を説明するための半導体装置の
断面説明図である。半導体装置の従来の製造方法で述べ
たものと同等のものには同一の符号を付して説明する。

第１図（ａ）に示すように、旧ＣＭＯＳ型半導体装置が
形成されるＳｉ基板１００には、第２図（ａ）で説明し
たように、ＰＭＯＳが形成される領域Δ、ＮＭＯＳが形
成される領域Ｂおよびバイポーラトランジスタが形成さ
れる領域Ｃが設定されている。そして、同じく第２図（
ａ）で説明したように、領域Ａ，ＣにはＮ′″埋込拡散
層７とＮ−ウエル拡敗Ｎ６とを、領域ＢにはＰ一エビタ
キシャル層８を形成後、Ｓ　ｉ　ＪＪ板１０００表面に
ＬＯＧＯＳ酸化膜１と酸化膜４とを形成し、次いで領域
Ｃの両側に素子分離Ｒ９を形成する。

この後、Ｓｉ基板１００の表面にゲート用材料であるポ
リシリコンを堆積する。第１図（ａ）では、この堆積後
、ゲート形成のためにフォトエッチングを行い、領域八
にはゲート２ａが、領域Ｂにはゲー｝２ｂが、また領域
Ｃには全面にわたってポリシリコンがバイポーラトラン
ジスタ形成領域の表面の保護膜５として残されている。

３はゲート形成に伴って形成される酸化膜である。

この後、第１図（ｂ）に示すように、Ｓｔ基板１００の
表面にレジスト１３を形成してから、ＮＭＯＳのＬＤＤ
構造を形成するために、フォトリソグラフィで設けた領
域Ｂの開口に、矢印で示すように、Ｎ−　イオンを注入
してソース１４ａとドレイン１４ｂとを形成する。

次に、第１図（Ｃ）に示すように、レジストｌ３を除去
し、Ｓｉ基板１００の表面の全面にゲート２ａ，　２ｂ
のザイドウォールスペーサとなるＮＳＣ膜１６（この膜
の表面を点線で示す）をＣＶＤによって形成する。

この後、ＮＳＧ　１１ｔＪ．１６を全面にわたってエッ
チバックして、ゲート２ａ，　２ｂのそれぞれのサイド
ウォールスペーサ１５ａと１５ｂとを形成する。次に、
領域Ｃの保護膜５をフォトリソグラフィを用いて選択的
にエッチングして除去する。この除去に際しては、前記
のように、保護膜５の材料であるポリシリコンのエッチ
ングレートを、酸化膜４のエッチングレートより大きく
とれる。従って、保護膜５を除去した後も十分な厚さの
酸化膜４が残るので、酸化膜４の下地であるバイポーラ
トランジスタ形成領域の表面に損傷を与えることはない
。

次いで、第１図（ｄ）に示すように、Ｓｉ基板１００の
表面に再びレジストパターン１３を形成した後、イオン
注入によってＰＭＯＳのＰ″層のソース１７ａとドレイ
ン１７ｂ，バイポーラトランジスタのＰ′″層の外部ベ
ース１９および素子分離層９の表面のＰ″層９ａとを形
成する。この後、バイポーラトランジスタの内部ベース
１８の表面に、矢印で示すように、Ｐ−イオンを注入し
て内部ベース１８を形成する。

次に、第１図（ｅ）に示すように、Ｎ＋イオンを汁入し
てＮＭＯＳのＮ１層のソース２２ａとドレイン２２ｂお
よびバイポーラトランジスタのエミッタ２３とコレクタ
２４を形成した後、レジストパターン１３を除去し、Ｓ
ｉ基板１００の表面の全面にＢＰＳＧ膜２１を形成して
から、ＰＭＯＳのソース１７ａ　とドレイン１７ｂ１間
ＯＳのソース２２ａ　とドレイン２２ｂ、バイポーラト
ランジスタの外部ベース１９、エミッタ２３、コレクタ
２４のそれぞれに接触する電極２０を形成し、また聞Ｏ
Ｓのゲート２ａとＮＭＯＳのゲート２ｂとに図示しない
電極を形成して、ＰＭＯＳ３１、ＮＭＯＳ３２およびバ
イボーラＮＰＮ　　トランジスタ３３を有するＢｉＣＭ
ＯＳ型半導体装置の製造を終了する。

このように、本実施例では、ＰＭＯＳのソース１７ａと
ドレイン１７ｂとを形成するＰ゛イオンの拡散が、ゲー
ト２ａ、２ｂのサイドウォールスペーサ１５ａ　、１５
ｂの形成後に行われる事になって従来の順序とは異なる
が、イオン注入ドーズ量およびＰ″′イオン拡散後の熱
処理を適当に選定することにより、従来の方法を用いた
場合に得られる拡散プロファイルと同じ拡散プロファイ
ルを得ることができる。

また、バイポーラトランジスタの外部ベース１９を形成
ずるＰ゛イオンの拡散および内部ベース１８を形成する
Ｐ−イオンの拡散も、ゲー｝２ａ、２ｂのサイドウォー
ルスペーサ１５ａ　，　１５ｂを形成する前に行っても
よい。

本実施例のように、ゲート２ａ、２ｂ形成時に、バイポ
ーラトランジスタ形成領域の表面にもゲート用材料のポ
リシリコンを形成しておくことにより、ゲー｝２ａ，　
２ｂのサイドウォールスペーサ１５ａ　，　１５ｂを形
成するＮＳＣ膜のエッチバック時に、バイポーラトラン
ジスタの表面となる下地を損傷することを回避でき、特
性（特に低電流特性）の優れたバイポーラトランジスタ
を形成することができる。

そして、ＬＤＤ構造を有する微細ＭＯＳＩ−ランジスタ
と、特性の優れたバイポーラトランジスタとを同一ｉ板
に安定して形成することができる。

なお、上記実施例では、ゲート用材料としてポリシリコ
ンを用いたが、ＷＳｉウ／ボリシリコン（Ｔｕｎｇｓｔ
ｅｎ　ＳｉｌｉｃｉｄｅとＰｏ　ｌｙｓ　ｉ　ｌ　ｉｃ
ｏｎとが２層になったもの）でもよい。また、ＢｉＣＭ
ＯＳ型半導体装置の構成要素がＣＭＯＳ型トランジスタ
とＮＰＮ型バイポーラトランジスタである場合について
説明したが、これにこだわるものではなく、例えばＮＭ
ＯＳ型トランジスタとラテラル型ＰＮＰ　　トランジス
タである場合等でも本実施例と同等の効果を得ることが
できる。

〈発明の効果〉 以上説明したように本発明の半導体装置の製造方法は、
同一基板にバイポーラトランジスタと間Ｓ　トランジス
タとを形成した半導体装置の製造方法において、ＭＯＳ
　Ｉ−ランジスタのゲート形成時に、バイポーラトラン
ジスタの形成領域の表面にゲートと同材料の保護膜を形
成した後、基板の表面にゲートのサイドウォールスペー
サとなる絶縁膜を形成し、次いでこの絶縁膜の一部を除
去してサイドウォールスペーサを形成した後、保護膜を
除去する。

従って、本発明の半導体装置の製造方法によれば、Ｂｉ
ＣＭＯＳ型半導体装置のゲートのサイドウオールスベー
サを形成するためにサイドウォールスペーサを構成する
材料のエッチバックを行うに際し、オーバーエッチング
を防止してバイポーラトランジスタの表面に損傷を与え
ることがない。従って、同一基板にＭＯＳ　トランジス
タと特性の優れたバイポーラトランジスタとを安定して
形成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための半導体装置
の断面説明図であって、第１図（ａ）はＭＯＳトランジ
スタのゲートとバイポーラトランジスタ形成領域の表面
の保護膜とを形成した状態、第１図（ｂ）は、ＮＭＯＳ
形成領域にＮ一層のソースとドレインとを形成している
状態、第１図（Ｃ）はｌ’ｌＯｓ　ｌ−ランジスタのゲ
ートのサイドウォールスペーサを形成した状態、第１図
（ｄ）はバイポーラトランジスタの内部ベースを形成し
ている状態、第１図（ｅ）は電極を取り付けた状態を示
す． 第２図は半導体装置の従来の製造方法を説明するための
半導体の断面説明図であって、第２図（ａ）はＭＯＳ　
トランジスタのゲートを形成した状態、第２図（ｂ）は
バイポーラトランジスタの内部ベースを形成している状
態、第２図（Ｃ）はＭＯＳ　Ｉ−ランジスタのゲートの
サイドウォールスペーサを形成した状態を示す。 ２ａ、２ｂ・・・ゲート、５　・・・保護膜、１５ａ、
１５ｂ　　・・・サイドウォールスペーサ、ｌ６・・・
ＮＳＧ膜、３１・・・ＰＭＯＳ，　３２・・・ＮＭＯＳ
，　３３・・・バイポーラトランジスタ、１００　　・
・・Ｓｉ基板。 特許出願人　　シャープ株式会社

Claims (1)

【特許請求の範囲】
1. （１）同一基板にバイポーラトランジスタとＭＯＳトラ
   ンジスタとを形成した半導体装置の製造方法において、
   前記ＭＯＳトランジスタのゲート形成時に、前記バイポ
   ーラトランジスタの形成領域の表面に前記ゲートと同材
   料の保護膜を形成した後、前記基板の表面に前記ゲート
   のサイドウォールスペーサとなる絶縁膜を形成し、次い
   でこの絶縁膜の一部を除去して前記サイドウォールスペ
   ーサを形成した後、前記保護膜を除去することを特徴と
   する半導体装置の製造方法。