JP3417092B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Description
【０００１】
【産業上の利用分野】本発明は、ポケット領域を有する
半導体装置の製造方法に係り、さらに詳しくは、ポケッ
ト領域を形成するためのイオン注入を、ゲート電極の線
幅変動に対して自己制御的に行うことができる半導体装
置の製造方法に関する。
半導体装置の製造方法に係り、さらに詳しくは、ポケッ
ト領域を形成するためのイオン注入を、ゲート電極の線
幅変動に対して自己制御的に行うことができる半導体装
置の製造方法に関する。
【０００２】
【従来の技術】現在の半導体微細加工技術では、ある程
度の加工寸法バラツキはどうしても避けられない。した
がってトランジスタのゲート長バラツキは必然である。
この結果できあがるトランジスタの閾値電圧はある幅を
持つことになる。この幅をできる限り小さくできれば、
設計上非常に有利となる。
度の加工寸法バラツキはどうしても避けられない。した
がってトランジスタのゲート長バラツキは必然である。
この結果できあがるトランジスタの閾値電圧はある幅を
持つことになる。この幅をできる限り小さくできれば、
設計上非常に有利となる。
【０００３】現在のようなサブミクロンのトランジスタ
では、ゲート長の変化による閾値電圧の変化は、いわゆ
る短チャネル効果によって無視できないほどに大きくな
っている。したがって、この短チャネル効果を抑制する
ことが必須であるが、この有力な方法の一つとしてポケ
ット（Pocket）領域を形成するためのポケットイオン注
入が挙げられる。
では、ゲート長の変化による閾値電圧の変化は、いわゆ
る短チャネル効果によって無視できないほどに大きくな
っている。したがって、この短チャネル効果を抑制する
ことが必須であるが、この有力な方法の一つとしてポケ
ット（Pocket）領域を形成するためのポケットイオン注
入が挙げられる。
【０００４】ポケット領域は、ソース・ドレイン領域と
反対の導電型の不純物拡散層で構成され、これを形成す
ることで、短チャネル効果を抑制し、閾値電圧の低下の
防止およびパンチスルー耐性の劣化防止を図ることがで
きる。
反対の導電型の不純物拡散層で構成され、これを形成す
ることで、短チャネル効果を抑制し、閾値電圧の低下の
防止およびパンチスルー耐性の劣化防止を図ることがで
きる。
【０００５】
【発明が解決しようとする課題】しかし、通常のポケッ
トイオン注入では、トランジスタのゲート長にかかわら
ず、同一ウエーハ上では同じ量のポケットイオン注入の
ドーズ量が打たれてしまい、短チャネル抑制効果はおの
ずと限界があって、何らかの新しい手法が望まれてい
た。
トイオン注入では、トランジスタのゲート長にかかわら
ず、同一ウエーハ上では同じ量のポケットイオン注入の
ドーズ量が打たれてしまい、短チャネル抑制効果はおの
ずと限界があって、何らかの新しい手法が望まれてい
た。
【０００６】本発明は、上述した実情に鑑みてなされ、
ポケット領域を形成するためのイオン注入を、ゲート電
極の線幅変動に対して自己制御的に行うことができる半
導体装置の製造方法を提供することを目的とする。
ポケット領域を形成するためのイオン注入を、ゲート電
極の線幅変動に対して自己制御的に行うことができる半
導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
の表面に、ゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜の上に、所定のパターンでゲート電極を形成し、
同時に、前記ゲート電極に隣接して、ポケット領域を形
成するための斜めイオン注入でイオン注入されるイオン
の一部を遮蔽するダミー電極を形成する工程と、ゲート
電極の両側に位置する半導体基板の表面にポケット領域
を形成するために、斜めイオン注入を行う工程とを有す
る。
に、本発明に係る半導体装置の製造方法は、半導体基板
の表面に、ゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜の上に、所定のパターンでゲート電極を形成し、
同時に、前記ゲート電極に隣接して、ポケット領域を形
成するための斜めイオン注入でイオン注入されるイオン
の一部を遮蔽するダミー電極を形成する工程と、ゲート
電極の両側に位置する半導体基板の表面にポケット領域
を形成するために、斜めイオン注入を行う工程とを有す
る。
【０００８】前記ゲート電極の幅および厚さが、前記ダ
ミー電極の幅および厚さと同程度になるように設計して
あることが好ましい。前記ゲート電極およびダミー電極
の厚さが薄い場合には、これらの上に、レジスト膜が残
存した状態で、前記ポケット領域形成のためのイオン注
入を行うこともできる。また、別の方法として、前記ゲ
ート電極およびダミー電極の上に、オフセット層を形成
し、これが形成してある状態で、前記ポケット領域形成
のためのイオン注入を行うこともできる。
ミー電極の幅および厚さと同程度になるように設計して
あることが好ましい。前記ゲート電極およびダミー電極
の厚さが薄い場合には、これらの上に、レジスト膜が残
存した状態で、前記ポケット領域形成のためのイオン注
入を行うこともできる。また、別の方法として、前記ゲ
ート電極およびダミー電極の上に、オフセット層を形成
し、これが形成してある状態で、前記ポケット領域形成
のためのイオン注入を行うこともできる。
【０００９】前記ダミー電極は、選択酸化法により形成
された素子分離領域の上に形成しても良い。前記半導体
基板の表面に垂直な基準線に対する斜めイオン注入の入
射角度（θ）が、３０〜６０度であることが好ましく、
ゲート絶縁膜からのダミー電極の高さ、またはダミー電
極の上にレジスト膜が残存する場合にはレジスト膜の高
さ、またはダミー電極の上にオフセット層が形成される
場合にはオフセット層の高さを（Ｈ）とした場合に、前
記ゲート電極と前記ダミー電極との間の距離（Ｓ）が、
下記式で求められる値に近い値で設計されることが好ま
しい。
された素子分離領域の上に形成しても良い。前記半導体
基板の表面に垂直な基準線に対する斜めイオン注入の入
射角度（θ）が、３０〜６０度であることが好ましく、
ゲート絶縁膜からのダミー電極の高さ、またはダミー電
極の上にレジスト膜が残存する場合にはレジスト膜の高
さ、またはダミー電極の上にオフセット層が形成される
場合にはオフセット層の高さを（Ｈ）とした場合に、前
記ゲート電極と前記ダミー電極との間の距離（Ｓ）が、
下記式で求められる値に近い値で設計されることが好ま
しい。
【００１０】
【数２】Ｓ＝Ｈ×ｔａｎθ … （１）
【００１１】
【作用】本発明に係る半導体装置の製造方法では、ゲー
ト電極に隣接して、ダミー電極を形成するため、短チャ
ネル効果を抑制するポケット領域を形成するための斜め
イオン注入を行う際に、イオンの一部がダミー電極によ
り遮られる（シャドウ効果）。
ト電極に隣接して、ダミー電極を形成するため、短チャ
ネル効果を抑制するポケット領域を形成するための斜め
イオン注入を行う際に、イオンの一部がダミー電極によ
り遮られる（シャドウ効果）。
【００１２】フォトリソグラフィー工程あるいはエッチ
ング工程の誤差などにより、ゲート電極の幅が設計値よ
りも細く形成された場合には、ダミー電極も細く形成さ
れ、ゲート電極とダミー電極との間の間隔が広くなり、
ダミー電極により遮られるイオンの量が減る。その結
果、ゲート電極の側壁下部に位置する半導体基板の表面
には、多量の不純物イオンが導入され、ポケット領域の
不純物濃度が高くなる。ゲート電極の幅が細く形成され
た場合には、従来では、短チャネル効果が顕著に現われ
ることにより閾値電圧Ｖthが低下するはずである。とこ
ろが、本発明では、不純物濃度が高いポケット領域が形
成されるため、Ｖthの低下を抑制するように自動調節す
ることができる。
ング工程の誤差などにより、ゲート電極の幅が設計値よ
りも細く形成された場合には、ダミー電極も細く形成さ
れ、ゲート電極とダミー電極との間の間隔が広くなり、
ダミー電極により遮られるイオンの量が減る。その結
果、ゲート電極の側壁下部に位置する半導体基板の表面
には、多量の不純物イオンが導入され、ポケット領域の
不純物濃度が高くなる。ゲート電極の幅が細く形成され
た場合には、従来では、短チャネル効果が顕著に現われ
ることにより閾値電圧Ｖthが低下するはずである。とこ
ろが、本発明では、不純物濃度が高いポケット領域が形
成されるため、Ｖthの低下を抑制するように自動調節す
ることができる。
【００１３】また、フォトリソグラフィー工程あるいは
エッチング工程の誤差などにより、ゲート電極の幅が設
計値よりも太く形成された場合には、ダミー電極も太く
形成され、ゲート電極とダミー電極との間の間隔が狭く
なり、ダミー電極により遮られるイオンの量が増大す
る。その結果、ゲート電極の側壁下部に位置する半導体
基板の表面には、少量の不純物イオンが導入され、ポケ
ット領域の不純物濃度が低下する。ゲート電極の幅が太
く形成された場合には、従来では、閾値電圧Ｖthが高く
なってしまうはずである。ところが、本発明では、不純
物濃度が低いポケット領域が形成されることで、Ｖthの
増大を抑制するように自動調節することができる。
エッチング工程の誤差などにより、ゲート電極の幅が設
計値よりも太く形成された場合には、ダミー電極も太く
形成され、ゲート電極とダミー電極との間の間隔が狭く
なり、ダミー電極により遮られるイオンの量が増大す
る。その結果、ゲート電極の側壁下部に位置する半導体
基板の表面には、少量の不純物イオンが導入され、ポケ
ット領域の不純物濃度が低下する。ゲート電極の幅が太
く形成された場合には、従来では、閾値電圧Ｖthが高く
なってしまうはずである。ところが、本発明では、不純
物濃度が低いポケット領域が形成されることで、Ｖthの
増大を抑制するように自動調節することができる。
【００１４】なお、ポケット領域の不純物濃度を増加さ
せることにより短チャネル効果はかなり抑制されるが、
ポケット領域の不純物濃度を増加させることは逆にドレ
イン近傍の電界を高めることになるので、ポケット領域
の不純物濃度には最適値が存在する。ポケット領域の不
純物濃度の最適値は、短チャネル効果による閾値電圧の
低下、パンチスルー耐性、低レベルアバランシェ降伏電
圧を考慮した場合に、ソース・ドレイン領域間に印加で
きる電圧を最大とするような条件で求められる。ポケッ
ト領域の不純物濃度の最適値は、チャネル長（ゲート電
極の幅に対応する）が短くなるほど増加する。
せることにより短チャネル効果はかなり抑制されるが、
ポケット領域の不純物濃度を増加させることは逆にドレ
イン近傍の電界を高めることになるので、ポケット領域
の不純物濃度には最適値が存在する。ポケット領域の不
純物濃度の最適値は、短チャネル効果による閾値電圧の
低下、パンチスルー耐性、低レベルアバランシェ降伏電
圧を考慮した場合に、ソース・ドレイン領域間に印加で
きる電圧を最大とするような条件で求められる。ポケッ
ト領域の不純物濃度の最適値は、チャネル長（ゲート電
極の幅に対応する）が短くなるほど増加する。
【００１５】本発明では、上述したように、ゲート電極
の幅が太く形成された（チャネル長が長い）場合には、
自己制御的に、ポケット領域の不純物濃度が低く、ゲー
ト電極の幅が細く形成された場合には、自己制御的に、
ポケット領域の不純物濃度が高くなる。すなわち、本発
明では、半導体装置の製造プロセス上避けられないゲー
ト幅（チャネル長）のばらつきを補償し、チャネル長の
ばらつきに応じて、ポケット領域の不純物濃度を、自己
制御的に最適値に調節し、より閾値電圧のばらつきの少
ないトランジスタを形成することができる。
の幅が太く形成された（チャネル長が長い）場合には、
自己制御的に、ポケット領域の不純物濃度が低く、ゲー
ト電極の幅が細く形成された場合には、自己制御的に、
ポケット領域の不純物濃度が高くなる。すなわち、本発
明では、半導体装置の製造プロセス上避けられないゲー
ト幅（チャネル長）のばらつきを補償し、チャネル長の
ばらつきに応じて、ポケット領域の不純物濃度を、自己
制御的に最適値に調節し、より閾値電圧のばらつきの少
ないトランジスタを形成することができる。
【００１６】
【実施例】以下、本発明の実施例に係る半導体装置の製
造方法について、図面に基づき説明する。図１（Ａ），
（Ｂ）に示すように、本発明の一実施例では、半導体基
板２の表面に、図示省略してある素子分離領域（ＬＯＣ
ＯＳ）を窒化シリコン膜を酸化阻止膜として用いた選択
熱酸化法により形成する。なお、半導体基板２として
は、シリコン単結晶ウェーハなどが用いられ、その導電
型はＰ型あるいはＮ型である。Ｎチャネル型ＭＯＳトラ
ンジスタを作成する場合には、Ｐ型半導体基板あるいは
Ｎ型半導体基板の表面にＰウェルが形成されたものを用
いる。
造方法について、図面に基づき説明する。図１（Ａ），
（Ｂ）に示すように、本発明の一実施例では、半導体基
板２の表面に、図示省略してある素子分離領域（ＬＯＣ
ＯＳ）を窒化シリコン膜を酸化阻止膜として用いた選択
熱酸化法により形成する。なお、半導体基板２として
は、シリコン単結晶ウェーハなどが用いられ、その導電
型はＰ型あるいはＮ型である。Ｎチャネル型ＭＯＳトラ
ンジスタを作成する場合には、Ｐ型半導体基板あるいは
Ｎ型半導体基板の表面にＰウェルが形成されたものを用
いる。
【００１７】次に、半導体基板２の表面にゲート絶縁膜
４を形成する。ゲート絶縁膜４は、たとえば半導体基板
２の表面を熱酸化して得られる酸化シリコン膜で構成さ
れる。ゲート絶縁膜４の上には、ゲート電極を形成する
ために、導電層を成膜する。導電層としては、ポリシリ
コン層、あるいはポリシリコン層とシリサイド層（たと
えばタングステンシリサイド）との積層であるポリサイ
ド層などが用いられる。
４を形成する。ゲート絶縁膜４は、たとえば半導体基板
２の表面を熱酸化して得られる酸化シリコン膜で構成さ
れる。ゲート絶縁膜４の上には、ゲート電極を形成する
ために、導電層を成膜する。導電層としては、ポリシリ
コン層、あるいはポリシリコン層とシリサイド層（たと
えばタングステンシリサイド）との積層であるポリサイ
ド層などが用いられる。
【００１８】次に、この導電層の上にレジスト膜を形成
し、レジスト膜をフォトリソグラフィー技術により所定
パターンに加工した後、このレジスト膜をマスクとし
て、導電層を反応性イオンエッチングなどでエッチング
加工し、ゲート電極６をゲート絶縁層４の上に形成す
る。同時に、ゲート電極６に隣接して、ポケット領域を
形成するための斜めイオン注入でイオン注入されるイオ
ンの一部を遮蔽するダミー電極８を形成する。ダミー電
極８は、ゲート電極６と同じ導電層からエッチングによ
り形成され、図２（Ａ）に示すように、同じ幅Ｌと同じ
高さＨを有することが好ましい。
し、レジスト膜をフォトリソグラフィー技術により所定
パターンに加工した後、このレジスト膜をマスクとし
て、導電層を反応性イオンエッチングなどでエッチング
加工し、ゲート電極６をゲート絶縁層４の上に形成す
る。同時に、ゲート電極６に隣接して、ポケット領域を
形成するための斜めイオン注入でイオン注入されるイオ
ンの一部を遮蔽するダミー電極８を形成する。ダミー電
極８は、ゲート電極６と同じ導電層からエッチングによ
り形成され、図２（Ａ）に示すように、同じ幅Ｌと同じ
高さＨを有することが好ましい。
【００１９】ゲート電極６およびダミー電極８が形成さ
れた後に、ポケット領域を形成するための斜めイオン注
入（ポケットイオン注入）を行うが、ポケットイオン注
入時の入射角度θ（半導体基板２の表面に垂直な基準線
５に対する角度）と、ゲート電極６およびダミー電極８
の間隔Ｓと、ゲート電極の高さＨとは、たとえば次の関
係式で求められる値に近い値で設計されることが好まし
い。ただし、必ずしもこの関係を満足する必要はない。
れた後に、ポケット領域を形成するための斜めイオン注
入（ポケットイオン注入）を行うが、ポケットイオン注
入時の入射角度θ（半導体基板２の表面に垂直な基準線
５に対する角度）と、ゲート電極６およびダミー電極８
の間隔Ｓと、ゲート電極の高さＨとは、たとえば次の関
係式で求められる値に近い値で設計されることが好まし
い。ただし、必ずしもこの関係を満足する必要はない。
【００２０】
【数３】Ｓ＝Ｈ×ｔａｎθ … （１）
通常、ポケットイオン注入時のイオン注入角度θは、３
０〜６０度程度である。したがって、間隔Ｓとゲート電
極の高さＨは、同程度の寸法となる。
０〜６０度程度である。したがって、間隔Ｓとゲート電
極の高さＨは、同程度の寸法となる。
【００２１】図２に示すように、上記関係式をほぼ満足
する間隔Ｓでダミー電極８を形成することで、ゲート電
極６の側端部に位置する半導体基板の表面にポケット領
域を形成するためのポケットイオン注入時のイオンの一
部が、ダミー電極８により遮られる（シャドウ効果）こ
とが、図２（Ａ）に示す図から明かである。
する間隔Ｓでダミー電極８を形成することで、ゲート電
極６の側端部に位置する半導体基板の表面にポケット領
域を形成するためのポケットイオン注入時のイオンの一
部が、ダミー電極８により遮られる（シャドウ効果）こ
とが、図２（Ａ）に示す図から明かである。
【００２２】図２（Ｂ）には、リソグラフィ工程の不具
合、もしくはゲート電極加工工程の不具合によって、ゲ
ート電極６とダミー電極８とが設計値（図２（Ａ））よ
りも細ってしまった場合を示す。この場合は、間隔Ｓ
が、図２（Ａ）に示す場合と比較して大きくなる。した
がって、図２（Ａ）に示す場合と比較して、実効的にゲ
ート下にはいる不純物イオンのドーズ量は大きくなり、
より効果的に短チャネル効果が抑えられることになる。
すなわち、ゲート電極６がなんらかの影響で細くできが
ってしまった場合には、本来は、短チャネル効果が顕著
に現れてＶthの低下が生ずるはずであるが、このときに
は、同時に作成されているダミー電極８も細くでき上が
り、その結果として、より多くの不純物イオンがポケッ
ト領域に注入されることになって、自動的にＶthの低下
が少なくなるように調節される。
合、もしくはゲート電極加工工程の不具合によって、ゲ
ート電極６とダミー電極８とが設計値（図２（Ａ））よ
りも細ってしまった場合を示す。この場合は、間隔Ｓ
が、図２（Ａ）に示す場合と比較して大きくなる。した
がって、図２（Ａ）に示す場合と比較して、実効的にゲ
ート下にはいる不純物イオンのドーズ量は大きくなり、
より効果的に短チャネル効果が抑えられることになる。
すなわち、ゲート電極６がなんらかの影響で細くできが
ってしまった場合には、本来は、短チャネル効果が顕著
に現れてＶthの低下が生ずるはずであるが、このときに
は、同時に作成されているダミー電極８も細くでき上が
り、その結果として、より多くの不純物イオンがポケッ
ト領域に注入されることになって、自動的にＶthの低下
が少なくなるように調節される。
【００２３】図２（Ｃ）には、逆にゲート電極６とダミ
ー電極８とが太ってできてしまった場合を示す。この場
合は、本来は、ゲート電極６の幅Ｌ（チャネル長に相当
する）が長くなってしまうので、Ｖthは高くなってしま
うはずであるが、細った場合と同様な論理で、シャドウ
効果によって、ポケットイオン注入は、実効的にそのド
ーズ量が少なくなり、このＶthの増加は、やはり自動的
に抑制されることになる。したがって、本実施例では、
ゲート電極６の幅Ｌ寸法のばらつきによる閾値電圧Ｖth
のばらつきを自動的に調節することができる。
ー電極８とが太ってできてしまった場合を示す。この場
合は、本来は、ゲート電極６の幅Ｌ（チャネル長に相当
する）が長くなってしまうので、Ｖthは高くなってしま
うはずであるが、細った場合と同様な論理で、シャドウ
効果によって、ポケットイオン注入は、実効的にそのド
ーズ量が少なくなり、このＶthの増加は、やはり自動的
に抑制されることになる。したがって、本実施例では、
ゲート電極６の幅Ｌ寸法のばらつきによる閾値電圧Ｖth
のばらつきを自動的に調節することができる。
【００２４】ポケットイオン注入時の注入エネルギーお
よび初期ドーズ量（ダミー電極８で遮られる量も含む）
は、ゲート電極６の幅Ｌなどに応じて決定され、不純物
イオンとしてＢを用いた場合（Ｎｃｈトランジスタ）に
は、注入エネルギーが１０〜５０ＫｅＶ程度であり、初
期ドーズ量は、２×１０12〜５×１０13ｃｍ-2程度であ
る。また、Ａｓを用いた場合（Ｐｃｈトランジスタ）
は、注入エネルギーが１００〜２５０ＫｅＶ程度であ
り、ドーズ量は１×１０12〜２×１０13ｃｍ-2程度であ
る。
よび初期ドーズ量（ダミー電極８で遮られる量も含む）
は、ゲート電極６の幅Ｌなどに応じて決定され、不純物
イオンとしてＢを用いた場合（Ｎｃｈトランジスタ）に
は、注入エネルギーが１０〜５０ＫｅＶ程度であり、初
期ドーズ量は、２×１０12〜５×１０13ｃｍ-2程度であ
る。また、Ａｓを用いた場合（Ｐｃｈトランジスタ）
は、注入エネルギーが１００〜２５０ＫｅＶ程度であ
り、ドーズ量は１×１０12〜２×１０13ｃｍ-2程度であ
る。
【００２５】本実施例では、このようにしてポケットイ
オン注入を行った後、図３に示すように、低濃度不純物
拡散領域（ＬＤＤ領域）１０を形成するためのイオン注
入を行い、その後、ゲート電極１２の両側部に絶縁性サ
イドウォール１２を形成する。絶縁性サイドウォール１
２は、ゲート電極６が形成された半導体基板２の表面に
酸化シリコンなどの絶縁層を堆積し、その後ＲＩＥなど
の異方性エッチングを行うことにより形成される。
オン注入を行った後、図３に示すように、低濃度不純物
拡散領域（ＬＤＤ領域）１０を形成するためのイオン注
入を行い、その後、ゲート電極１２の両側部に絶縁性サ
イドウォール１２を形成する。絶縁性サイドウォール１
２は、ゲート電極６が形成された半導体基板２の表面に
酸化シリコンなどの絶縁層を堆積し、その後ＲＩＥなど
の異方性エッチングを行うことにより形成される。
【００２６】次に、サイドウォール１２が形成されたゲ
ート電極の上から自己整合的にソース・ドレイン領域１
５を形成するためのイオン注入を行い、熱処理すること
で、ゲート電極６の両側に位置する半導体基板の表面に
ＬＤＤ構造のソース・ドレイン領域１５が形成される。
また、図２に示す工程でイオン注入された不純物によ
り、ＬＤＤ領域１０のゲート電極側に、ポケット領域１
４が形成される。
ート電極の上から自己整合的にソース・ドレイン領域１
５を形成するためのイオン注入を行い、熱処理すること
で、ゲート電極６の両側に位置する半導体基板の表面に
ＬＤＤ構造のソース・ドレイン領域１５が形成される。
また、図２に示す工程でイオン注入された不純物によ
り、ＬＤＤ領域１０のゲート電極側に、ポケット領域１
４が形成される。
【００２７】ＬＤＤ領域１０とソース・ドレイン領域１
５とは、同一の導電型の不純物拡散領域で構成され、Ｌ
ＤＤ領域１０の不純物濃度は、ドレイン電界を緩和する
ためなどの目的で、ソース・ドレイン領域１５の不純物
濃度よりも低い。ポケット領域１４は、ソース・ドレイ
ン領域１５と反対の導電型で、半導体基板２（またはウ
ェル）と同じ導電型であり、半導体基板２（またはウェ
ル）の不純物濃度よりも高い。
５とは、同一の導電型の不純物拡散領域で構成され、Ｌ
ＤＤ領域１０の不純物濃度は、ドレイン電界を緩和する
ためなどの目的で、ソース・ドレイン領域１５の不純物
濃度よりも低い。ポケット領域１４は、ソース・ドレイ
ン領域１５と反対の導電型で、半導体基板２（またはウ
ェル）と同じ導電型であり、半導体基板２（またはウェ
ル）の不純物濃度よりも高い。
【００２８】その後は、常法に従い、層間絶縁膜、コン
タクトホール、ソース・ドレイン領域とのコンタクト用
配線層などを形成する。本実施例によれば、図４に示す
ように、ポケット領域を全く形成しない比較例１と、ポ
ケット領域は形成するがダミー電極は形成しない比較例
２とに比較し、より短いゲート幅（チャネル長またはＬ
長に相当）まで、Ｖthの低下を抑えられる。この結果、
ゲート電極のＬ長バラツキに対して本発明を適用すると
Ｖthバラツキを最小に抑えられる。なお、図４は、比較
例１，２と実施例とで、同一のＬ長で同一のＶthになる
ようにそれぞれで最適化した場合の結果である。
タクトホール、ソース・ドレイン領域とのコンタクト用
配線層などを形成する。本実施例によれば、図４に示す
ように、ポケット領域を全く形成しない比較例１と、ポ
ケット領域は形成するがダミー電極は形成しない比較例
２とに比較し、より短いゲート幅（チャネル長またはＬ
長に相当）まで、Ｖthの低下を抑えられる。この結果、
ゲート電極のＬ長バラツキに対して本発明を適用すると
Ｖthバラツキを最小に抑えられる。なお、図４は、比較
例１，２と実施例とで、同一のＬ長で同一のＶthになる
ようにそれぞれで最適化した場合の結果である。
【００２９】通常のポケットイオン注入時の入射角度θ
（図２参照）は、前述したように、３０〜６０度程度で
あり、前記関係式（１）から、ゲート電極６の膜厚（高
さ）Ｈと間隔Ｓとはほぼ等しくなる必要がある。ところ
が、ｉ線を用いたリソグラフィの加工限界は、０．３５
μｍ程度であるが、この世代で使われるゲート電極６
（またはダミー電極８）の膜厚（高さ）Ｈは、この半分
の０．２μｍ程度である。したがって、この場合には、
角度θを大きくしてイオン注入するか、もしくは電極の
高さＨを大きくしなければならない。しかし電極高さＨ
を大きくするのは工程数の増大にもつながり、望ましく
ない。このため、図５に示すように、ゲート電極６ａお
よびダミー電極８ａを加工した後に残存しているレジス
ト膜１６を利用して、電極高さＨを高くし、ポケットイ
オン注入する方法も有効である。もちろん、図６に示す
ように、ゲート電極６ａおよびダミー電極８ａ上に二酸
化シリコンなどのオフセット層１８を形成し、電極高さ
Ｈを高くしてポケットイオン注入する方法も用いること
ができる。
（図２参照）は、前述したように、３０〜６０度程度で
あり、前記関係式（１）から、ゲート電極６の膜厚（高
さ）Ｈと間隔Ｓとはほぼ等しくなる必要がある。ところ
が、ｉ線を用いたリソグラフィの加工限界は、０．３５
μｍ程度であるが、この世代で使われるゲート電極６
（またはダミー電極８）の膜厚（高さ）Ｈは、この半分
の０．２μｍ程度である。したがって、この場合には、
角度θを大きくしてイオン注入するか、もしくは電極の
高さＨを大きくしなければならない。しかし電極高さＨ
を大きくするのは工程数の増大にもつながり、望ましく
ない。このため、図５に示すように、ゲート電極６ａお
よびダミー電極８ａを加工した後に残存しているレジス
ト膜１６を利用して、電極高さＨを高くし、ポケットイ
オン注入する方法も有効である。もちろん、図６に示す
ように、ゲート電極６ａおよびダミー電極８ａ上に二酸
化シリコンなどのオフセット層１８を形成し、電極高さ
Ｈを高くしてポケットイオン注入する方法も用いること
ができる。
【００３０】図７は本発明のさらにその他の実施例を示
す。図７に示す例では、ゲート絶縁膜４の上には、ゲー
ト電極６ｂのみを形成し、ダミー電極８ｂは、ＬＯＣＯ
Ｓ２０の上に形成する。この実施例では、ゲート絶縁膜
４の上にダミー電極を形成しないので、集積度が向上
し、また、ＬＯＣＯＳ２０の上にダミー電極８ｂを形成
するので、ゲート絶縁膜４からのダミー電極８ｂの高さ
Ｈを自動的に確保することができる。
す。図７に示す例では、ゲート絶縁膜４の上には、ゲー
ト電極６ｂのみを形成し、ダミー電極８ｂは、ＬＯＣＯ
Ｓ２０の上に形成する。この実施例では、ゲート絶縁膜
４の上にダミー電極を形成しないので、集積度が向上
し、また、ＬＯＣＯＳ２０の上にダミー電極８ｂを形成
するので、ゲート絶縁膜４からのダミー電極８ｂの高さ
Ｈを自動的に確保することができる。
【００３１】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で種々に改変することが
できる。たとえば、ポケットイオン注入として、斜め回
転注入でも斜め分割注入でも、いずれでも有効である。
また、本発明の製造方法により作成されるトランジスタ
としては、Ｎチャネル型トランジスタおよびＰチャネル
型トランジスタのどちらでも適用できる。
ものではなく、本発明の範囲内で種々に改変することが
できる。たとえば、ポケットイオン注入として、斜め回
転注入でも斜め分割注入でも、いずれでも有効である。
また、本発明の製造方法により作成されるトランジスタ
としては、Ｎチャネル型トランジスタおよびＰチャネル
型トランジスタのどちらでも適用できる。
【００３２】
【発明の効果】以上説明してきたように、本発明によれ
ば、半導体装置の製造プロセス上避けられないゲート幅
（チャネル長）のばらつきを補償し、チャネル長のばら
つきに応じて、ポケット領域の不純物濃度を、自己制御
的に最適値に調節し、より閾値電圧のばらつきの少ない
トランジスタを形成することができる。
ば、半導体装置の製造プロセス上避けられないゲート幅
（チャネル長）のばらつきを補償し、チャネル長のばら
つきに応じて、ポケット領域の不純物濃度を、自己制御
的に最適値に調節し、より閾値電圧のばらつきの少ない
トランジスタを形成することができる。
【図１】 図１（Ａ），（Ｂ）は本発明の一実施例に係
る半導体装置の製造方法を示す概略断面図である。
る半導体装置の製造方法を示す概略断面図である。
【図２】 図２（Ａ）〜（Ｃ）は同実施例に係る製造方
法において、ゲート電極とダミー電極との関係を示す概
略断面図である。
法において、ゲート電極とダミー電極との関係を示す概
略断面図である。
【図３】 図３は図１，２に示す工程の後の製造工程を
示す半導体装置の概略断面図である。
示す半導体装置の概略断面図である。
【図４】 図４は本発明の実施例に係る半導体装置にお
いて、Ｌ長と閾値電圧との関係を示すグラフである。
いて、Ｌ長と閾値電圧との関係を示すグラフである。
【図５】 図５は本発明の他の実施例に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図６】 図６は本発明のその他の実施例に係る半導体
装置の製造過程を示す概略断面図である。
装置の製造過程を示す概略断面図である。
【図７】 図７は本発明のさらにその他の実施例に係る
半導体装置の製造過程を示す概略断面図である。
半導体装置の製造過程を示す概略断面図である。
２… 半導体基板
４… ゲート絶縁膜
６，６ａ，６ｂ… ゲート電極
８，８ａ，８ｂ… ダミー電極
１０… ＬＤＤ領域
１２… 絶縁性サイドウォール
１４… ポケット領域
１５… ソース・ドレイン領域
１６… レジスト膜
２０… ＬＯＣＯＳ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/265
H01L 21/265 604
H01L 21/266
H01L 21/336
H01L 29/78
Claims (6)
- 【請求項１】 半導体基板の表面に、ゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜の上に、所定のパターンでゲート電極
を形成し、同時に、前記ゲート電極に隣接して、ポケッ
ト領域を形成するための斜めイオン注入でイオン注入さ
れるイオンの一部を遮蔽するダミー電極を形成する工程
と、 ゲート電極の両側に位置する半導体基板の表面にポケッ
ト領域を形成するために、斜めイオン注入を行う工程と
を有する半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の幅および厚さが、前記
ダミー電極の幅および厚さと同程度になるように設計し
てある請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極およびダミー電極の上に
は、レジスト膜が残存した状態で、前記ポケット領域形
成のためのイオン注入が行われる請求項１または２に記
載の半導体装置の製造方法。 - 【請求項４】 前記ゲート電極およびダミー電極の上に
は、オフセット層が形成してある状態で、前記ポケット
領域形成のためのイオン注入が行われる請求項１または
２に記載の半導体装置の製造方法。 - 【請求項５】 前記ダミー電極は、選択酸化法により形
成された素子分離領域の上に形成される請求項１〜４の
いずれかに記載の半導体装置の製造方法。 - 【請求項６】 前記半導体基板の表面に垂直な基準線に
対する斜めイオン注入の入射角度（θ）が、３０〜６０
度であり、ゲート絶縁膜からのダミー電極の高さ、また
はダミー電極の上にレジスト膜が残存する場合にはレジ
スト膜の高さ、またはダミー電極の上にオフセット層が
形成される場合にはオフセット層の高さを（Ｈ）とした
場合に、前記ゲート電極と前記ダミー電極との間の距離
（Ｓ）が、下記式で求められる値に近い値で設計される
請求項１に記載の半導体装置の製造方法。 【数１】Ｓ＝Ｈ×ｔａｎθ … （１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26773094A JP3417092B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26773094A JP3417092B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130193A JPH08130193A (ja) | 1996-05-21 |
| JP3417092B2 true JP3417092B2 (ja) | 2003-06-16 |
Family
ID=17448777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26773094A Expired - Fee Related JP3417092B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417092B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3058119B2 (ja) | 1997-04-25 | 2000-07-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000156419A (ja) * | 1998-09-04 | 2000-06-06 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| KR100464414B1 (ko) * | 2002-05-02 | 2005-01-03 | 삼성전자주식회사 | Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법 |
| KR100464534B1 (ko) * | 2002-05-13 | 2005-01-03 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
| KR100480453B1 (ko) * | 2002-07-18 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP5343320B2 (ja) | 2007-03-02 | 2013-11-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR100903467B1 (ko) * | 2007-08-24 | 2009-06-18 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US9343468B1 (en) * | 2015-03-26 | 2016-05-17 | Texas Instruments Incorporated | Feed-forward bidirectional implanted split-gate flash memory cell |
-
1994
- 1994-10-31 JP JP26773094A patent/JP3417092B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08130193A (ja) | 1996-05-21 |
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