JPH06252397A - 高耐圧用トランジスタを有する半導体装置 - Google Patents
高耐圧用トランジスタを有する半導体装置Info
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- JPH06252397A JPH06252397A JP3902793A JP3902793A JPH06252397A JP H06252397 A JPH06252397 A JP H06252397A JP 3902793 A JP3902793 A JP 3902793A JP 3902793 A JP3902793 A JP 3902793A JP H06252397 A JPH06252397 A JP H06252397A
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Abstract
(57)【要約】
【目的】 半導体装置の高集積化と共に、ウェルの不純
物濃度が高くなっても、ブレークダウン電圧が高い高耐
圧のトランジスタを作り込むことが可能な半導体装置の
構造を提供する。 【構成】 Ｎ型半導体基板２の表面に形成されたＰ型ウ
ェル領域の上に、トランジスタ８ａ，８ｂが形成された
高耐圧用トランジスタを有する半導体装置において、ト
ランジスタのドレイン領域５２が形成される側の第１ウ
ェル領域５０の不純物濃度が、トランジスタ８ａ，８ｂ
のチャネルおよびソース領域１４が形成される側の第２
ウェル領域４０の不純物濃度よりも低く設定されてい
る。ドレイン側の第１ウェル領域５０では、表面側の不
純物濃度が深部の不純物濃度に比較して低く設定するこ
とが好ましい。また、イオン注入法などで、半導体基板
２の表面から所定深さの位置に第１ウェル領域５６を形
成し、この第１ウェル領域５６の上部には、半導体基板
２と同一の導電型の低濃度不純物拡散領域５８を残すよ
うに構成することもできる。
物濃度が高くなっても、ブレークダウン電圧が高い高耐
圧のトランジスタを作り込むことが可能な半導体装置の
構造を提供する。 【構成】 Ｎ型半導体基板２の表面に形成されたＰ型ウ
ェル領域の上に、トランジスタ８ａ，８ｂが形成された
高耐圧用トランジスタを有する半導体装置において、ト
ランジスタのドレイン領域５２が形成される側の第１ウ
ェル領域５０の不純物濃度が、トランジスタ８ａ，８ｂ
のチャネルおよびソース領域１４が形成される側の第２
ウェル領域４０の不純物濃度よりも低く設定されてい
る。ドレイン側の第１ウェル領域５０では、表面側の不
純物濃度が深部の不純物濃度に比較して低く設定するこ
とが好ましい。また、イオン注入法などで、半導体基板
２の表面から所定深さの位置に第１ウェル領域５６を形
成し、この第１ウェル領域５６の上部には、半導体基板
２と同一の導電型の低濃度不純物拡散領域５８を残すよ
うに構成することもできる。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧用トランジスタ
を有する半導体装置に係り、さらに詳しくは、半導体装
置の高集積化と共に、ウェルの不純物濃度が高くなって
も、ブレークダウン電圧が高い高耐圧のトランジスタを
作り込むことが可能な半導体装置の構造に関する。
を有する半導体装置に係り、さらに詳しくは、半導体装
置の高集積化と共に、ウェルの不純物濃度が高くなって
も、ブレークダウン電圧が高い高耐圧のトランジスタを
作り込むことが可能な半導体装置の構造に関する。
【０００２】
【従来の技術】たとえばマイコンの出力部などでは、２
０ボルト程度に比較的高い電圧が印可されるオープンド
レインの高耐圧トランジスタが用いられる。従来の高耐
圧トランジスタの構造を、たとえば図４に示す。図４に
示す高耐圧トランジスタ８では、Ｎ型導電型の半導体基
板２の表面に、Ｐ型導電型のウェル領域４を作り、その
上に素子分離領域６、ゲート絶縁層１０およびゲート電
極１２を形成する。ゲート電極１２の両側には、比較的
濃度が高いＮ+ の導電型のソース領域１４と、比較的濃
度が薄いＮ--の導電型のドレイン領域１６とを形成し、
ＭＯＳ型トランジスタ８を構成している。
０ボルト程度に比較的高い電圧が印可されるオープンド
レインの高耐圧トランジスタが用いられる。従来の高耐
圧トランジスタの構造を、たとえば図４に示す。図４に
示す高耐圧トランジスタ８では、Ｎ型導電型の半導体基
板２の表面に、Ｐ型導電型のウェル領域４を作り、その
上に素子分離領域６、ゲート絶縁層１０およびゲート電
極１２を形成する。ゲート電極１２の両側には、比較的
濃度が高いＮ+ の導電型のソース領域１４と、比較的濃
度が薄いＮ--の導電型のドレイン領域１６とを形成し、
ＭＯＳ型トランジスタ８を構成している。
【０００３】ＭＯＳ型トランジスタ８を高耐圧トランジ
スタとするために（ブレークダウン電圧を上昇させ
る）、従来では、ソース側に比較的濃度が低いＮ- のＬ
ＤＤ領域１５を形成すると共に、ドレイン領域１６の不
純物濃度を、通常のトランジスタのソース・ドレイン領
域の不純物濃度に比較して低い濃度に設定している。
スタとするために（ブレークダウン電圧を上昇させ
る）、従来では、ソース側に比較的濃度が低いＮ- のＬ
ＤＤ領域１５を形成すると共に、ドレイン領域１６の不
純物濃度を、通常のトランジスタのソース・ドレイン領
域の不純物濃度に比較して低い濃度に設定している。
【０００４】なお、図４中、符号１８は、ドレイン領域
とのコンタクトを図るためのＮ+ の導電型の不純物拡散
領域を示し、符号２０は、ドレイン領域とのコンタクト
を図る金属配線層、符号２１は層間絶縁層、符号２２は
ソース領域とのコンタクトを図るための金属配線層であ
る。
とのコンタクトを図るためのＮ+ の導電型の不純物拡散
領域を示し、符号２０は、ドレイン領域とのコンタクト
を図る金属配線層、符号２１は層間絶縁層、符号２２は
ソース領域とのコンタクトを図るための金属配線層であ
る。
【０００５】
【発明が解決しようとする課題】一方、デバイスの高集
積化と共に、半導体基板上に作り込まれる素子の微細化
が進み、短いゲート長のトランジスタ使用されるように
なってきている。そのためソース・ドレイン間のパンチ
スルーが問題となってきており、これを防止するため
に、トランジスタのチャネル領域に相当するウェル領域
表面の不純物濃度がますます高くなってきている。その
ため、ウェル領域４を形成するための不純物イオン注入
を複数回に分けて行い、ウェル領域４の表面側でも十分
な不純物濃度が得られるようにしている。
積化と共に、半導体基板上に作り込まれる素子の微細化
が進み、短いゲート長のトランジスタ使用されるように
なってきている。そのためソース・ドレイン間のパンチ
スルーが問題となってきており、これを防止するため
に、トランジスタのチャネル領域に相当するウェル領域
表面の不純物濃度がますます高くなってきている。その
ため、ウェル領域４を形成するための不純物イオン注入
を複数回に分けて行い、ウェル領域４の表面側でも十分
な不純物濃度が得られるようにしている。
【０００６】ところが、このようにパンチスルーを防止
するために、ウェル領域４の不純物濃度を高くすると、
このウェル領域４の上に形成される高耐圧トランジスタ
８のドレイン領域１６の不純物濃度を低下させても、所
望の高耐圧が得られず、ウェル濃度によりブレークダウ
ン電圧が決定されてしまうのが実情である。
するために、ウェル領域４の不純物濃度を高くすると、
このウェル領域４の上に形成される高耐圧トランジスタ
８のドレイン領域１６の不純物濃度を低下させても、所
望の高耐圧が得られず、ウェル濃度によりブレークダウ
ン電圧が決定されてしまうのが実情である。
【０００７】本発明は、このような実状に鑑みてなさ
れ、半導体装置の高集積化と共に、ウェルの不純物濃度
が高くなっても、ブレークダウン電圧が高い高耐圧のト
ランジスタを作り込むことが可能な半導体装置の構造を
提供することを目的とする。
れ、半導体装置の高集積化と共に、ウェルの不純物濃度
が高くなっても、ブレークダウン電圧が高い高耐圧のト
ランジスタを作り込むことが可能な半導体装置の構造を
提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る高耐圧トランジスタを有する半導体装
置は、第１導電型の半導体基板の表面に形成された第１
導電型と反対の第２導電型のウェル領域の上に、トラン
ジスタが形成された高耐圧用トランジスタを有する半導
体装置において、トランジスタのドレイン領域が形成さ
れる側の第１ウェル領域の不純物濃度が、トランジスタ
のチャネルおよびソース領域が形成される側の第２ウェ
ル領域の不純物濃度よりも低く設定されていることを特
徴とする。
に、本発明に係る高耐圧トランジスタを有する半導体装
置は、第１導電型の半導体基板の表面に形成された第１
導電型と反対の第２導電型のウェル領域の上に、トラン
ジスタが形成された高耐圧用トランジスタを有する半導
体装置において、トランジスタのドレイン領域が形成さ
れる側の第１ウェル領域の不純物濃度が、トランジスタ
のチャネルおよびソース領域が形成される側の第２ウェ
ル領域の不純物濃度よりも低く設定されていることを特
徴とする。
【０００９】上記ドレイン領域側の第１ウェル領域で
は、表面側の不純物濃度が深部の不純物濃度に比較して
低く設定することが好ましい。また、イオン注入法など
で、半導体基板の表面から所定深さの位置に第１ウェル
領域を形成し、この第１ウェル領域の上部には、半導体
基板と同一の導電型の低濃度不純物拡散領域を残すよう
に構成することもできる。
は、表面側の不純物濃度が深部の不純物濃度に比較して
低く設定することが好ましい。また、イオン注入法など
で、半導体基板の表面から所定深さの位置に第１ウェル
領域を形成し、この第１ウェル領域の上部には、半導体
基板と同一の導電型の低濃度不純物拡散領域を残すよう
に構成することもできる。
【００１０】
【作用】本発明に係る高耐圧用トランジスタを有する半
導体装置を製造する場合には、まず、高耐圧用トランジ
スタのドレイン領域が形成される部分をマスクし、その
他の部分に、第２ウェル領域形成のためのイオン注入を
行なう。このイオン注入に際しては、半導体装置の微細
化に伴うパンチスルー現象を防止するために、基板表面
側で十分に不純物濃度が高くなるように、イオン注入を
行なう。たとえば、第２ウェル領域を、高エネルギーイ
オン注入で形成されるリトログレードウェル（retrogra
de well）構造とし、イオン注入を複数回に分けて行
う。すなわち、基板の深い位置での不純物濃度を向上さ
せ、ラッチアップ耐性を高めるための高深度イオン注入
と、それより浅い位置での不純物濃度を高め、トランジ
スタのパンチスルーを防止するための中深度イオン注入
と、さらにそれより浅い位置での不純物濃度を高め、ト
ランジスタのしきい値電圧を調整するための低深度イオ
ン注入とを、連続して行なう。
導体装置を製造する場合には、まず、高耐圧用トランジ
スタのドレイン領域が形成される部分をマスクし、その
他の部分に、第２ウェル領域形成のためのイオン注入を
行なう。このイオン注入に際しては、半導体装置の微細
化に伴うパンチスルー現象を防止するために、基板表面
側で十分に不純物濃度が高くなるように、イオン注入を
行なう。たとえば、第２ウェル領域を、高エネルギーイ
オン注入で形成されるリトログレードウェル（retrogra
de well）構造とし、イオン注入を複数回に分けて行
う。すなわち、基板の深い位置での不純物濃度を向上さ
せ、ラッチアップ耐性を高めるための高深度イオン注入
と、それより浅い位置での不純物濃度を高め、トランジ
スタのパンチスルーを防止するための中深度イオン注入
と、さらにそれより浅い位置での不純物濃度を高め、ト
ランジスタのしきい値電圧を調整するための低深度イオ
ン注入とを、連続して行なう。
【００１１】次に、高耐圧トランジスタのドレイン領域
が形成される部分以外をマスクし、ドレイン領域が形成
される部分に対して、第２ウェル領域部分に比較して不
純物濃度が相対的に低い第１ウェル領域を、イオン注入
法で形成する。このイオン注入に際しては、たとえば、
前述した高深度イオン注入と中深度イオン注入と低深度
イオン注入とを連続して用いることができる。ただし、
少なくとも中深度イオン注入に際しては、第２ウェル形
成のための中深度イオン注入時のドーズ量よりも低く
し、第１ウェルの不純物濃度が基板表面側で、第２ウェ
ルの不純物濃度よりも低く設定する。これらのイオン注
入に連続して、同じマスクを用い、高耐圧用トランジス
タのためのドレイン領域を形成するための不純物のイオ
ン注入を行なうこともできる。
が形成される部分以外をマスクし、ドレイン領域が形成
される部分に対して、第２ウェル領域部分に比較して不
純物濃度が相対的に低い第１ウェル領域を、イオン注入
法で形成する。このイオン注入に際しては、たとえば、
前述した高深度イオン注入と中深度イオン注入と低深度
イオン注入とを連続して用いることができる。ただし、
少なくとも中深度イオン注入に際しては、第２ウェル形
成のための中深度イオン注入時のドーズ量よりも低く
し、第１ウェルの不純物濃度が基板表面側で、第２ウェ
ルの不純物濃度よりも低く設定する。これらのイオン注
入に連続して、同じマスクを用い、高耐圧用トランジス
タのためのドレイン領域を形成するための不純物のイオ
ン注入を行なうこともできる。
【００１２】また、高耐圧トランジスタのドレイン領域
が形成される部分には、比較的高エネルギーで半導体基
板の深い部分に不純物濃度のピークが来る高深度イオン
注入と、低深度イオン注入とを行ない、中深度イオン注
入を行なわないことで、半導体基板の所定深さの位置に
ウェル領域を形成し、その上には、半導体基板と同じ導
電型の低濃度不純物拡散領域を残すように形成すること
もできる。この低濃度不純物拡散領域は、高耐圧用トラ
ンジスタの低濃度ドレイン領域となる。
が形成される部分には、比較的高エネルギーで半導体基
板の深い部分に不純物濃度のピークが来る高深度イオン
注入と、低深度イオン注入とを行ない、中深度イオン注
入を行なわないことで、半導体基板の所定深さの位置に
ウェル領域を形成し、その上には、半導体基板と同じ導
電型の低濃度不純物拡散領域を残すように形成すること
もできる。この低濃度不純物拡散領域は、高耐圧用トラ
ンジスタの低濃度ドレイン領域となる。
【００１３】
【実施例】以下、本発明の実施例に係る高耐圧用トラン
ジスタを有する半導体装置について、図面を参照しつつ
詳細に説明する。図１は本発明の一実施例に係る高耐圧
用トランジスタを有する半導体装置の製造過程を示す概
略断面図、図２はイオン注入時の基板深さ方向に対する
不純物濃度分布を示すグラフ、図３は本発明の他の実施
例に係る高耐圧トランジスタを有する半導体装置の概略
断面図である。
ジスタを有する半導体装置について、図面を参照しつつ
詳細に説明する。図１は本発明の一実施例に係る高耐圧
用トランジスタを有する半導体装置の製造過程を示す概
略断面図、図２はイオン注入時の基板深さ方向に対する
不純物濃度分布を示すグラフ、図３は本発明の他の実施
例に係る高耐圧トランジスタを有する半導体装置の概略
断面図である。
【００１４】まず、本発明の一実施例に係る高耐圧用ト
ランジスタを有する半導体装置の製造過程について順次
説明する。図１（Ａ）に示すように、Ｎ型の導電型の半
導体基板２を準備し、その表面に、素子分離パターンに
沿って、素子分離領域６を形成する。素子分離領域６
は、たとえば所定パターンの窒化シリコン膜を用いた熱
酸化を利用するＬＯＣＯＳ法で形成することができる。
次に、半導体基板２の表面に、Ｐ型導電型のウェル領域
を形成するためのイオン注入を行なう。その際に、本実
施例では、高耐圧用トランジスタのドレイン領域が形成
される部分３１をレジスト膜３０でマスクし、その他の
部分３２に、第２ウェル領域４０（図１（Ｂ）参照）形
成のためのイオン注入を行なう。このイオン注入に際し
ては、半導体装置の微細化に伴うパンチスルー現象を防
止するために、基板表面側で十分に不純物濃度が高くな
るように、イオン注入を行なう。たとえば、第２ウェル
領域４０を、高エネルギーイオン注入で形成されるリト
ログレードウェル（retrograde well）構造とする。こ
のリトログレードウェル構造は、最近のデバイスに良く
用いられ、高エネルギーイオン注入により得られる。こ
のリトログレードウェル構造は、高温かつ長時間の熱処
理を必要とせず、不純物の再拡散分布を抑制することが
できるので、同一半導体基板上に、Ｐ型ウェル領域とＮ
型ウェル領域とが形成される場合に、これらの距離を短
くできるという利点を有する。また、ウェル領域内部の
不純物濃度を高めることができるので、ラッチアップ耐
性も向上するという利点を有し、ハーフミクロン以降の
デバイスのウェル形成方法の主流となっている。
ランジスタを有する半導体装置の製造過程について順次
説明する。図１（Ａ）に示すように、Ｎ型の導電型の半
導体基板２を準備し、その表面に、素子分離パターンに
沿って、素子分離領域６を形成する。素子分離領域６
は、たとえば所定パターンの窒化シリコン膜を用いた熱
酸化を利用するＬＯＣＯＳ法で形成することができる。
次に、半導体基板２の表面に、Ｐ型導電型のウェル領域
を形成するためのイオン注入を行なう。その際に、本実
施例では、高耐圧用トランジスタのドレイン領域が形成
される部分３１をレジスト膜３０でマスクし、その他の
部分３２に、第２ウェル領域４０（図１（Ｂ）参照）形
成のためのイオン注入を行なう。このイオン注入に際し
ては、半導体装置の微細化に伴うパンチスルー現象を防
止するために、基板表面側で十分に不純物濃度が高くな
るように、イオン注入を行なう。たとえば、第２ウェル
領域４０を、高エネルギーイオン注入で形成されるリト
ログレードウェル（retrograde well）構造とする。こ
のリトログレードウェル構造は、最近のデバイスに良く
用いられ、高エネルギーイオン注入により得られる。こ
のリトログレードウェル構造は、高温かつ長時間の熱処
理を必要とせず、不純物の再拡散分布を抑制することが
できるので、同一半導体基板上に、Ｐ型ウェル領域とＮ
型ウェル領域とが形成される場合に、これらの距離を短
くできるという利点を有する。また、ウェル領域内部の
不純物濃度を高めることができるので、ラッチアップ耐
性も向上するという利点を有し、ハーフミクロン以降の
デバイスのウェル形成方法の主流となっている。
【００１５】リトログレードウェル構造の第２ウェル領
域４０を形成するには、具体的には、次のようにして行
なう。すなわち、同一のレジスト膜３０を用いて、高深
度イオン注入と、中深度イオン注入と、低深度イオン注
入とを連続して行なう。高深度イオン注入では、基板２
の深い位置３２での不純物濃度を向上させ、ラッチアッ
プ耐性を高めるためのイオン注入であり、たとえば不純
物としてＰ型のボロンを用い、３００ＫｅＶの注入エネ
ルギーおよび１×１０13ｃｍ-2のドーズ量の条件で行な
う。
域４０を形成するには、具体的には、次のようにして行
なう。すなわち、同一のレジスト膜３０を用いて、高深
度イオン注入と、中深度イオン注入と、低深度イオン注
入とを連続して行なう。高深度イオン注入では、基板２
の深い位置３２での不純物濃度を向上させ、ラッチアッ
プ耐性を高めるためのイオン注入であり、たとえば不純
物としてＰ型のボロンを用い、３００ＫｅＶの注入エネ
ルギーおよび１×１０13ｃｍ-2のドーズ量の条件で行な
う。
【００１６】中深度イオン注入では、高深度イオン注入
に比較して浅い位置３４での不純物濃度を高め、深い位
置３２と基板表面との間に濃度が低い部分が形成される
ことを防止する。また、トランジスタのパンチスルーを
防止すると共に、素子分離領域６下での不純物濃度を高
め、チャネルストッパーとしての機能も有する。中深度
イオン注入は、具体的には、Ｐ型の不純物であるボロン
を用い、１００ＫｅＶの注入エネルギーおよび５×１０
12ｃｍ-2のドーズ量の条件で行なう。
に比較して浅い位置３４での不純物濃度を高め、深い位
置３２と基板表面との間に濃度が低い部分が形成される
ことを防止する。また、トランジスタのパンチスルーを
防止すると共に、素子分離領域６下での不純物濃度を高
め、チャネルストッパーとしての機能も有する。中深度
イオン注入は、具体的には、Ｐ型の不純物であるボロン
を用い、１００ＫｅＶの注入エネルギーおよび５×１０
12ｃｍ-2のドーズ量の条件で行なう。
【００１７】低深度イオン注入では、中深度イオン注入
の不純物濃度ピーク位置３４よりさらに浅い位置３６で
の不純物濃度を高め、トランジスタのしきい値電圧を調
整する。低深度イオン注入は、具体的には、Ｐ型の不純
物であるボロンを用い、２５ＫｅＶの注入エネルギーお
よび２×１０12ｃｍ-2のドーズ量の条件で行なう。
の不純物濃度ピーク位置３４よりさらに浅い位置３６で
の不純物濃度を高め、トランジスタのしきい値電圧を調
整する。低深度イオン注入は、具体的には、Ｐ型の不純
物であるボロンを用い、２５ＫｅＶの注入エネルギーお
よび２×１０12ｃｍ-2のドーズ量の条件で行なう。
【００１８】これら高深度イオン注入、中深度イオン注
入および低深度イオン注入による基板深さ方向に対する
不純物濃度の分布を図２に示す。その後、半導体基板２
を熱処理し、図１（Ｂ）に示すように、第２ウェル４０
を形成し、その後、熱酸化法などによりゲート絶縁層１
０を形成する。ゲート絶縁層１０は、たとえば酸化シリ
コン膜で構成される。ゲート絶縁層１０の表面には、高
耐圧トランジスタ８ａのゲート電極１２を所定のパター
ンで形成する。ゲート電極１２は、たとえばＣＶＤ法で
成膜されるポリシリコン膜などで構成される。なお、第
２ウェル領域４０形成のための熱処理条件は特に限定さ
れず、この熱処理は、ゲート絶縁層１０を形成するため
の熱酸化時に同時に行なうことも可能である。
入および低深度イオン注入による基板深さ方向に対する
不純物濃度の分布を図２に示す。その後、半導体基板２
を熱処理し、図１（Ｂ）に示すように、第２ウェル４０
を形成し、その後、熱酸化法などによりゲート絶縁層１
０を形成する。ゲート絶縁層１０は、たとえば酸化シリ
コン膜で構成される。ゲート絶縁層１０の表面には、高
耐圧トランジスタ８ａのゲート電極１２を所定のパター
ンで形成する。ゲート電極１２は、たとえばＣＶＤ法で
成膜されるポリシリコン膜などで構成される。なお、第
２ウェル領域４０形成のための熱処理条件は特に限定さ
れず、この熱処理は、ゲート絶縁層１０を形成するため
の熱酸化時に同時に行なうことも可能である。
【００１９】次に、本実施例では、高耐圧トランジスタ
のドレイン領域が形成される部分３１以外の部分３３を
レジスト膜４１でマスクし、ドレイン領域が形成される
部分３１に対して、第２ウェル領域部分４０に比較して
不純物濃度が相対的に低い第１ウェル領域５０（図１
（Ｃ））を、イオン注入法で形成する。このイオン注入
に際しては、たとえば、比較的深い位置４２に不純物濃
度のピークがくる高深度イオン注入と、それよりも浅い
位置４４に不純物濃度のピークがくる中深度イオン注入
と、さらに浅い位置４６に不純物濃度のピークがくる低
深度イオン注入とを連続して用いることができる。ただ
し、少なくとも中深度イオン注入に際しては、第２ウェ
ル４０形成のための中深度イオン注入時のドーズ量より
も低くし、第１ウェル５０の不純物濃度が基板表面側
で、第２ウェル４０の不純物濃度よりも低く設定する。
のドレイン領域が形成される部分３１以外の部分３３を
レジスト膜４１でマスクし、ドレイン領域が形成される
部分３１に対して、第２ウェル領域部分４０に比較して
不純物濃度が相対的に低い第１ウェル領域５０（図１
（Ｃ））を、イオン注入法で形成する。このイオン注入
に際しては、たとえば、比較的深い位置４２に不純物濃
度のピークがくる高深度イオン注入と、それよりも浅い
位置４４に不純物濃度のピークがくる中深度イオン注入
と、さらに浅い位置４６に不純物濃度のピークがくる低
深度イオン注入とを連続して用いることができる。ただ
し、少なくとも中深度イオン注入に際しては、第２ウェ
ル４０形成のための中深度イオン注入時のドーズ量より
も低くし、第１ウェル５０の不純物濃度が基板表面側
で、第２ウェル４０の不純物濃度よりも低く設定する。
【００２０】これらのイオン注入に連続して、同じレジ
スト膜４１を用い、高耐圧用トランジスタのためのドレ
イン領域５２（図１（Ｃ）参照）を形成するための不純
物のイオン注入を行なうこともできる。そのイオン注入
時におけるイオン注入エネルギーは、不純物濃度のピー
ク深さ位置が、中深度イオン注入時の深さ位置４４と低
深度イオン注入時の深さ位置４６との間の位置４８に来
るように決定される。具体的には、不純物として、Ｎ型
のリン（Phos+ ）を用い、７×１０12ｃｍ-2のドーズ量
の条件でイオン注入が行なわれる。
スト膜４１を用い、高耐圧用トランジスタのためのドレ
イン領域５２（図１（Ｃ）参照）を形成するための不純
物のイオン注入を行なうこともできる。そのイオン注入
時におけるイオン注入エネルギーは、不純物濃度のピー
ク深さ位置が、中深度イオン注入時の深さ位置４４と低
深度イオン注入時の深さ位置４６との間の位置４８に来
るように決定される。具体的には、不純物として、Ｎ型
のリン（Phos+ ）を用い、７×１０12ｃｍ-2のドーズ量
の条件でイオン注入が行なわれる。
【００２１】イオン注入工程後には、半導体基板２に対
してイオン注入された不純物の熱拡散を行なうために、
半導体基板２は、熱処理される。熱処理の温度および時
間は特に限定されない。熱処理により、Ｐ- の第２ウェ
ル領域４０に対して不純物濃度が低いＰ--の第１ウェル
領域５０が形成される。また、同時に、第１ウェル領域
５０の表面側には、高耐圧トランジスタ８ａ用のＮ--型
ドレイン領域５２も形成される。
してイオン注入された不純物の熱拡散を行なうために、
半導体基板２は、熱処理される。熱処理の温度および時
間は特に限定されない。熱処理により、Ｐ- の第２ウェ
ル領域４０に対して不純物濃度が低いＰ--の第１ウェル
領域５０が形成される。また、同時に、第１ウェル領域
５０の表面側には、高耐圧トランジスタ８ａ用のＮ--型
ドレイン領域５２も形成される。
【００２２】その後、ゲート電極１２の両側にサイドウ
ォール１３を酸化シリコンなどで形成し、Ｎ- のＬＤＤ
領域１５を有するＮ+ のソース領域１４を形成すると共
に、ドレイン領域５２の略中央部に、Ｎ+ のドレインコ
ンタクト領域５４を形成する。これら領域１４，１５，
５４は、従来から良く用いられているイオン注入法によ
り形成することができる。
ォール１３を酸化シリコンなどで形成し、Ｎ- のＬＤＤ
領域１５を有するＮ+ のソース領域１４を形成すると共
に、ドレイン領域５２の略中央部に、Ｎ+ のドレインコ
ンタクト領域５４を形成する。これら領域１４，１５，
５４は、従来から良く用いられているイオン注入法によ
り形成することができる。
【００２３】その後、たとえば図４と同様にして、酸化
シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層な
どで構成される層間絶縁層２１を成膜し、その層間絶縁
層２１に対してコンタクトホールを形成する。次に、ア
ルミニウムなどの金属配線層をコンタクトホール内に入
り込むように所定のパターンで形成し、ソース領域およ
びドレイン領域に対するコンタクトを図り、その後パッ
シベーション膜を成膜して、高耐圧トランジスタ８ａを
有する半導体装置を得る。
シリコン層、窒化シリコン層、ＰＳＧ層、ＢＰＳＧ層な
どで構成される層間絶縁層２１を成膜し、その層間絶縁
層２１に対してコンタクトホールを形成する。次に、ア
ルミニウムなどの金属配線層をコンタクトホール内に入
り込むように所定のパターンで形成し、ソース領域およ
びドレイン領域に対するコンタクトを図り、その後パッ
シベーション膜を成膜して、高耐圧トランジスタ８ａを
有する半導体装置を得る。
【００２４】本実施例の半導体装置では、デバイスの高
集積化に対応して、第２ウェル４０の不純物濃度を高め
たとしても、高耐圧トランジスタ８ａのドレイン領域５
２が形成される第１ウェルの不純物濃度を比較的低く独
立に設定できるため、高耐圧トランジスタ８ａのブレー
クダウン電圧が高くなり、耐圧性が向上する。また、こ
のトランジスタ８ａのドレイン領域５２形成のためのレ
ジストマスク時に、第２ウェル領域４０に対して不純物
濃度が低い第１ウェル領域５０を形成するので、マスク
数が増大することもなく、工程が著しく煩雑になること
もない。
集積化に対応して、第２ウェル４０の不純物濃度を高め
たとしても、高耐圧トランジスタ８ａのドレイン領域５
２が形成される第１ウェルの不純物濃度を比較的低く独
立に設定できるため、高耐圧トランジスタ８ａのブレー
クダウン電圧が高くなり、耐圧性が向上する。また、こ
のトランジスタ８ａのドレイン領域５２形成のためのレ
ジストマスク時に、第２ウェル領域４０に対して不純物
濃度が低い第１ウェル領域５０を形成するので、マスク
数が増大することもなく、工程が著しく煩雑になること
もない。
【００２５】次に、本発明の他の実施例について説明す
る。図３に示す実施例に係る高耐圧トランジスタ８ｂを
有する半導体装置は、前述した実施例と同様な構造のＰ
- の第２ウェル領域４０を有する。この実施例では、第
１ウェル領域５６が、高耐圧トランジスタ８ｂのドレイ
ン側の部分３１で、半導体基板２の表面から所定深さの
位置に形成され、その上部には、半導体基板２と同一の
導電型のＮ--の低濃度不純物拡散領域５８が形成してあ
る。この低濃度不純物拡散領域５８は、トランジスタ８
ｂのドレイン領域となる。ドレイン領域となる低濃度不
純物拡散領域５８の略中央部には、ドレインコンタクト
領域５４が形成してある。
る。図３に示す実施例に係る高耐圧トランジスタ８ｂを
有する半導体装置は、前述した実施例と同様な構造のＰ
- の第２ウェル領域４０を有する。この実施例では、第
１ウェル領域５６が、高耐圧トランジスタ８ｂのドレイ
ン側の部分３１で、半導体基板２の表面から所定深さの
位置に形成され、その上部には、半導体基板２と同一の
導電型のＮ--の低濃度不純物拡散領域５８が形成してあ
る。この低濃度不純物拡散領域５８は、トランジスタ８
ｂのドレイン領域となる。ドレイン領域となる低濃度不
純物拡散領域５８の略中央部には、ドレインコンタクト
領域５４が形成してある。
【００２６】本実施例に係る半導体装置を製造するに
は、図１に示す実施例と同様にして、第２ウェル領域４
０を形成した後、前述した実施例と同様な高深度イオン
注入と、低深度イオン注入とを行なう。ただし、本実施
例では、中深度イオン注入は行なわない。こうすること
で、半導体基板の所定深さの位置に第１ウェル領域５６
が形成され、その上の領域では、高深度イオン注入によ
る不純物拡散の影響が少なく、その領域の導電型は、半
導体基板２と同じ導電型を保持することになる。ただ
し、高深度イオン注入による不純物拡散の影響を受け
て、Ｎ--の低濃度不純物拡散領域５８となる。
は、図１に示す実施例と同様にして、第２ウェル領域４
０を形成した後、前述した実施例と同様な高深度イオン
注入と、低深度イオン注入とを行なう。ただし、本実施
例では、中深度イオン注入は行なわない。こうすること
で、半導体基板の所定深さの位置に第１ウェル領域５６
が形成され、その上の領域では、高深度イオン注入によ
る不純物拡散の影響が少なく、その領域の導電型は、半
導体基板２と同じ導電型を保持することになる。ただ
し、高深度イオン注入による不純物拡散の影響を受け
て、Ｎ--の低濃度不純物拡散領域５８となる。
【００２７】この実施例では、さらに耐圧の向上が期待
できると共に、イオン注入工程の削減を図ることができ
る。なお、本発明は、上述した実施例に限定されるもの
ではなく、本発明の範囲内で種々に改変することができ
る。
できると共に、イオン注入工程の削減を図ることができ
る。なお、本発明は、上述した実施例に限定されるもの
ではなく、本発明の範囲内で種々に改変することができ
る。
【００２８】例えば、上述した実施例では、Ｎ型半導体
基板上に、Ｐ型ウェル領域を形成し、高耐圧トランジス
タ８ａ，８ｂをＮチャネルトランジスタとする実施例に
ついて説明したが、Ｐ型半導体基板上に、Ｎ型ウェル領
域を形成し、高耐圧トランジスタ８，８ｂをＰチャネル
トランジスタとする場合には、それぞれの導電型を逆に
することで、同様に適用することが可能である。
基板上に、Ｐ型ウェル領域を形成し、高耐圧トランジス
タ８ａ，８ｂをＮチャネルトランジスタとする実施例に
ついて説明したが、Ｐ型半導体基板上に、Ｎ型ウェル領
域を形成し、高耐圧トランジスタ８，８ｂをＰチャネル
トランジスタとする場合には、それぞれの導電型を逆に
することで、同様に適用することが可能である。
【００２９】また、上述した実施例では、素子分離領域
６を形成した後に、第２ウェル領域４０および第１ウェ
ル領域５０を形成しているが、ウェル４０，５０を形成
した後に、素子分離領域６を形成することもできる。
６を形成した後に、第２ウェル領域４０および第１ウェ
ル領域５０を形成しているが、ウェル４０，５０を形成
した後に、素子分離領域６を形成することもできる。
【００３０】
【発明の効果】以上説明してきたように、本発明によれ
ば、デバイスの高集積化に対応して、パンチスルーの防
止を図るために、第２ウェル領域の不純物濃度を高めた
としても、高耐圧トランジスタのドレイン領域が形成さ
れる第１ウェルの不純物濃度を比較的低く独立に設定で
きるため、高耐圧トランジスタのブレークダウン電圧が
高くなり、耐圧性が向上する。また、このトランジスタ
のドレイン領域形成のためのレジストマスク時に、第１
ウェル領域を形成するので、マスク数が増大することも
なく、工程数が著しく増大することはない。
ば、デバイスの高集積化に対応して、パンチスルーの防
止を図るために、第２ウェル領域の不純物濃度を高めた
としても、高耐圧トランジスタのドレイン領域が形成さ
れる第１ウェルの不純物濃度を比較的低く独立に設定で
きるため、高耐圧トランジスタのブレークダウン電圧が
高くなり、耐圧性が向上する。また、このトランジスタ
のドレイン領域形成のためのレジストマスク時に、第１
ウェル領域を形成するので、マスク数が増大することも
なく、工程数が著しく増大することはない。
【図１】本発明の一実施例に係る高耐圧用トランジスタ
を有する半導体装置の製造過程を示す概略断面図であ
る。
を有する半導体装置の製造過程を示す概略断面図であ
る。
【図２】イオン注入時の基板深さ方向に対する不純物濃
度分布を示すグラフである。
度分布を示すグラフである。
【図３】本発明の他の実施例に係る高耐圧トランジスタ
を有する半導体装置の概略断面図である。
を有する半導体装置の概略断面図である。
【図４】従来例に係る高耐圧トランジスタを有する半導
体装置の概略断面図である。
体装置の概略断面図である。
２… 半導体基板 ６… 素子分離領域 ８ａ，８ｂ… 高耐圧トランジスタ １０… ゲート絶縁層 １２… ゲート電極 １４… ソース領域 ３０，４１… レジスト膜 ３１… 高耐圧トランジスタのドレイン領域が形成され
る部分 ３２，４２… 高深度イオン注入により不純物が注入さ
れる深さ位置 ３４，４４… 中深度イオン注入により不純物が注入さ
れる深さ位置 ３６，４６… 低深度イオン注入により不純物が注入さ
れる深さ位置 ４０… 第２ウェル領域 ５０，５６… 第１ウェル領域 ５８… 低濃度不純物拡散領域（ドレイン領域）
る部分 ３２，４２… 高深度イオン注入により不純物が注入さ
れる深さ位置 ３４，４４… 中深度イオン注入により不純物が注入さ
れる深さ位置 ３６，４６… 低深度イオン注入により不純物が注入さ
れる深さ位置 ４０… 第２ウェル領域 ５０，５６… 第１ウェル領域 ５８… 低濃度不純物拡散領域（ドレイン領域）
Claims (3)
- 【請求項１】 第１導電型の半導体基板の表面に形成さ
れた第１導電型と反対の第２導電型のウェル領域の上
に、トランジスタが形成された高耐圧用トランジスタを
有する半導体装置において、トランジスタのドレイン領
域が形成される側の第１ウェル領域の不純物濃度が、ト
ランジスタのチャネルおよびソース領域が形成される側
の第２ウェル領域の不純物濃度よりも低く設定されてい
る高耐圧用トランジスタを有する半導体装置。 - 【請求項２】 上記ドレイン側の第１ウェル領域では、
表面側の不純物濃度が深部の不純物濃度に比較して低い
ことを特徴とする請求項１に記載の高耐圧用トランジス
タを有する半導体装置。 - 【請求項３】 上記ドレイン側の第１ウェル領域は、半
導体基板の表面から所定深さの位置に形成され、この第
１ウェル領域の上部には、半導体基板と同一の導電型の
低濃度不純物拡散領域が残され、この低濃度不純物拡散
層がドレイン領域となる請求項１に記載の高耐圧用トラ
ンジスタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3902793A JPH06252397A (ja) | 1993-02-26 | 1993-02-26 | 高耐圧用トランジスタを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3902793A JPH06252397A (ja) | 1993-02-26 | 1993-02-26 | 高耐圧用トランジスタを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252397A true JPH06252397A (ja) | 1994-09-09 |
Family
ID=12541633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3902793A Pending JPH06252397A (ja) | 1993-02-26 | 1993-02-26 | 高耐圧用トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006253334A (ja) * | 2005-03-09 | 2006-09-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2010109138A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 半導体装置、その製造方法および固体撮像装置 |
-
1993
- 1993-02-26 JP JP3902793A patent/JPH06252397A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2006253334A (ja) * | 2005-03-09 | 2006-09-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2010109138A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 半導体装置、その製造方法および固体撮像装置 |
| TWI424567B (zh) * | 2008-10-30 | 2014-01-21 | Sony Corp | 半導體裝置及其製造方法，以及使用該半導體裝置之固態影像拾取裝置 |
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