JP2743828B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2743828B2 JP2743828B2 JP6107617A JP10761794A JP2743828B2 JP 2743828 B2 JP2743828 B2 JP 2743828B2 JP 6107617 A JP6107617 A JP 6107617A JP 10761794 A JP10761794 A JP 10761794A JP 2743828 B2 JP2743828 B2 JP 2743828B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- type impurity
- semiconductor region
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。
特に、ＬＤＤ（Lightly Doped Drain)構造を有するたと
えばＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの高集積化、微細化
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。
に伴ない、ホットキャリアによる素子の劣化が顕著とな
ってきた。このため、最近、ＬＤＤ構造のＭＯＳトラン
ジスタが開発されている。
【０００３】 図８〜図１０を参照して従来のＬＤＤ構
造を有するＣＭＯＳ製造方法を説明する。
造を有するＣＭＯＳ製造方法を説明する。
【０００４】まず、図８の（Ａ）を参照すると、シリコ
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図８の（Ｂ）を参照すると、後述のりん（Ｐ）含有のゲ
ート電極とＰ型ウエル２との仕事関数とりん含有のゲー
ト電極とＮ型ウエル３との仕事関数との差のためにＮＭ
ＯＳトランジスタのしきい値電圧はＰＭＯＳトランジス
タのしきい値電圧より小さくなる。このため、しきい値
電圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ
形成領域に個々にあるいは別々にボロン（Ｂ）をイオン
注入する。たとえば、１０〜３０ｋｅＶの低エネルギ
ー、２〜６×１０12／ｃｍ2のボロンを注入する。これ
により、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不
純物層５、６が形成される。この結果、ＮＭＯＳ形成領
域にはＰＮ接合は存在しないが、ＰＭＯＳ形成領域には
ＰＮ接合が存在する。次に、図８の（Ｃ）を参照する
と、熱酸化法によりゲート酸化層７を形成する。その上
に、Ｎ型不純物たとえばりんを含むポリシリコンをＣＶ
Ｄ法により形成し、パターニングしてゲート電極８、９
を形成する。なお、以後、Ｐ型不純物層５、６は図示省
略する。
ン単結晶基板１上にＰ型ウエル２及びＮ型ウエル３を形
成し、ＬＯＣＯＳを用いてフィールド酸化層４によって
Ｎチャネル型ＭＯＳトランジスタ形成領域（以下、ＮＭ
ＯＳ形成領域）とＰチャネル型ＭＯＳトランジスタ形成
領域（以下、ＰＭＯＳ形成領域）とに区画する。次に、
図８の（Ｂ）を参照すると、後述のりん（Ｐ）含有のゲ
ート電極とＰ型ウエル２との仕事関数とりん含有のゲー
ト電極とＮ型ウエル３との仕事関数との差のためにＮＭ
ＯＳトランジスタのしきい値電圧はＰＭＯＳトランジス
タのしきい値電圧より小さくなる。このため、しきい値
電圧を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ
形成領域に個々にあるいは別々にボロン（Ｂ）をイオン
注入する。たとえば、１０〜３０ｋｅＶの低エネルギ
ー、２〜６×１０12／ｃｍ2のボロンを注入する。これ
により、Ｐ型ウエル２及びＮ型ウエル３上に薄いＰ型不
純物層５、６が形成される。この結果、ＮＭＯＳ形成領
域にはＰＮ接合は存在しないが、ＰＭＯＳ形成領域には
ＰＮ接合が存在する。次に、図８の（Ｃ）を参照する
と、熱酸化法によりゲート酸化層７を形成する。その上
に、Ｎ型不純物たとえばりんを含むポリシリコンをＣＶ
Ｄ法により形成し、パターニングしてゲート電極８、９
を形成する。なお、以後、Ｐ型不純物層５、６は図示省
略する。
【０００５】次に、図９の（Ａ）を参照すると、ＮＭＯ
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そし
て、フォトレジスト層１０を除去する。同様に、図９の
（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１２を形成し、このフォトレジスト層１２をマスク
としてＮＭＯＳ形成領域にりん（Ｐ）をイオン注入して
ＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ
型不純物層１３を形成する。そして、フォトレジスト層
１２を除去する。
Ｓ形成領域にフォトレジスト層１０を形成し、このフォ
トレジスト層１０をマスクとしてＰＭＯＳ形成領域にボ
ロンをイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の薄いＰ型不純物層１１を形成する。そし
て、フォトレジスト層１０を除去する。同様に、図９の
（Ｂ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１２を形成し、このフォトレジスト層１２をマスク
としてＮＭＯＳ形成領域にりん（Ｐ）をイオン注入して
ＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄いＮ
型不純物層１３を形成する。そして、フォトレジスト層
１２を除去する。
【０００６】次に、図１０の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１０の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
形成領域に２フッ化ボロン（ＢＦ2）をイオン注入して
ＰＭＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ
型不純物層１７を形成する。そして、フォトレジスト層
１６を除去する。同様に、図１０の（Ｃ）を参照する
と、ＰＭＯＳ形成領域にフォトレジスト層１８を形成
し、このフォトレジスト層１８をマスクとしてＮＭＯＳ
形成領域にひ素（ＡS）をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層１
９を形成する。そして、フォトレジスト層１８を除去す
る。その後、アニールして不純物を活性化させる。
ート電極８、９の側壁に側壁絶縁層（サイドウォール
層）１４、１５を形成する。すなわち、全面にシリコン
酸化層をＣＶＤ法により形成し、これを異方性エッチン
グ法によりバックエッチすることにより側壁絶縁層１
４、１５を形成する。次に、図１０の（Ｂ）を参照する
と、ＮＭＯＳ形成領域にフォトレジスト層１６を形成
し、このフォトレジスト層１６をマスクとしてＰＭＯＳ
形成領域に２フッ化ボロン（ＢＦ2）をイオン注入して
ＰＭＯＳのソース、ドレイン領域のＬＤＤ構造の濃いＰ
型不純物層１７を形成する。そして、フォトレジスト層
１６を除去する。同様に、図１０の（Ｃ）を参照する
と、ＰＭＯＳ形成領域にフォトレジスト層１８を形成
し、このフォトレジスト層１８をマスクとしてＮＭＯＳ
形成領域にひ素（ＡS）をイオン注入してＮＭＯＳのソ
ース、ドレイン領域のＬＤＤ構造の薄いＮ型不純物層１
９を形成する。そして、フォトレジスト層１８を除去す
る。その後、アニールして不純物を活性化させる。
【０００７】 次に、図１１を参照すると、全面に層間
絶縁層２０を形成し、この層間絶縁層２１の所定位置に
コンタクトホール２２を形成する。次いで、アルミニウ
ム配線層２２を形成してパターニングする。これによ
り、ＬＤＤ構造を有するＣＭＯＳ構造が完成する。
絶縁層２０を形成し、この層間絶縁層２１の所定位置に
コンタクトホール２２を形成する。次いで、アルミニウ
ム配線層２２を形成してパターニングする。これによ
り、ＬＤＤ構造を有するＣＭＯＳ構造が完成する。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図９のフォト
レジスト層１０、１２及び図１１のフォトレジスト層１
６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。
従来のＣＭＯＳ製造方法においては、ＬＤＤ構造を形成
するためのマスク工程が多く、たとえば、図９のフォト
レジスト層１０、１２及び図１１のフォトレジスト層１
６、１８の形成のために４回のマスク工程が必要であ
り、この結果、製造コストが高くなるという課題があっ
た。
【０００９】 また、ゲート電極にＮ型ポリシリコンを
用いているために、ＰＭＯＳトランジスタは埋込みチャ
ネル型ＭＯＳトランジスタとなる。埋込みチャネル型ト
ランジスタはキャリアがシリコン基板とゲート酸化層と
の界面より深いところを流れるので、表面の散乱を受け
にくく表面チャネル型トランジスタよりも移動度が大き
いという長所がある反面、ドレイン領域、チャネル領域
及びソース領域が同じ型の不純物層でつながっているの
で、パンチスルーが起こり易い。つまり、このパンチス
ルーは、ドレイン電圧が直接ソース境界部のポテンシャ
ルエネルギーを押し下げてしまい、ソース領域とドレイ
ン領域と間に電流が流れてしまう状態のことである。こ
のように、埋込みチャネル型トランジスタでは基板より
深い所でパンチスルーが起こりやすい。なお、基板表面
付近で起こるパンチスルーは特に表面パンチスルーと呼
ばれ、それに対し、表面ではなく基板の深いところで起
こるパンチスルーは特に基板パンチスルーと呼ばれてい
る（参照：「サブミクロンデバイスＩ」、小柳光正、丸
善株式会社発行）。そのためパンチスルーを抑えながら
マスク工程数を増やすことなくＬＤＤ構造のＭＯＳトラ
ンジスタを製造するための方法が知られている（参照：
特開平２−２２８６２号公報）。すなわち、ＰＭＯＳト
ランジスタのパンチスルーを抑えるためＰＭＯＳトラン
ジスタにＮ−ポケットを形成する。そしてこのＮ−ポケ
ット形成のためのイオン注入がＮＭＯＳトランジスタの
ＬＤＤ層にもなるので、ＮＭＯＳトランジスタのＬＤＤ
形成のためのマスク工程が不要になる。しかしながら、
この方法ではＰＭＯＳトランジスタにもＬＤＤ構造を適
用したときにはＮＭＯＳトランジスタのＬＤＤ層形成の
ためのマスク工程は削減できても、ＰＭＯＳトランジス
タのＬＤＤ層形成のためのマスク工程は削減できない。
また、パンチスルーはＰＭＯＳトランジスタだけでなく
ＮＭＯＳトランジスタでも問題となるがこの方法ではＮ
ＭＯＳトランジスタのパンチスルーを抑えることができ
ないという課題がある。
用いているために、ＰＭＯＳトランジスタは埋込みチャ
ネル型ＭＯＳトランジスタとなる。埋込みチャネル型ト
ランジスタはキャリアがシリコン基板とゲート酸化層と
の界面より深いところを流れるので、表面の散乱を受け
にくく表面チャネル型トランジスタよりも移動度が大き
いという長所がある反面、ドレイン領域、チャネル領域
及びソース領域が同じ型の不純物層でつながっているの
で、パンチスルーが起こり易い。つまり、このパンチス
ルーは、ドレイン電圧が直接ソース境界部のポテンシャ
ルエネルギーを押し下げてしまい、ソース領域とドレイ
ン領域と間に電流が流れてしまう状態のことである。こ
のように、埋込みチャネル型トランジスタでは基板より
深い所でパンチスルーが起こりやすい。なお、基板表面
付近で起こるパンチスルーは特に表面パンチスルーと呼
ばれ、それに対し、表面ではなく基板の深いところで起
こるパンチスルーは特に基板パンチスルーと呼ばれてい
る（参照：「サブミクロンデバイスＩ」、小柳光正、丸
善株式会社発行）。そのためパンチスルーを抑えながら
マスク工程数を増やすことなくＬＤＤ構造のＭＯＳトラ
ンジスタを製造するための方法が知られている（参照：
特開平２−２２８６２号公報）。すなわち、ＰＭＯＳト
ランジスタのパンチスルーを抑えるためＰＭＯＳトラン
ジスタにＮ−ポケットを形成する。そしてこのＮ−ポケ
ット形成のためのイオン注入がＮＭＯＳトランジスタの
ＬＤＤ層にもなるので、ＮＭＯＳトランジスタのＬＤＤ
形成のためのマスク工程が不要になる。しかしながら、
この方法ではＰＭＯＳトランジスタにもＬＤＤ構造を適
用したときにはＮＭＯＳトランジスタのＬＤＤ層形成の
ためのマスク工程は削減できても、ＰＭＯＳトランジス
タのＬＤＤ層形成のためのマスク工程は削減できない。
また、パンチスルーはＰＭＯＳトランジスタだけでなく
ＮＭＯＳトランジスタでも問題となるがこの方法ではＮ
ＭＯＳトランジスタのパンチスルーを抑えることができ
ないという課題がある。
【００１０】従って、本発明の目的は、ＬＤＤ層形成の
ための特別なマスク工程を追加することなくＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタ双方にＬＤＤ構造
を実現し、かつＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタの双方にパンチスルーを抑えることである。ま
た、他の目的は、ＰＭＯＳトランジスタのパンチスルー
を抑えるポケット層の新規な形成を提供することにあ
る。
ための特別なマスク工程を追加することなくＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタ双方にＬＤＤ構造
を実現し、かつＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタの双方にパンチスルーを抑えることである。ま
た、他の目的は、ＰＭＯＳトランジスタのパンチスルー
を抑えるポケット層の新規な形成を提供することにあ
る。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ゲート電極形成後にＮＭＯＳ形成領域及
びＰＭＯＳ形成領域の双方に深いＰ型不純物層及び浅い
Ｎ型不純物層を注入し、これにより、ＮＭＯＳ形成領域
におけるＬＤＤ構造の薄いＮ型不純物層及びＰ型ポケッ
ト層を形成し、同時に、ＰＭＯＳ形成領域におけるＬＤ
Ｄ構造の薄いＰ型不純物層及びＮ型ポケット層を形成す
る。次いで、ゲート電極に側壁絶縁層を形成した後にＮ
ＭＯＳ形成領域にはＮ型不純物を注入し、ＮＭＯＳ形成
領域にはＰ型不純物を注入し、これにより、ＮＭＯＳ形
成領域及びＰＭＯＳ形成領域の双方にＬＤＤ構造の濃い
不純物層を形成する。また、本発明は、ＰＭＯＳトラン
ジスタにおけるＬＤＤ構造の薄いＰ型不純物層の直下に
Ｎ型ポケット層を設けた。
めに本発明は、ゲート電極形成後にＮＭＯＳ形成領域及
びＰＭＯＳ形成領域の双方に深いＰ型不純物層及び浅い
Ｎ型不純物層を注入し、これにより、ＮＭＯＳ形成領域
におけるＬＤＤ構造の薄いＮ型不純物層及びＰ型ポケッ
ト層を形成し、同時に、ＰＭＯＳ形成領域におけるＬＤ
Ｄ構造の薄いＰ型不純物層及びＮ型ポケット層を形成す
る。次いで、ゲート電極に側壁絶縁層を形成した後にＮ
ＭＯＳ形成領域にはＮ型不純物を注入し、ＮＭＯＳ形成
領域にはＰ型不純物を注入し、これにより、ＮＭＯＳ形
成領域及びＰＭＯＳ形成領域の双方にＬＤＤ構造の濃い
不純物層を形成する。また、本発明は、ＰＭＯＳトラン
ジスタにおけるＬＤＤ構造の薄いＰ型不純物層の直下に
Ｎ型ポケット層を設けた。
【００１２】
【作用】上述の手段によれば、ＣＭＯＳトランジスタに
おけるＬＤＤ構造の薄い不純物層及びポケット層の形成
をマスク工程を用いずに行える。また、表面チャネル型
ＮＭＯＳトランジスタにおいては、Ｐ型ポケットが基板
パンチスルーを効果的に抑え、埋込み型ＰＭＯＳトラン
ジスタにおいては、Ｎ型ポケットが表面パンチスルーを
効果的に抑える。
おけるＬＤＤ構造の薄い不純物層及びポケット層の形成
をマスク工程を用いずに行える。また、表面チャネル型
ＮＭＯＳトランジスタにおいては、Ｐ型ポケットが基板
パンチスルーを効果的に抑え、埋込み型ＰＭＯＳトラン
ジスタにおいては、Ｎ型ポケットが表面パンチスルーを
効果的に抑える。
【００１３】
【実施例】図１〜図４は本発明に係るＣＭＯＳ製造方法
の一実施例を説明する断面図である。
の一実施例を説明する断面図である。
【００１４】まず、図１の（Ａ）を参照すると、図８の
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図８の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、図８の（Ｃ）と
同様に、熱酸化法によりゲート酸化層７を形成する。そ
の上に、Ｎ型不純物たとえばりんを含むポリシリコンを
ＣＶＤ法により形成し、パターニングしてゲート電極
８、９を形成する。
（Ａ）と同様に、シリコン単結晶基板１上にＰ型ウエル
２及びＮ型ウエル３を形成し、ＬＯＣＯＳを用いてフィ
ールド酸化層４によってＮＭＯＳ形成領域とＰＭＯＳ形
成領域とに区画する。次に、図１の（Ｂ）を参照する
と、図８の（Ｂ）と同様に、しきい値電圧を調整するた
めに、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に個々に
あるいは別々にボロンをイオン注入する。たとえば、１
０〜３０ｋｅＶの低エネルギー、２〜６×１０12／ｃｍ
2のボロンを注入する。これにより、Ｐ型ウエル２及び
Ｎ型ウエル３上に薄いＰ型不純物層５、６が形成され
る。次に、図１の（Ｃ）を参照すると、図８の（Ｃ）と
同様に、熱酸化法によりゲート酸化層７を形成する。そ
の上に、Ｎ型不純物たとえばりんを含むポリシリコンを
ＣＶＤ法により形成し、パターニングしてゲート電極
８、９を形成する。
【００１５】 次に、図２の（Ａ）を参照すると、Ｐ型
不純物たとえば、ボロンを全面にイオン注入する。たと
えば、エネルギー２０〜４０ｋｅＶ、注入個数５×１０
12〜３×１０13／cm2 である。これにより、低濃度のＰ
型不純物層３１、３２が形成される。ここで、Ｐ型不純
物層３１はＮＭＯＳトランジスタのＰ型ポケット層の作
用をし、Ｐ型不純物層３２はＰＭＯＳトランジスタのＬ
ＤＤ構造の薄い不純物層の作用をする。次に、図２の
（Ｂ）を参照すると、Ｎ型不純物たとえばりんを全面に
イオン注入する。たとえば、エネルギー２０〜４０ｋｅ
Ｖ、注入個数１×１０12〜１×１０15／cm2 である。こ
れにより、低濃度のＮ型不純物層３３、３４が形成され
る。この場合、Ｎ型不純物層３３、３４の方がＰ型不純
物層３１、３２より浅くなるように、つまり、りんの投
影飛程（ＲP ）の方がボロンの投影飛程より小さくなる
ように注入エネルギーが設定されている。ここで、Ｎ型
不純物層３３はＮＭＯＳトランジスタのＬＤＤ構造の薄
い不純物層の作用をし、Ｎ型不純物層３４はＰＭＯＳト
ランジスタのＮ型ポケット層の作用をする。
不純物たとえば、ボロンを全面にイオン注入する。たと
えば、エネルギー２０〜４０ｋｅＶ、注入個数５×１０
12〜３×１０13／cm2 である。これにより、低濃度のＰ
型不純物層３１、３２が形成される。ここで、Ｐ型不純
物層３１はＮＭＯＳトランジスタのＰ型ポケット層の作
用をし、Ｐ型不純物層３２はＰＭＯＳトランジスタのＬ
ＤＤ構造の薄い不純物層の作用をする。次に、図２の
（Ｂ）を参照すると、Ｎ型不純物たとえばりんを全面に
イオン注入する。たとえば、エネルギー２０〜４０ｋｅ
Ｖ、注入個数１×１０12〜１×１０15／cm2 である。こ
れにより、低濃度のＮ型不純物層３３、３４が形成され
る。この場合、Ｎ型不純物層３３、３４の方がＰ型不純
物層３１、３２より浅くなるように、つまり、りんの投
影飛程（ＲP ）の方がボロンの投影飛程より小さくなる
ように注入エネルギーが設定されている。ここで、Ｎ型
不純物層３３はＮＭＯＳトランジスタのＬＤＤ構造の薄
い不純物層の作用をし、Ｎ型不純物層３４はＰＭＯＳト
ランジスタのＮ型ポケット層の作用をする。
【００１６】 次に、図３の（Ａ）を参照すると、各ゲ
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。次
に、図３の（Ｂ）を参照すると、ＮＭＯＳ形成領域にフ
ォトレジスト層１６を形成し、このフォトレジスト層１
６をマスクとしてＰＭＯＳ領域に２フッ化ボロン（ＢＦ
2）をイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の濃いＰ型不純物層１７を形成する。そし
て、フォトレジスト層１６を除去する。同様に、図３の
（Ｃ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１８を形成し、このフォトレジスト層１８をマスク
としてＮＭＯＳ形成領域にひ素（ＡS）をイオン注入し
てＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄い
Ｎ型不純物層１９を形成する。そして、フォトレジスト
層１８を除去する。その後、アニールして不純物を活性
化させる。
ート電極８、９の側壁にたとえば５００〜１５００Å厚
さの側壁絶縁層（サイドウォール層）１４、１５を形成
する。すなわち、全面にシリコン酸化層をＣＶＤにより
形成し、これを異方性エッチング法によりバックエッチ
することにより側壁絶縁層１４、１５を形成する。次
に、図３の（Ｂ）を参照すると、ＮＭＯＳ形成領域にフ
ォトレジスト層１６を形成し、このフォトレジスト層１
６をマスクとしてＰＭＯＳ領域に２フッ化ボロン（ＢＦ
2）をイオン注入してＰＭＯＳのソース、ドレイン領域
のＬＤＤ構造の濃いＰ型不純物層１７を形成する。そし
て、フォトレジスト層１６を除去する。同様に、図３の
（Ｃ）を参照すると、ＰＭＯＳ形成領域にフォトレジス
ト層１８を形成し、このフォトレジスト層１８をマスク
としてＮＭＯＳ形成領域にひ素（ＡS）をイオン注入し
てＮＭＯＳのソース、ドレイン領域のＬＤＤ構造の薄い
Ｎ型不純物層１９を形成する。そして、フォトレジスト
層１８を除去する。その後、アニールして不純物を活性
化させる。
【００１７】次に、図４を参照すると、全面に層間絶縁
層２１を形成し、この層間絶縁層２１の所定位置にコン
タクトホール２２を形成する。次いで、アルミニウム配
線層２２を形成してパターニングする。これにより、Ｌ
ＤＤ構造を有するＣＭＯＳ構造が完成する。
層２１を形成し、この層間絶縁層２１の所定位置にコン
タクトホール２２を形成する。次いで、アルミニウム配
線層２２を形成してパターニングする。これにより、Ｌ
ＤＤ構造を有するＣＭＯＳ構造が完成する。
【００１８】このように、ＮＭＯＳ形成領域において
は、Ｐ型不純物層３１はＮ型不純物層３３のポテンシャ
ルの拡がりを抑えるＰ型ポケットとして作用し、ＰＭＯ
Ｓ形成領域においては、Ｎ型不純物層３４はＰ型不純物
層３２のポテンシャルの拡がりを抑えるＮ型ポケットと
して作用する。
は、Ｐ型不純物層３１はＮ型不純物層３３のポテンシャ
ルの拡がりを抑えるＰ型ポケットとして作用し、ＰＭＯ
Ｓ形成領域においては、Ｎ型不純物層３４はＰ型不純物
層３２のポテンシャルの拡がりを抑えるＮ型ポケットと
して作用する。
【００１９】 図５は上述の実施例に基づいて行ったＰ
ＭＯＳトランジスタのＰＮ接合のシュミレーション結果
である。すなわち、ゲート電極端直下のシリコン基板
（Ｎウエル３）表面にはＮ型の不純物層（表面ポケッ
ト）ができている。この結果、基板表面でのポテンシャ
ルの広がりを効率的に抑える。なお、Ｐ型不純物拡散層
６、３２、１７は最終的に熱処理したことで拡散し表面
ポケットを覆うようにつながる。また、シュミレーショ
ンに用いた諸々の変数の値によっては表面ポケットはＮ
型不純物層にはならず、Ｐ型層のままとなることがある
が、それでもＮ型不純物拡散層３４を形成しない場合に
比べて濃度の薄いＰ型不純物拡散層となり、ポテンシャ
ルの広がりを抑えるポケットとしての効果を保持する。
ＭＯＳトランジスタのＰＮ接合のシュミレーション結果
である。すなわち、ゲート電極端直下のシリコン基板
（Ｎウエル３）表面にはＮ型の不純物層（表面ポケッ
ト）ができている。この結果、基板表面でのポテンシャ
ルの広がりを効率的に抑える。なお、Ｐ型不純物拡散層
６、３２、１７は最終的に熱処理したことで拡散し表面
ポケットを覆うようにつながる。また、シュミレーショ
ンに用いた諸々の変数の値によっては表面ポケットはＮ
型不純物層にはならず、Ｐ型層のままとなることがある
が、それでもＮ型不純物拡散層３４を形成しない場合に
比べて濃度の薄いＰ型不純物拡散層となり、ポテンシャ
ルの広がりを抑えるポケットとしての効果を保持する。
【００２０】 図６はゲート電極の矢印ａ、ｂの所でみ
た基板中の１次元不純物濃度である。この図からもゲー
ト電極直下のシリコン基板の表面にはチャネル領域のＰ
型不純物拡散層よりも薄いＰ型不純物拡散層またはＮ型
不純物拡散層ができることがわかる。このシュミレーシ
ョンの例ではＮ型不純物拡散層ができている。
た基板中の１次元不純物濃度である。この図からもゲー
ト電極直下のシリコン基板の表面にはチャネル領域のＰ
型不純物拡散層よりも薄いＰ型不純物拡散層またはＮ型
不純物拡散層ができることがわかる。このシュミレーシ
ョンの例ではＮ型不純物拡散層ができている。
【００２１】図７は上述の実施例に基づいて製造したＣ
ＭＯＳトランジスタにおいて、ドレインに所定の電圧を
印加してもパンチスルーを起こさずに実現できた最小の
ゲート電極長とＬＤＤ形成のためのイオン注入の注入量
との関係を示す。図７の（Ａ）はＮＭＯＳトランジスタ
のゲート電極長とＰ型不純物の注入量との関係を示す。
図７の（Ｂ）はＰＭＯＳトランジスタのゲート電極長と
Ｎ型不純物の注入量との関係を示す。このように、ＮＭ
ＯＳトランジスタにＰ型不純物を、ＰＭＯＳトランジス
タにＮ型不純物を注入することにより、両トランジスタ
にポケットが形成されるので、両トランジスタともゲー
ト長の微細化が図れ、半導体装置の集積度を向上でき
る。
ＭＯＳトランジスタにおいて、ドレインに所定の電圧を
印加してもパンチスルーを起こさずに実現できた最小の
ゲート電極長とＬＤＤ形成のためのイオン注入の注入量
との関係を示す。図７の（Ａ）はＮＭＯＳトランジスタ
のゲート電極長とＰ型不純物の注入量との関係を示す。
図７の（Ｂ）はＰＭＯＳトランジスタのゲート電極長と
Ｎ型不純物の注入量との関係を示す。このように、ＮＭ
ＯＳトランジスタにＰ型不純物を、ＰＭＯＳトランジス
タにＮ型不純物を注入することにより、両トランジスタ
にポケットが形成されるので、両トランジスタともゲー
ト長の微細化が図れ、半導体装置の集積度を向上でき
る。
【００２２】なお、上述の実施例の図３の（Ａ）、
（Ｂ）において、Ｐ型不純物層１７を形成後にＮ型不純
物層１９を形成しているが、Ｎ型不純物層１９を形成後
にＰ型不純物層１７を形成してもよい。
（Ｂ）において、Ｐ型不純物層１７を形成後にＮ型不純
物層１９を形成しているが、Ｎ型不純物層１９を形成後
にＰ型不純物層１７を形成してもよい。
【００２３】
【発明の効果】 以上説明したように本発明によれば、
ＬＤＤ構造のＣＭＯＳ装置において、ＮＭＯＳの基板パ
ンチスルーを効果的に抑えるＰ型ポケット及びＰＭＯＳ
の表面パンチスルーを効果的に抑えるＮ型ポケットを特
別のマスク工程を付加せずに製造できるだけでなく、従
来必要であったＬＤＤ層形成のためのマスク工程を削減
できるので製造コストを低減できる。また、特に、埋込
み型ＰＭＯＳにおいて、表面パンチスルーを抑えること
により高集積化に寄与できる。
ＬＤＤ構造のＣＭＯＳ装置において、ＮＭＯＳの基板パ
ンチスルーを効果的に抑えるＰ型ポケット及びＰＭＯＳ
の表面パンチスルーを効果的に抑えるＮ型ポケットを特
別のマスク工程を付加せずに製造できるだけでなく、従
来必要であったＬＤＤ層形成のためのマスク工程を削減
できるので製造コストを低減できる。また、特に、埋込
み型ＰＭＯＳにおいて、表面パンチスルーを抑えること
により高集積化に寄与できる。
【図１】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。
明する断面図である。
【図２】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。
明する断面図である。
【図３】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。
明する断面図である。
【図４】本発明に係るＣＭＯＳ製造方法の一実施例を説
明する断面図である。
明する断面図である。
【図５】図４のＰＭＯＳのＰＮ接合を説明する図であ
る。
る。
【図６】図４の基板の不純物濃度を示すグラフである。
【図７】本発明に係るＣＭＯＳにおけるパンチスルーを
起こさない最小ゲート長とポケットへのイオン注入量と
の関係を示すグラフである。
起こさない最小ゲート長とポケットへのイオン注入量と
の関係を示すグラフである。
【図８】従来のＣＭＯＳ製造方法を説明する断面図であ
る。
る。
【図９】従来のＣＭＯＳ製造方法を説明する断面図であ
る。
る。
【図１０】従来のＣＭＯＳ製造方法を説明する断面図で
ある。
ある。
【図１１】従来のＣＭＯＳ製造方法を説明する断面図で
ある。
ある。
１…シリコン単結晶基板 ２…Ｐ型ウエル ３…Ｎ型ウエル ４…フィールド酸化層 ５、６…Ｐ型不純物層 ７…ゲート酸化層 ８、９…ゲート電極 １０、１２…フォトレジスト層 １１…Ｐ型不純物層 １３…Ｎ型不純物層 １４、１５…側壁絶縁層 １６、１８…フォトレジスト層 １７…Ｐ型不純物層 １９…Ｎ型不純物層 ２０…層間絶縁層 ２１…コンタクトホール ２２…アルミニウム配線層 ３１、３２…Ｐ型不純物層 ３３、３４…Ｎ型不純物層
Claims (6)
- 【請求項１】 ＬＤＤ構造の埋込みチャネル型の第１の
導電型ＭＯＳトランジスタ及び表面チャネル型の第２の
導電型ＭＯＳトランジスタをそれぞれ同一基板上の第１
の半導体領域及び第２の半導体領域に製造する半導体装
置の製造方法において、 前記第１の半導体領域及び第２の半導体領域上にゲート
酸化層を形成する工程と、 該ゲート酸化層上に前記第１の導電型ＭＯＳトランジス
タのゲート電極及び前記第２の導電型ＭＯＳトランジス
タのゲート電極を形成する工程と、 前記各ゲート電極をマスクとして第１の導電型不純物を
イオン注入して前記第１の導電型ＭＯＳトランジスタの
ＬＤＤ構造の薄い不純物層及び前記第２の導電型ＭＯＳ
トランジスタのポケット層を同時に形成する工程と、 前記各ゲート電極をマスクとして前記第１の導電型不純
物のイオン注入の投影飛程より小さい投影飛程で第２の
導電型不純物をイオン注入して前記第１の導電型ＭＯＳ
トランジスタのポケット層及び前記第２の導電型ＭＯＳ
トランジスタの薄い不純物層を同時に形成する工程と、 前記各ゲート電極の側壁絶縁層を形成する工程と、 前記第２の半導体領域をマスクし前記第１の導電型ＭＯ
Ｓトランジスタの前記ゲート電極及び前記側壁絶縁層を
マスクとして前記第１の半導体領域に第１の導電型不純
物を前記第１の導電型ＭＯＳトランジスタのＬＤＤ構造
の薄い不純物層より深くイオン注入する工程と、 前記第１の半導体領域をマスクし前記第２の導電型ＭＯ
Ｓトランジスタの前記ゲート電極及び前記側壁絶縁層を
マスクとして前記第２の半導体領域に第２の導電型不純
物を前記第２の導電型ＭＯＳトランジスタのＬＤＤ構造
の薄い不純物層より深くイオン注入する工程と、 前記イオン注入された不純物を活性化させるためにアニ
ールする工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第１の導電型ＭＯＳトランジスタは
ＰチャネルＭＯＳトランジスタであり、前記第２の導電
型ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ
であり、前記各第１の導電型不純物はＰ型不純物であ
り、前記各第２の導電型不純物はＮ型不純物である請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 ＬＤＤ構造の埋込みチャネル型の第１の
導電型ＭＯＳトランジスタ及び表面チャネル型の第２の
導電型ＭＯＳトランジスタをそれぞれ同一基板上の第１
の半導体領域及び第２の半導体領域に製造する半導体装
置の製造方法において、 前記第１の半導体領域及び第２の半導体領域上にゲート
酸化層を形成する工程と、 該ゲート酸化層上に前記第１の導電型ＭＯＳトランジス
タのゲート電極及び前記第２の導電型ＭＯＳトランジス
タのゲート電極を形成する工程と、 前記各ゲート電極をマスクとして第１の導電型不純物を
イオン注入して前記第１の導電型ＭＯＳトランジスタの
ＬＤＤ構造の薄い不純物層及び前記第２の導電型ＭＯＳ
トランジスタの第１の導電型ポケット層を同時に形成す
る工程と、 前記各ゲート電極をマスクとして前記第１の導電型不純
物のイオン注入の投影飛程より小さい投影飛程で第２の
導電型不純物をイオン注入して前記第１の導電型ＭＯＳ
トランジスタの第２の導電型ポケット層及び前記第２の
導電型ＭＯＳトランジスタの薄い不純物層を同時に形成
する工程と、前記各ゲート電極の側壁絶縁層を形成する工程と 、 前記第２の半導体領域を第１のフォトレジスト層を用い
て覆い前記第１の導電型ＭＯＳトランジスタの前記ゲー
ト電極及び前記側壁絶縁層をマスクとして前記第１の半
導体領域に第１の導電型不純物を前記第１の導電型ＭＯ
ＳトランジスタのＬＤＤ構造の薄い不純物層より深くイ
オン注入した後に前記第１のフォトレジスト層を除去す
る工程と、前記第１の半導体領域を第２のフォトレジスト層を用い
て覆い前記第２の導電型ＭＯＳトランジスタの前記ゲー
ト電極及び前記側壁絶縁層をマスクとして前記第２の半
導体領域に第２の導電型不純物を前記第２の導電型ＭＯ
ＳトランジスタのＬＤＤ構造の薄い不純物層より深く イ
オン注入した後に前記第１のフォトレジスト層を除去す
る工程と、 前記イオン注入された不純物を活性化させるためにアニ
ールする工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項４】 ＬＤＤ構造の埋込みチャネル型の第１の
導電型ＭＯＳトランジスタ及び表面チャネル型の第２の
導電型ＭＯＳトランジスタをそれぞれ同一基板上の第１
の半導体領域及び第２の半導体領域に具備する半導体装
置において、 前記第１の半導体領域及び第２の半導体領域上に形成さ
れたゲート酸化層と 、該ゲート酸化層上に形成された前記第１の導電型ＭＯＳ
トランジスタのゲート電極及び前記第２の導電型ＭＯＳ
トランジスタのゲート電極と、 前記各ゲート電極に形成された側壁絶縁層と 、前記第１の導電型ＭＯＳトランジスタの側壁絶縁層直下
の前記第１の半導体領域に形成された第１のポケット層
及び該第１のポケット層下に形成されたＬＤＤ構造の薄
い第１の導電型不純物層と、 前記第１の半導体領域に形成され、前記第１のポケット
層及び前記ＬＤＤ構造の薄い第１の導電型不純物層に接
触したＬＤＤ構造の濃い第１の導電型不純物層と、 前記第２の導電型ＭＯＳトランジスタの側壁絶縁層直下
の前記第２の半導体領域に形成されたＬＤＤ構造の薄い
第２の導電型不純物層及び該ＬＤＤ構造の薄い第２の導
電型不純物層下に形成された第２のポケット層と、 前記第２の半導体領域に形成され、前記第２のポケット
層及び前記ＬＤＤ構造の薄い第２の導電型不純物層に接
触したＬＤＤ構造の濃い第２の導電型不純物層と、 を具備する半導体装置 。 - 【請求項５】Ｎ型半導体領域（３）と、 該Ｎ型半導体領域上に形成されたゲート酸化層（７）
と、 該ゲート酸化層上に形成されたゲート電極（９）と、 該ゲート電極中央直下の前記Ｎ型半導体領域表面に設け
られた第１のＰ型不純物拡散層（６）と、 前記ゲート電極端直下の前記Ｎ型半導体領域表面に設け
られたポケット層としてのＮ型不純物拡散層（３４）と
該Ｎ型不純物拡散層の直下に設けられた第２のＰ型不純
物拡散層（３２）と、 該第２のＰ型不純物拡散層の両端に該第２のＰ型不純物
拡散層より濃い第３のＰ型不純物拡散層（１７）と、 を具備するＬＤＤ構造ＰＭＯＳトランジスタ。 - 【請求項６】Ｎ型半導体領域（３）と、 該Ｎ型半導体領域上に形成されたゲート酸化層（７）
と、 該ゲート酸化層上に形成されたゲート電極（９）と、 該ゲート電極中央直下の前記Ｎ型半導体領域表面に設け
られた第１のＰ型不純物拡散層（６）と、 前記ゲート電極端直下の前記Ｎ型半導体領域表面に設け
られた前記第１のＰ型不純物拡散層より薄いポケット層
としてのＮ型不純物拡散層（３４）と該Ｎ型不純物拡散
層の直下に設けられた第２のＰ型不純物拡散層（３２）
と、 該第２のＰ型不純物拡散層の両端に該第２のＰ型不純物
拡散層より濃い第３のＰ型不純物拡散層（１７）と、 を具備するＬＤＤ構造ＰＭＯＳトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107617A JP2743828B2 (ja) | 1994-04-23 | 1994-04-23 | 半導体装置及びその製造方法 |
| US08/426,650 US5614432A (en) | 1994-04-23 | 1995-04-21 | Method for manufacturing LDD type MIS device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107617A JP2743828B2 (ja) | 1994-04-23 | 1994-04-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297296A JPH07297296A (ja) | 1995-11-10 |
| JP2743828B2 true JP2743828B2 (ja) | 1998-04-22 |
Family
ID=14463722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6107617A Expired - Fee Related JP2743828B2 (ja) | 1994-04-23 | 1994-04-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743828B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384860B1 (ko) * | 2000-08-31 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| CN1694263A (zh) | 2004-05-07 | 2005-11-09 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| CN113506741A (zh) * | 2021-06-17 | 2021-10-15 | 上海华虹宏力半导体制造有限公司 | 一种改善pmos晶体管短沟道效应的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063808B2 (ja) * | 1987-06-03 | 1994-01-12 | 株式会社東芝 | Ｍｏｓ型半導体装置の製造方法 |
| JPH02303070A (ja) * | 1989-05-18 | 1990-12-17 | Matsushita Electron Corp | 半導体装置 |
| JP2776891B2 (ja) * | 1989-06-19 | 1998-07-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH03169022A (ja) * | 1989-11-29 | 1991-07-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05110082A (ja) * | 1991-10-16 | 1993-04-30 | Seiko Epson Corp | 半導体装置 |
-
1994
- 1994-04-23 JP JP6107617A patent/JP2743828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297296A (ja) | 1995-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| US5413945A (en) | Blanket N-LDD implantation for sub-micron MOS device manufacturing | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5427964A (en) | Insulated gate field effect transistor and method for fabricating | |
| EP0166167B1 (en) | A process for manufacturing a semiconductor device comprising p-channel and n-channel misfets | |
| US6709939B2 (en) | Method for fabricating semiconductor device | |
| JPH04276653A (ja) | 集積回路デバイスの製造プロセス | |
| US5614432A (en) | Method for manufacturing LDD type MIS device | |
| US5913122A (en) | Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions | |
| US7067382B2 (en) | Semiconductor device and method for fabricating the same | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP2790050B2 (ja) | 半導体装置の製造方法 | |
| JPH10135349A (ja) | Ｃｍｏｓ型半導体装置及びその製造方法 | |
| JP2743828B2 (ja) | 半導体装置及びその製造方法 | |
| US6380036B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2809080B2 (ja) | 半導体装置の製造方法 | |
| US5550064A (en) | Method for fabricating high-voltage complementary metal-oxide-semiconductor transistors | |
| JP3744438B2 (ja) | 半導体装置 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| KR100676194B1 (ko) | 씨모스(ｃｍｏｓ) 트랜지스터 제조방법 | |
| KR100431324B1 (ko) | 반도체장치의 제조방법 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JPH07297397A (ja) | 半導体装置の製造方法 | |
| JPH063808B2 (ja) | Ｍｏｓ型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |