KR100384860B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 이온주입에 따른 마스크공정의 수를 감소시키도록 한 반도체소자의 제조 방법에 관한 것으로, 반도체기판상에 게이트전극용 도전층을 형성하는 제 1 단계; 제 1 마스크를 이용하여 상기 도전층을 선택적으로 등방성식각하여 NMOS의 게이트전극을 형성하는 제 2 단계; 상기 제 1 마스크를 이용하여 N형 소스/드레인영역을 형성하는 제 3 단계; 상기 제 1 마스크를 제거한 후, 상기 N형 소스/드레인영역에 접속되는 LDD영역을 형성하는 제 4 단계; 제 2 마스크를 이용하여 상기 제 2 단계후 잔류하는 도전층을 선택적으로 등방성식각하여 PMOS의 게이트전극을 형성하는 제 5 단계; 상기 제 2 마스크를 이용하여 P형 소스/드레인을 형성하는 제 6 단계; 및 상기 제 2 마스크를 제거한 후, 제 3 마스크를 이용하여 상기 P형 소스/드레인에 접속되는 포켓이온주입영역을 형성하는 제 7 단계를 포함하여 이루어진다.

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 공정에 필요한 마스크(Mask)의 수를 감소시키도록 한 CMOS의 제조 방법에 관한 것이다.
일반적으로, CMOS소자의 제조 방법은 NMOS의 LDD(Lightly Doped Drain)영역 또는 PMOS의 포켓이온주입층(Pocket implant)을 형성하기 위해 스페이서(Spacer) 식각 공정을 실시하며, 소스/드레인(Source/Drain)을 형성하기 위한 마스크공정을 진행해야 한다.
도 1a 내지 도 1f는 종래기술에 따른 CMOS의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 각각 P웰(12a), N웰(12b)을 형성하고, 채널영역을 형성하기 위한 이온을 주입한 후, 상기 반도체기판(11)의 전면에 게이트산화막(13), 게이트전극용 도전층을 형성하고, 제 1 마스크(15)를 이용하여 상기 도전층 및 게이트산화막(13)을 식각하여 NMOS의 게이트전극(14a) 및 PMOS의 게이트전극(14b)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트전극(14a, 14b) 중 PMOS의 게이트전극(14b)을 포함한 PMOS영역을 덮는 제 2 마스크(16)를 형성한 후, 상기 제 2 마스크(16)을 이용한 불순물 이온주입으로 NMOS의 LDD영역(17)을 형성한다.
도 1c에 도시된 바와 같이, 상기 제 2 마스크(16)를 제거한 후, 상기 NMOS영역을 덮는 제 3 마스크(18)를 형성하고, 상기 제 3 마스크(18)를 이용한 불순물 이온주입으로 PMOS의 포켓이온주입층(19)을 형성한다.
도 1d에 도시된 바와 같이, 상기 제 3 마스크(18)을 제거한 후, 전면에 스페이서용 절연막을 형성하고, 상기 스페이서용 절연막을 전면식각하여 상기 게이트전극들(14a, 14b)의 양측벽에 접하는 스페이서(20)를 형성한다.
도 1e에 도시된 바와 같이, 상기 PMOS영역을 덮는 제 4 입마스크(21)를 형성하고, 상기 제 4 마스크(21)를 이용하여 고농도 N형 불순물을 주입하여 상기 LDD영역(17)에 접하는 N형 소스/드레인(22)을 형성한다.
도 1f에 도시된 바와 같이, 상기 제 4 마스크(21)를 제거한 후, 상기 NMOS영역을 덮는 제 5 마스크(23)를 형성하고, 상기 제 5 마스크(23)를 이용하여 고농도 P형 불순물을 이온주입하여 상기 포켓이온주입층(19)에 접속되는 P형 소스/드레인 (24)을 형성한다.
그러나, 상술한 종래기술은 공정이 매우 복잡하며 이온주입을 위한 마스크공정수가 많고 게이트 형성후 스페이서 형성 공정을 거쳐야 하는 복잡함이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 마스크 공정 단계를 감소시키는데 적합한 CMOS의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래기술에 따른 CMOS의 제조 방법을 도시한 도면,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 CMOS의 제조 방법을 도시한 도면,
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : P웰
33 : N웰 34 : 게이트산화막
35a : NMOS의 게이트전극 35b : PMOS의 게이트전극
36 : 제 1 마스크 37 : N형 소스/드레인
38 : LDD영역 39 : 제 2 마스크
40 : P형 소스/드레인 41 : 제 3 마스크
42 : 포켓이온주입층
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트전극용 도전층을 형성하는 제 1 단계; 제 1 마스크를 이용하여 상기 도전층을 선택적으로 등방성식각하여 NMOS의 게이트전극을 형성하는 제 2 단계; 상기 제 1 마스크를 이용하여 N형 소스/드레인영역을 형성하는 제 3 단계; 상기 제 1 마스크를 제거한 후, 상기 N형 소스/드레인영역에 접속되는 LDD영역을 형성하는 제 4 단계; 제 2 마스크를 이용하여 상기 제 2 단계후 잔류하는 도전층을 선택적으로 등방성식각하여 PMOS의 게이트전극을 형성하는 제 5 단계; 상기 제 2 마스크를 이용하여 P형 소스/드레인을 형성하는 제 6 단계; 및 상기 제 2 마스크를 제거한 후, 제 3 마스크를 이용하여 상기 P형 소스/드레인에 접속되는 포켓이온주입영역을 형성하는 제 7 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 CMOS의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(31)에 각각 P웰(32), N웰(33)을 형성하고 각각 채널영역을 형성하기 위한 채널이온을 주입한 후, 상기 반도체기판(31)상에 게이트산화막(34), 게이트전극용 도전층(35)을 순차적으로 형성한다.
이어서 상기 도전층(35)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 NMOS의 게이트전극을 형성하기 위한 제 1 마스크(36)를 형성한다. 이 때, 상기 제 1 마스크(36)는 PMOS영역의 도전층상에는 완전히 감광막이 도포되고, NMOS영역의 도전층상에는 설정된 게이트패턴의 폭만큼 감광막이 도포된다.
이어서, 상기 제 1 마스크(36)를 이용하여 하부의 도전층(35)을 등방성식각하여 NMOS의 게이트전극(35a)을 형성한다. 이 때, 상기 PMOS영역상의 도전층(35)도 등방성식각된다. 그리고, 도전층(35)의 등방성식각은, 통상적으로 알려진 습식식각이 등방성식각 메카니즘을 가지므로 이를 통해 이루어진다.
도 2b에 도시된 바와 같이, 도전층(35)의 등방성식각으로 노출된 반도체기판에 이온주입을 실시하는데, 이 때 상기 NMOS의 게이트전극(35a)을 형성하기 위한 제 1 마스크(36)를 그대로 이용하여 고농도 N형 불순물을 이온주입하여 N형 소스/드레인(37)을 형성한다.
도 2c에 도시된 바와 같이, 상기 제 1 마스크(36)를 제거한 후, 노출된 반도체기판의 전면에 저농도 N형 불순물을 이온주입하여 상기 N형 소스/드레인(37)에 접속되는 LDD영역(38)을 형성한다. 이 때, 상기 LDD영역(38)의 형성시, NMOS의 게이트전극(35a) 및 PMOS영역에 잔류하는 도전층(35)을 마스크로 이용한다.
도 2d에 도시된 바와 같이, 상기 반도체기판(31)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 PMOS의 게이트전극을 형성하기 위한 제 2 마스크(39)를 형성하는데, 이 때, 상기 제 2 마스크(39)는 NMOS영역은 완전히 덮고PMOS영역에는 설정된 게이트패턴을 형성하도록 잔류하는 도전층(35)을 소정 부분을 노출시키도록 형성된다.
이어서, 상기 제 2 마스크(39)를 이용하여 등방성식각을 실시하여 PMOS의 게이트전극(35b)을 형성한 후, 상기 제 2 마스크(39)를 그대로 이용하여 고농도 P형 불순물의 이온주입을 실시하므로써 P형 소스/드레인(40)을 형성한다.
도 2e에 도시된 바와 같이, 상기 제 2 마스크(39)를 제거한 후, 상기 반도체기판(31)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 PMOS영역을 노출시키는 제 3 마스크(41)를 형성한다.
이어서, 상기 제 3 마스크(41)를 이용한 포켓이온주입을 실시하여 상기 P형 소스/드레인(40)에 접속되는 포켓이온주입층(42)을 형성한다.
도 2f는 상기 제 3 마스크(41)을 제거하여 완성된 CMOS를 도시한 것으로서, 종래와 달리 스페이서의 형성 공정을 생략하였고, 각각 게이트전극 형성을 위한 마스크를 이용하여 N, P형 소스/드레인(37, 40)을 형성한다.
상술한 바와 같은 본 발명의 CMOS의 제조 방법은 CMOS를 이용하는 모든 반도체소자에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 CMOS의 제조 방법은 게이트전극 형성시 이용한 마스크를 이용하여 소스/드레인을 형성하므로써, 소스/드레인을 형성하기 위한 이온주입공정에 필요한 마스크를 감소시켜 공정을 단순화시킬 수 있으며, 게이트전극의 양측벽에 형성되는 스페이서의 형성을 생략할 수 있는 효과가 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 게이트전극용 도전층을 형성하는 제 1 단계;
    제 1 마스크를 이용하여 상기 도전층을 선택적으로 등방성식각하여 NMOS의 게이트전극을 형성하는 제 2 단계;
    상기 제 1 마스크를 이용하여 N형 소스/드레인영역을 형성하는 제 3 단계:
    상기 제 1 마스크를 제거한 후, 상기 N형 소스/드레인영역에 접속되는 LDD영역을 형성하는 제 4 단계;
    제 2 마스크를 이용하여 상기 제 2 단계후 잔류하는 도전층을 선택적으로 등방성식각하여 PMOS의 게이트전극을 형성하는 제 5 단계;
    상기 제 2 마스크를 이용하여 P형 소스/드레인을 형성하는 제 6 단계; 및
    상기 제 2 마스크를 제거한 후, 제 3 마스크를 이용하여 상기 P형 소스/드레인에 접속되는 포켓이온주입영역을 형성하는 제 7 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 도전층을 형성하기 전에,
    상기 반도체기판에 각각 N웰, P웰을 형성하는 단계; 및
    상기 N웰, P웰에 각각 채널이온을 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1 마스크를 형성하는 단계는,
    상기 도전층상에 제 1 감광막을 도포하는 단계; 및
    상기 제 1 감광막을 노광 및 현상으로 패터닝하여 PMOS영역이 형성될 부분은 덮고 NMOS영역이 형성될 부분 중 소정 부분을 노출시키는 제 1 마스크를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 N형 소스/드레인을 형성하는 단계는,
    상기 NMOS의 게이트전극 및 PMOS영역상에 잔류하는 도전층을 마스크로 이용하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 제 2 마스크를 형성하는 단계는,
    상기 NMOS의 게이트전극 형성시 잔류하는 도전층을 포함한 전면에 제 2 감광막을 도포하는 단계;
    상기 제 2 감광막을 노광 및 현상으로 패터닝하여 NMOS영역이 형성될 부분은 덮고 PMOS영역이 형성될 부분 중 소정 부분을 노출시키는 상기 제 2 마스크를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제 5 항에 있어서,
    상기 제 3 마스크를 형성하는 단계는,
    상기 제 6 단계의 결과물상에 제 3 감광막을 도포하는 단계; 및
    상기 제 3 감광막을 노광 및 현상하여 후속 PMOS영역이 형성될 부분을 노출시키는 상기 제 3 마스크를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62273774A (ja) * 1986-05-21 1987-11-27 Matsushita Electronics Corp 電界効果トランジスタの製造方法
JPH06342885A (ja) * 1993-06-01 1994-12-13 Matsushita Electron Corp Ｃｍｏｓ型半導体集積回路の製造方法
JPH07142593A (ja) * 1993-11-17 1995-06-02 Fujitsu Ltd 半導体装置の製造方法
JPH07297296A (ja) * 1994-04-23 1995-11-10 Nec Corp 半導体装置の製造方法
JPH08204025A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
KR970020502A (ko) * 1995-10-13 1997-05-28 전성원 스티어링 조작에 따른 가변 에어 서스펜션 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62273774A (ja) * 1986-05-21 1987-11-27 Matsushita Electronics Corp 電界効果トランジスタの製造方法
JPH06342885A (ja) * 1993-06-01 1994-12-13 Matsushita Electron Corp Ｃｍｏｓ型半導体集積回路の製造方法
JPH07142593A (ja) * 1993-11-17 1995-06-02 Fujitsu Ltd 半導体装置の製造方法
JPH07297296A (ja) * 1994-04-23 1995-11-10 Nec Corp 半導体装置の製造方法
JPH08204025A (ja) * 1995-01-20 1996-08-09 Sanyo Electric Co Ltd Ｃｍｏｓ半導体装置の製造方法
KR970020502A (ko) * 1995-10-13 1997-05-28 전성원 스티어링 조작에 따른 가변 에어 서스펜션 시스템

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