JPH07142593A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07142593A JPH07142593A JP5287184A JP28718493A JPH07142593A JP H07142593 A JPH07142593 A JP H07142593A JP 5287184 A JP5287184 A JP 5287184A JP 28718493 A JP28718493 A JP 28718493A JP H07142593 A JPH07142593 A JP H07142593A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- transistor region
- region
- source
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタを形成する際、レジス
トマスクを用いないでＰチャネルトランジスタのソース
／ドレイン拡散層を形成することができ、工程数及び材
料コストを低減して製造コストを低減することができ
る。 【構成】 Ｐチャネルトランジスタ領域をマスクで覆
い、Ｎチャネルトランジスタ領域のシリコン基板１内に
少なくともヒ素を含む不純物を導入して第１のソース／
ドレイン拡散層５を形成し、マスクを除去した後、シリ
コン基板１を熱処理することにより、Ｎチャネルトラン
ジスタ領域のゲート電極４下以外の領域のシリコン基板
１を増速酸化してシリコン酸化膜６を形成し、次いで、
Ｎチャネルトランジスタ領域のゲート電極４及びシリコ
ン酸化膜６をマスクとし、Ｐチャネルトランジスタ領域
のシリコン基板１内に不純物を導入して第２のソース／
ドレイン拡散層７を形成する。
トマスクを用いないでＰチャネルトランジスタのソース
／ドレイン拡散層を形成することができ、工程数及び材
料コストを低減して製造コストを低減することができ
る。 【構成】 Ｐチャネルトランジスタ領域をマスクで覆
い、Ｎチャネルトランジスタ領域のシリコン基板１内に
少なくともヒ素を含む不純物を導入して第１のソース／
ドレイン拡散層５を形成し、マスクを除去した後、シリ
コン基板１を熱処理することにより、Ｎチャネルトラン
ジスタ領域のゲート電極４下以外の領域のシリコン基板
１を増速酸化してシリコン酸化膜６を形成し、次いで、
Ｎチャネルトランジスタ領域のゲート電極４及びシリコ
ン酸化膜６をマスクとし、Ｐチャネルトランジスタ領域
のシリコン基板１内に不純物を導入して第２のソース／
ドレイン拡散層７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタを有するＣＭＯＳトランジスタの製造方法に
適用することができ、特に、ＣＭＯＳトランジスタを形
成する際、レジストマスクを用いないでＰチャネルトラ
ンジスタのソース／ドレイン拡散層を形成することがで
き、工程数及び材料コストを低減して製造コストを低減
することができる半導体装置の製造方法に関する。
に係り、詳しくは、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタを有するＣＭＯＳトランジスタの製造方法に
適用することができ、特に、ＣＭＯＳトランジスタを形
成する際、レジストマスクを用いないでＰチャネルトラ
ンジスタのソース／ドレイン拡散層を形成することがで
き、工程数及び材料コストを低減して製造コストを低減
することができる半導体装置の製造方法に関する。
【０００２】近年、ＣＭＯＳトランジスタは、電流を過
渡的に流すことができるので、電力消費を極めて少なく
できるという利点を有している。しかしながら、ＣＭＯ
Ｓトランジスタの製造方法では、Ｎチャネルトランジス
タのソース／ドレイン拡散層とＰチャネルトランジスタ
のソース／ドレイン拡散層を別々の工程で形成してお
り、Ｎチャネルトランジスタを形成するのにレジストマ
スクを用いているうえ、Ｐチャネルトランジスタのソー
ス／ドレイン拡散層を形成するのにもレジストマスクを
用いなければならない等、工程数が多いうえ、材料コス
トが嵩む等、製造コストの点で問題を残している。
渡的に流すことができるので、電力消費を極めて少なく
できるという利点を有している。しかしながら、ＣＭＯ
Ｓトランジスタの製造方法では、Ｎチャネルトランジス
タのソース／ドレイン拡散層とＰチャネルトランジスタ
のソース／ドレイン拡散層を別々の工程で形成してお
り、Ｎチャネルトランジスタを形成するのにレジストマ
スクを用いているうえ、Ｐチャネルトランジスタのソー
ス／ドレイン拡散層を形成するのにもレジストマスクを
用いなければならない等、工程数が多いうえ、材料コス
トが嵩む等、製造コストの点で問題を残している。
【０００３】そこで、ＣＭＯＳトランジスタを形成する
際、レジストマスクを用いないでＰチャネルトランジス
タのソース／ドレイン拡散層を形成することができ、工
程数及び材料コストを低減して製造コストを低減するこ
とができる半導体装置の製造方法が要求されている。
際、レジストマスクを用いないでＰチャネルトランジス
タのソース／ドレイン拡散層を形成することができ、工
程数及び材料コストを低減して製造コストを低減するこ
とができる半導体装置の製造方法が要求されている。
【０００４】
【従来の技術】図２は従来の半導体装置の製造方法を示
す図である。従来では、図２（ａ）に示すように、ＬＯ
ＣＯＳ酸化法によりＮチャネルトランジスタ領域ＡとＰ
チャネルトランジスタ領域Ｂ以外の素子分離領域のＳｉ
基板１０１を熱酸化してフィールド酸化膜１０２を形成
し、Ｎチャネルトランジスタ領域ＡとＰチャネルトラン
ジスタ領域ＢのＳｉ基板１０１を酸化してゲート酸化膜
１０３を形成した後、Ｎチャネルトランジスタ領域Ａと
Ｐチャネルトランジスタ領域Ｂのゲート酸化膜１０３上
にポリＳｉゲート電極１０４を形成する、次いで、Ｐチ
ャネルトランジスタ領域Ｂを覆うようにレジストマスク
を形成し、このレジストマスクを用いてＮチャネルトラ
ンジスタ領域ＡのＳｉ基板１０１にＡｓをイオン注入し
てソース／ドレイン拡散層１０５を形成し、レジストマ
スクを除去した後、ソース／ドレイン拡散層１０５活性
化のための熱処理を行う。
す図である。従来では、図２（ａ）に示すように、ＬＯ
ＣＯＳ酸化法によりＮチャネルトランジスタ領域ＡとＰ
チャネルトランジスタ領域Ｂ以外の素子分離領域のＳｉ
基板１０１を熱酸化してフィールド酸化膜１０２を形成
し、Ｎチャネルトランジスタ領域ＡとＰチャネルトラン
ジスタ領域ＢのＳｉ基板１０１を酸化してゲート酸化膜
１０３を形成した後、Ｎチャネルトランジスタ領域Ａと
Ｐチャネルトランジスタ領域Ｂのゲート酸化膜１０３上
にポリＳｉゲート電極１０４を形成する、次いで、Ｐチ
ャネルトランジスタ領域Ｂを覆うようにレジストマスク
を形成し、このレジストマスクを用いてＮチャネルトラ
ンジスタ領域ＡのＳｉ基板１０１にＡｓをイオン注入し
てソース／ドレイン拡散層１０５を形成し、レジストマ
スクを除去した後、ソース／ドレイン拡散層１０５活性
化のための熱処理を行う。
【０００５】次に、図２（ｂ）に示すように、Ｎチャネ
ルトランジスタ領域Ａを覆うようにレジストマスク１０
６を形成し、このレジストマスク１０６を用いてＰチャ
ネルトランジスタ領域ＢのＳｉ基板１０１にＢＦ2 + を
イオン注入してソース／ドレイン拡散層１０７を形成す
る。そして、レジストマスク１０６を除去し、成膜法に
より全面にＰＳＧ膜を形成し、ＰＳＧ膜のメルトフロー
とソース／ドレイン拡散層１０７の活性化のための熱処
理を行った後、コンタクトホール及び各配線層等を形成
することにより、ＮチャネルトランジスタとＰチャネル
トランジスタが形成されたＣＭＯＳトランジスタを得る
ことができる。
ルトランジスタ領域Ａを覆うようにレジストマスク１０
６を形成し、このレジストマスク１０６を用いてＰチャ
ネルトランジスタ領域ＢのＳｉ基板１０１にＢＦ2 + を
イオン注入してソース／ドレイン拡散層１０７を形成す
る。そして、レジストマスク１０６を除去し、成膜法に
より全面にＰＳＧ膜を形成し、ＰＳＧ膜のメルトフロー
とソース／ドレイン拡散層１０７の活性化のための熱処
理を行った後、コンタクトホール及び各配線層等を形成
することにより、ＮチャネルトランジスタとＰチャネル
トランジスタが形成されたＣＭＯＳトランジスタを得る
ことができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、Ｎチャネルトラン
ジスタのソース／ドレイン拡散層１０５とＰチャネルト
ランジスタのソース／ドレイン拡散層１０７を別々の工
程で形成しており、Ｎチャネルトランジスタのソース／
ドレイン拡散層１０５を形成するのにレジストマスクを
用いるうえ、Ｐチャネルトランジスタのソース／ドレイ
ン拡散層１０７を形成するのにレジストマスクを用いな
ければならない等、工程数が多いうえ、材料コストが嵩
む等、製造コストの点で問題を残していた。
た従来の半導体装置の製造方法では、Ｎチャネルトラン
ジスタのソース／ドレイン拡散層１０５とＰチャネルト
ランジスタのソース／ドレイン拡散層１０７を別々の工
程で形成しており、Ｎチャネルトランジスタのソース／
ドレイン拡散層１０５を形成するのにレジストマスクを
用いるうえ、Ｐチャネルトランジスタのソース／ドレイ
ン拡散層１０７を形成するのにレジストマスクを用いな
ければならない等、工程数が多いうえ、材料コストが嵩
む等、製造コストの点で問題を残していた。
【０００７】そこで、本発明は、ＣＭＯＳトランジスタ
を形成する際、レジストマスクを用いないでＰチャネル
トランジスタのソース／ドレイン拡散層を形成すること
ができ、工程数及び材料コストを低減して製造コストを
低減することができる半導体装置の製造方法を提供する
ことを目的とする。
を形成する際、レジストマスクを用いないでＰチャネル
トランジスタのソース／ドレイン拡散層を形成すること
ができ、工程数及び材料コストを低減して製造コストを
低減することができる半導体装置の製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は上記目的達成のため、Ｎチャネルトランジ
スタ領域及びＰチャネルトランジスタ領域のシリコン基
板上にゲート絶縁膜及びゲート電極を順次形成する工程
と、次いで、該Ｐチャネルトランジスタ領域をマスクで
覆い、該Ｎチャネルトランジスタ領域の該シリコン基板
内に少なくともヒ素を含む不純物を導入して第１のソー
ス／ドレイン拡散層を形成する工程と、次いで、マスク
を除去する工程と、次いで、該シリコン基板を熱処理す
ることにより、該Ｎチャネルトランジスタ領域の該ゲー
ト電極下以外の領域の該シリコン基板１を増速酸化して
シリコン酸化膜６を形成する工程と、次いで、該Ｎチャ
ネルトランジスタ領域の該ゲート電極４及び該シリコン
酸化膜６をマスクとし、該Ｐチャネルトランジスタ領域
の該シリコン基板１内に不純物を導入して第２のソース
／ドレイン拡散層７を形成する工程とを含むことを特徴
とするものである。
の製造方法は上記目的達成のため、Ｎチャネルトランジ
スタ領域及びＰチャネルトランジスタ領域のシリコン基
板上にゲート絶縁膜及びゲート電極を順次形成する工程
と、次いで、該Ｐチャネルトランジスタ領域をマスクで
覆い、該Ｎチャネルトランジスタ領域の該シリコン基板
内に少なくともヒ素を含む不純物を導入して第１のソー
ス／ドレイン拡散層を形成する工程と、次いで、マスク
を除去する工程と、次いで、該シリコン基板を熱処理す
ることにより、該Ｎチャネルトランジスタ領域の該ゲー
ト電極下以外の領域の該シリコン基板１を増速酸化して
シリコン酸化膜６を形成する工程と、次いで、該Ｎチャ
ネルトランジスタ領域の該ゲート電極４及び該シリコン
酸化膜６をマスクとし、該Ｐチャネルトランジスタ領域
の該シリコン基板１内に不純物を導入して第２のソース
／ドレイン拡散層７を形成する工程とを含むことを特徴
とするものである。
【０００９】
【作用】本発明では、後述する実施例の図１に示す如
く、Ｎチャネルトランジスタ領域Ａのゲート電極４下以
外の領域のＳｉ基板１内にＡｓを導入した状態で熱処理
したため、このゲート電極４下以外の領域のＳｉ基板１
を増速酸化して、厚膜のシリコン酸化膜６を形成してお
り、この時、Ｐチャネルトランジスタ領域ＢのＳｉ基板
１内にはＡｓは導入していないため、薄膜のシリコン酸
化膜しか形成されていない。このため、レジストマスク
を形成しないで、厚膜で形成したシリコン酸化膜６でＮ
チャネルトランジスタ領域Ａのソース／ドレイン拡散層
５をマスクした状態で、Ｐチャネルトランジスタ領域Ｂ
のＳｉ基板１内に薄膜のシリコン酸化膜を容易に通過さ
せてＢＦ2 + を導入することができる。従って、レジス
トを用いないでＰチャネルトランジスタ領域Ｂのソース
／ドレイン拡散層７を形成することができるので、従来
のレジストを用いて形成する場合よりも、レジストマス
クを用いない分工程数及び材料コストを低減することが
でき、製造コストを低減することができる。
く、Ｎチャネルトランジスタ領域Ａのゲート電極４下以
外の領域のＳｉ基板１内にＡｓを導入した状態で熱処理
したため、このゲート電極４下以外の領域のＳｉ基板１
を増速酸化して、厚膜のシリコン酸化膜６を形成してお
り、この時、Ｐチャネルトランジスタ領域ＢのＳｉ基板
１内にはＡｓは導入していないため、薄膜のシリコン酸
化膜しか形成されていない。このため、レジストマスク
を形成しないで、厚膜で形成したシリコン酸化膜６でＮ
チャネルトランジスタ領域Ａのソース／ドレイン拡散層
５をマスクした状態で、Ｐチャネルトランジスタ領域Ｂ
のＳｉ基板１内に薄膜のシリコン酸化膜を容易に通過さ
せてＢＦ2 + を導入することができる。従って、レジス
トを用いないでＰチャネルトランジスタ領域Ｂのソース
／ドレイン拡散層７を形成することができるので、従来
のレジストを用いて形成する場合よりも、レジストマス
クを用いない分工程数及び材料コストを低減することが
でき、製造コストを低減することができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明に係る一実施例の半導体装置の製造
方法を示す図である。本実施例では、まず、図１（ａ）
に示すように、ＬＯＣＯＳ酸化法によりＮチャネルトラ
ンジスタ領域ＡとＰチャネルトランジスタ領域Ｂ以外の
素子分離領域のＳｉ基板１を熱酸化して膜厚８００ｎｍ
程度のフィールド酸化膜２を形成し、Ｎチャネルトラン
ジスタ領域ＡとＰチャネルトランジスタ領域ＢのＳｉ基
板１を熱酸化して膜厚２５ｎｍ程度のゲート酸化膜３を
形成した後、ＣＶＤ法等によりＮチャネルトランジスタ
領域ＡとＰチャネルトランジスタ領域Ｂのゲート酸化膜
３上にポリＳｉを堆積して膜厚４００ｎｍ程度のポリＳ
ｉ膜を形成し、ＲＩＥ等によりポリＳｉ膜をエッチング
してポリＳｉゲート電極４を形成する。
する。図１は本発明に係る一実施例の半導体装置の製造
方法を示す図である。本実施例では、まず、図１（ａ）
に示すように、ＬＯＣＯＳ酸化法によりＮチャネルトラ
ンジスタ領域ＡとＰチャネルトランジスタ領域Ｂ以外の
素子分離領域のＳｉ基板１を熱酸化して膜厚８００ｎｍ
程度のフィールド酸化膜２を形成し、Ｎチャネルトラン
ジスタ領域ＡとＰチャネルトランジスタ領域ＢのＳｉ基
板１を熱酸化して膜厚２５ｎｍ程度のゲート酸化膜３を
形成した後、ＣＶＤ法等によりＮチャネルトランジスタ
領域ＡとＰチャネルトランジスタ領域Ｂのゲート酸化膜
３上にポリＳｉを堆積して膜厚４００ｎｍ程度のポリＳ
ｉ膜を形成し、ＲＩＥ等によりポリＳｉ膜をエッチング
してポリＳｉゲート電極４を形成する。
【００１１】次いで、全面にレジストを塗布し、露光、
現像によりＰチャネルトランジスタ領域Ｂを覆うように
レジストをパターニングし、このパターニングしたレジ
ストをマスクとして、Ｎチャネルトランジスタ領域Ａの
Ｓｉ基板１内にＡｓを、ドーズ量４．０×１０15ｉｏｎ
ｓ／ｃｍ2 、エネルギー７０ＫｅＶ程度でイオン注入し
てソース／ドレイン拡散層５を形成した後、レジストを
除去する。次いで、Ｓｉ基板１を９５０℃、９０分程度
熱処理することにより、Ｎチャネルトランジスタ領域Ａ
のゲート電極４下以外の領域のＳｉ基板１を増速酸化し
て膜厚１００ｎｍ程度のシリコン酸化膜６を形成する。
この時、Ｎチャネルトランジスタ領域Ａのゲート電極４
下以外の領域のＳｉ基板１内には、Ａｓが導入されてい
るため、熱処理により増速酸化されるが、Ｐチャネルト
ランジスタ領域Ｂでは、Ａｓを導入していないため、熱
処理しても増速酸化されず、膜厚が５０ｎｍ程度と薄い
シリコン酸化膜しか形成されない。なお、この熱処理に
より、Ｎチャネルトランジスタ領域Ａのソース／ドレイ
ン拡散層５は活性化される。
現像によりＰチャネルトランジスタ領域Ｂを覆うように
レジストをパターニングし、このパターニングしたレジ
ストをマスクとして、Ｎチャネルトランジスタ領域Ａの
Ｓｉ基板１内にＡｓを、ドーズ量４．０×１０15ｉｏｎ
ｓ／ｃｍ2 、エネルギー７０ＫｅＶ程度でイオン注入し
てソース／ドレイン拡散層５を形成した後、レジストを
除去する。次いで、Ｓｉ基板１を９５０℃、９０分程度
熱処理することにより、Ｎチャネルトランジスタ領域Ａ
のゲート電極４下以外の領域のＳｉ基板１を増速酸化し
て膜厚１００ｎｍ程度のシリコン酸化膜６を形成する。
この時、Ｎチャネルトランジスタ領域Ａのゲート電極４
下以外の領域のＳｉ基板１内には、Ａｓが導入されてい
るため、熱処理により増速酸化されるが、Ｐチャネルト
ランジスタ領域Ｂでは、Ａｓを導入していないため、熱
処理しても増速酸化されず、膜厚が５０ｎｍ程度と薄い
シリコン酸化膜しか形成されない。なお、この熱処理に
より、Ｎチャネルトランジスタ領域Ａのソース／ドレイ
ン拡散層５は活性化される。
【００１２】次に、図１（ｂ）に示すように、Ｎチャネ
ルトランジスタ領域Ａのゲート電極４及び厚膜に形成し
たシリコン酸化膜６と、フィールド酸化膜２とをマスク
とし、Ｐチャネルトランジスタ領域ＢのＳｉ基板１内に
ＢＦ2 + を、ドース量３．０×１０15ｉｏｎｓ／ｃ
ｍ2、エネルギー６０ＫｅＶ程度でイオン注入してソー
ス／ドレイン拡散層７を形成する。
ルトランジスタ領域Ａのゲート電極４及び厚膜に形成し
たシリコン酸化膜６と、フィールド酸化膜２とをマスク
とし、Ｐチャネルトランジスタ領域ＢのＳｉ基板１内に
ＢＦ2 + を、ドース量３．０×１０15ｉｏｎｓ／ｃ
ｍ2、エネルギー６０ＫｅＶ程度でイオン注入してソー
ス／ドレイン拡散層７を形成する。
【００１３】次に、図１（ｃ）に示すように、ＣＶＤ法
等により全面にＰＳＧを堆積して膜厚８００ｎｍ程度の
ＰＳＧ膜８を形成した後、９５０℃、２０分程度熱処理
することにより、ＰＳＧ膜８のメルトフローとソース／
ドレイン拡散層７の活性化を行う。そして、各コンタク
トホールを形成した後、各配線層等を形成することによ
り、ＰチャネルトランジスタとＮチャネルトランジスタ
が形成されたＣＭＯＳトランジスタを得ることができ
る。
等により全面にＰＳＧを堆積して膜厚８００ｎｍ程度の
ＰＳＧ膜８を形成した後、９５０℃、２０分程度熱処理
することにより、ＰＳＧ膜８のメルトフローとソース／
ドレイン拡散層７の活性化を行う。そして、各コンタク
トホールを形成した後、各配線層等を形成することによ
り、ＰチャネルトランジスタとＮチャネルトランジスタ
が形成されたＣＭＯＳトランジスタを得ることができ
る。
【００１４】このように、本実施例では、Ｎチャネルト
ランジスタ領域Ａのゲート電極４下以外の領域のＳｉ基
板１内にＡｓを導入した状態で熱処理したため、このゲ
ート電極４下以外の領域のＳｉ基板１を増速酸化して厚
膜のシリコン酸化膜６を形成しており、この時、Ｐチャ
ネルトランジスタ領域ＢのＳｉ基板１内にはＡｓは導入
していないため、薄膜のシリコン酸化膜しか形成されな
い。このため、レジストマスクを形成しないで、厚膜で
形成したシリコン酸化膜６でＮチャネルトランジスタ領
域Ａのソース／ドレイン拡散層５をマスクした状態で、
Ｐチャネルトランジスタ領域ＢのＳｉ基板１内に薄膜の
シリコン酸化膜を容易に通過させてＢＦ 2 + を導入する
ことができる。従って、レジストを用いないでＰチャネ
ルトランジスタ領域Ｂのソース／ドレイン拡散層７を形
成することができるので、従来のレジストを用いて形成
する場合よりも、レジストマスクを用いない分工程数及
び材料コストを低減することができ、製造コストを低減
することができる。
ランジスタ領域Ａのゲート電極４下以外の領域のＳｉ基
板１内にＡｓを導入した状態で熱処理したため、このゲ
ート電極４下以外の領域のＳｉ基板１を増速酸化して厚
膜のシリコン酸化膜６を形成しており、この時、Ｐチャ
ネルトランジスタ領域ＢのＳｉ基板１内にはＡｓは導入
していないため、薄膜のシリコン酸化膜しか形成されな
い。このため、レジストマスクを形成しないで、厚膜で
形成したシリコン酸化膜６でＮチャネルトランジスタ領
域Ａのソース／ドレイン拡散層５をマスクした状態で、
Ｐチャネルトランジスタ領域ＢのＳｉ基板１内に薄膜の
シリコン酸化膜を容易に通過させてＢＦ 2 + を導入する
ことができる。従って、レジストを用いないでＰチャネ
ルトランジスタ領域Ｂのソース／ドレイン拡散層７を形
成することができるので、従来のレジストを用いて形成
する場合よりも、レジストマスクを用いない分工程数及
び材料コストを低減することができ、製造コストを低減
することができる。
【００１５】
【発明の効果】本発明によれば、ＣＭＯＳトランジスタ
を形成する際、レジストマスクを用いないでＰチャネル
トランジスタのソース／ドレイン拡散層を形成すること
ができ、工程数及び材料コストを低減して製造コストを
低減することができるという効果がある。
を形成する際、レジストマスクを用いないでＰチャネル
トランジスタのソース／ドレイン拡散層を形成すること
ができ、工程数及び材料コストを低減して製造コストを
低減することができるという効果がある。
【図１】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
を示す図である。
【図２】従来例の半導体装置の製造方法を示す図であ
る。
る。
【符号の説明】 １ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５，７ ソース／ドレイン拡散層 ６ シリコン酸化膜 ８ ＰＳＧ膜
Claims (1)
- 【請求項１】Ｎチャネルトランジスタ領域及びＰチャネ
ルトランジスタ領域のシリコン基板（１）上にゲート絶
縁膜（３）及びゲート電極（４）を順次形成する工程
と、次いで、該Ｐチャネルトランジスタ領域をマスクで
覆い、該Ｎチャネルトランジスタ領域の該シリコン基板
（１）内に少なくともヒ素を含む不純物を導入して第１
のソース／ドレイン拡散層（５）を形成する工程と、次
いで、マスクを除去する工程と、次いで、該シリコン基
板（１）を熱処理することにより、該Ｎチャネルトラン
ジスタ領域の該ゲート電極（４）下以外の領域の該シリ
コン基板（１）を増速酸化してシリコン酸化膜（６）を
形成する工程と、次いで、該Ｎチャネルトランジスタ領
域の該ゲート電極（４）及び該シリコン酸化膜（６）を
マスクとし、該Ｐチャネルトランジスタ領域の該シリコ
ン基板（１）内に不純物を導入して第２のソース／ドレ
イン拡散層（７）を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287184A JPH07142593A (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287184A JPH07142593A (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142593A true JPH07142593A (ja) | 1995-06-02 |
Family
ID=17714169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287184A Withdrawn JPH07142593A (ja) | 1993-11-17 | 1993-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384860B1 (ko) * | 2000-08-31 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| CN110504161A (zh) * | 2018-05-16 | 2019-11-26 | 力智电子股份有限公司 | 沟槽栅极金氧半场效晶体管及其制造方法 |
-
1993
- 1993-11-17 JP JP5287184A patent/JPH07142593A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384860B1 (ko) * | 2000-08-31 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| CN110504161A (zh) * | 2018-05-16 | 2019-11-26 | 力智电子股份有限公司 | 沟槽栅极金氧半场效晶体管及其制造方法 |
| CN110504161B (zh) * | 2018-05-16 | 2024-05-07 | 力智电子股份有限公司 | 沟槽栅极金氧半场效晶体管及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05315561A (ja) | 半導体装置の製造方法 | |
| JPH0536917A (ja) | 相補型半導体装置の製造方法 | |
| US5169796A (en) | Process for fabricating self-aligned metal gate field effect transistors | |
| JP3181695B2 (ja) | Ｓｏｉ基板を用いた半導体装置の製造方法 | |
| JPH0974072A (ja) | 半導体装置の製造方法 | |
| JPH02264464A (ja) | 半導体装置およびその製造方法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH07142593A (ja) | 半導体装置の製造方法 | |
| JP2727552B2 (ja) | 半導体装置の製造方法 | |
| JP3092634B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS61156858A (ja) | 相補型ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH0831601B2 (ja) | 半導体装置の製造方法 | |
| JPH11121394A (ja) | 半導体装置の製造方法 | |
| JP3128481B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH1027855A (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| JPH06291266A (ja) | 半導体装置の製造方法 | |
| JPH04215442A (ja) | 半導体装置の製造方法 | |
| JPS61287160A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH0945792A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| KR890005197B1 (ko) | 씨모오스 반도체장치의 제조방법 | |
| JPH06140634A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0423358A (ja) | 半導体装置の製造方法 | |
| JPH04230023A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPS6260254A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |