JPH0945792A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JPH0945792A JPH0945792A JP7195095A JP19509595A JPH0945792A JP H0945792 A JPH0945792 A JP H0945792A JP 7195095 A JP7195095 A JP 7195095A JP 19509595 A JP19509595 A JP 19509595A JP H0945792 A JPH0945792 A JP H0945792A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E30/30—Nuclear fission reactors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】しきい値電圧設定が容易なＣＭＯＳ半導体装置
の製造方法を提供する。 【解決手段】通常と高レベルの２種のＰ及びＮチャネル
型ＭＯＳトランジスタの各しきい値を設定する際、通常
のＮ型トランジスタはＰウエル形成用イオン注入と第
１、第２のインプラ層８、１３とチャネルインプラ層１
８形成用イオン注入工程により、高レベルのＮ型トラン
ジスタは前記Ｐウエル形成用イオン注入と第１のインプ
ラ層８形成用イオン注入工程により、通常のＰ型トラン
ジスタはＮウエル形成用イオン注入とチャネルインプラ
層１８形成用イオン注入工程により、高レベルのＰ型ト
ランジスタはＮウエル形成用イオン注入工程により、各
しきい値を設定するものである。
の製造方法を提供する。 【解決手段】通常と高レベルの２種のＰ及びＮチャネル
型ＭＯＳトランジスタの各しきい値を設定する際、通常
のＮ型トランジスタはＰウエル形成用イオン注入と第
１、第２のインプラ層８、１３とチャネルインプラ層１
８形成用イオン注入工程により、高レベルのＮ型トラン
ジスタは前記Ｐウエル形成用イオン注入と第１のインプ
ラ層８形成用イオン注入工程により、通常のＰ型トラン
ジスタはＮウエル形成用イオン注入とチャネルインプラ
層１８形成用イオン注入工程により、高レベルのＰ型ト
ランジスタはＮウエル形成用イオン注入工程により、各
しきい値を設定するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置の製造方法において、製造工程数の削減を可能とする
技術に関する。
置の製造方法において、製造工程数の削減を可能とする
技術に関する。
【０００２】
【従来の技術】此種のＣＭＯＳ半導体装置の製造方法に
ついて、図１３乃至図２１の図面に基づき説明する。図
１３に示す５１は半導体基板で、その上にパッド酸化膜
５２及びＳｉ3Ｎ4膜５３を積層形成し、Ｎウエル形成領
域上に開口を有するレジスト膜５４を形成した後に、該
レジスト膜５４をマスクにしてＳｉ3Ｎ4膜５３及びパッ
ド酸化膜５２をエッチングした後に、該レジスト膜５４
をマスクにしてリンイオン（31Ｐ+ ）を注入してＮウエ
ル形成領域５５を形成する。
ついて、図１３乃至図２１の図面に基づき説明する。図
１３に示す５１は半導体基板で、その上にパッド酸化膜
５２及びＳｉ3Ｎ4膜５３を積層形成し、Ｎウエル形成領
域上に開口を有するレジスト膜５４を形成した後に、該
レジスト膜５４をマスクにしてＳｉ3Ｎ4膜５３及びパッ
ド酸化膜５２をエッチングした後に、該レジスト膜５４
をマスクにしてリンイオン（31Ｐ+ ）を注入してＮウエ
ル形成領域５５を形成する。
【０００３】次に、前記レジスト膜５４を除去し、その
後ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜５６
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５６をマス
クにして前記Ｓｉ3Ｎ4膜５３及びパッド酸化膜５２をエ
ッチングした後に、図１４に示すようにＬＯＣＯＳ酸化
膜５６をマスクにしてボロンイオン（11Ｂ+ ）を注入し
て、Ｐウエル形成領域５７を形成する。
後ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜５６
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５６をマス
クにして前記Ｓｉ3Ｎ4膜５３及びパッド酸化膜５２をエ
ッチングした後に、図１４に示すようにＬＯＣＯＳ酸化
膜５６をマスクにしてボロンイオン（11Ｂ+ ）を注入し
て、Ｐウエル形成領域５７を形成する。
【０００４】次に、図１５に示すように基板全面をおよ
そ１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル
拡散してＮウエル領域５８及びＰウエル領域５９を形成
する。続いて、前記基板上のＬＯＣＯＳ酸化膜５６をエ
ッチングし、図１６に示すようにその上にパット酸化膜
６０及びＳｉ3Ｎ4膜６１を積層形成し、Ｐチャネル型及
びＮチャネル型のＭＯＳトランジスタ形成領域上に不図
示のレジスト膜を形成した後に、該レジスト膜をマスク
にしてＳｉ3Ｎ4膜６１及びパッド酸化膜６０をエッチン
グする。そして、図１７に示すようにＮウエル領域５８
上にレジスト膜６２を形成した後、ボロンイオン（11Ｂ
+ ）を注入して、Ｐウエル領域５９にチャネルストッパ
層形成領域６３を形成する。
そ１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル
拡散してＮウエル領域５８及びＰウエル領域５９を形成
する。続いて、前記基板上のＬＯＣＯＳ酸化膜５６をエ
ッチングし、図１６に示すようにその上にパット酸化膜
６０及びＳｉ3Ｎ4膜６１を積層形成し、Ｐチャネル型及
びＮチャネル型のＭＯＳトランジスタ形成領域上に不図
示のレジスト膜を形成した後に、該レジスト膜をマスク
にしてＳｉ3Ｎ4膜６１及びパッド酸化膜６０をエッチン
グする。そして、図１７に示すようにＮウエル領域５８
上にレジスト膜６２を形成した後、ボロンイオン（11Ｂ
+ ）を注入して、Ｐウエル領域５９にチャネルストッパ
層形成領域６３を形成する。
【０００５】次に、レジスト膜６２を除去した後に、図
１８に示すようにフィールド酸化して素子分離用のＬＯ
ＣＯＳ酸化膜６４を形成すると共に、Ｐウエル領域５９
上のＬＯＣＯＳ酸化膜６４の下方にＰ+ 型のチャネルス
トッパ層６５を形成する。続いて、該ＬＯＣＯＳ酸化膜
６４をマスクにして前記Ｓｉ3Ｎ4膜６１及びパッド酸化
膜６０をエッチングする。そして、前記基板上を熱酸化
してゲート酸化膜６６を形成した後に、図１９に示すよ
うにＮウエル領域５８上にレジスト膜６７を形成し、該
レジスト膜６７をマスクにしてボロンイオン（11Ｂ+ ）
によるＰウエル領域５９上のゲート酸化膜６６の下方に
Ｎチャネル型ＭＯＳトランジスタのしきい値電圧制御用
のイオン注入をして、チャネルインプラ層６８を形成す
る。
１８に示すようにフィールド酸化して素子分離用のＬＯ
ＣＯＳ酸化膜６４を形成すると共に、Ｐウエル領域５９
上のＬＯＣＯＳ酸化膜６４の下方にＰ+ 型のチャネルス
トッパ層６５を形成する。続いて、該ＬＯＣＯＳ酸化膜
６４をマスクにして前記Ｓｉ3Ｎ4膜６１及びパッド酸化
膜６０をエッチングする。そして、前記基板上を熱酸化
してゲート酸化膜６６を形成した後に、図１９に示すよ
うにＮウエル領域５８上にレジスト膜６７を形成し、該
レジスト膜６７をマスクにしてボロンイオン（11Ｂ+ ）
によるＰウエル領域５９上のゲート酸化膜６６の下方に
Ｎチャネル型ＭＯＳトランジスタのしきい値電圧制御用
のイオン注入をして、チャネルインプラ層６８を形成す
る。
【０００６】続いて、レジスト膜６７を除去した後に、
図２０に示すようにＰウエル領域５９側をマスクするた
めのレジスト膜６９を形成して、Ｎウエル領域５８にボ
ロンイオン（11Ｂ+ ）によるＰチャネル型ＭＯＳトラン
ジスタのしきい値電圧制御用のイオン注入を行い、チャ
ネルインプラ層７０を形成する。次に、このレジスト膜
６９を除去して、基板全面にゲート電極形成用のポリシ
リコン層を形成し、不図示のレジスト膜を介して図２１
に示すようにゲート電極７１を形成する。次に、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域上に不図示のレジス
ト膜を形成した後に、前記ゲート電極７１をマスクにし
て例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75
Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層７２
を形成する。
図２０に示すようにＰウエル領域５９側をマスクするた
めのレジスト膜６９を形成して、Ｎウエル領域５８にボ
ロンイオン（11Ｂ+ ）によるＰチャネル型ＭＯＳトラン
ジスタのしきい値電圧制御用のイオン注入を行い、チャ
ネルインプラ層７０を形成する。次に、このレジスト膜
６９を除去して、基板全面にゲート電極形成用のポリシ
リコン層を形成し、不図示のレジスト膜を介して図２１
に示すようにゲート電極７１を形成する。次に、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域上に不図示のレジス
ト膜を形成した後に、前記ゲート電極７１をマスクにし
て例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75
Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層７２
を形成する。
【０００７】同様に、Ｐチャネル型ＭＯＳトランジスタ
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極７１をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層７３を形成してい
た。以上のようにＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各チャネルインプラ層６８、７０を形成
するために、専用のレジスト膜を２枚使用しているた
め、製造工数が多くなるという欠点があった。
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極７１をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層７３を形成してい
た。以上のようにＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各チャネルインプラ層６８、７０を形成
するために、専用のレジスト膜を２枚使用しているた
め、製造工数が多くなるという欠点があった。
【０００８】また、しきい値電圧制御のマスクレス化の
ため、Ｐウエル濃度及びＮウエル濃度でしきい値電圧を
調整する方法も行われていた。しかし、この方法ではゲ
ート酸化膜厚、ゲート長に制約を受け、特定の場合にし
か使えず、しきい値電圧の設定に制限を受けた。しか
も、トランジスタの特性を低下させることもあった。
ため、Ｐウエル濃度及びＮウエル濃度でしきい値電圧を
調整する方法も行われていた。しかし、この方法ではゲ
ート酸化膜厚、ゲート長に制約を受け、特定の場合にし
か使えず、しきい値電圧の設定に制限を受けた。しか
も、トランジスタの特性を低下させることもあった。
【０００９】このような技術に基づいて、例えば２種類
の厚さのゲート酸化膜を有するマルチ・オキサイド・プ
ロセスのＣＭＯＳ半導体装置を製造する場合には、４つ
のしきい値電圧を設定するため、Ｎチャネル型ＭＯＳト
ランジスタ側で２枚、Ｐチャネル型ＭＯＳトランジスタ
側で２枚、計４枚のマスク合わせ工程が必要であった。
の厚さのゲート酸化膜を有するマルチ・オキサイド・プ
ロセスのＣＭＯＳ半導体装置を製造する場合には、４つ
のしきい値電圧を設定するため、Ｎチャネル型ＭＯＳト
ランジスタ側で２枚、Ｐチャネル型ＭＯＳトランジスタ
側で２枚、計４枚のマスク合わせ工程が必要であった。
【００１０】そのため、マスク合わせ工数が多く、また
マスクの費用が増すことにより、コストの増大を招いて
いた。
マスクの費用が増すことにより、コストの増大を招いて
いた。
【００１１】
【発明が解決しようとする課題】従って、本発明は製造
工数の削減をはかると共にしきい値電圧設定を容易とす
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
工数の削減をはかると共にしきい値電圧設定を容易とす
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】そこで、本発明はＣＭＯ
Ｓ半導体基板上にＮウエル領域６及びＰウエル領域７を
形成した後に、該Ｎウエル領域６上に形成したＬＯＣＯ
Ｓ酸化膜４をマスクにしてボロンイオン（11Ｂ+ ）を注
入して第１のインプラ層８を形成する。続いて、前記Ｌ
ＯＣＯＳ酸化膜４を除去した後に、Ｐチャネル型及びＮ
チャネル型の通常レベル及び高レベルのＭＯＳトランジ
スタ形成領域上にパッド酸化膜９及びＳｉ3Ｎ4膜１０を
形成する。そして、Ｎウエル領域６上及びＰウエル領域
７上の高レベルのＭＯＳトランジスタ形成領域上のパッ
ド酸化膜９及びＳｉ3Ｎ4膜１０を覆うように形成したレ
ジスト膜１１及びＰウエル領域７上の通常レベルのＭＯ
Ｓトランジスタ形成領域上のパッド酸化膜９及びＳｉ3
Ｎ4膜１０をマスクにしてチャネルストッパ層用のボロ
ンイオン（11Ｂ+ ）を注入した後に、同様に前記レジス
ト膜１１をマスクにして第２のインプラ層１３用のボロ
ンイオン（11Ｂ+ ）を前記注入工程時より深く注入する
と共にＰウエル領域７上の通常レベルのＭＯＳトランジ
スタ形成領域上のパッド酸化膜９及びＳｉ3Ｎ4膜１０を
貫通して該領域下方にも注入する。
Ｓ半導体基板上にＮウエル領域６及びＰウエル領域７を
形成した後に、該Ｎウエル領域６上に形成したＬＯＣＯ
Ｓ酸化膜４をマスクにしてボロンイオン（11Ｂ+ ）を注
入して第１のインプラ層８を形成する。続いて、前記Ｌ
ＯＣＯＳ酸化膜４を除去した後に、Ｐチャネル型及びＮ
チャネル型の通常レベル及び高レベルのＭＯＳトランジ
スタ形成領域上にパッド酸化膜９及びＳｉ3Ｎ4膜１０を
形成する。そして、Ｎウエル領域６上及びＰウエル領域
７上の高レベルのＭＯＳトランジスタ形成領域上のパッ
ド酸化膜９及びＳｉ3Ｎ4膜１０を覆うように形成したレ
ジスト膜１１及びＰウエル領域７上の通常レベルのＭＯ
Ｓトランジスタ形成領域上のパッド酸化膜９及びＳｉ3
Ｎ4膜１０をマスクにしてチャネルストッパ層用のボロ
ンイオン（11Ｂ+ ）を注入した後に、同様に前記レジス
ト膜１１をマスクにして第２のインプラ層１３用のボロ
ンイオン（11Ｂ+ ）を前記注入工程時より深く注入する
と共にＰウエル領域７上の通常レベルのＭＯＳトランジ
スタ形成領域上のパッド酸化膜９及びＳｉ3Ｎ4膜１０を
貫通して該領域下方にも注入する。
【００１３】次に、前記レジスト膜１１を除去した後に
基板をフィールド酸化して素子分離用のＬＯＣＯＳ酸化
膜１４及びチャネルストッパ層１５を形成した後に、前
記ＬＯＣＯＳ酸化膜１４をマスクにして前記パット酸化
膜９及びＳｉ3Ｎ4膜１０をエッチングした後に基板上を
熱酸化して第１のゲート酸化膜１６を形成する。続い
て、前記Ｎウエル６及びＰウエル７上の各通常レベルの
ＭＯＳトランジスタ形成領域上にのみ開口を有するレジ
スト膜１７をマスクにして基板全面にチャネルインプラ
層１８用のボロンイオン（11Ｂ+ ）を注入した後に、前
記レジスト膜１７をマスクにしてＮウエル６及びＰウエ
ル７上の各通常レベルのＭＯＳトランジスタ形成領域上
のゲート酸化膜をエッチングし、前記レジスト膜１７を
除去した後に基板全面を再度熱酸化して前記Ｎウエル６
及びＰウエル７上にそれぞれ膜厚の異なる第２のゲート
酸化膜１９を形成する。
基板をフィールド酸化して素子分離用のＬＯＣＯＳ酸化
膜１４及びチャネルストッパ層１５を形成した後に、前
記ＬＯＣＯＳ酸化膜１４をマスクにして前記パット酸化
膜９及びＳｉ3Ｎ4膜１０をエッチングした後に基板上を
熱酸化して第１のゲート酸化膜１６を形成する。続い
て、前記Ｎウエル６及びＰウエル７上の各通常レベルの
ＭＯＳトランジスタ形成領域上にのみ開口を有するレジ
スト膜１７をマスクにして基板全面にチャネルインプラ
層１８用のボロンイオン（11Ｂ+ ）を注入した後に、前
記レジスト膜１７をマスクにしてＮウエル６及びＰウエ
ル７上の各通常レベルのＭＯＳトランジスタ形成領域上
のゲート酸化膜をエッチングし、前記レジスト膜１７を
除去した後に基板全面を再度熱酸化して前記Ｎウエル６
及びＰウエル７上にそれぞれ膜厚の異なる第２のゲート
酸化膜１９を形成する。
【００１４】そして、前記Ｎウエル６及びＰウエル７上
にそれぞれ通常レベル及び高レベルのＭＯＳトランジス
タを形成する工程とから、それぞれのしきい値電圧を調
整するものである。
にそれぞれ通常レベル及び高レベルのＭＯＳトランジス
タを形成する工程とから、それぞれのしきい値電圧を調
整するものである。
【００１５】
【発明の実施の形態】本発明の２種類の厚さのゲート酸
化膜を有するマルチ・オキサイド・プロセスによるＣＭ
ＯＳ半導体装置の製造方法について、図１乃至図１２の
図面に基づき説明する。図１に示す１は半導体基板で、
Ｎウエル形成領域上に開口を有するレジスト膜２を形成
した後に、該レジスト膜２をマスクにして例えばリンイ
オン（31Ｐ+ ）をおよそ加速電圧１６０ＫｅＶ、注入量
５．０Ｅ１２乃至１．０Ｅ１３／ｃｍ2（尚、例えば
５．０Ｅ１２は５．０掛ける１０の１２乗の意である。
以下、同様である。）注入してＮウエル形成領域３を形
成する。尚、Ｎ型半導体基板を使用して、その基板濃度
をそのまま使用する場合には、前記Ｎウエル形成用のイ
オン注入は必要としないので、該イオン注入工程は省略
できる。
化膜を有するマルチ・オキサイド・プロセスによるＣＭ
ＯＳ半導体装置の製造方法について、図１乃至図１２の
図面に基づき説明する。図１に示す１は半導体基板で、
Ｎウエル形成領域上に開口を有するレジスト膜２を形成
した後に、該レジスト膜２をマスクにして例えばリンイ
オン（31Ｐ+ ）をおよそ加速電圧１６０ＫｅＶ、注入量
５．０Ｅ１２乃至１．０Ｅ１３／ｃｍ2（尚、例えば
５．０Ｅ１２は５．０掛ける１０の１２乗の意である。
以下、同様である。）注入してＮウエル形成領域３を形
成する。尚、Ｎ型半導体基板を使用して、その基板濃度
をそのまま使用する場合には、前記Ｎウエル形成用のイ
オン注入は必要としないので、該イオン注入工程は省略
できる。
【００１６】次に、前記レジスト膜２を除去し、その後
ウエル酸化して図２に示すようにウエル形成用のＬＯＣ
ＯＳ酸化膜４を形成する。続いて、前記ＬＯＣＯＳ酸化
膜４をマスクにして例えばボロンイオン（11Ｂ+ ）をお
よそ加速電圧８０ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2
注入して、Ｐウエル形成領域５を形成する。尚、Ｐ型半
導体基板を使用して、その基板濃度をそのまま使用する
場合には、前記Ｐウエル形成用のイオン注入は必要とし
ないので、該イオン注入工程は省略できる。
ウエル酸化して図２に示すようにウエル形成用のＬＯＣ
ＯＳ酸化膜４を形成する。続いて、前記ＬＯＣＯＳ酸化
膜４をマスクにして例えばボロンイオン（11Ｂ+ ）をお
よそ加速電圧８０ＫｅＶ、注入量４．０Ｅ１２／ｃｍ2
注入して、Ｐウエル形成領域５を形成する。尚、Ｐ型半
導体基板を使用して、その基板濃度をそのまま使用する
場合には、前記Ｐウエル形成用のイオン注入は必要とし
ないので、該イオン注入工程は省略できる。
【００１７】次に、図３に示すように基板全面をおよそ
１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル拡
散してＮウエル領域６及びＰウエル領域７を形成する。
続いて、図４に示すように該ＬＯＣＯＳ酸化膜４をマス
クにして例えばボロンイオン（11Ｂ+ ）をおよそ加速電
圧８０乃至１００ＫｅＶで、あるいはフッ化ボロンイオ
ン（49ＢＦ2+）をおよそ加速電圧１６０ＫｅＶで、注入
量１．０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐ
ウエル領域９の底部に第１のインプラ層８を形成する。
１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル拡
散してＮウエル領域６及びＰウエル領域７を形成する。
続いて、図４に示すように該ＬＯＣＯＳ酸化膜４をマス
クにして例えばボロンイオン（11Ｂ+ ）をおよそ加速電
圧８０乃至１００ＫｅＶで、あるいはフッ化ボロンイオ
ン（49ＢＦ2+）をおよそ加速電圧１６０ＫｅＶで、注入
量１．０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐ
ウエル領域９の底部に第１のインプラ層８を形成する。
【００１８】続いて、前記基板上のＬＯＣＯＳ酸化膜４
をエッチングし、その上にパッド酸化膜９及びＳｉ3Ｎ4
膜１０を積層形成し、Ｐチャネル型及びＮチャネル型の
ＭＯＳトランジスタ形成領域上に不図示のレジスト膜を
形成した後に、該レジスト膜をマスクにしてＳｉ3Ｎ4膜
１０及びパッド酸化膜９をエッチングする（図５参
照）。そして、図６に示すように後工程でＰウエル領域
７上に形成するＬＯＣＯＳ酸化膜１４形成領域上にのみ
開口を有するレジスト膜１１を基板全面に形成した後、
例えばボロンイオン（11Ｂ+ ）をおよそ加速電圧３０乃
至４０ＫｅＶ、注入量５．０Ｅ１３／ｃｍ2 注入して、
基板上のＰウエル領域７にチャネルストッパ層形成領域
１２を形成する。続いて、レジスト膜１１を介してボロ
ンイオン（11Ｂ+ ）を前記注入より深く、しかもレジス
ト膜１１で覆われていないＳｉ3Ｎ4膜１０及びパッド酸
化膜９を貫通するように前記条件より高い加速電圧、例
えばおよそ加速電圧８０乃至１００ＫｅＶ、注入量１．
０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐウエル
領域９に第２のインプラ層１３を形成する。尚、該第２
のインプラ層１３は必要としない場合が多く、要求され
るデバイスの種類によって使い分けることにより、しき
い値電圧制御の自由度が増大する。
をエッチングし、その上にパッド酸化膜９及びＳｉ3Ｎ4
膜１０を積層形成し、Ｐチャネル型及びＮチャネル型の
ＭＯＳトランジスタ形成領域上に不図示のレジスト膜を
形成した後に、該レジスト膜をマスクにしてＳｉ3Ｎ4膜
１０及びパッド酸化膜９をエッチングする（図５参
照）。そして、図６に示すように後工程でＰウエル領域
７上に形成するＬＯＣＯＳ酸化膜１４形成領域上にのみ
開口を有するレジスト膜１１を基板全面に形成した後、
例えばボロンイオン（11Ｂ+ ）をおよそ加速電圧３０乃
至４０ＫｅＶ、注入量５．０Ｅ１３／ｃｍ2 注入して、
基板上のＰウエル領域７にチャネルストッパ層形成領域
１２を形成する。続いて、レジスト膜１１を介してボロ
ンイオン（11Ｂ+ ）を前記注入より深く、しかもレジス
ト膜１１で覆われていないＳｉ3Ｎ4膜１０及びパッド酸
化膜９を貫通するように前記条件より高い加速電圧、例
えばおよそ加速電圧８０乃至１００ＫｅＶ、注入量１．
０Ｅ１２乃至３．０Ｅ１２／ｃｍ2 注入して、Ｐウエル
領域９に第２のインプラ層１３を形成する。尚、該第２
のインプラ層１３は必要としない場合が多く、要求され
るデバイスの種類によって使い分けることにより、しき
い値電圧制御の自由度が増大する。
【００１９】次に、レジスト膜１１を除去した後に、図
７に示すようにフィールド酸化して素子分離用のＬＯＣ
ＯＳ酸化膜１４を形成すると共に、Ｐウエル領域７上の
ＬＯＣＯＳ酸化膜１４の下方にＰ+ 型のチャネルストッ
パ層１５を形成する。尚、前記注入された第１及び第２
のインプラ層８、１３は拡散される。続いて、該ＬＯＣ
ＯＳ酸化膜１４をマスクにして前記Ｓｉ3Ｎ4膜１０及び
パッド酸化膜９をエッチングする。そして、図８に示す
ように前記基板上を熱酸化しておよそ４００乃至１００
０Åの膜厚のゲート酸化膜１６を形成する。
７に示すようにフィールド酸化して素子分離用のＬＯＣ
ＯＳ酸化膜１４を形成すると共に、Ｐウエル領域７上の
ＬＯＣＯＳ酸化膜１４の下方にＰ+ 型のチャネルストッ
パ層１５を形成する。尚、前記注入された第１及び第２
のインプラ層８、１３は拡散される。続いて、該ＬＯＣ
ＯＳ酸化膜１４をマスクにして前記Ｓｉ3Ｎ4膜１０及び
パッド酸化膜９をエッチングする。そして、図８に示す
ように前記基板上を熱酸化しておよそ４００乃至１００
０Åの膜厚のゲート酸化膜１６を形成する。
【００２０】次に、図９に示すように後工程でＮウエル
及びＰウエル６、７上に形成される通常レベルと高レベ
ルのＭＯＳトランジスタのうちの通常レベルのＭＯＳト
ランジスタ形成領域上にのみ開口を有するレジスト膜１
７を形成し、該レジスト膜１７をマスクにして例えばボ
ロンイオン（11Ｂ+ ）をおよそ加速電圧２０乃至３５Ｋ
ｅＶ、注入量５．０Ｅ１１乃至１．５Ｅ１２／ｃｍ2 注
入して、前述したＮウエル領域６及びＰウエル領域７上
の通常レベルのＭＯＳトランジスタ形成領域下にチャネ
ルインプラ層１８を形成する。
及びＰウエル６、７上に形成される通常レベルと高レベ
ルのＭＯＳトランジスタのうちの通常レベルのＭＯＳト
ランジスタ形成領域上にのみ開口を有するレジスト膜１
７を形成し、該レジスト膜１７をマスクにして例えばボ
ロンイオン（11Ｂ+ ）をおよそ加速電圧２０乃至３５Ｋ
ｅＶ、注入量５．０Ｅ１１乃至１．５Ｅ１２／ｃｍ2 注
入して、前述したＮウエル領域６及びＰウエル領域７上
の通常レベルのＭＯＳトランジスタ形成領域下にチャネ
ルインプラ層１８を形成する。
【００２１】続いて、前記レジスト膜１７をマスクにし
て、図１０に示すように前記通常レベルのＭＯＳトラン
ジスタ形成領域上のゲート酸化膜１６をエッチングした
後に、再度基板上を熱酸化して図１１に示すようにゲー
ト酸化膜１９を形成する。尚、当該通常レベルのＭＯＳ
トランジスタ形成領域上のゲート酸化膜１９の膜厚はお
よそ１５０乃至３００Åで、高レベルのＭＯＳトランジ
スタ形成領域上のゲート酸化膜１９の膜厚はおよそ４５
０乃至１２００Åとなる。また、ゲート酸化膜１９を形
成した後に、ＬＯＣＯＳ酸化膜１４をマスクにして例え
ばボロンイオン（11Ｂ+ ）を注入することにより、更に
しきい値電圧制御の自由度が増大し、かつ、しきい値電
圧の微調整がはかれる。
て、図１０に示すように前記通常レベルのＭＯＳトラン
ジスタ形成領域上のゲート酸化膜１６をエッチングした
後に、再度基板上を熱酸化して図１１に示すようにゲー
ト酸化膜１９を形成する。尚、当該通常レベルのＭＯＳ
トランジスタ形成領域上のゲート酸化膜１９の膜厚はお
よそ１５０乃至３００Åで、高レベルのＭＯＳトランジ
スタ形成領域上のゲート酸化膜１９の膜厚はおよそ４５
０乃至１２００Åとなる。また、ゲート酸化膜１９を形
成した後に、ＬＯＣＯＳ酸化膜１４をマスクにして例え
ばボロンイオン（11Ｂ+ ）を注入することにより、更に
しきい値電圧制御の自由度が増大し、かつ、しきい値電
圧の微調整がはかれる。
【００２２】次に、基板全面にゲート電極形成用のポリ
シリコン層を形成し、不図示のレジスト膜を介して図１
２に示すようにゲート電極２０を形成する。続いて、図
１２に示すようにＮチャネル型の高レベルのＭＯＳトラ
ンジスタ用のＬＮ拡散層２１、Ｐチャネル型の高レベル
のＭＯＳトランジスタ用のＬＰ拡散層２２を形成し、続
いてＮ+ 拡散層２３、Ｐ+ 拡散層２４を順時形成する。
これにより、Ｎウエル及びＰウエル６、７上に２種類の
膜厚のゲート酸化膜１９を有するＣＭＯＳ半導体装置が
形成される。
シリコン層を形成し、不図示のレジスト膜を介して図１
２に示すようにゲート電極２０を形成する。続いて、図
１２に示すようにＮチャネル型の高レベルのＭＯＳトラ
ンジスタ用のＬＮ拡散層２１、Ｐチャネル型の高レベル
のＭＯＳトランジスタ用のＬＰ拡散層２２を形成し、続
いてＮ+ 拡散層２３、Ｐ+ 拡散層２４を順時形成する。
これにより、Ｎウエル及びＰウエル６、７上に２種類の
膜厚のゲート酸化膜１９を有するＣＭＯＳ半導体装置が
形成される。
【００２３】以上のように本発明では、通常レベルと高
レベルの２種類のＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各しきい値電圧を設定するために、通常
レベルのＮチャネル型ＭＯＳトランジスタはＰウエル形
成用のイオン注入（Ｐ型基板を使用する際は省略でき
る。）と第１のインプラ層８と第２のインプラ層１３と
チャネルインプラ層１８形成用のイオン注入工程によ
り、高レベルのＮチャネル型ＭＯＳトランジスタは前述
したＰウエル形成用のイオン注入（Ｐ型基板を使用する
際は省略できる。）と第１のインプラ層８形成用のイオ
ン注入工程により、また通常レベルのＰチャネル型ＭＯ
ＳトランジスタはＮウエル形成用のイオン注入（Ｎ型基
板を使用する際は省略できる。）とチャネルインプラ層
１８形成用のイオン注入工程により、そして高レベルの
Ｐチャネル型ＭＯＳトランジスタはＮウエル形成用のイ
オン注入（Ｐ型基板を使用する際は省略できる。）工程
により、それぞれしきい値電圧を設定することができ、
従来のように４枚の専用のレジスト膜を使用することが
なく、４つのしきい値電圧を自由自在に設定することが
できる。
レベルの２種類のＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各しきい値電圧を設定するために、通常
レベルのＮチャネル型ＭＯＳトランジスタはＰウエル形
成用のイオン注入（Ｐ型基板を使用する際は省略でき
る。）と第１のインプラ層８と第２のインプラ層１３と
チャネルインプラ層１８形成用のイオン注入工程によ
り、高レベルのＮチャネル型ＭＯＳトランジスタは前述
したＰウエル形成用のイオン注入（Ｐ型基板を使用する
際は省略できる。）と第１のインプラ層８形成用のイオ
ン注入工程により、また通常レベルのＰチャネル型ＭＯ
ＳトランジスタはＮウエル形成用のイオン注入（Ｎ型基
板を使用する際は省略できる。）とチャネルインプラ層
１８形成用のイオン注入工程により、そして高レベルの
Ｐチャネル型ＭＯＳトランジスタはＮウエル形成用のイ
オン注入（Ｐ型基板を使用する際は省略できる。）工程
により、それぞれしきい値電圧を設定することができ、
従来のように４枚の専用のレジスト膜を使用することが
なく、４つのしきい値電圧を自由自在に設定することが
できる。
【００２４】
【発明の効果】以上、本発明のＣＭＯＳ半導体装置の製
造方法によれば、２種類の厚さのゲート酸化膜を有する
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタの各
しきい値電圧を設定するために、４枚の専用のレジスト
膜を使用することなく、４つのしきい値電圧を自由自在
に設定することができ、プロセスフローがシンプルにな
り、およそ２乃至３割のマスク工数の削減がはかれると
共にスループットの向上がはかれる。
造方法によれば、２種類の厚さのゲート酸化膜を有する
Ｐチャネル型及びＮチャネル型ＭＯＳトランジスタの各
しきい値電圧を設定するために、４枚の専用のレジスト
膜を使用することなく、４つのしきい値電圧を自由自在
に設定することができ、プロセスフローがシンプルにな
り、およそ２乃至３割のマスク工数の削減がはかれると
共にスループットの向上がはかれる。
【００２５】また、従来のＰウエル濃度及びＮウエル濃
度でしきい値電圧を調整する方法に比して、ゲート酸化
膜厚やウエル濃度に制約を受けることがなく、トランジ
スタ特性の低下も起こさないので、どのようなＣＭＯＳ
半導体装置にも対応できる。
度でしきい値電圧を調整する方法に比して、ゲート酸化
膜厚やウエル濃度に制約を受けることがなく、トランジ
スタ特性の低下も起こさないので、どのようなＣＭＯＳ
半導体装置にも対応できる。
【図１】本発明のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。
第１の断面図である。
【図２】本発明のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図３】本発明のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図４】本発明のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図５】本発明のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図６】本発明のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図７】本発明のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
【図８】本発明のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。
第８の断面図である。
【図９】本発明のＣＭＯＳ半導体装置の製造方法を示す
第９の断面図である。
第９の断面図である。
【図１０】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１０の断面図である。
す第１０の断面図である。
【図１１】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１１の断面図である。
す第１１の断面図である。
【図１２】本発明のＣＭＯＳ半導体装置の製造方法を示
す第１２の断面図である。
す第１２の断面図である。
【図１３】従来のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。
第１の断面図である。
【図１４】従来のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図１５】従来のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図１６】従来のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図１７】従来のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図１８】従来のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図１９】従来のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
【図２０】従来のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。
第８の断面図である。
【図２１】従来のＣＭＯＳ半導体装置の製造方法を示す
第９の断面図である。
第９の断面図である。
Claims (3)
- 【請求項１】 一導電型半導体基板上の逆導電型ウエル
領域上に形成したＬＯＣＯＳ酸化膜をマスクにして該基
板内に第１のインプラ層用の一導電型の不純物を注入す
る工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 逆導電型ウエル領域全面並びに基板上の高レベルのＭＯ
Ｓトランジスタ形成領域上のパッド酸化膜及びＳｉ3Ｎ4
膜を覆うように形成したレジスト膜をマスクにして第２
のインプラ層用の一導電型の不純物を注入すると共に前
記基板上の通常レベルのＭＯＳトランジスタ形成領域下
方にもパッド酸化膜及びＳｉ3Ｎ4膜を貫通して浅く注入
する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記基板上のパッ
ト酸化膜及びＳｉ3Ｎ4膜をエッチングした後に熱酸化し
て第１のゲート酸化膜を形成する工程と、 前記基板上の通常レベルのＭＯＳトランジスタ形成領域
上及び逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域上にのみ開口を有するレジスト膜をマ
スクにして基板全面にチャネルインプラ層用の一導電型
の不純物を注入する工程と、 前記レジスト膜をマスクにして前記各通常レベルのＭＯ
Ｓトランジスタ形成領域上のゲート酸化膜をエッチング
する工程と、 前記レジスト膜を除去した後に基板全面を熱酸化してト
ランジスタ形成領域上にそれぞれ膜厚の異なる第２のゲ
ート酸化膜を形成する工程と、 前記基板上及び逆導電型ウエル領域上にそれぞれ通常レ
ベル及び高レベルのＭＯＳトランジスタを形成する工程
とを有することを特徴とするＣＭＯＳ半導体装置の製造
方法。 - 【請求項２】 一導電型半導体基板上のＬＯＣＯＳ酸化
膜をマスクにして逆導電型ウエル内に第１のインプラ層
用の逆導電型の不純物を注入する工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 一導電型基板上並びに逆導電型ウエル領域の高レベルの
ＭＯＳトランジスタ形成領域上のパッド酸化膜及びＳｉ
3Ｎ4膜を覆うように形成したレジスト膜をマスクにして
第２のインプラ層用の逆導電型の不純物を注入すると共
に前記逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域下方にもパッド酸化膜及びＳｉ3Ｎ4膜
を貫通して浅く注入する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記基板上のパッ
ト酸化膜及びＳｉ3Ｎ4膜をエッチングした後に熱酸化し
て第１のゲート酸化膜を形成する工程と、 前記基板上の通常レベルのＭＯＳトランジスタ形成領域
上及び逆導電型ウエル領域上の通常レベルのＭＯＳトラ
ンジスタ形成領域上にのみ開口を有するレジスト膜をマ
スクにして基板全面にチャネルインプラ層用の逆導電型
の不純物を注入する工程と、 前記レジスト膜をマスクにして前記各通常レベルのＭＯ
Ｓトランジスタ形成領域上のゲート酸化膜をエッチング
する工程と、 前記レジスト膜を除去した後に基板全面を熱酸化してト
ランジスタ形成領域上にそれぞれ膜厚の異なる第２のゲ
ート酸化膜を形成する工程と、 前記基板上及び逆導電型ウエル領域上にそれぞれ通常レ
ベル及び高レベルのＭＯＳトランジスタを形成する工程
とを有することを特徴とするＣＭＯＳ半導体装置の製造
方法。 - 【請求項３】 半導体基板上に一導電型及び逆導電型ウ
エル領域を形成する工程と、 前記逆導電型ウエル領域上に形成したＬＯＣＯＳ酸化膜
をマスクにして一導電型ウエル領域内に第１のインプラ
層用の一導電型の不純物を注入する工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に通常レベル
及び高レベルの一導電型及び逆導電型のＭＯＳトランジ
スタ形成領域上にパッド酸化膜及びＳｉ3Ｎ4膜を形成す
る工程と、 逆導電型ウエル領域全面並びに一導電型ウエル領域上の
高レベルのＭＯＳトランジスタ形成領域上のパッド酸化
膜及びＳｉ3Ｎ4膜を覆うように形成したレジスト膜及び
一導電型ウエル領域上の通常レベルのＭＯＳトランジス
タ形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜をマスクに
してチャネルストッパ層用の一導電型の不純物を注入す
る工程と、 前記レジスト膜をマスクにして第２のインプラ層用の一
導電型の不純物を前記注入工程時より深く注入すると共
に一導電型ウエル領域上の通常レベルのＭＯＳトランジ
スタ形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜を貫通し
て該領域下方にも注入する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記一導電型及び
逆導電型のＭＯＳトランジスタ形成領域上のパット酸化
膜及びＳｉ3Ｎ4膜をエッチングした後に基板上を熱酸化
して第１のゲート酸化膜を形成する工程と、 前記一導電型及び逆導電型ウエル領域上の各通常レベル
のＭＯＳトランジスタ形成領域上にのみ開口を有するレ
ジスト膜をマスクにして基板全面にチャネルインプラ層
用の一導電型の不純物を注入する工程と、 前記レジスト膜をマスクにして一導電型及び逆導電型ウ
エル領域上の各通常レベルのＭＯＳトランジスタ形成領
域上のゲート酸化膜をエッチングする工程と、 前記レジスト膜を除去した後に基板全面を再度熱酸化し
て前記一導電型及び逆導電型ウエル領域上にそれぞれ膜
厚の異なる第２のゲート酸化膜を形成する工程と、 前記基板上に一導電型及び逆導電型ウエル領域上にそれ
ぞれ通常レベル及び高レベルのＭＯＳトランジスタを形
成する工程とを有することを特徴とするＣＭＯＳ半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195095A JP3128482B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195095A JP3128482B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945792A true JPH0945792A (ja) | 1997-02-14 |
| JP3128482B2 JP3128482B2 (ja) | 2001-01-29 |
Family
ID=16335450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07195095A Expired - Fee Related JP3128482B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128482B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| WO2004093192A1 (ja) * | 2003-04-10 | 2004-10-28 | Fujitsu Limited | 半導体装置とその製造方法 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
-
1995
- 1995-07-31 JP JP07195095A patent/JP3128482B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693331B2 (en) * | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| WO2004093192A1 (ja) * | 2003-04-10 | 2004-10-28 | Fujitsu Limited | 半導体装置とその製造方法 |
| JPWO2004093192A1 (ja) * | 2003-04-10 | 2006-07-06 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7323754B2 (en) | 2003-04-10 | 2008-01-29 | Fujitsu Limited | Semiconductor device and its manufacture method |
| US7605041B2 (en) | 2003-04-10 | 2009-10-20 | Fujitsu Microelectronics Limited | Semiconductor device and its manufacture method |
| JP4942009B2 (ja) * | 2003-04-10 | 2012-05-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128482B2 (ja) | 2001-01-29 |
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