KR900005125B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치의 제조방법

제1a-l도는 본 발명 반도체장치의 제조방법.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 단결정 실리콘 반도체 기판상에 N채널 및 P채널모오스 전계효과 트랜지스터로 구성되는 씨모오스 트랜지스터를 구비하는 반도체장치를 제조하는 방법에 관한 것이다.

종래의 씨모오스 트랜지스터는 소자 구성에 있어서 최소 선폭을 3-4㎛로 하는 3-4㎛의 설계룰급으로써 소자의 기본 특성을 보장하면서 동작속도의 고속화와 칩면적의 축소를 동시에 이룩하는데 많은 제약조건이 따르기 때문에 제조방법의 현실성이 부족했으며 또한 고집적화 되어가는 경향으로 인해 점차적으로 접합부의 두께가 얇아져서 펀치쓰루 전압이 낮아지고 그에따라 펀치쓰루 현상이 더욱 심각해지는 문제점이 있었다.

상기 펀치쓰루 현상은 기판이 저농도일 경우에 더욱 일어나기 쉬우며, 고집적화에 제한요소가 되는 최소 선폭의 축소를 위해서는 펀치쓰루의 유발성을 억제하는 것이 필요하다. 또한 상기 펀치쓰루 현상은 드레쉬홀드전압이 높아짐에 따른 구동전압의 큰값 때문에도 일어날 수 있기 때문에, 공정진행 중에 이를 억제하기 위한 수단이 필요하다.

따라서 본 발명의 목적은 설계시 소자의 최소 선폭을 줄이며, 또한 고집적화시에도 높은 펀치쓰루 전압을 갖는 반도체장치의 제조방법을 제공함에 있다.

따라서 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은 소자의 최소선폭을 2㎛의 설계룰급으로 하며, N형 반도체 기판상에 펀치쓰루 전압을 높이기 위해 인이온 주입을 하는 제1공정과, 상기 이온주입된 기판상부에 산화막을 성장시키고 상기 산화막 상부에 포토레지스터를 도포한 후 사진식각 공정으로 P웰을 형성하기 위한 창을 형성하고 이온주입하는 제2공정과, 상기 이온주입된 P이온을 재확산(Drive-in)시켜 P웰영역을 형성하는 제3공정과, 상기 공정에서 노출된 반도체기판 전면에 산화막과 마스크로 작용할 질화막을 형성하는 제4공정과, 상기 질화막을 식각하여 필드산화막 형성을 위한 창을 형성하는 제5공정과, P웰영역중 필드산화막이 형성될 부위에 절연효과를 높이기 위해 붕소를 이온주입하는 제6공정과, 상기 질화막을 마스크로하여 필드산화막을 성장시키는 제7공정과, 깨끗한 게이트 산화막을 재성장시키는 제8공정과, 드레시홀드 전압(Dreshold Voltage)을 조절하기 위해 이온주입을 하는 제9공정과, 상기 산화막의 상부에 폴리실리콘 전극을 형성하는 제10공정과, N채널 트랜지스터의 드레인, 소오스를 형성하는 제11공정과, P채널 트랜지스터의 드레인, 소오스를 형성하는 제12공정을 구비함을 특징으로 한다.

이하 도면을 참조하여 상세히 설명한다.

제1a도는 N형 반도체기판에 P모오스 트랜지스터의 펀치쓰루 전압을 증가시키기 위해 인이온 주입하는 공정으로써, 출발물질은 기판의 농도가 10¹⁴/㎤, 4-6Ω·cm의 비저항을 가지며 결정면방향이 (100)인 N형 단결정 실리콘기판(100)이며 P모오스 트랜지스터의 펀치쓰루 전압을 증가시키기 위해서 인이온을 에너지 150kev, 도우즈(Dose) 2×10¹²-3×10¹²/㎠로 하여 기판전면에 이온주입한다.

상기 제1a도의 공정은 기판의 불순물 농도를 높여줌으로써 펀치쓰루 전압이 일어날 수 있는 전압을 높여주는 효과가 있음을 쉽게 알 수 있다.

제1b도는 P-well형성을 위한 마스크를 형성하고 P웰 형성을 위한 이온주입을 하는 공정으로써, 상기 이온주입이 끝난 기판전면에 통상의 열산화법으로 마스킹을 위한 산화막층(10)을 1550-1750Å정도 성장시킨 후 포토레지스터(11)를 도포하고 사진식각법으로 P-well영역이 될 부위를 노출시킨 후 P웰 형성을 위해 에너지 100kev, 도우즈 1.5×10¹³로 붕소이온 주입을 실시한다.

이 공정에서 열산화법으로 산화막(10)를 성장시킬 때 상기 공정에서 이온주입된 인의 확산이 일어나서 기판표면의 상당한 깊이까지 기판의 농도가 10¹⁷/㎤로 고르게 증가된다.

제1c도는 P-well을 형성하는 공정으로써, 반도체기판(100)상에 남아있는 포토레지스터(11)를 제거하고 나서 1150℃의 산소 내지 수소분위기에서 상기 공정중에 이온주입된 붕소를 재확산시켜 P웰영역(12)을 형성시킨 후 반도체기판(100)상의 산화막(10)을 제거한다.

제1d도는 상기 기판상에 얇은 산화막과 질화막을 형성하는 공정으로써, 상기 기판상에 남아있는 산화막을 제거한 후 노출되어 있는 기판(100)상에 얇은 산화막(13)을 성장시키고 상기 산화막 상부에 통상의 LP CVD(Low Pressure Chemical Vapor Deposition)법으로 질화막(14)을 성장시킨다.

이와 같이 형성된 질화막은 이후공정에서 산화막을 성장시킬때 마스킹 역할을 하여 선택된 산화가 되도록 작용을 한다.

제1e도는 소자분리를 위한 절연층(필드산화막)을 형성시키기 위해 마스크 패턴을 형성하는 공정으로써, 상기 형성된 질화막(14) 상부에 포토레지스터(15)를 도포하고 사진 식각법으로 트랜지스터가 형성될 부위의 질화막을 CF₄와 O₂개스를 사용하는 통상의 건식식각방법으로 질화막을 에칭해 낸후 포토레지스터(15)를 제거한다.

제1f도는 P웰영역중 필드산화막이 형성될 부위의 반도체기판(100)상에 절연효과를 높이기 위해 붕소이온 주입을 하는 공정으로써, 상기 제1e도는 상부에 포토레지스터(16)를 도포한 후 P웰영역을 노출시키고 붕소 이온을 에너지 300kev, 도우즈 5×10¹³으로 이온 주입을 시킨 후 남아있는 포토레지스터를 제거한다.

제1g도는 필드산화막을 형성하는 공정으로써, 통상의 열산화법으로 7500-850Å의 두꺼운 산화막(18)을 성장시키고 나서 질화막을 제거한 후 질화막 아래의 산화막(17)를 잇달아 제거하고 다시 그 자리에 450-550Å가량의 산화막(19)을 성장시킨다.

상기와 같이 필드산화막(18) 이외의 얇은 산화막을 에칭하고 다시 성장시킨 후 또 에칭하는 공정은 거치는 것은 질화막(14)을 마스크로 하여 필드산화막(18)을 형성시킬 때 기판(10)과 질화막(14)의 반응으로 생긴 이물질을 제거하여 깨끗한 게이트 산화막을 형성하기 위한 공정이다.

제1h도는 게이트 산화막을 기르는 공정으로써, 상기 개구부의 산화막을 에칭시킨 후 다시 얇은 게이트 산화막(20)을 통상의 열산화법으로 380Å성장시킨다.

제1i도는 P채널과 N채널 트랜지스터의 드레시홀드 전압을 조정하기 위한 붕소이온 주입을 하는 공정으로써, 드레시홀드 전압을 조정하기 위해 붕소이온을 에너지 32kev, 도우즈 3×10¹⁵/㎠로 하여 기판 전면에 이온주입한다.

여기서 주입된 붕소이온들은 N채널 트랜지스터가 형성되는 영역에서는 P웰영역(12)의 농도를 증가시켜 드레쉬 홀드전압을 부위방향으로 가게하고, P채널 트랜지스터가 형성되는 기판(100)에서는 드레쉬 홀드전압을 정의 방향으로 가게하여, 양자의 드레쉬 홀드전압의 절대값을 작게하여 주기 때문에 높은 드레쉬 홀드전압에 따른 높은 구동전압에 의해 채널길이의 제한과, 아울러 펀치쓰루의 유발성을 배제할 수 있음을 알 수 있다.

제1j도는 폴리실리콘 전극을 형성하는 공정으로써, 상기 기판전면에 통상의 LPCVD법으로 4000-5000Å정도 두께의 폴리실리콘(21)을 도포하고 폴리실리콘의 저항 성분을 줄이기 위해 인을 침적시킨 후 사진식각법으로 트랜지스터의 전극과 배선이될 부분의 패턴을 형성하고 나서 그 위에 2000Å정도의 산화막(22)을 형성한다.

제1k도는 N채널 트랜지스터의 소오스, 드레인을 형성하는 공정으로써, 상기 제2j도의 상부에 포토레지스터(23)을 도포하고 나서 사진식각법으로 P웰영역 상부를 노출시키고 웨이퍼 전면에 N채널 트랜지스터의 드레인, 소오스 형성을 위한 비소이온을 에너지 120kev, 8×10¹⁵으로 하여 이온주입을 하고 남아있는 포토레지스터(23)를 제거한후 900℃의 산소와 수소 분위기에서 상기 이온주입된 비소를 재확산시켜 N채널 트랜지스터의 드레인, 소오스(24)를 형성한다.

제1l도는 P채널 트랜지스터의 소오스, 드레인을 형성하는 공정으로써, 상기 제1k도의 상부에 포토레지스터(25)를 도포하고 나서 직각법으로 N웰영역을 노출시키고 포토레지스터(25)를 마스크로하여 웨이퍼 전면에 P채널 트랜지스터의 드레인, 소오스 형성을 위한 붕소이온을 에너지 30kev, 도우즈 3.6×10¹⁵/㎝로 이온주입을 한후 남아있는 포토레지스터를 제거하고 나서 850℃의 산소와 수소분위기에서 상기 이온주입된 붕소를 재확산시켜서 P채널 트랜지스터의 드레인, 소오스(26)를 형성한다.

전술한 바와 같은 본 발명은 초기 산화막 형성전에 기판과 동일도전형으로 이온주입을 실시하여, 기판의 농도를 증가시키고 게이트 산화막 형성공정 후에 다시한번 이온주입을 실시하여, 설계규격의 축소에 따라 발생되는 문제점인 P채널 트랜지스터의 펀치쓰루 전압이 낮아지는 불량을 해결하므로써 16V이상의 높은 펀치쓰루 전압을 가지며 또 상기 공정의 실시로 종래 공정에서 필요로 되던 P채널 펀치쓰루 전압향상을 위한 이온주입공정과 P채널 모오스 트랜지스터의 드레시홀드 전압조정용 이온주입 공정을 줄이므로써 반도체 소자의 제조공정을 간단히 하는 잇점이 있다.

Claims (1)

1. 반도체 제조공정에 있어서, 제1도전형의 반도체 기판(100)에 제1도전형의 불순물을 이온주입하는 제1공정과, 상기 반도체 기판(100)상부에 산화막(10)을 형성하고 상기 산화막(10)의 소정부분을 식각한 후, 제2도전형의 불순물을 이온주입하는 제2공정과, 상기 이온주입된 제2도전형의 불순물을 활성화시켜 제2도전형의 웰영역(12)을 형성한 다음 상기 산화막(10)을 제거하여 상기 반도체 기판(100)의 표면을 노출시키는 제3공정과, 상기 노출된 반도체 기판(100)의 상부에 산화막(13)과 질화막(14)을 순차적으로 도포하는 제4공정과, 상기 질화막(14)을 부분식각하여 필드산화막 형성을 위한 마스크 패턴을 형성하는 제5공정과, 상기 제2도전형의 웰영역(12)의 상부만이 노출되도록 포토레지스터를 형성하는 다음 제2도전형의 불순물을 이온주입하는 제6공정과, 상기 질화막(14)을 마스크로하여 필드산화막(18)을 성장시킨 후 질화막(14)과 질화막 하부의 산화막(13)을 에칭하고 나서 다시 산화막(19)을 재성장하는 제7공정과, 상기 형성된 산화막(19)을 제거한 후 얇은 게이트 산화막(20)을 다시 성장하는 제8공정과, 게이트 산화막(20) 하부에 드레시 홀드 전압조정을 위해 제2도전형의 불순물을 이온주입하는 제9공정과, 상기 게이트 산화막(20) 상부에 폴리실리콘을 도포한 후 부분식각하여 폴리실리콘 게이트(21)를 형성하고 상기 폴리실리콘 게이트(21)상부에만 산화막의 형성되도록 하는 제10공정과, 상기 제2도전형의 웰영역(12)의 상부만을 노출시킨 다음 제1도전형의 불순물을 이온주입하여 제1도전형 트랜지스터의 드레인 및 소오스(24)를 형성하는 제11공정과, 상기 제2도전형의 웰영역(12)의 상부만을 마스크로 덮은 다음 제2도전형의 불순물을 이온주입하여 제2도전형 트랜지스터의 드레인 및 소오스(26)를 형성하는 제12공정을 구비함을 특징으로 하는 반도체장치의 제조방법.

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