JP3128481B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- JP3128481B2 JP3128481B2 JP07195094A JP19509495A JP3128481B2 JP 3128481 B2 JP3128481 B2 JP 3128481B2 JP 07195094 A JP07195094 A JP 07195094A JP 19509495 A JP19509495 A JP 19509495A JP 3128481 B2 JP3128481 B2 JP 3128481B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置の製造方法において、製造工程数の削減を可能とする
技術に関する。
置の製造方法において、製造工程数の削減を可能とする
技術に関する。
【０００２】
【従来の技術】此種のＣＭＯＳ半導体装置の製造方法に
ついて、図９乃至図１７の図面に基づき説明する。図９
に示す５１は半導体基板で、その上にパッド酸化膜５２
及びＳｉ3Ｎ4膜５３を積層形成し、Ｎウエル形成領域上
に開口を有するレジスト膜５４を形成した後に、該レジ
スト膜５４をマスクにしてＳｉ3Ｎ4膜５３及びパッド酸
化膜５２をエッチングした後に、該レジスト膜５４をマ
スクにしてリンイオン（31Ｐ+ ）を注入してＮウエル形
成領域５５を形成する。
ついて、図９乃至図１７の図面に基づき説明する。図９
に示す５１は半導体基板で、その上にパッド酸化膜５２
及びＳｉ3Ｎ4膜５３を積層形成し、Ｎウエル形成領域上
に開口を有するレジスト膜５４を形成した後に、該レジ
スト膜５４をマスクにしてＳｉ3Ｎ4膜５３及びパッド酸
化膜５２をエッチングした後に、該レジスト膜５４をマ
スクにしてリンイオン（31Ｐ+ ）を注入してＮウエル形
成領域５５を形成する。
【０００３】次に、前記レジスト膜５４を除去し、その
後ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜５６
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５６をマス
クにして前記Ｓｉ3Ｎ4膜５３及びパッド酸化膜５２をエ
ッチングした後に、図１０に示すようにＬＯＣＯＳ酸化
膜５６をマスクにしてボロンイオン（11Ｂ+ ）を注入し
て、Ｐウエル形成領域５７を形成する。
後ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜５６
を形成する。続いて、前記ＬＯＣＯＳ酸化膜５６をマス
クにして前記Ｓｉ3Ｎ4膜５３及びパッド酸化膜５２をエ
ッチングした後に、図１０に示すようにＬＯＣＯＳ酸化
膜５６をマスクにしてボロンイオン（11Ｂ+ ）を注入し
て、Ｐウエル形成領域５７を形成する。
【０００４】次に、図１１に示すように基板全面をおよ
そ１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル
拡散してＮウエル領域５８及びＰウエル領域５９を形成
する。続いて、前記基板上のＬＯＣＯＳ酸化膜５６をエ
ッチングし、図１２に示すようにその上にパッド酸化膜
６０及びＳｉ3Ｎ4膜６１を積層形成し、Ｐチャネル型及
びＮチャネル型のＭＯＳトランジスタ形成領域上に不図
示のレジスト膜を形成した後に、該レジスト膜をマスク
にしてＳｉ3Ｎ4膜６１及びパッド酸化膜６０をエッチン
グする。そして、図１３に示すようにＮウエル領域５８
上にレジスト膜６２を形成した後、ボロンイオン（11Ｂ
+ ）を注入して、Ｐウエル領域５９にチャネルストッパ
層形成領域６３を形成する。
そ１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル
拡散してＮウエル領域５８及びＰウエル領域５９を形成
する。続いて、前記基板上のＬＯＣＯＳ酸化膜５６をエ
ッチングし、図１２に示すようにその上にパッド酸化膜
６０及びＳｉ3Ｎ4膜６１を積層形成し、Ｐチャネル型及
びＮチャネル型のＭＯＳトランジスタ形成領域上に不図
示のレジスト膜を形成した後に、該レジスト膜をマスク
にしてＳｉ3Ｎ4膜６１及びパッド酸化膜６０をエッチン
グする。そして、図１３に示すようにＮウエル領域５８
上にレジスト膜６２を形成した後、ボロンイオン（11Ｂ
+ ）を注入して、Ｐウエル領域５９にチャネルストッパ
層形成領域６３を形成する。
【０００５】次に、レジスト膜６２を除去した後に、図
１４に示すようにフィールド酸化して素子分離用のＬＯ
ＣＯＳ酸化膜６４を形成すると共に、Ｐウエル領域５９
上のＬＯＣＯＳ酸化膜６４の下方にＰ+ 型のチャネルス
トッパ層６５を形成する。続いて、該ＬＯＣＯＳ酸化膜
６４をマスクにして前記Ｓｉ3Ｎ4膜６１及びパッド酸化
膜６０をエッチングする。そして、前記基板上を熱酸化
してゲート酸化膜６６を形成した後に、図１５に示すよ
うにＮウエル領域５８上にレジスト膜６７を形成し、該
レジスト膜６７をマスクにしてボロンイオン（11Ｂ+ ）
によるＰウエル領域５９上のゲート酸化膜６６の下方に
Ｎチャネル型ＭＯＳトランジスタのしきい値電圧制御用
のイオン注入をして、チャネルインプラ層６８を形成す
る。
１４に示すようにフィールド酸化して素子分離用のＬＯ
ＣＯＳ酸化膜６４を形成すると共に、Ｐウエル領域５９
上のＬＯＣＯＳ酸化膜６４の下方にＰ+ 型のチャネルス
トッパ層６５を形成する。続いて、該ＬＯＣＯＳ酸化膜
６４をマスクにして前記Ｓｉ3Ｎ4膜６１及びパッド酸化
膜６０をエッチングする。そして、前記基板上を熱酸化
してゲート酸化膜６６を形成した後に、図１５に示すよ
うにＮウエル領域５８上にレジスト膜６７を形成し、該
レジスト膜６７をマスクにしてボロンイオン（11Ｂ+ ）
によるＰウエル領域５９上のゲート酸化膜６６の下方に
Ｎチャネル型ＭＯＳトランジスタのしきい値電圧制御用
のイオン注入をして、チャネルインプラ層６８を形成す
る。
【０００６】続いて、レジスト膜６７を除去した後に、
図１６に示すようにＰウエル領域５９側をマスクするた
めのレジスト膜６９を形成して、Ｎウエル領域５８にボ
ロンイオン（11Ｂ+ ）によるＰチャネル型ＭＯＳトラン
ジスタのしきい値電圧制御用のイオン注入を行い、チャ
ネルインプラ層７０を形成する。次に、このレジスト膜
６９を除去して、基板全面にゲート電極形成用のポリシ
リコン層を形成し、不図示のレジスト膜を介して図１７
に示すようにゲート電極７１を形成する。次に、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域上に不図示のレジス
ト膜を形成した後に、前記ゲート電極７１をマスクにし
て例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75
Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層７２
を形成する。
図１６に示すようにＰウエル領域５９側をマスクするた
めのレジスト膜６９を形成して、Ｎウエル領域５８にボ
ロンイオン（11Ｂ+ ）によるＰチャネル型ＭＯＳトラン
ジスタのしきい値電圧制御用のイオン注入を行い、チャ
ネルインプラ層７０を形成する。次に、このレジスト膜
６９を除去して、基板全面にゲート電極形成用のポリシ
リコン層を形成し、不図示のレジスト膜を介して図１７
に示すようにゲート電極７１を形成する。次に、Ｎチャ
ネル型ＭＯＳトランジスタ形成領域上に不図示のレジス
ト膜を形成した後に、前記ゲート電極７１をマスクにし
て例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン（75
Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層７２
を形成する。
【０００７】同様に、Ｐチャネル型ＭＯＳトランジスタ
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極７１をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層７３を形成してい
た。以上のようにＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各チャネルインプラ層６８、７０を形成
するために、専用のレジスト膜を２枚使用しているた
め、製造工数が多くなるという欠点があった。
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極７１をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層７３を形成してい
た。以上のようにＰチャネル型及びＮチャネル型ＭＯＳ
トランジスタの各チャネルインプラ層６８、７０を形成
するために、専用のレジスト膜を２枚使用しているた
め、製造工数が多くなるという欠点があった。
【０００８】また、しきい値電圧制御のマスクレス化の
ため、Ｐウエル濃度及びＮウエル濃度でしきい値電圧を
調整する方法も行われていた。しかし、この方法ではゲ
ート酸化膜厚、ゲート長に制約を受け、特定の場合にし
か使えず、しきい値電圧の設定に制限を受けた。しか
も、トランジスタの特性を低下させることもあった。
ため、Ｐウエル濃度及びＮウエル濃度でしきい値電圧を
調整する方法も行われていた。しかし、この方法ではゲ
ート酸化膜厚、ゲート長に制約を受け、特定の場合にし
か使えず、しきい値電圧の設定に制限を受けた。しか
も、トランジスタの特性を低下させることもあった。
【０００９】
【発明が解決しようとする課題】従って、本発明は製造
工数の削減をはかると共にしきい値電圧設定を容易とす
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
工数の削減をはかると共にしきい値電圧設定を容易とす
るＣＭＯＳ半導体装置の製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】そこで、本発明はＣＭＯ
Ｓ半導体基板上にＮウエル領域８及びＰウエル領域９を
形成した後に、該Ｎウエル領域８上に形成したＬＯＣＯ
Ｓ酸化膜６をマスクにしてボロンイオン（11Ｂ+ ）ある
いはフッ化ボロンイオン（49ＢＦ2+）を注入してインプ
ラ層１０を形成する。続いて、前記ＬＯＣＯＳ酸化膜６
を除去した後に、Ｐ、Ｎチャネル型ＭＯＳトランジスタ
形成領域上にパッド酸化膜１１及びＳｉ3Ｎ4膜１２を形
成する。そして、Ｎウエル領域８上にレジスト膜１３を
形成した後に、ボロンイオン（11Ｂ+ ）を前記Ｓｉ3Ｎ4
膜１２及びパッド酸化膜１１を貫通するように注入して
インプラ層１５を形成する。
Ｓ半導体基板上にＮウエル領域８及びＰウエル領域９を
形成した後に、該Ｎウエル領域８上に形成したＬＯＣＯ
Ｓ酸化膜６をマスクにしてボロンイオン（11Ｂ+ ）ある
いはフッ化ボロンイオン（49ＢＦ2+）を注入してインプ
ラ層１０を形成する。続いて、前記ＬＯＣＯＳ酸化膜６
を除去した後に、Ｐ、Ｎチャネル型ＭＯＳトランジスタ
形成領域上にパッド酸化膜１１及びＳｉ3Ｎ4膜１２を形
成する。そして、Ｎウエル領域８上にレジスト膜１３を
形成した後に、ボロンイオン（11Ｂ+ ）を前記Ｓｉ3Ｎ4
膜１２及びパッド酸化膜１１を貫通するように注入して
インプラ層１５を形成する。
【００１１】次に、ＬＯＣＯＳ酸化膜１６をマスクにし
て前記Ｓｉ3Ｎ4膜１２及びパッド酸化膜１１を除去し
て、ゲート酸化膜１８を形成した後に、基板全面にボロ
ンイオン（11Ｂ+ ）を注入してＰ、Ｎチャネル型ＭＯＳ
トランジスタのチャネルインプラ層１９を形成すること
により、各ＭＯＳトランジスタのしきい値電圧を調整す
るものである。
て前記Ｓｉ3Ｎ4膜１２及びパッド酸化膜１１を除去し
て、ゲート酸化膜１８を形成した後に、基板全面にボロ
ンイオン（11Ｂ+ ）を注入してＰ、Ｎチャネル型ＭＯＳ
トランジスタのチャネルインプラ層１９を形成すること
により、各ＭＯＳトランジスタのしきい値電圧を調整す
るものである。
【００１２】
【発明の実施の形態】本発明のＣＭＯＳ半導体装置の製
造方法について、図１乃至図８の図面に基づき説明す
る。図１に示す１は半導体基板で、その上にパッド酸化
膜２及びＳｉ3Ｎ4膜３を積層形成し、Ｎウエル形成領域
上に開口を有するレジスト膜４を形成した後に、該レジ
スト膜４をマスクにしてＳｉ3Ｎ4膜３及びパッド酸化膜
２をエッチングした後に、該レジスト膜４をマスクにし
てリンイオン（31Ｐ+ ）をおよそ加速電圧１６０Ｋｅ
Ｖ、注入量４．０Ｅ１２乃至１．０Ｅ１３／ｃｍ2
（尚、例えば４．０Ｅ１２は４．０掛ける１０の１２乗
の意である。以下、同様である。）注入してＮウエル形
成領域５を形成する。
造方法について、図１乃至図８の図面に基づき説明す
る。図１に示す１は半導体基板で、その上にパッド酸化
膜２及びＳｉ3Ｎ4膜３を積層形成し、Ｎウエル形成領域
上に開口を有するレジスト膜４を形成した後に、該レジ
スト膜４をマスクにしてＳｉ3Ｎ4膜３及びパッド酸化膜
２をエッチングした後に、該レジスト膜４をマスクにし
てリンイオン（31Ｐ+ ）をおよそ加速電圧１６０Ｋｅ
Ｖ、注入量４．０Ｅ１２乃至１．０Ｅ１３／ｃｍ2
（尚、例えば４．０Ｅ１２は４．０掛ける１０の１２乗
の意である。以下、同様である。）注入してＮウエル形
成領域５を形成する。
【００１３】次に、前記レジスト膜４を除去し、その後
ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜６を形
成する。続いて、前記ＬＯＣＯＳ酸化膜６をマスクにし
て前記Ｓｉ3Ｎ4膜３及びパッド酸化膜２をエッチングし
た後に、図２に示すようにＬＯＣＯＳ酸化膜６をマスク
にしてボロンイオン（11Ｂ+ ）をおよそ加速電圧８０Ｋ
ｅＶ、注入量２．０Ｅ１２乃至４．０Ｅ１２／ｃｍ2 注
入して、Ｐウエル形成領域７を形成する。尚、Ｐ型半導
体基板を使用する場合には、前記Ｐウエル形成用のイオ
ン注入は必要とせず、Ｐ型半導体基板濃度をそのまま利
用することもできる。
ウエル酸化してウエル形成用のＬＯＣＯＳ酸化膜６を形
成する。続いて、前記ＬＯＣＯＳ酸化膜６をマスクにし
て前記Ｓｉ3Ｎ4膜３及びパッド酸化膜２をエッチングし
た後に、図２に示すようにＬＯＣＯＳ酸化膜６をマスク
にしてボロンイオン（11Ｂ+ ）をおよそ加速電圧８０Ｋ
ｅＶ、注入量２．０Ｅ１２乃至４．０Ｅ１２／ｃｍ2 注
入して、Ｐウエル形成領域７を形成する。尚、Ｐ型半導
体基板を使用する場合には、前記Ｐウエル形成用のイオ
ン注入は必要とせず、Ｐ型半導体基板濃度をそのまま利
用することもできる。
【００１４】次に、図３に示すように基板全面をおよそ
１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル拡
散してＮウエル領域８及びＰウエル領域９を形成する。
続いて、ＬＯＣＯＳ酸化膜６をマスクにしてボロンイオ
ン（11Ｂ+ ）をおよそ加速電圧８０乃至１００ＫｅＶ、
あるいはフッ化ボロンイオン（49ＢＦ2+）をおよそ加速
電圧１６０ＫｅＶで、注入量１．０Ｅ１２乃至３．０Ｅ
１２／ｃｍ2 注入して、Ｐウエル領域９の底部に第１の
インプラ層１０を形成する。
１１５０℃のＮ2 ガス雰囲気中で４時間の間、ウエル拡
散してＮウエル領域８及びＰウエル領域９を形成する。
続いて、ＬＯＣＯＳ酸化膜６をマスクにしてボロンイオ
ン（11Ｂ+ ）をおよそ加速電圧８０乃至１００ＫｅＶ、
あるいはフッ化ボロンイオン（49ＢＦ2+）をおよそ加速
電圧１６０ＫｅＶで、注入量１．０Ｅ１２乃至３．０Ｅ
１２／ｃｍ2 注入して、Ｐウエル領域９の底部に第１の
インプラ層１０を形成する。
【００１５】続いて、前記基板上のＬＯＣＯＳ酸化膜６
をエッチングし、図４に示すようにその上にパッド酸化
膜１１及びＳｉ3Ｎ4膜１２を積層形成し、Ｐチャネル型
及びＮチャネル型のＭＯＳトランジスタ形成領域上に不
図示のレジスト膜を形成した後に、該レジスト膜をマス
クにしてＳｉ3Ｎ4膜１２及びパッド酸化膜１１をエッチ
ングする。そして、図５に示すようにＮウエル領域８上
にレジスト膜１３を形成した後、ボロンイオン（11Ｂ+
）をおよそ加速電圧３０乃至４０ＫｅＶ、注入量３．
０Ｅ１３乃至５．０Ｅ１３／ｃｍ3 注入して、基板上の
Ｐウエル領域９にチャネルストッパ層形成領域１４を形
成する。続いて、レジスト膜１３を介してボロンイオン
（11Ｂ+ ）を前記注入より深く、しかもＳｉ3Ｎ4膜１２
及びパッド酸化膜１１を貫通するように前記条件より高
い加速電圧、例えばおよそ加速電圧８０乃至１００Ｋｅ
Ｖ、注入量０．５Ｅ１２乃至２．０Ｅ１２／ｃｍ2 注入
して、Ｐウエル領域９に第２のインプラ層１５を形成す
る。尚、該インプラ層１５は必須ではなく、必要に応じ
て使い分けることにより、しきい値電圧設定の自由度を
増すことができる。
をエッチングし、図４に示すようにその上にパッド酸化
膜１１及びＳｉ3Ｎ4膜１２を積層形成し、Ｐチャネル型
及びＮチャネル型のＭＯＳトランジスタ形成領域上に不
図示のレジスト膜を形成した後に、該レジスト膜をマス
クにしてＳｉ3Ｎ4膜１２及びパッド酸化膜１１をエッチ
ングする。そして、図５に示すようにＮウエル領域８上
にレジスト膜１３を形成した後、ボロンイオン（11Ｂ+
）をおよそ加速電圧３０乃至４０ＫｅＶ、注入量３．
０Ｅ１３乃至５．０Ｅ１３／ｃｍ3 注入して、基板上の
Ｐウエル領域９にチャネルストッパ層形成領域１４を形
成する。続いて、レジスト膜１３を介してボロンイオン
（11Ｂ+ ）を前記注入より深く、しかもＳｉ3Ｎ4膜１２
及びパッド酸化膜１１を貫通するように前記条件より高
い加速電圧、例えばおよそ加速電圧８０乃至１００Ｋｅ
Ｖ、注入量０．５Ｅ１２乃至２．０Ｅ１２／ｃｍ2 注入
して、Ｐウエル領域９に第２のインプラ層１５を形成す
る。尚、該インプラ層１５は必須ではなく、必要に応じ
て使い分けることにより、しきい値電圧設定の自由度を
増すことができる。
【００１６】次に、レジスト膜１３を除去した後に、図
６に示すようにフィールド酸化して素子分離用のＬＯＣ
ＯＳ酸化膜１６を形成すると共に、Ｐウエル領域９上の
ＬＯＣＯＳ酸化膜１６の下方にＰ+ 型のチャネルストッ
パ層１７を形成する。続いて、該ＬＯＣＯＳ酸化膜１６
をマスクにして前記Ｓｉ3Ｎ4膜１２及びパッド酸化膜１
１をエッチングする。そして、前記基板上を熱酸化して
およそ１００乃至１０００Åの膜厚のゲート酸化膜１８
を形成した後に、図７に示すようにＬＯＣＯＳ酸化膜１
６をマスクにしてボロンイオン（11Ｂ+ ）をおよそ加速
電圧１５乃至７０ＫｅＶ、注入量１．０Ｅ１２乃至３．
０Ｅ１２／ｃｍ2 注入して、Ｎウエル領域８及びＰウエ
ル領域９にチャネルインプラ層１９を形成する。
６に示すようにフィールド酸化して素子分離用のＬＯＣ
ＯＳ酸化膜１６を形成すると共に、Ｐウエル領域９上の
ＬＯＣＯＳ酸化膜１６の下方にＰ+ 型のチャネルストッ
パ層１７を形成する。続いて、該ＬＯＣＯＳ酸化膜１６
をマスクにして前記Ｓｉ3Ｎ4膜１２及びパッド酸化膜１
１をエッチングする。そして、前記基板上を熱酸化して
およそ１００乃至１０００Åの膜厚のゲート酸化膜１８
を形成した後に、図７に示すようにＬＯＣＯＳ酸化膜１
６をマスクにしてボロンイオン（11Ｂ+ ）をおよそ加速
電圧１５乃至７０ＫｅＶ、注入量１．０Ｅ１２乃至３．
０Ｅ１２／ｃｍ2 注入して、Ｎウエル領域８及びＰウエ
ル領域９にチャネルインプラ層１９を形成する。
【００１７】次に、基板全面にゲート電極形成用のポリ
シリコン層を形成し、不図示のレジスト膜を介して図８
に示すようにゲート電極２０を形成する。続いて、Ｎチ
ャネル型ＭＯＳトランジスタ形成領域上に不図示のレジ
スト膜を形成した後に、前記ゲート電極２０をマスクに
して例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン
（75Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層
２１を形成する。
シリコン層を形成し、不図示のレジスト膜を介して図８
に示すようにゲート電極２０を形成する。続いて、Ｎチ
ャネル型ＭＯＳトランジスタ形成領域上に不図示のレジ
スト膜を形成した後に、前記ゲート電極２０をマスクに
して例えばリンイオン（31Ｐ+ ）あるいはヒ素イオン
（75Ａｓ+ ）を注入してＮ+ 型ソース・ドレイン拡散層
２１を形成する。
【００１８】同様に、Ｐチャネル型ＭＯＳトランジスタ
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極２０をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層２２を形成する。以
上のように本発明では、Ｐチャネル型及びＮチャネル型
ＭＯＳトランジスタの各しきい値電圧を設定するため
に、Ｎチャネル型ＭＯＳトランジスタ側ではＰウエル形
成用のイオン注入（Ｐ型基板を使用する際は省略でき
る。）と第１のインプラ層１０と第２のインプラ層１５
とチャネルインプラ層１９形成用のイオン注入工程によ
り、そしてＰチャネル型ＭＯＳトランジスタ側ではＮウ
エル形成用のイオン注入とチャネルインプラ層１９形成
用のイオン注入工程によりしきい値電圧を設定すること
ができ、従来のように２枚の専用のレジスト膜を使用す
ることがなく、２つのしきい値電圧を自由自在に設定す
ることができる。尚、第２のインプラ層１５は必要とし
ない場合が多いが、要求されるデバイスの種類に応じて
使い分けることにより、マスクを増やすことなく、しき
い値電圧制御の自由度が増すことができる。
形成領域上に不図示のレジスト膜を形成した後に、前記
ゲート電極２０をマスクにして例えばボロンイオン（11
Ｂ+）あるいはフッ化ボロンイオン（49ＢＦ2+）を注入
してＰ+ 型ソース・ドレイン拡散層２２を形成する。以
上のように本発明では、Ｐチャネル型及びＮチャネル型
ＭＯＳトランジスタの各しきい値電圧を設定するため
に、Ｎチャネル型ＭＯＳトランジスタ側ではＰウエル形
成用のイオン注入（Ｐ型基板を使用する際は省略でき
る。）と第１のインプラ層１０と第２のインプラ層１５
とチャネルインプラ層１９形成用のイオン注入工程によ
り、そしてＰチャネル型ＭＯＳトランジスタ側ではＮウ
エル形成用のイオン注入とチャネルインプラ層１９形成
用のイオン注入工程によりしきい値電圧を設定すること
ができ、従来のように２枚の専用のレジスト膜を使用す
ることがなく、２つのしきい値電圧を自由自在に設定す
ることができる。尚、第２のインプラ層１５は必要とし
ない場合が多いが、要求されるデバイスの種類に応じて
使い分けることにより、マスクを増やすことなく、しき
い値電圧制御の自由度が増すことができる。
【００１９】
【発明の効果】以上、本発明のＣＭＯＳ半導体装置の製
造方法によれば、Ｐチャネル型及びＮチャネル型ＭＯＳ
トランジスタのしきい値電圧を設定するために、専用の
チャネルインプラ層用のマスクを全く使用することな
く、２つのしきい値電圧を自由自在に設定することがで
き、プロセスフローがシンプルになり、およそ２乃至３
割のマスク工数の削減がはかれると共にスループットの
向上がはかれる。
造方法によれば、Ｐチャネル型及びＮチャネル型ＭＯＳ
トランジスタのしきい値電圧を設定するために、専用の
チャネルインプラ層用のマスクを全く使用することな
く、２つのしきい値電圧を自由自在に設定することがで
き、プロセスフローがシンプルになり、およそ２乃至３
割のマスク工数の削減がはかれると共にスループットの
向上がはかれる。
【００２０】また、従来のＰウエル濃度及びＮウエル濃
度でしきい値電圧を調整する方法に比して、ゲート酸化
膜厚やウエル濃度に制約を受けることがないので、どの
ようなＣＭＯＳ半導体装置にも対応できる。
度でしきい値電圧を調整する方法に比して、ゲート酸化
膜厚やウエル濃度に制約を受けることがないので、どの
ようなＣＭＯＳ半導体装置にも対応できる。
【図１】本発明のＣＭＯＳ半導体装置の製造方法を示す
第１の断面図である。
第１の断面図である。
【図２】本発明のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図３】本発明のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図４】本発明のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図５】本発明のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図６】本発明のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図７】本発明のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
【図８】本発明のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。
第８の断面図である。
【図９】従来のＣＭＯＳ半導体装置の製造方法を示す第
１の断面図である。
１の断面図である。
【図１０】従来のＣＭＯＳ半導体装置の製造方法を示す
第２の断面図である。
第２の断面図である。
【図１１】従来のＣＭＯＳ半導体装置の製造方法を示す
第３の断面図である。
第３の断面図である。
【図１２】従来のＣＭＯＳ半導体装置の製造方法を示す
第４の断面図である。
第４の断面図である。
【図１３】従来のＣＭＯＳ半導体装置の製造方法を示す
第５の断面図である。
第５の断面図である。
【図１４】従来のＣＭＯＳ半導体装置の製造方法を示す
第６の断面図である。
第６の断面図である。
【図１５】従来のＣＭＯＳ半導体装置の製造方法を示す
第７の断面図である。
第７の断面図である。
【図１６】従来のＣＭＯＳ半導体装置の製造方法を示す
第８の断面図である。
第８の断面図である。
【図１７】従来のＣＭＯＳ半導体装置の製造方法を示す
第９の断面図である。
第９の断面図である。
Claims (2)
- 【請求項１】 半導体基板上に一導電型及び逆導電型ウ
エル領域を形成する工程と、 前記逆導電型ウエル領域上に形成したＬＯＣＯＳ酸化膜
をマスクにして一導電型ウエル領域内に第１のインプラ
層用の一導電型の不純物を注入する工程と、 前記ＬＯＣＯＳ酸化膜をエッチングした後に一導電型及
び逆導電型のＭＯＳトランジスタ形成領域上にパッド酸
化膜及びＳｉ3Ｎ4膜を形成する工程と、 逆導電型ウエル領域上に形成したレジスト膜及び逆導電
型のＭＯＳトランジスタ形成領域上のパッド酸化膜及び
Ｓｉ3Ｎ4膜をマスクにしてチャネルストッパ層用の一導
電型の不純物を注入する工程と、 前記レジスト膜をマスクにして第２のインプラ層用の一
導電型の不純物を前記注入工程時より深く注入すると共
に逆導電型のＭＯＳトランジスタ形成領域上のパッド酸
化膜及びＳｉ3Ｎ4膜を貫通して該領域下方にも注入する
工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記一導電型及び
逆導電型のＭＯＳトランジスタ形成領域上のパッド酸化
膜及びＳｉ3Ｎ4膜をエッチングした後に基板上を熱酸化
してゲート酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして基板全面にチャネ
ルインプラ層用の一導電型の不純物を注入する工程と、 前記基板上に一導電型及び逆導電型のＭＯＳトランジス
タを形成する工程とを有することを特徴とするＣＭＯＳ
半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上にパッド酸化膜
及びＳｉ3Ｎ4膜を積層形成する工程と、 逆導電型のウエル形成領域上に開口を有するレジスト膜
を形成した後に該レジスト膜をマスクにしてＳｉ3Ｎ4膜
及びパッド酸化膜をエッチング除去した後に逆導電型の
不純物を注入する工程と、 前記レジスト膜を除去した後にウエル酸化してウエル形
成用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記Ｓｉ3Ｎ4膜及
びパッド酸化膜をエッチング除去した後にＬＯＣＯＳ酸
化膜をマスクにして一導電型の不純物を注入する工程
と、 基板全面をウエル拡散して一導電型及び逆導電型のウエ
ル領域を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして一導電型のウエル
領域内に一導電型の不純物を注入する工程と、 前記基板上のＬＯＣＯＳ酸化膜をエッチングする工程
と、 該基板上にパッド酸化膜及びＳｉ3Ｎ4膜を積層形成する
工程と、 一導電型及び逆導電型のＭＯＳトランジスタ形成領域上
にレジスト膜を形成した後に該レジスト膜をマスクにし
て前記Ｓｉ3Ｎ4膜及びパッド酸化膜をエッチング除去す
る工程と、 該レジスト膜を除去した後に逆導電型のウエル領域上に
形成したレジスト膜及び逆導電型のＭＯＳトランジスタ
形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜をマスクにし
て一導電型の不純物を注入する工程と、 前記レジスト膜をマスクにして一導電型の不純物を前記
注入工程時より深く注入すると共に逆導電型のＭＯＳト
ランジスタ形成領域上のパッド酸化膜及びＳｉ3Ｎ4膜を
貫通して該領域下方にも注入する工程と、 前記レジスト膜を除去した後に基板をフィールド酸化し
て素子分離用のＬＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記一導電型及び
逆導電型のＭＯＳトランジスタ形成領域上のパッド酸化
膜及びＳｉ3Ｎ4膜をエッチングする工程と、 基板上を熱酸化してゲート酸化膜を形成した後に前記Ｌ
ＯＣＯＳ酸化膜をマスクにして一導電型の不純物を注入
する工程と、 前記基板上にポリシリコン層を形成した後に一導電型及
び逆導電型のＭＯＳトランジスタ形成領域上に形成した
レジスト膜を介して該ポリシリコン層を選択的にエッチ
ングしてゲート電極を形成する工程と、 前記一導電型のウエル領域上にレジスト膜を形成して該
レジスト膜及び一導電型のＭＯＳトランジスタ形成領域
上のゲート電極をマスクにして一導電型のＭＯＳトラン
ジスタのソース・ドレイン拡散層用の一導電型の不純物
を注入する工程と、 前記レジスト膜を除去した後に逆導電型のウエル領域上
にレジスト膜を形成して該レジスト膜及び逆導電型のＭ
ＯＳトランジスタ形成領域上のゲート電極をマスクにし
て逆導電型のＭＯＳトランジスタのソース・ドレイン拡
散層用の逆導電型の不純物を注入する工程とを有するこ
とを特徴とするＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195094A JP3128481B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195094A JP3128481B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945791A JPH0945791A (ja) | 1997-02-14 |
| JP3128481B2 true JP3128481B2 (ja) | 2001-01-29 |
Family
ID=16335435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07195094A Expired - Fee Related JP3128481B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450566B1 (ko) * | 2001-12-24 | 2004-09-30 | 동부전자 주식회사 | 씨모오스형 트랜지스터 제조 방법 |
-
1995
- 1995-07-31 JP JP07195094A patent/JP3128481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945791A (ja) | 1997-02-14 |
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