JPS58170047A - 半導体装置 - Google Patents

半導体装置

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JPS58170047A
JPS58170047A JP57053072A JP5307282A JPS58170047A JP S58170047 A JPS58170047 A JP S58170047A JP 57053072 A JP57053072 A JP 57053072A JP 5307282 A JP5307282 A JP 5307282A JP S58170047 A JPS58170047 A JP S58170047A
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Toru Inaba
稲葉　透
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ｉｌ１発明の技術分野 本発明は半導体装置、より詳しくは同一基板上に相異な
る導電形の部分を投け、そこに相補的な特性を持つＭＯ
Ｓ　ＦｅＴを作りつけた相補形ＭＯ５集積回路（ＣＭＯ
Ｓ　ＩＣ＞において、一部のトランジスタをこれらｃｎ
ｏｓが形成されたアイランドの外の基板上に形成した半
導体装置に関する。
（２）技術の背景 ＣＭＯＳは元来の低消費電力動作の利点に加えて、高速
動作が可能で、大規模集積化および素子微細化に適する
半導体装置として注目されている。
上記利点を有するＣＭＯＳについても動作特性における
高耐圧化の問題がある。従来、この問題を解決するため
、ＭＯＳ　Ｐｆ！Ｔのゲート幅の増大、チャネルカット
拡散層形成などの対策がとられたが、十分に満足できる
結果は得られていない。
（３）従来技術と問題点　　□ 第１図は従来技術によＺ’ｎチャネル１４０５　ＮＥＴ
の概略断面図で、かかるｎチャネルＭＯＳ　ＰＥＴはｐ
チャネルＭＯ５Ｆｔ！ＴとともにＣＭＯＳ　ＩＣを構成
する。
同図を参照すると、ｐ形シリコン基板１上に２つのｎチ
ャネルＭＯＳ　Ｆｆ！Ｔ　　（同図にＡ、Ｂで示す）が
形成されている。なお同図において２は二酸化シリコン
（５ｉＯｚ’）　Ｉ！、３はｐ形チャネルカット拡散層
、４ａ、４ｂはｎ＋形抵拡散層７はポリシリコンゲート
である。
ＭＯＳ　ＰＥＴの動作電圧゛の限界には次の５′つの原
因がある。
（イ）ソースとドレインとの間の電界によるソースとト
レーイン間のパンチスルーできまる電圧。
（ロ）ゲートとドレイン間の電界によるゲート絶縁膜の
破壊によってきまる電圧。
（ハ）ゲートとドレインの間の電界にょるゲー゛ト近傍
でのドレインのジャンクション・ブレークダウンによっ
てきまる電圧。
（ニ）ソース・ドレイン拡散層と基板との間の電界によ
るこの拡散層のジャンクションブレークダウンによって
きまる電圧。
（ホ）フィールド領域のスレッショルド電圧。
以下、従来技術における上記５つの原因に対する対策を
第１図を参照して説明する。
初めに同□図にＡで示すＭＯＳ　ＰＥＴ　　（オフセッ
トゲートトランジスタ）についてみると、ソース・ドレ
インの導電層であるｎ＋拡散層４ａがゲートから後退し
て形成され、ゲート領域との間にｎ−の高抵抗拡散層を
形成することにより（イ）のパンチスルーを防止してい
る。また、このｎ″″拡散層５は、デプレッション、領
域が広がることにより、Ｉ　　　　　　　　ゲート電極
との間にががる電界を減少させることにより（ロ）およ
び（ハ）に対する高耐圧化を計っている。一方、（ニ）
のソース・ドレインのジャンクションブレークダウンに
よってきまる電圧は、チャネルカット層を形成せず基板
をそのまま使用することにより高耐圧化している。（ホ
）については、不純物濃度の高いＰ＋拡散層６を形成す
ることにより高耐圧化している。
次にそれほど高耐圧を要請されないＭＯＳ　ＰＥＴにつ
いては、図のＢに示すようしにチャネルカット拡散層３
をｎ＋拡散層４ｂと接続して形成することにより、集積
化した場合に、集積度を高めることができる。
しかし以上説明した高耐圧化の方法は従来のＣＭＯＳ　
ＩＣ上に形成されたＩ’ＩＯ３Ｆｆ！Ｔに適用すること
が困難であった。すなわち前記（ニ）の動作電圧限界が
低い（ｐウェルのｎチャネルＭＯＳ　ＰＥＴで２０数ボ
ルト）問題がある。
またＣＭＯＳ　ＩＣにおいては前記５つの限界の他に、
次の２つの動作電圧の限界が加わる。
（へ）ウェル内のＭＯＳ　ＦＥＴのソース・ドレインと
基板との間の電界によるソース・ドレインと基板間のパ
ンチスルーによってきまる電Ｗ。
（ト）　ランチアンプによってきまる電圧。
（ニ）の動作電圧の限界は、ソース・ドレイン拡散層近
傍の不純物濃度に依存（ており、近傍の不純物濃度が低
いほど耐圧は高くなる。しかし、一般に（へ）および（
ト）については不純物濃度が低いほど耐圧は悪くなる。
また、集積度を高める目的で不純物濃度の高い所にトラ
ンジスタを形成する要求も存在する。
（４）発明の目的 本発明は上記従来技術の問題点に鑑み、特にソース・ド
レインの、ジャンクションのプレー、クダウンに対し高
耐圧なＭＯＳ　ＦＥＴをＣＭＯＳ　ＩＣ上に形成した半
導体装置の提供を目的とする。
（５）発明の構成 そしてこの目的は本発明によれば、ｐ形アイランドおよ
びｎ形アイランドをもつＣＭＯＳ　ＩＣにおいて、ソー
ス・トレインのジャンクションのブレークダウンに影響
を与える不純物濃度が少ない半導体基板表面の領域に、
少なくとも１つのＭＯＳ　ＰＥＴを形成したことを特徴
とする半導体装置を提供することによって達成される。
（６）発明の実施例 以下本発明実施例を図面によって詳述する。
第２図は本発明の１つの実施例を製造する工程における
ＣＭＯＳ　ＩＣの要部断面図で、同図はシリコン基板表
面の不純物濃度の低い領域に、ＭＯＳ　ＦＥＴを形成す
る工程を示す、なお同図以下の図において既に図示され
たものと同じ部分は同じ符号を付して示す。
同図を参照すると、初めにｎ形シリコン基板２１の表面
に熱酸化によって二酸化シリコン（Ｓｉ０２）膜２２を
形成、次いでレジスト１１！２３によりイオン注入用マ
スクの位置合せ用マークのバターニングをした後、エン
チングにより位置合せ用マーク（図示のものを上から見
ると十字形をしている）２４を形成する（同図（ａ））
。
次に、再び熱酸化によって５ｉＯｚ　８２２を成長させ
た後、ｎつ呈ル形成のためレジストＷ！２５でパターン
形成をし、イオン注入法によって燐イオン（ｐ　　）を
加速エネルギー１５０ＫｅＶ　、ドーズ量５ｘｌＯｃ−
の条件で注入する（同図（ｂ））、同様にレジスト１１
１２６でｐウェル形成のためのパターニングをした後、
イオン注入法によりほう素イオン（Ｂ　　）を注入する
（同図（Ｃ１）、なおこのときの注入条件は加速エネル
ギー　１５０ＫｅＶ、ドーズ量ｌＸｌ０”ｃ腸−２であ
る。
次いで、熱処理により不純物拡散層２７．２８を形成し
、　５ｉＯｚｌｌ１２２上に窒化Ｍ　（ＳｉｓＮ、）　
２９を成長させ、次いでパターニングによりフィールド
領域を形成する部分の窒化膜を除去する。なお上記窒化
１１１２９の厚さは１５００Å以上である。
この後は、従来のＣＭＯＳ　ＩＣの製造の場合と同様に
、第４図に示すようにチャネルカット拡散層４３．４６
をイオン注入法により形成し、次いでフィールド領域に
酸化膜２２Ａを成長し、次いで残りの窒化１１！２９お
よび酸化１１１２２を除去した後、ゲート酸１　　　　
化１１１２２Ｂを成長する０次いでポリシリコンゲート
４１、酸化１１１２２Ｃ、ＰＳＧ　１１１４７、アルミ
ニウム（＾ｌ）電極４２を形成した後、最後はＰＳＧカ
バー１１１４８を形成してＣＭＯＳ　ＩＣを製造する。
第３図は本発明の他の実施例を製造する工程における当
′該装置要部の断面図で、あ、る。
同図を参照すると、ｎ形シリコン基板２１の表面に熱酸
化により　５ｉ０２１１１！２２を形成した後、窒化１
１１２９を約１０００人の厚さに形成する（同図（ａ）
）。
次いで窒化１１１２９をパターニングしてアクティブ領
域を確保した後、ｎウェル形成用パターンをレジスト膜
３４で形成し、イオン注入法によって燐イオン（ｐ　　
）を加速エネルギー３００ＫｅＶ　、　ドーズ量５×ｌ
Ｏ”２ｃ、−２の条件で注入する（同図（ｂｌ）。
同様にｐウェル形成用パターン３５を形成し１．イオン
注入法によりほう素イオン（Ｂ　　）を加速エネルギー
２００ＫｅＶ　、ドーズ量１ｘ　ｔ　ＯＪ　３ｃ、−＋
　２の条件で注入する（同図（Ｃ））。
次いで熱処理によって不純物拡散層２７．２８を形成し
く同図（ｄｌ）、この後は従来技術におけるＣＭＯＳ　
ＩＣの製造の場合と同様にしてＭＯＳ　ＰＥＴを形成し
、第４図に示す側０５ＩＣを完成する。
再び第４図を参照すると、同図は上記本発明の実施例に
よって形成されるＣＭＯＳ　ＩＣの要部断面図である。
同図に示す如く、３つのＭＯＳ　ＰＩ！Ｔのうち、中央
の１つが、ウェルが形成されていない不純物濃度の低い
シリコン基板２１上に形成され、しかも他の２つのＰＥ
Ｔの如くチャネルカット拡散層４３もしくは４６を形成
していないため、当該トランジスタを高耐圧化すること
ができる。また該トランジスタは他の２つに比べ（図に
は同じ幅で示しであるが）ゲート幅を大きくとることが
できる（従来２〜３μ−であったものを６μ−程度）た
め、パンチスルーに対しても効果的である。また、同図
の中央のＭＯＳ　Ｆｆ！Ｔは、第１ＶＩＡＡに示す高耐
圧用のＭＯＳ　ＰＥＴとすることもできる。
（７）発明の効果 以上、詳細に説明したように、本発明の半導体装置にお
いてはソース・ドレインジャンクシランのブレークダウ
ンに対し高耐圧のＭＯＳ　ＰＥＴをＣＭＯＳ　ＩＣ上に
形成することにより、ＣＭＯＳ　ＩＣの高集積化と高耐
圧化が実現される効果が大である。
【図面の簡単な説明】
第１図は従来技術による１ｇＯ５ＰＢＴの概略断面図、
第２図は本発明の一つの実施例を製造する工程における
０ＭＯ８ＩＣの要部断面図、第３図は本発明の他の実施
例を製造する工程におけるＣＭＯＳ　ＩＣの要部断面図
、第４図は本発明にかかるＣＭＯＳ　ＩＣの要部断面図
である。 １−・ｐ形シリコン基板、２・・・５ｔ（ｈ膜、３−Ｐ
形チャネルカント拡散層、４ａ、　４ｂ・・−ｎ　形拡
散層、５・−ｎ″″拡散層、６−・−ｐ　拡散層、７・
−・ポリシリコンゲート、２１・−ｎ形シリコン基板、
２２−　Ｓ　ｉ　０２１１゜２３・・・レジスト膜、２
４−・・位置合せ用マーク、２５−・・レジスト膜、２
６・・・レジスト膜、２７．２８−不純物拡散層、２９
−・−窒化膜、３４−　レジスト膜、３５・−・レジス
ト膜、４３．４Ｂ−・チャネルカット層特　許　出願人
　　富士通株式会社 第　１図 第２図 第２図 第３図 １１１３１’ｍ （ｄ） 閉４図

Claims (1)

    【特許請求の範囲】
  1. ｐ形アイランドおよびｎ形アイランドをもつ相補形ＭＯ
    ５集積回路において、かかるアイランドの形成されてい
    ない半導体基線上に少なくともｌのＭＯＳ　＠’界効果
    トランジスタを形成してなることを特徴とする半導体装
    置。
JP57053072A 1982-03-31 1982-03-31 半導体装置 Pending JPS58170047A (ja)

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Application Number Priority Date Filing Date Title
JP57053072A JPS58170047A (ja) 1982-03-31 1982-03-31 半導体装置
EP83301735A EP0091256B1 (en) 1982-03-31 1983-03-28 Cmos device
DE8383301735T DE3380384D1 (en) 1982-03-31 1983-03-28 Cmos device

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JP (1) JPS58170047A (ja)
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EP0091256B1 (en) 1989-08-09
DE3380384D1 (en) 1989-09-14
EP0091256A2 (en) 1983-10-12
EP0091256A3 (en) 1985-09-11

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