JPH0481336B2 - - Google Patents

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JPH0481336B2
JPH0481336B2 JP57105411A JP10541182A JPH0481336B2 JP H0481336 B2 JPH0481336 B2 JP H0481336B2 JP 57105411 A JP57105411 A JP 57105411A JP 10541182 A JP10541182 A JP 10541182A JP H0481336 B2 JPH0481336 B2 JP H0481336B2
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JP
Japan
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emitter
region
polysilicon
forming
semiconductor substrate
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Kyoshi Tsukuda
Mitsuru Hirao
Nobuaki Myagawa
Tokuo Watanabe
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    • H01ELECTRIC ELEMENTS
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    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、バイポーラトランジスタおよび
MOSトランジスタを同一基板上に形成した複合
LSIにおいて、バイポーラ素子の高速化、および
製造工程の簡略化を図る製造方法に関する。
バイポーラトランジスタと相補型MOSトラン
ジスタ(PチヤネルとNチヤネルを同時に含み
CMOSトランジスタと呼ばれる)を同一基板上
に作つたLSI(以後BiCMOS LSIと呼ぶ)は、す
でに1969年頃から試みられている。これまで報告
されているBiCMOS LSIのMOS素子は、Alゲー
トプロセスで加工寸法も大きく(5μm以上)、集
積度、高速性能も最近の微細加工技術(例えば最
小寸法2μm)を用いたLSIに比べて劣る。したが
つて、従来のBiCMOS LSIに含まれるバイポー
ラ素子も、同様に寸法が大きく、高集積、高速性
能は期待できなかつた。
近年、MOSLSIはシリコンゲートを用いたセ
ルフアライン技術、微細加工技術等の進歩によ
り、ゲート長も3μmから2μmが中心になつてき
ている。この様なMOS素子に見合つて、微細な
バイポーラ素子を同時に形成する必要が生じてき
ている。
従来報告されているBiCMOS LSIを形成する
プロセスから類推し、シリコンゲートのMOS素
子と同時にバイポーラ素子を作る工程を第1図に
示す。ここに示したBiCMOS素子の各部分の説
明を、工程順に行なう。
P型シリコン基板1の表面に、N+(高濃度のN
型埋込み層2およびアイソレーシヨン用のP+
込み層4を形成した後、N型エピタキシヤル層3
を形成する。NMOSを作る領域にPウエル領域
5を形成した後、Si3N4膜を酸化のマスクに用い
てアイソレーシヨン用の選択酸化膜10を形成す
る。
次いで、バイポーラ素子のベース6を形成しゲ
ート酸化膜13、ゲート用のポリシリコン12を
形成し、ポリシリコンのホトエツチング、
PMOS部のホトエツチングを行ないPMOSのソ
ース・ドレイン8をセルフアラインで形成する。
次に、拡散マスクとしてSiO2膜11を形成し、
工程簡略化のために、エミツタ拡散の窓14、お
よびNMOSのソース・ドレイソ拡散の窓を同時
に形成した後、N型不純物をドープしてエミツタ
9、ソース・ドレイン7を形成する。この後、第
1図bに示す様に、パツシベーシヨン膜15を形
成し、全素子に電極を接続するためのコンタクト
窓を形成する。夫々コンタクト窓は、エミツタ1
6、ベース16′、NMOS16″、PMOS16
である。
以上、シリコンゲートのCMOSプロセスとバ
イポーラプロセスとを接続した一般的な方法を示
したが、この方法では、NMOSのソース・ドレ
インとバイポーラ素子のエミツタを同時に作るた
め、NMOSの電極取出しのためには、この後、
必ずパツシペーシヨン膜15を形成した後に、コ
ンタクト窓を形成する必要がある。すなわち、マ
スク合わせずれを見込むと、エミツタ拡散窓14
をエミツタコンタクト16に比べて十分大きくし
ておかざるを得ず、バイポーラ素子の性能向上が
期待できない。
この問題を第2図a、bを用いてさらに説明す
る。第2図a、bは、第1図a、bの、バイポー
ラ素子の部分を取り出したものである。第2図a
は、エミツタ拡散窓14を通してエミツタ9を形
成した状態を示している。前述の様に、この後、
NMOSの表面をカバーするため、パツシベーシ
ヨン膜を形成するが、エミツタ上にも形成される
ため、第2図bに示す様に、この膜にコンタクト
窓16を形成する必要がある。例えば、最小加工
寸法2μmのプロセスを用いた場合、コンタクト
窓16の巾2μm(図のα)に対し、マスク合わ
せずれ2μm(図のβ)を見込む必要があるため、
最初のエミツタ窓16は6μmにしておく必要が
あり、エミツタ巾を最小加工寸法2μmにする事
はできない。
一方、バイポーラ素子のみを作るプロセスで
は、エミツタの微細化(従つてバイポーラ素子の
高性能化につながる)のために、第3図に示すウ
オシユトエミツタ構造が用いられる。この方法
は、第3図dに示したように、パツシベーシヨン
膜15にエミツタ拡散窓14を通してエミツタ9
を形成した後、第3図bに示す様に、エミツタ拡
散窓14はそのまゝ(従つてこの後パツシベーシ
ヨン膜は形成しない)にして、コンタト用のホト
エツチングを行なう。ホトレジスト17は、エミ
ツタ上は窓を開けず、ベース部分に窓16′を開
ける。第3図cは、レジスト膜除去後、電極1
8,18′を形成した状態を示す。
第3図の方法によれば、エミツタ9の巾は、最
小加工寸法(例えば2μm)による窓の寸法と同
一になり、第2図のエミツタ9の巾(6μm)に
比べて素子性能も大巾に向上する。すなわち、エ
ミツタ9の下側のベース抵抗は1/3になり、エミ
ツタ接合容量も1/3になる。
第4図で従来のエミツタ9にポリシリコンを用
いる方法を説明する。素子の高性能化のため、エ
ミツタ9の接合深さを浅く(例えば0.2〜0.3μm)
した場合、電極が下地シリコン層と反応して接合
特性が劣化するのを防ぐため、また、エミツタ9
の注入効率の向上のため、エミツタ9の上にポリ
シリコン層を付加する方法である。第4図aは、
エミツタ拡散窓を形成した後、ポリシリコン層を
全面に形成し、ポリシリコンの上からエミツタ9
用の不純物をドープしてエミツタ9を形成し、続
いて、エミツタ9上にポリシリコン層19をパタ
ーニングする。次に、第3図bと同様にエミツタ
9部はそのまゝで、ベースコンタクト窓16′を
開け、この後、第4図bに示す様に電極18,1
8′を形成する。
第5図は、第3図のウオシユトエミツタ構造を
単純にBiCMOS構造に適用する場合を示してあ
る。PMOS、NMOS素子およびパツシベーシヨ
ン膜15を形成した後にエミツタ窓14を開け、
エミツタ9を形成し、続いて第3図cの様に他の
部分のコンタクト窓を開ける。
この方法を用いれば、構造上最小加工寸法に相
当するエミツタが形成できるがMOS素子に大き
な特性変動を与える。例えば、バイポーラ素子の
高性能化のために、不純物としてひ素を0.3μmの
深さにドープする場合、ひ素の熱拡散条件または
イオン打込み後のアニール条件として通常例えば
1000℃、60分以上の熱処理が必要である。この熱
処理により、先に形成したPMOS、NMOSのソ
ース・ドレイン接合深さが深くなり、従つて接合
の横方向への広がりも大きく、実効的なチヤネル
長が短かくなる。例えば、設計寸法2μmのチヤ
ネル長の場合、正常なソース・ドレインの接合深
さ0.3μmに対して実効チヤネル長1.4μmが得られ
るが、上記エミツタの熱処理により、接合深さが
深くなる(例えば0.5μm)と、実効チヤネル長が
1μmになつてしまい、パンチスルーによる耐圧
の低下、短チヤネル効果による閾値電圧の大巾な
変化をひきおこす。
このように、高集積のCMOSプロセスと、高
速のバイポーラプロセスを単純に結びつけて
BiCMOSプロセスを作ろうとすると、いずれか
の素子の特性を犠牲にせざるを得ない。
本発明の目的は、高集積のCMOSプロセスと
高速のバイポーラプロセスを結びつけて高性能の
BiCMOSプロセスを作る際に、バイポーラ素子
の特性を犠牲にせず、CMOSプロセスを結びつ
けた製造方法を提供するにある。
本発明は、CMOSプロセスで用いられる工程
を極力利用して微細なエミツタを形成する方法で
ある。すなわち、ゲート酸化膜形成後に微細はエ
ミツタ窓を開け、続いてMOS素子のゲートに用
いるポリシリコンを形成し、ポリシリコンの抵抗
を低くするために行なわれる不純物のドーピング
をエミツタのドーピングと兼ね、さらに、ポリシ
リコンゲートの加工の際に同時に、エミツタ上に
ポリシリコンエミツタを加工する方法である。
以下、本発明を、第6図の実施例を用いて説明
する。
第6図aは、MOS素子用のゲート酸化膜13
を500Åの厚さに形成した後にエミツタ窓14を
寸法2μm巾にホトエツチングにより形成した状
態を示す。本構造に至る工程の概略を以下に説明
する。先ず、N+、P+埋込み層(夫々2,4)を
形成した後、4μmの厚さにエピタキシヤル成長
層3を形成する。次に、P型ウエル5をイオン打
込み法と熱処理により、深さ3μm、濃度5×
1015/cm3になるように形成する。次に、Si3N4
をマスクとすると選択酸化法により、1μmの厚
さにアイソレーシヨン用の酸化膜10を形成す
る。次に、バイポーラ素子のベース層6を、熱拡
散法またはイオン打込み法により、深さ0.6μm、
層抵抗300Ω/口に形成する。この後、ゲート酸
化膜13を500Åの厚さに形成する。薄いゲート
酸化膜にホトエツチングを行なうので、微細なエ
ミツタパターンを精度良く開けられる。
第6図bは、aに続いてMOS素子のゲートに
用いるポリシリコン層12を、CVD法により
0.3μmの厚さに形成し、次に、ひ素イオンを1×
1016/cm2全面に打込んだ後、1000℃で100分の熱
処理を行ない、ゲートとなるポリシリコンの抵抗
を20Ω/口に低下させると同時に、エミツタ窓1
4を通してエミツタ9を0.4μmの深さに形成す
る。
第6図Cは、ホトレジストをマスクにし、ドラ
イエツチング法によりポリシリコン層12をエツ
チングし、MOS素子のゲート12およびエミツ
タポリシリコン層19を形成した状態を示す。な
お、ポリシリコンエミツタ19の巾はエミツタ窓
14よりマスク合わせ余裕分(例えば片側2μm)
だけ大きくしておく必要がある。
この段階まででバイポーラ素子が形成され、電
流増巾率も、ひ素イオン打込み後の熱処理により
約100に調整される。また、バイポーラ素子の熱
処理は1000℃で行なわれるが、以後のMOS素子
形成温度は950℃以下の低温で行ない、バイポー
ラ素子の特性変動への影響を少なくする。
第6図dは、第6図cの後、SiO2膜をマスク
してPMOSのソース・ドレイン8をほう素のイ
オン打込みにより、NMOSのソース・ドレイン
7をひ素のイオン打込みによりドープし、熱処理
により0.3μmの深さに形成する。この後、バツシ
ベーシヨン膜としてリンガラス15をCVD法に
より、0.5μmの厚さに形成し、次に各素子のコン
タクト窓を同時に形成する。それぞれ、エミツタ
16、ベス16′、NMOSのソース・ドレイン1
6″、PMOSのソース・ドレイン16である。
完成した状態のバイポーラ素子のエミツタ構造
は、従来の第4図bのエミツタ構造とは、ポリシ
リコンの上にパツシベーシヨン膜が有り、ポリシ
リコン内にコンタクト窓が開いている点が異な
る。
なお、第6図は、本発明の一実施例を示したも
のであり、途中の工程には種々の変化が考えられ
る。例えば、第6図bのポリシリコン層へのドー
ピング不純物としては、ひ素の代りにリンを用い
てもよい。また、第6図bとcの工程の一部入れ
替え、ポリシリコン層を形成した後、先にゲート
12、エミツタポリシリコン19の形成を行なつ
た後、不純物のドーピングを行なう工程をとつて
もよい。さらに、例えばひ素をドープしたポリシ
リコンを形成し、熱処理によりエミツタを形成す
る方法も考えられる。
なお、図中17はホトレジスト膜、18はエミ
ツタ電極、18′はベース電極、19はエミツタ
ポリシリコンである。
本発明によれば次の効果が得られる。
(1) 薄いゲート酸化膜にエミツタのホトエツチン
グを行なうため、従来の厚い(例えば0.5μm)
パツシベーシヨン膜への窓開けに比べて寸法精
度を上げられる。
(2) ゲート酸化膜に形成したエミツタ窓を、ポリ
シリコンで固定するため、以後の工程の如何に
かゝわらず、最小加工寸法に相当する微細なエ
ミツタ巾を実現でき、バイポーラ素子の高性能
化が可能になる。
(3) MOS素子を形成する工程をそのまゝ利用し
てエミツタを形成するため、エミツタ形成のた
めに付加する工程としてはエミツタ窓を開ける
工程のみであり、BiCMOSプロセスとして工
程の簡略化が行なえる。
(4) 熱処理の多いバイポーラ素子を先に形成した
後MOS素子を形成するため、ソース・ドレイ
ンの浅い接合の深さ制御が容易であり、微細な
MOS素子を形成できる。すなわち、BiCMOS
プロセスに高集積のMOSLSIプロセスをその
まゝ適用できる。
【図面の簡単な説明】
第1図a、bは従来のBiCMOSプロセスの断
面図、第2図a、b、は従来のBiCMOSプロセ
スのバイポーラ素子部の断面図、第3図a、b、
c、は従来のバイポーラ素子のエミツタ形成法を
示す断面図、第4図a、bは、従来のポリシリコ
ンエミツタを用いたバイポーラ素子の断面図、第
5図の従来例をBiCMOSプロセスに適用した場
合の断面図、第6図a、b、c、dは、本発明の
実施例を示す断面図である。 1……P型基板、2……N+埋込層、3……N
エピタキシヤル層、4……P+アイソレーシヨン
層、5……Pウエル、6……ベース、7……
NMOSのソース・ドレイン、8……PMOSのソ
ース・ドレイン、9……エミツタ、10……フイ
ールド酸化膜、11……マスク用酸化膜、12…
…ポリシリコンゲート、13……ゲート酸化膜、
14……エミツタ拡散窓、15……パツシベーシ
ヨン膜、16……エミツタコンタクト窓、16′
……ベースコンタクト窓、16″……NMOSのソ
ースドレインコンタクト窓、16……
PMOSのソース・ドレインコンタクト窓、17
……ホトレジスト膜、18……エミツタ電極、1
8′……ベース電極、19……エミツタポリシリ
コン。

Claims (1)

  1. 【特許請求の範囲】 1 コレクタ領域とベース領域とエミツタ領域と
    を有するバイポーラランジスタと、ゲート領域と
    ソース領域とドレイン領域とを有するMOSトラ
    ンジスタとを半導体基板に形成する半導体装置の
    製造方法において、 上記半導体基板の一方主表面にバイポーラトラ
    ンジスタのコレクタ領域を形成する第1の工程
    と、 上記半導体基板の一方主表面にMOSトランジ
    スタのウエル領域を形成する第2の工程と、 上記コレクタ領域内にバイポーラトランジスタ
    のベース領域を形成する第3の工程と、 上記半導体基板の一方主表面上にゲート酸化膜
    を形成し、上記ゲート酸化膜を上記ベース領域の
    一部上のみで除去する第4の工程と、 上記半導体基板の一方主表面に所定導電型の不
    純物を含むポリシリコン層を積層する第5の工程
    と、 上記ベース領域の一部に上記所定導電型の不純
    物をドーピングしてエミツタ領域を形成し、上記
    ポリシリコン層を選択的に除去してエミツタ領域
    に接するポリシリコンエミツタと上記MOSトラ
    ンジスタのポリシリコンゲートとを形成する第6
    の工程と、 上記半導体基板の一方主表面にMOSトランジ
    スタのソース領域とドレイン領域とを形成する第
    7の工程と を有することを特徴とする半導体装置の製造方
    法。
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