JPH0481336B2 - - Google Patents
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- JPH0481336B2 JPH0481336B2 JP57105411A JP10541182A JPH0481336B2 JP H0481336 B2 JPH0481336 B2 JP H0481336B2 JP 57105411 A JP57105411 A JP 57105411A JP 10541182 A JP10541182 A JP 10541182A JP H0481336 B2 JPH0481336 B2 JP H0481336B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】
本発明は、バイポーラトランジスタおよび
MOSトランジスタを同一基板上に形成した複合
LSIにおいて、バイポーラ素子の高速化、および
製造工程の簡略化を図る製造方法に関する。
MOSトランジスタを同一基板上に形成した複合
LSIにおいて、バイポーラ素子の高速化、および
製造工程の簡略化を図る製造方法に関する。
バイポーラトランジスタと相補型MOSトラン
ジスタ（ＰチヤネルとＮチヤネルを同時に含み
CMOSトランジスタと呼ばれる）を同一基板上
に作つたLSI（以後BiCMOS LSIと呼ぶ）は、す
でに1969年頃から試みられている。これまで報告
されているBiCMOS LSIのMOS素子は、Alゲー
トプロセスで加工寸法も大きく（5μｍ以上）、集
積度、高速性能も最近の微細加工技術（例えば最
小寸法2μｍ）を用いたLSIに比べて劣る。したが
つて、従来のBiCMOS LSIに含まれるバイポー
ラ素子も、同様に寸法が大きく、高集積、高速性
能は期待できなかつた。
ジスタ（ＰチヤネルとＮチヤネルを同時に含み
CMOSトランジスタと呼ばれる）を同一基板上
に作つたLSI（以後BiCMOS LSIと呼ぶ）は、す
でに1969年頃から試みられている。これまで報告
されているBiCMOS LSIのMOS素子は、Alゲー
トプロセスで加工寸法も大きく（5μｍ以上）、集
積度、高速性能も最近の微細加工技術（例えば最
小寸法2μｍ）を用いたLSIに比べて劣る。したが
つて、従来のBiCMOS LSIに含まれるバイポー
ラ素子も、同様に寸法が大きく、高集積、高速性
能は期待できなかつた。
近年、MOSLSIはシリコンゲートを用いたセ
ルフアライン技術、微細加工技術等の進歩によ
り、ゲート長も3μｍから2μｍが中心になつてき
ている。この様なMOS素子に見合つて、微細な
バイポーラ素子を同時に形成する必要が生じてき
ている。
ルフアライン技術、微細加工技術等の進歩によ
り、ゲート長も3μｍから2μｍが中心になつてき
ている。この様なMOS素子に見合つて、微細な
バイポーラ素子を同時に形成する必要が生じてき
ている。
従来報告されているBiCMOS LSIを形成する
プロセスから類推し、シリコンゲートのMOS素
子と同時にバイポーラ素子を作る工程を第１図に
示す。ここに示したBiCMOS素子の各部分の説
明を、工程順に行なう。
プロセスから類推し、シリコンゲートのMOS素
子と同時にバイポーラ素子を作る工程を第１図に
示す。ここに示したBiCMOS素子の各部分の説
明を、工程順に行なう。
Ｐ型シリコン基板１の表面に、N+（高濃度のＮ
型埋込み層２およびアイソレーシヨン用のP+埋
込み層４を形成した後、Ｎ型エピタキシヤル層３
を形成する。NMOSを作る領域にＰウエル領域
５を形成した後、Si3N4膜を酸化のマスクに用い
てアイソレーシヨン用の選択酸化膜１０を形成す
る。
型埋込み層２およびアイソレーシヨン用のP+埋
込み層４を形成した後、Ｎ型エピタキシヤル層３
を形成する。NMOSを作る領域にＰウエル領域
５を形成した後、Si3N4膜を酸化のマスクに用い
てアイソレーシヨン用の選択酸化膜１０を形成す
る。
次いで、バイポーラ素子のベース６を形成しゲ
ート酸化膜１３、ゲート用のポリシリコン１２を
形成し、ポリシリコンのホトエツチング、
PMOS部のホトエツチングを行ないPMOSのソ
ース・ドレイン８をセルフアラインで形成する。
次に、拡散マスクとしてSiO2膜１１を形成し、
工程簡略化のために、エミツタ拡散の窓１４、お
よびNMOSのソース・ドレイソ拡散の窓を同時
に形成した後、Ｎ型不純物をドープしてエミツタ
９、ソース・ドレイン７を形成する。この後、第
１図ｂに示す様に、パツシベーシヨン膜１５を形
成し、全素子に電極を接続するためのコンタクト
窓を形成する。夫々コンタクト窓は、エミツタ１
６、ベース１６′、NMOS１６″、PMOS１６
である。
ート酸化膜１３、ゲート用のポリシリコン１２を
形成し、ポリシリコンのホトエツチング、
PMOS部のホトエツチングを行ないPMOSのソ
ース・ドレイン８をセルフアラインで形成する。
次に、拡散マスクとしてSiO2膜１１を形成し、
工程簡略化のために、エミツタ拡散の窓１４、お
よびNMOSのソース・ドレイソ拡散の窓を同時
に形成した後、Ｎ型不純物をドープしてエミツタ
９、ソース・ドレイン７を形成する。この後、第
１図ｂに示す様に、パツシベーシヨン膜１５を形
成し、全素子に電極を接続するためのコンタクト
窓を形成する。夫々コンタクト窓は、エミツタ１
６、ベース１６′、NMOS１６″、PMOS１６
である。
以上、シリコンゲートのCMOSプロセスとバ
イポーラプロセスとを接続した一般的な方法を示
したが、この方法では、NMOSのソース・ドレ
インとバイポーラ素子のエミツタを同時に作るた
め、NMOSの電極取出しのためには、この後、
必ずパツシペーシヨン膜１５を形成した後に、コ
ンタクト窓を形成する必要がある。すなわち、マ
スク合わせずれを見込むと、エミツタ拡散窓１４
をエミツタコンタクト１６に比べて十分大きくし
ておかざるを得ず、バイポーラ素子の性能向上が
期待できない。
イポーラプロセスとを接続した一般的な方法を示
したが、この方法では、NMOSのソース・ドレ
インとバイポーラ素子のエミツタを同時に作るた
め、NMOSの電極取出しのためには、この後、
必ずパツシペーシヨン膜１５を形成した後に、コ
ンタクト窓を形成する必要がある。すなわち、マ
スク合わせずれを見込むと、エミツタ拡散窓１４
をエミツタコンタクト１６に比べて十分大きくし
ておかざるを得ず、バイポーラ素子の性能向上が
期待できない。
この問題を第２図ａ、ｂを用いてさらに説明す
る。第２図ａ、ｂは、第１図ａ、ｂの、バイポー
ラ素子の部分を取り出したものである。第２図ａ
は、エミツタ拡散窓１４を通してエミツタ９を形
成した状態を示している。前述の様に、この後、
NMOSの表面をカバーするため、パツシベーシ
ヨン膜を形成するが、エミツタ上にも形成される
ため、第２図ｂに示す様に、この膜にコンタクト
窓１６を形成する必要がある。例えば、最小加工
寸法2μｍのプロセスを用いた場合、コンタクト
窓１６の巾2μｍ（図のα）に対し、マスク合わ
せずれ2μｍ（図のβ）を見込む必要があるため、
最初のエミツタ窓１６は6μｍにしておく必要が
あり、エミツタ巾を最小加工寸法2μｍにする事
はできない。
る。第２図ａ、ｂは、第１図ａ、ｂの、バイポー
ラ素子の部分を取り出したものである。第２図ａ
は、エミツタ拡散窓１４を通してエミツタ９を形
成した状態を示している。前述の様に、この後、
NMOSの表面をカバーするため、パツシベーシ
ヨン膜を形成するが、エミツタ上にも形成される
ため、第２図ｂに示す様に、この膜にコンタクト
窓１６を形成する必要がある。例えば、最小加工
寸法2μｍのプロセスを用いた場合、コンタクト
窓１６の巾2μｍ（図のα）に対し、マスク合わ
せずれ2μｍ（図のβ）を見込む必要があるため、
最初のエミツタ窓１６は6μｍにしておく必要が
あり、エミツタ巾を最小加工寸法2μｍにする事
はできない。
一方、バイポーラ素子のみを作るプロセスで
は、エミツタの微細化（従つてバイポーラ素子の
高性能化につながる）のために、第３図に示すウ
オシユトエミツタ構造が用いられる。この方法
は、第３図ｄに示したように、パツシベーシヨン
膜１５にエミツタ拡散窓１４を通してエミツタ９
を形成した後、第３図ｂに示す様に、エミツタ拡
散窓１４はそのまゝ（従つてこの後パツシベーシ
ヨン膜は形成しない）にして、コンタト用のホト
エツチングを行なう。ホトレジスト１７は、エミ
ツタ上は窓を開けず、ベース部分に窓１６′を開
ける。第３図ｃは、レジスト膜除去後、電極１
８，１８′を形成した状態を示す。
は、エミツタの微細化（従つてバイポーラ素子の
高性能化につながる）のために、第３図に示すウ
オシユトエミツタ構造が用いられる。この方法
は、第３図ｄに示したように、パツシベーシヨン
膜１５にエミツタ拡散窓１４を通してエミツタ９
を形成した後、第３図ｂに示す様に、エミツタ拡
散窓１４はそのまゝ（従つてこの後パツシベーシ
ヨン膜は形成しない）にして、コンタト用のホト
エツチングを行なう。ホトレジスト１７は、エミ
ツタ上は窓を開けず、ベース部分に窓１６′を開
ける。第３図ｃは、レジスト膜除去後、電極１
８，１８′を形成した状態を示す。
第３図の方法によれば、エミツタ９の巾は、最
小加工寸法（例えば2μｍ）による窓の寸法と同
一になり、第２図のエミツタ９の巾（6μｍ）に
比べて素子性能も大巾に向上する。すなわち、エ
ミツタ９の下側のベース抵抗は1/3になり、エミ
ツタ接合容量も1/3になる。
小加工寸法（例えば2μｍ）による窓の寸法と同
一になり、第２図のエミツタ９の巾（6μｍ）に
比べて素子性能も大巾に向上する。すなわち、エ
ミツタ９の下側のベース抵抗は1/3になり、エミ
ツタ接合容量も1/3になる。
第４図で従来のエミツタ９にポリシリコンを用
いる方法を説明する。素子の高性能化のため、エ
ミツタ９の接合深さを浅く（例えば0.2〜0.3μｍ）
した場合、電極が下地シリコン層と反応して接合
特性が劣化するのを防ぐため、また、エミツタ９
の注入効率の向上のため、エミツタ９の上にポリ
シリコン層を付加する方法である。第４図ａは、
エミツタ拡散窓を形成した後、ポリシリコン層を
全面に形成し、ポリシリコンの上からエミツタ９
用の不純物をドープしてエミツタ９を形成し、続
いて、エミツタ９上にポリシリコン層１９をパタ
ーニングする。次に、第３図ｂと同様にエミツタ
９部はそのまゝで、ベースコンタクト窓１６′を
開け、この後、第４図ｂに示す様に電極１８，１
８′を形成する。
いる方法を説明する。素子の高性能化のため、エ
ミツタ９の接合深さを浅く（例えば0.2〜0.3μｍ）
した場合、電極が下地シリコン層と反応して接合
特性が劣化するのを防ぐため、また、エミツタ９
の注入効率の向上のため、エミツタ９の上にポリ
シリコン層を付加する方法である。第４図ａは、
エミツタ拡散窓を形成した後、ポリシリコン層を
全面に形成し、ポリシリコンの上からエミツタ９
用の不純物をドープしてエミツタ９を形成し、続
いて、エミツタ９上にポリシリコン層１９をパタ
ーニングする。次に、第３図ｂと同様にエミツタ
９部はそのまゝで、ベースコンタクト窓１６′を
開け、この後、第４図ｂに示す様に電極１８，１
８′を形成する。
第５図は、第３図のウオシユトエミツタ構造を
単純にBiCMOS構造に適用する場合を示してあ
る。PMOS、NMOS素子およびパツシベーシヨ
ン膜１５を形成した後にエミツタ窓１４を開け、
エミツタ９を形成し、続いて第３図ｃの様に他の
部分のコンタクト窓を開ける。
単純にBiCMOS構造に適用する場合を示してあ
る。PMOS、NMOS素子およびパツシベーシヨ
ン膜１５を形成した後にエミツタ窓１４を開け、
エミツタ９を形成し、続いて第３図ｃの様に他の
部分のコンタクト窓を開ける。
この方法を用いれば、構造上最小加工寸法に相
当するエミツタが形成できるがMOS素子に大き
な特性変動を与える。例えば、バイポーラ素子の
高性能化のために、不純物としてひ素を0.3μｍの
深さにドープする場合、ひ素の熱拡散条件または
イオン打込み後のアニール条件として通常例えば
1000℃、60分以上の熱処理が必要である。この熱
処理により、先に形成したPMOS、NMOSのソ
ース・ドレイン接合深さが深くなり、従つて接合
の横方向への広がりも大きく、実効的なチヤネル
長が短かくなる。例えば、設計寸法2μｍのチヤ
ネル長の場合、正常なソース・ドレインの接合深
さ0.3μｍに対して実効チヤネル長1.4μｍが得られ
るが、上記エミツタの熱処理により、接合深さが
深くなる（例えば0.5μｍ）と、実効チヤネル長が
1μｍになつてしまい、パンチスルーによる耐圧
の低下、短チヤネル効果による閾値電圧の大巾な
変化をひきおこす。
当するエミツタが形成できるがMOS素子に大き
な特性変動を与える。例えば、バイポーラ素子の
高性能化のために、不純物としてひ素を0.3μｍの
深さにドープする場合、ひ素の熱拡散条件または
イオン打込み後のアニール条件として通常例えば
1000℃、60分以上の熱処理が必要である。この熱
処理により、先に形成したPMOS、NMOSのソ
ース・ドレイン接合深さが深くなり、従つて接合
の横方向への広がりも大きく、実効的なチヤネル
長が短かくなる。例えば、設計寸法2μｍのチヤ
ネル長の場合、正常なソース・ドレインの接合深
さ0.3μｍに対して実効チヤネル長1.4μｍが得られ
るが、上記エミツタの熱処理により、接合深さが
深くなる（例えば0.5μｍ）と、実効チヤネル長が
1μｍになつてしまい、パンチスルーによる耐圧
の低下、短チヤネル効果による閾値電圧の大巾な
変化をひきおこす。
このように、高集積のCMOSプロセスと、高
速のバイポーラプロセスを単純に結びつけて
BiCMOSプロセスを作ろうとすると、いずれか
の素子の特性を犠牲にせざるを得ない。
速のバイポーラプロセスを単純に結びつけて
BiCMOSプロセスを作ろうとすると、いずれか
の素子の特性を犠牲にせざるを得ない。
本発明の目的は、高集積のCMOSプロセスと
高速のバイポーラプロセスを結びつけて高性能の
BiCMOSプロセスを作る際に、バイポーラ素子
の特性を犠牲にせず、CMOSプロセスを結びつ
けた製造方法を提供するにある。
高速のバイポーラプロセスを結びつけて高性能の
BiCMOSプロセスを作る際に、バイポーラ素子
の特性を犠牲にせず、CMOSプロセスを結びつ
けた製造方法を提供するにある。
本発明は、CMOSプロセスで用いられる工程
を極力利用して微細なエミツタを形成する方法で
ある。すなわち、ゲート酸化膜形成後に微細はエ
ミツタ窓を開け、続いてMOS素子のゲートに用
いるポリシリコンを形成し、ポリシリコンの抵抗
を低くするために行なわれる不純物のドーピング
をエミツタのドーピングと兼ね、さらに、ポリシ
リコンゲートの加工の際に同時に、エミツタ上に
ポリシリコンエミツタを加工する方法である。
を極力利用して微細なエミツタを形成する方法で
ある。すなわち、ゲート酸化膜形成後に微細はエ
ミツタ窓を開け、続いてMOS素子のゲートに用
いるポリシリコンを形成し、ポリシリコンの抵抗
を低くするために行なわれる不純物のドーピング
をエミツタのドーピングと兼ね、さらに、ポリシ
リコンゲートの加工の際に同時に、エミツタ上に
ポリシリコンエミツタを加工する方法である。
以下、本発明を、第６図の実施例を用いて説明
する。
する。
第６図ａは、MOS素子用のゲート酸化膜１３
を500Åの厚さに形成した後にエミツタ窓１４を
寸法2μｍ巾にホトエツチングにより形成した状
態を示す。本構造に至る工程の概略を以下に説明
する。先ず、N+、P+埋込み層（夫々２，４）を
形成した後、4μｍの厚さにエピタキシヤル成長
層３を形成する。次に、Ｐ型ウエル５をイオン打
込み法と熱処理により、深さ3μｍ、濃度５×
1015／cm3になるように形成する。次に、Si3N4膜
をマスクとすると選択酸化法により、1μｍの厚
さにアイソレーシヨン用の酸化膜１０を形成す
る。次に、バイポーラ素子のベース層６を、熱拡
散法またはイオン打込み法により、深さ0.6μｍ、
層抵抗300Ω／口に形成する。この後、ゲート酸
化膜１３を500Åの厚さに形成する。薄いゲート
酸化膜にホトエツチングを行なうので、微細なエ
ミツタパターンを精度良く開けられる。
を500Åの厚さに形成した後にエミツタ窓１４を
寸法2μｍ巾にホトエツチングにより形成した状
態を示す。本構造に至る工程の概略を以下に説明
する。先ず、N+、P+埋込み層（夫々２，４）を
形成した後、4μｍの厚さにエピタキシヤル成長
層３を形成する。次に、Ｐ型ウエル５をイオン打
込み法と熱処理により、深さ3μｍ、濃度５×
1015／cm3になるように形成する。次に、Si3N4膜
をマスクとすると選択酸化法により、1μｍの厚
さにアイソレーシヨン用の酸化膜１０を形成す
る。次に、バイポーラ素子のベース層６を、熱拡
散法またはイオン打込み法により、深さ0.6μｍ、
層抵抗300Ω／口に形成する。この後、ゲート酸
化膜１３を500Åの厚さに形成する。薄いゲート
酸化膜にホトエツチングを行なうので、微細なエ
ミツタパターンを精度良く開けられる。
第６図ｂは、ａに続いてMOS素子のゲートに
用いるポリシリコン層１２を、CVD法により
0.3μｍの厚さに形成し、次に、ひ素イオンを１×
1016／cm2全面に打込んだ後、1000℃で100分の熱
処理を行ない、ゲートとなるポリシリコンの抵抗
を20Ω／口に低下させると同時に、エミツタ窓１
４を通してエミツタ９を0.4μｍの深さに形成す
る。
用いるポリシリコン層１２を、CVD法により
0.3μｍの厚さに形成し、次に、ひ素イオンを１×
1016／cm2全面に打込んだ後、1000℃で100分の熱
処理を行ない、ゲートとなるポリシリコンの抵抗
を20Ω／口に低下させると同時に、エミツタ窓１
４を通してエミツタ９を0.4μｍの深さに形成す
る。
第６図Ｃは、ホトレジストをマスクにし、ドラ
イエツチング法によりポリシリコン層１２をエツ
チングし、MOS素子のゲート１２およびエミツ
タポリシリコン層１９を形成した状態を示す。な
お、ポリシリコンエミツタ１９の巾はエミツタ窓
１４よりマスク合わせ余裕分（例えば片側2μｍ）
だけ大きくしておく必要がある。
イエツチング法によりポリシリコン層１２をエツ
チングし、MOS素子のゲート１２およびエミツ
タポリシリコン層１９を形成した状態を示す。な
お、ポリシリコンエミツタ１９の巾はエミツタ窓
１４よりマスク合わせ余裕分（例えば片側2μｍ）
だけ大きくしておく必要がある。
この段階まででバイポーラ素子が形成され、電
流増巾率も、ひ素イオン打込み後の熱処理により
約100に調整される。また、バイポーラ素子の熱
処理は1000℃で行なわれるが、以後のMOS素子
形成温度は950℃以下の低温で行ない、バイポー
ラ素子の特性変動への影響を少なくする。
流増巾率も、ひ素イオン打込み後の熱処理により
約100に調整される。また、バイポーラ素子の熱
処理は1000℃で行なわれるが、以後のMOS素子
形成温度は950℃以下の低温で行ない、バイポー
ラ素子の特性変動への影響を少なくする。
第６図ｄは、第６図ｃの後、SiO2膜をマスク
してPMOSのソース・ドレイン８をほう素のイ
オン打込みにより、NMOSのソース・ドレイン
７をひ素のイオン打込みによりドープし、熱処理
により0.3μｍの深さに形成する。この後、バツシ
ベーシヨン膜としてリンガラス１５をCVD法に
より、0.5μｍの厚さに形成し、次に各素子のコン
タクト窓を同時に形成する。それぞれ、エミツタ
１６、ベス１６′、NMOSのソース・ドレイン１
６″、PMOSのソース・ドレイン１６である。
してPMOSのソース・ドレイン８をほう素のイ
オン打込みにより、NMOSのソース・ドレイン
７をひ素のイオン打込みによりドープし、熱処理
により0.3μｍの深さに形成する。この後、バツシ
ベーシヨン膜としてリンガラス１５をCVD法に
より、0.5μｍの厚さに形成し、次に各素子のコン
タクト窓を同時に形成する。それぞれ、エミツタ
１６、ベス１６′、NMOSのソース・ドレイン１
６″、PMOSのソース・ドレイン１６である。
完成した状態のバイポーラ素子のエミツタ構造
は、従来の第４図ｂのエミツタ構造とは、ポリシ
リコンの上にパツシベーシヨン膜が有り、ポリシ
リコン内にコンタクト窓が開いている点が異な
る。
は、従来の第４図ｂのエミツタ構造とは、ポリシ
リコンの上にパツシベーシヨン膜が有り、ポリシ
リコン内にコンタクト窓が開いている点が異な
る。
なお、第６図は、本発明の一実施例を示したも
のであり、途中の工程には種々の変化が考えられ
る。例えば、第６図ｂのポリシリコン層へのドー
ピング不純物としては、ひ素の代りにリンを用い
てもよい。また、第６図ｂとｃの工程の一部入れ
替え、ポリシリコン層を形成した後、先にゲート
１２、エミツタポリシリコン１９の形成を行なつ
た後、不純物のドーピングを行なう工程をとつて
もよい。さらに、例えばひ素をドープしたポリシ
リコンを形成し、熱処理によりエミツタを形成す
る方法も考えられる。
のであり、途中の工程には種々の変化が考えられ
る。例えば、第６図ｂのポリシリコン層へのドー
ピング不純物としては、ひ素の代りにリンを用い
てもよい。また、第６図ｂとｃの工程の一部入れ
替え、ポリシリコン層を形成した後、先にゲート
１２、エミツタポリシリコン１９の形成を行なつ
た後、不純物のドーピングを行なう工程をとつて
もよい。さらに、例えばひ素をドープしたポリシ
リコンを形成し、熱処理によりエミツタを形成す
る方法も考えられる。
なお、図中１７はホトレジスト膜、１８はエミ
ツタ電極、１８′はベース電極、１９はエミツタ
ポリシリコンである。
ツタ電極、１８′はベース電極、１９はエミツタ
ポリシリコンである。
本発明によれば次の効果が得られる。
(1) 薄いゲート酸化膜にエミツタのホトエツチン
グを行なうため、従来の厚い（例えば0.5μｍ）
パツシベーシヨン膜への窓開けに比べて寸法精
度を上げられる。
グを行なうため、従来の厚い（例えば0.5μｍ）
パツシベーシヨン膜への窓開けに比べて寸法精
度を上げられる。
(2) ゲート酸化膜に形成したエミツタ窓を、ポリ
シリコンで固定するため、以後の工程の如何に
かゝわらず、最小加工寸法に相当する微細なエ
ミツタ巾を実現でき、バイポーラ素子の高性能
化が可能になる。
シリコンで固定するため、以後の工程の如何に
かゝわらず、最小加工寸法に相当する微細なエ
ミツタ巾を実現でき、バイポーラ素子の高性能
化が可能になる。
(3) MOS素子を形成する工程をそのまゝ利用し
てエミツタを形成するため、エミツタ形成のた
めに付加する工程としてはエミツタ窓を開ける
工程のみであり、BiCMOSプロセスとして工
程の簡略化が行なえる。
てエミツタを形成するため、エミツタ形成のた
めに付加する工程としてはエミツタ窓を開ける
工程のみであり、BiCMOSプロセスとして工
程の簡略化が行なえる。
(4) 熱処理の多いバイポーラ素子を先に形成した
後MOS素子を形成するため、ソース・ドレイ
ンの浅い接合の深さ制御が容易であり、微細な
MOS素子を形成できる。すなわち、BiCMOS
プロセスに高集積のMOSLSIプロセスをその
まゝ適用できる。
後MOS素子を形成するため、ソース・ドレイ
ンの浅い接合の深さ制御が容易であり、微細な
MOS素子を形成できる。すなわち、BiCMOS
プロセスに高集積のMOSLSIプロセスをその
まゝ適用できる。
第１図ａ、ｂは従来のBiCMOSプロセスの断
面図、第２図ａ、ｂ、は従来のBiCMOSプロセ
スのバイポーラ素子部の断面図、第３図ａ、ｂ、
ｃ、は従来のバイポーラ素子のエミツタ形成法を
示す断面図、第４図ａ、ｂは、従来のポリシリコ
ンエミツタを用いたバイポーラ素子の断面図、第
５図の従来例をBiCMOSプロセスに適用した場
合の断面図、第６図ａ、ｂ、ｃ、ｄは、本発明の
実施例を示す断面図である。 １……Ｐ型基板、２……N+埋込層、３……Ｎ
エピタキシヤル層、４……P+アイソレーシヨン
層、５……Ｐウエル、６……ベース、７……
NMOSのソース・ドレイン、８……PMOSのソ
ース・ドレイン、９……エミツタ、１０……フイ
ールド酸化膜、１１……マスク用酸化膜、１２…
…ポリシリコンゲート、１３……ゲート酸化膜、
１４……エミツタ拡散窓、１５……パツシベーシ
ヨン膜、１６……エミツタコンタクト窓、１６′
……ベースコンタクト窓、１６″……NMOSのソ
ース・ドレインコンタクト窓、１６……
PMOSのソース・ドレインコンタクト窓、１７
……ホトレジスト膜、１８……エミツタ電極、１
８′……ベース電極、１９……エミツタポリシリ
コン。
面図、第２図ａ、ｂ、は従来のBiCMOSプロセ
スのバイポーラ素子部の断面図、第３図ａ、ｂ、
ｃ、は従来のバイポーラ素子のエミツタ形成法を
示す断面図、第４図ａ、ｂは、従来のポリシリコ
ンエミツタを用いたバイポーラ素子の断面図、第
５図の従来例をBiCMOSプロセスに適用した場
合の断面図、第６図ａ、ｂ、ｃ、ｄは、本発明の
実施例を示す断面図である。 １……Ｐ型基板、２……N+埋込層、３……Ｎ
エピタキシヤル層、４……P+アイソレーシヨン
層、５……Ｐウエル、６……ベース、７……
NMOSのソース・ドレイン、８……PMOSのソ
ース・ドレイン、９……エミツタ、１０……フイ
ールド酸化膜、１１……マスク用酸化膜、１２…
…ポリシリコンゲート、１３……ゲート酸化膜、
１４……エミツタ拡散窓、１５……パツシベーシ
ヨン膜、１６……エミツタコンタクト窓、１６′
……ベースコンタクト窓、１６″……NMOSのソ
ース・ドレインコンタクト窓、１６……
PMOSのソース・ドレインコンタクト窓、１７
……ホトレジスト膜、１８……エミツタ電極、１
８′……ベース電極、１９……エミツタポリシリ
コン。
Claims (1)
- 【特許請求の範囲】 １ コレクタ領域とベース領域とエミツタ領域と
を有するバイポーラランジスタと、ゲート領域と
ソース領域とドレイン領域とを有するMOSトラ
ンジスタとを半導体基板に形成する半導体装置の
製造方法において、 上記半導体基板の一方主表面にバイポーラトラ
ンジスタのコレクタ領域を形成する第１の工程
と、 上記半導体基板の一方主表面にMOSトランジ
スタのウエル領域を形成する第２の工程と、 上記コレクタ領域内にバイポーラトランジスタ
のベース領域を形成する第３の工程と、 上記半導体基板の一方主表面上にゲート酸化膜
を形成し、上記ゲート酸化膜を上記ベース領域の
一部上のみで除去する第４の工程と、 上記半導体基板の一方主表面に所定導電型の不
純物を含むポリシリコン層を積層する第５の工程
と、 上記ベース領域の一部に上記所定導電型の不純
物をドーピングしてエミツタ領域を形成し、上記
ポリシリコン層を選択的に除去してエミツタ領域
に接するポリシリコンエミツタと上記MOSトラ
ンジスタのポリシリコンゲートとを形成する第６
の工程と、 上記半導体基板の一方主表面にMOSトランジ
スタのソース領域とドレイン領域とを形成する第
７の工程と を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105411A JPS58222556A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105411A JPS58222556A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222556A JPS58222556A (ja) | 1983-12-24 |
| JPH0481336B2 true JPH0481336B2 (ja) | 1992-12-22 |
Family
ID=14406861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105411A Granted JPS58222556A (ja) | 1982-06-21 | 1982-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222556A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712064B2 (ja) * | 1985-10-11 | 1995-02-08 | 松下電子工業株式会社 | 半導体集積回路の製造方法 |
| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
| JPH0734452B2 (ja) * | 1986-07-24 | 1995-04-12 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
| EP0469840A2 (en) * | 1990-07-30 | 1992-02-05 | Nippon Motorola Ltd. | Transistor with predetermined emitter area and method of manufacturing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591857A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55157257A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Manufacture of mos integrated circuit |
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1982
- 1982-06-21 JP JP57105411A patent/JPS58222556A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591857A (en) * | 1978-12-28 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55157257A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Manufacture of mos integrated circuit |
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222556A (ja) | 1983-12-24 |
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