JPH0712064B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0712064B2 JPH0712064B2 JP60227154A JP22715485A JPH0712064B2 JP H0712064 B2 JPH0712064 B2 JP H0712064B2 JP 60227154 A JP60227154 A JP 60227154A JP 22715485 A JP22715485 A JP 22715485A JP H0712064 B2 JPH0712064 B2 JP H0712064B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、バイポーラ・トランジスタと絶縁ゲート形ト
ランジスタとを同一基板上に形成する半導体集積回路の
製造方法、特に、自己整合化により高速化されたバイポ
ーラ・トランジスタと相補絶縁ゲート形トランジスタ
（以下、CMOSトランジスタと称す）とを同時に形成する
方法に関するものである。
ランジスタとを同一基板上に形成する半導体集積回路の
製造方法、特に、自己整合化により高速化されたバイポ
ーラ・トランジスタと相補絶縁ゲート形トランジスタ
（以下、CMOSトランジスタと称す）とを同時に形成する
方法に関するものである。
従来の技術 シリコン集積回路において、バイポーラ型集積回路は低
雑音、低オフセット、高速、高負荷駆動力という特長を
持ち、CMOS型集積回路は低消費電力、高集積度という特
長を持っている。これらの両者の特長を生かして、アナ
ログ処理とディジタル処理との両方を１チップ上で行な
うべく、バイポーラ・トランジスタとCMOSトランジスタ
とを同一基板上に形成する、いわゆる、バイポーラ＝CM
OS複合型集積回路が開発された。従来、この種の半導体
集積回路の製造方法は、第３図（ａ）〜（ｃ）の工程順
断面図に示すような工程が標準的であった。
雑音、低オフセット、高速、高負荷駆動力という特長を
持ち、CMOS型集積回路は低消費電力、高集積度という特
長を持っている。これらの両者の特長を生かして、アナ
ログ処理とディジタル処理との両方を１チップ上で行な
うべく、バイポーラ・トランジスタとCMOSトランジスタ
とを同一基板上に形成する、いわゆる、バイポーラ＝CM
OS複合型集積回路が開発された。従来、この種の半導体
集積回路の製造方法は、第３図（ａ）〜（ｃ）の工程順
断面図に示すような工程が標準的であった。
第３図（ａ）は、コンタクト窓形成前の半導体基板の断
面図であり、Ｐ型シリコン基板１内にＮ型ウエル層2,
2′が形成され、これらを利用して、Ｐ型絶縁ゲート形
（PMOS）トランジスタ101、Ｎ型絶縁ゲート形（NMOS）
トランジスタ102およびNPNバイポーラ・トランジスタ10
3がＮ型ウエル層２、Ｐ型シリコン基板１の表面および
Ｎ型ウエル層２′内にそれぞれ形成されている。なお、
第３図（ａ）中の各構成部分を符号によって示すと、３
はフィールド酸化膜、４はゲート酸化膜、５は多結晶シ
リコン・ゲート、６はP+型ソース・ドレイン層、７はN+
型ソース・ドレイン層、８はP+型ベース層、９はN+型エ
ミッタ層、10はN+型コレクタ・コンタクト層、11は化学
的気相成長（CVD）酸化膜である。
面図であり、Ｐ型シリコン基板１内にＮ型ウエル層2,
2′が形成され、これらを利用して、Ｐ型絶縁ゲート形
（PMOS）トランジスタ101、Ｎ型絶縁ゲート形（NMOS）
トランジスタ102およびNPNバイポーラ・トランジスタ10
3がＮ型ウエル層２、Ｐ型シリコン基板１の表面および
Ｎ型ウエル層２′内にそれぞれ形成されている。なお、
第３図（ａ）中の各構成部分を符号によって示すと、３
はフィールド酸化膜、４はゲート酸化膜、５は多結晶シ
リコン・ゲート、６はP+型ソース・ドレイン層、７はN+
型ソース・ドレイン層、８はP+型ベース層、９はN+型エ
ミッタ層、10はN+型コレクタ・コンタクト層、11は化学
的気相成長（CVD）酸化膜である。
次に、第３図（ｂ）に示すように、CVD酸化膜11を選択
的にエッチングし、各拡散層および多結晶シリコン・ゲ
ート５へのコンタクト窓12を形成する。
的にエッチングし、各拡散層および多結晶シリコン・ゲ
ート５へのコンタクト窓12を形成する。
ついで、第３図（ｃ）に示すように、金属の電極配線層
13を形成し、バイポーラ＝CMOS複合型集積回路が完成す
る。（参考文献：例えば、首藤啓三他、電子通信学会技
術研究報告、半導体トランジスタ研究会、SSD81-26,198
1年） 上記のような従来例の半導体集積回路の製造方法におい
ては、NPNバイポーラ・トランジスタのN+型エミッタ層
９とそのコンタクト窓12とはそれぞれ別個のフォトマス
クによって位置が決定される。この事情を図を用いて更
に詳しく説明する。
13を形成し、バイポーラ＝CMOS複合型集積回路が完成す
る。（参考文献：例えば、首藤啓三他、電子通信学会技
術研究報告、半導体トランジスタ研究会、SSD81-26,198
1年） 上記のような従来例の半導体集積回路の製造方法におい
ては、NPNバイポーラ・トランジスタのN+型エミッタ層
９とそのコンタクト窓12とはそれぞれ別個のフォトマス
クによって位置が決定される。この事情を図を用いて更
に詳しく説明する。
第４図は、第３図（ｂ）の時点でのNPNバイポーラ・ト
ランジスタ103の要部拡大断面図である。ここで、コン
タクト窓12の幅をWC、N+型エミッタ層９の幅をWEとする
と、工程間の位置合せ公差ｍ（不図示）を考慮して、WC
とWEとは次式の関係を満足する必要がある。
ランジスタ103の要部拡大断面図である。ここで、コン
タクト窓12の幅をWC、N+型エミッタ層９の幅をWEとする
と、工程間の位置合せ公差ｍ（不図示）を考慮して、WC
とWEとは次式の関係を満足する必要がある。
WEWC＋２・ｍ 〔１〕 すなわち、コンタクト窓12を１μｍ平方と非常に微細に
形成しても、工程間の位置合せ公差ｍを0.5μｍ程度で
あるとすると、〔１〕式よりN+型エミッタ層９は２μｍ
平方程度よりも大きくなる。
形成しても、工程間の位置合せ公差ｍを0.5μｍ程度で
あるとすると、〔１〕式よりN+型エミッタ層９は２μｍ
平方程度よりも大きくなる。
次に、N+型エミッタ層９の端と、P+型ベース層８上への
コンタクト窓12の端との距離ｄについてみる。この距離
ｄは、隣接のコンタクト窓12間の最小距離をＳとする
と、平均的には次式で与えられる。
コンタクト窓12の端との距離ｄについてみる。この距離
ｄは、隣接のコンタクト窓12間の最小距離をＳとする
と、平均的には次式で与えられる。
〔２〕式においてＳ＝３（μｍ），WEおよびWCをそれぞ
れ２μm,1μｍとすると、ｄ＝2.5μｍとなる。
れ２μm,1μｍとすると、ｄ＝2.5μｍとなる。
以上の事情から、各部の微小化にも許容上の制約があ
る。
る。
発明が解決しようとする問題点 バイポーラ・トランジスタの高周波特性を向上させるた
めの１つの要素として、ベース抵抗の低減がある。ベー
ス抵抗は活性ベースの部分と外部ベースの部分とに分割
でき、前者を低減するためにはエミッタ面積の低減が必
要であり、後者を低減するためにはエミッタとベース・
コンタクトとの距離の短縮、または外部ベース部分の低
抵抗化が必要である。
めの１つの要素として、ベース抵抗の低減がある。ベー
ス抵抗は活性ベースの部分と外部ベースの部分とに分割
でき、前者を低減するためにはエミッタ面積の低減が必
要であり、後者を低減するためにはエミッタとベース・
コンタクトとの距離の短縮、または外部ベース部分の低
抵抗化が必要である。
前記のような従来の半導体集積回路の製造方法において
は、前述したように、エミッタ幅WEを、工程間の合せ公
差を考慮して決定せねばならず、面積の低減が困難であ
り、かつエミッタとベース・コンタクトとの距離ｄも短
縮が困難であるという問題点がある。外部ベース領域の
抵抗を低減するため、外部ベース領域中に高濃度のP+型
拡散層を追加することもあるが、その場合も、P+型拡散
層とエミッタとはやはり別個のマスクで位置が決定され
るため、工程間合せ公差を考慮する必要があり、相互の
距離の短縮には限界がある。したがって、外部ベース抵
抗低減の効果はそれほど大きくはない。
は、前述したように、エミッタ幅WEを、工程間の合せ公
差を考慮して決定せねばならず、面積の低減が困難であ
り、かつエミッタとベース・コンタクトとの距離ｄも短
縮が困難であるという問題点がある。外部ベース領域の
抵抗を低減するため、外部ベース領域中に高濃度のP+型
拡散層を追加することもあるが、その場合も、P+型拡散
層とエミッタとはやはり別個のマスクで位置が決定され
るため、工程間合せ公差を考慮する必要があり、相互の
距離の短縮には限界がある。したがって、外部ベース抵
抗低減の効果はそれほど大きくはない。
本発明は上記のような問題点を解決するもので、エミッ
タ・コンタクト窓とエミッタ領域との位置合せおよびエ
ミッタ領域と低抵抗外部ベース領域との位置合せを自己
整合的に行なうことによりベース抵抗を低減した高速バ
イポーラ・トランジスタを、微細で、かつ、特性の経時
変化を抑制できる構造のCMOSトランジスタと同一基板上
に形成することのできる半導体集積回路の製造方法を提
供するものである。
タ・コンタクト窓とエミッタ領域との位置合せおよびエ
ミッタ領域と低抵抗外部ベース領域との位置合せを自己
整合的に行なうことによりベース抵抗を低減した高速バ
イポーラ・トランジスタを、微細で、かつ、特性の経時
変化を抑制できる構造のCMOSトランジスタと同一基板上
に形成することのできる半導体集積回路の製造方法を提
供するものである。
問題点を解決するための手段 上記の問題点を解決するための本発明の半導体集積回路
の製造方法は、相互に電気的に分離された一導電型の第
１領域、他導電型の第２領域および一導電型の第３領域
を有する半導体基板に、第１領域および第２領域上に絶
縁ゲート型トランジスタのゲート絶縁膜を形成する工程
と、前記第３領域内にバイポーラ・トランジスタの他導
電型の活性ベース層を形成する工程と、前記半導体基板
の全面に一導電型不純物を含んだ多結晶シリコン膜を形
成する工程と、前記多結晶シリコン膜に前記絶縁ゲート
型トランジスタのゲートおよび前記バイポーラ・トラン
ジスタのエミッタ電極を形成する工程と、前記ゲートお
よびエミッタ電極の側壁にスペーサを形成する工程と、
前記エミッタ電極から前記活性ベース層中に前記一導電
型不純物を拡散させてバイポーラ・トランジスタのエミ
ッタ層を形成する工程と、前記エミッタ電極とその側壁
とをマスクとして第３領域中に他導電型不純物を導入し
て前記バイポーラ・トランジスタの外部ベース層を形成
する工程とからなるものである。
の製造方法は、相互に電気的に分離された一導電型の第
１領域、他導電型の第２領域および一導電型の第３領域
を有する半導体基板に、第１領域および第２領域上に絶
縁ゲート型トランジスタのゲート絶縁膜を形成する工程
と、前記第３領域内にバイポーラ・トランジスタの他導
電型の活性ベース層を形成する工程と、前記半導体基板
の全面に一導電型不純物を含んだ多結晶シリコン膜を形
成する工程と、前記多結晶シリコン膜に前記絶縁ゲート
型トランジスタのゲートおよび前記バイポーラ・トラン
ジスタのエミッタ電極を形成する工程と、前記ゲートお
よびエミッタ電極の側壁にスペーサを形成する工程と、
前記エミッタ電極から前記活性ベース層中に前記一導電
型不純物を拡散させてバイポーラ・トランジスタのエミ
ッタ層を形成する工程と、前記エミッタ電極とその側壁
とをマスクとして第３領域中に他導電型不純物を導入し
て前記バイポーラ・トランジスタの外部ベース層を形成
する工程とからなるものである。
作用 この半導体集積回路の製造方法によれば、バイポーラ＝
CMOS複合型集積回路において、バイポーラ・トランジス
タのエミッタ層、エミッタ電極および外部ベース層が一
枚のフォトマスクにより自己整合的に形成されるため、
エミッタが微細化でき、かつエミッタ層と外部ベース層
との距離が短縮できて、ベース抵抗が小さく高速動作が
可能になる。同時に、CMOSトランジスタ部分では高濃度
のソース・ドレインがゲート直下から離れた構造を得る
ことが可能であり、特性の経時変化を小さくできる。
CMOS複合型集積回路において、バイポーラ・トランジス
タのエミッタ層、エミッタ電極および外部ベース層が一
枚のフォトマスクにより自己整合的に形成されるため、
エミッタが微細化でき、かつエミッタ層と外部ベース層
との距離が短縮できて、ベース抵抗が小さく高速動作が
可能になる。同時に、CMOSトランジスタ部分では高濃度
のソース・ドレインがゲート直下から離れた構造を得る
ことが可能であり、特性の経時変化を小さくできる。
実施例 第１図は本発明の実施例で得られる半導体集積回路の要
部拡大断面図であり、第２図（ａ）〜（ｌ）は、本発明
の半導体集積回路の製造方法の一実施例を示す工程順断
面図である。
部拡大断面図であり、第２図（ａ）〜（ｌ）は、本発明
の半導体集積回路の製造方法の一実施例を示す工程順断
面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
内にＮ型ウエル層2,2′を形成した後、選択酸化法等に
よりフィールド酸化膜３を形成し、さらに、熱酸化法等
によりゲート酸化膜４を形成する。
内にＮ型ウエル層2,2′を形成した後、選択酸化法等に
よりフィールド酸化膜３を形成し、さらに、熱酸化法等
によりゲート酸化膜４を形成する。
次に、第２図（ｂ）に示すように、フォトレジスト膜20
をマスクとしてボロンをイオン注入し、ついで、熱処理
を施し、NPNバイポーラ・トランジスタのP+型活性ベー
ス層81を形成する。
をマスクとしてボロンをイオン注入し、ついで、熱処理
を施し、NPNバイポーラ・トランジスタのP+型活性ベー
ス層81を形成する。
ついで、第２図（ｃ）に示すように、フォトレジスト膜
20を利用して、P+型活性ベース層81上のゲート酸化膜４
を選択的にエッチング除去し、シリコン表面を露出す
る。
20を利用して、P+型活性ベース層81上のゲート酸化膜４
を選択的にエッチング除去し、シリコン表面を露出す
る。
次に、第２図（ｄ）に示すように、基板上全面にN+型多
結晶シリコン膜51およびCVD酸化膜22を形成する。N+型
多結晶シリコン膜51への不純物の導入は、同膜形成後行
なってもよいし、また同膜形成と同時に行なってもよ
い。不純物濃度は1021cm-3程度が必要である。
結晶シリコン膜51およびCVD酸化膜22を形成する。N+型
多結晶シリコン膜51への不純物の導入は、同膜形成後行
なってもよいし、また同膜形成と同時に行なってもよ
い。不純物濃度は1021cm-3程度が必要である。
ついで、第２図（ｅ）に示すように、CVD酸化膜22とN+
型多結晶シリコン膜51を選択的にエッチング除去して、
絶縁ゲート形トランジスタのゲート52と、エミッタ電極
53とを同時に形成する。この時、P+型活性ベース層81の
表面が多少エッチングされてもさしつかえない。
型多結晶シリコン膜51を選択的にエッチング除去して、
絶縁ゲート形トランジスタのゲート52と、エミッタ電極
53とを同時に形成する。この時、P+型活性ベース層81の
表面が多少エッチングされてもさしつかえない。
次に、第２図（ｆ）に示すように、NMOSトランジスタ形
成予定領域以外の部分をフォトレジスト膜23で覆い、か
つCVD酸化膜22とNMOSトランジスタ用のゲート52とをマ
スクとしてリンをイオン注入し、その後熱処理を施し、
N-型ソース・ドレイン層71を形成する。この時のリンの
ドーズ量は２〜５×1013cm-2程度が適当である。
成予定領域以外の部分をフォトレジスト膜23で覆い、か
つCVD酸化膜22とNMOSトランジスタ用のゲート52とをマ
スクとしてリンをイオン注入し、その後熱処理を施し、
N-型ソース・ドレイン層71を形成する。この時のリンの
ドーズ量は２〜５×1013cm-2程度が適当である。
ついで、第２図（ｇ）に示すように、基板上全面に膜厚
数百nmのCVD酸化膜24を形成する。この時、ゲート52お
よびエミッタ電極53の側壁上もCVD酸化膜24で十分に覆
われている必要がある。
数百nmのCVD酸化膜24を形成する。この時、ゲート52お
よびエミッタ電極53の側壁上もCVD酸化膜24で十分に覆
われている必要がある。
次に、基板全面を反応性イオンエッチング等の方法で垂
直にエッチングし、第２図（ｈ）に示すようにゲート52
およびエミッタ電極53の側壁上にスペーサ241および242
をそれぞれ形成する。この時、ゲート52およびスペーサ
241の下にはゲート酸化膜４が残る。それ以外の部分の
ゲート酸化膜は第２図（ｈ）中では除去されているが、
これは完全に除去されなくてもよい。
直にエッチングし、第２図（ｈ）に示すようにゲート52
およびエミッタ電極53の側壁上にスペーサ241および242
をそれぞれ形成する。この時、ゲート52およびスペーサ
241の下にはゲート酸化膜４が残る。それ以外の部分の
ゲート酸化膜は第２図（ｈ）中では除去されているが、
これは完全に除去されなくてもよい。
ついで、第２図（ｉ）に示すように、NMOSトランジスタ
形成予定領域およびNPNバイポーラ・トランジスタのコ
レクタ電極形成予定領域以外をフォトレジスト膜25で覆
い、かつCVD酸化膜22、ゲート52、スペーサ241をマスク
としてドーズ量1015cm-2以上のヒ素をイオン注入し、そ
の後熱処理して、N+型ソース・ドレイン層72およびNPN
バイポーラ・トランジスタのN+型コレクタ電極取出層10
1を形成する。この時の熱処理により、エミッタ電極53
中の不純物元素をP+型活性ベース層81中に拡散させ、N+
型エミッタ層91を形成する。
形成予定領域およびNPNバイポーラ・トランジスタのコ
レクタ電極形成予定領域以外をフォトレジスト膜25で覆
い、かつCVD酸化膜22、ゲート52、スペーサ241をマスク
としてドーズ量1015cm-2以上のヒ素をイオン注入し、そ
の後熱処理して、N+型ソース・ドレイン層72およびNPN
バイポーラ・トランジスタのN+型コレクタ電極取出層10
1を形成する。この時の熱処理により、エミッタ電極53
中の不純物元素をP+型活性ベース層81中に拡散させ、N+
型エミッタ層91を形成する。
次に、第２図（ｊ）に示すように、PMOSトランジスタ形
成予定領域およびNPNバイポーラ・トランジスタの外部
ベース形成予定領域以外をフォトレジスト膜26で覆い、
かつCVD酸化膜22、ゲート52、エミッタ電極53およびス
ペーサ241,242をマスクとしてドーズ量1015cm-2以上の
ボロンをイオン注入し、その後熱処理して、P+型ソース
・ドレイン層61およびP+型外部ベース層82を形成する。
ここでPMOSトランジスタ201、NMOSトランジスタ202およ
びNPNバイポーラ・トランジスタ203が完成したことにな
る。
成予定領域およびNPNバイポーラ・トランジスタの外部
ベース形成予定領域以外をフォトレジスト膜26で覆い、
かつCVD酸化膜22、ゲート52、エミッタ電極53およびス
ペーサ241,242をマスクとしてドーズ量1015cm-2以上の
ボロンをイオン注入し、その後熱処理して、P+型ソース
・ドレイン層61およびP+型外部ベース層82を形成する。
ここでPMOSトランジスタ201、NMOSトランジスタ202およ
びNPNバイポーラ・トランジスタ203が完成したことにな
る。
ついで、第２図（ｋ）に示すように、基板上全面にCVD
酸化膜111を形成し、さらに、CVD酸化膜111を選択的に
エッチングして開口部を設け、第２図（１）に示すよう
に金属の電極配線層131を形成すれば、バイポーラ＝CMO
S複合型集積回路が完成する。
酸化膜111を形成し、さらに、CVD酸化膜111を選択的に
エッチングして開口部を設け、第２図（１）に示すよう
に金属の電極配線層131を形成すれば、バイポーラ＝CMO
S複合型集積回路が完成する。
上記の実施例においては、NMOSトランジスタ202は、い
わゆる、LDD（Lightly Doped Drain）構造となってお
り、従来型のNMOSトランジスタよりもドレイン電界が低
減でき、特性の経時変化が小さい。また、PMOSトランジ
スタ201の構造は、いわゆる、オフセット・ゲート型で
あり、従来型のPMOSトランジスタに比してゲート・ソー
ス間およびゲート・ドレイン間の寄生容量が小さいの
で、高速動作が期待できる。なお、工程の順序を多少変
更すれば、NPNバイポーラ・トランジスタ203の構造を変
えずに、ＮおよびPMOSトランジスタを従来型の構造にす
ることは容易である。
わゆる、LDD（Lightly Doped Drain）構造となってお
り、従来型のNMOSトランジスタよりもドレイン電界が低
減でき、特性の経時変化が小さい。また、PMOSトランジ
スタ201の構造は、いわゆる、オフセット・ゲート型で
あり、従来型のPMOSトランジスタに比してゲート・ソー
ス間およびゲート・ドレイン間の寄生容量が小さいの
で、高速動作が期待できる。なお、工程の順序を多少変
更すれば、NPNバイポーラ・トランジスタ203の構造を変
えずに、ＮおよびPMOSトランジスタを従来型の構造にす
ることは容易である。
上記の実施例によって製造されたNPNバイポーラ・トラ
ンジスタの構造について更に第１図により詳しく説明す
る。
ンジスタの構造について更に第１図により詳しく説明す
る。
第１図は、第２図（ｌ）に示した本発明の一実施例によ
り製造されたNPNバイポーラ・トランジスタの要部拡大
断面図である。N+型エミッタ層91は、エミッタ電極53か
らの不純物の拡散によって形成されるので、位置合せは
自己整合的に行なわれる。また、エミッタ電極53の幅を
WC′，N+型エミッタ層91の幅をWE′，N+エミッタ層91の
不純物の横方向拡散長（不図示）をYjEとすると次式の
関係が成立する。
り製造されたNPNバイポーラ・トランジスタの要部拡大
断面図である。N+型エミッタ層91は、エミッタ電極53か
らの不純物の拡散によって形成されるので、位置合せは
自己整合的に行なわれる。また、エミッタ電極53の幅を
WC′，N+型エミッタ層91の幅をWE′，N+エミッタ層91の
不純物の横方向拡散長（不図示）をYjEとすると次式の
関係が成立する。
WE′＝WC′＋２・YjE 〔３〕 ここでN+型エミッタ層91の拡散深さを0.1μｍ程度とす
ると、YjEは0.05〜0.08μｍなので、WC′を１μｍとす
ればWE′は1.2μｍ程度となり、非常に微細なN+型エミ
ッタ層が形成できることがわかる。
ると、YjEは0.05〜0.08μｍなので、WC′を１μｍとす
ればWE′は1.2μｍ程度となり、非常に微細なN+型エミ
ッタ層が形成できることがわかる。
さらに、N+型エミッタ層91とP+型外部ベース層82との距
離をｄ′，P+型外部ベース層82の不純物の横方向拡散長
（不図示）をYjB，スペーサ241の横方向厚さをtSとする
と、次式が成立する。
離をｄ′，P+型外部ベース層82の不純物の横方向拡散長
（不図示）をYjB，スペーサ241の横方向厚さをtSとする
と、次式が成立する。
ｄ′=tS-YjE-YjB 〔４〕 ここで、tS＝0.25μm,YJE＝0.08μm, YJB＝0.1μｍとすると、ｄ′は0.07μｍとなり、N+型エ
ミッタ層91と低抵抗のP+型外部ベース層82との距離ｄ′
を非常に短くできることがわかる。tS,YJEおよびYJBの
値によっては距離ｄ′が負になることもありうるが、N+
型エミッタ層91と、P+型外部ベース層82とが大きく重な
り合うことは無いので特に問題にはならない。
ミッタ層91と低抵抗のP+型外部ベース層82との距離ｄ′
を非常に短くできることがわかる。tS,YJEおよびYJBの
値によっては距離ｄ′が負になることもありうるが、N+
型エミッタ層91と、P+型外部ベース層82とが大きく重な
り合うことは無いので特に問題にはならない。
前記のようなエミッタの微細化およびエミッタ層と外部
ベース層との距離ｄ′の短縮は、両者ともバイポーラ・
トランジスタの高速性の改善に大きな効果がある。
ベース層との距離ｄ′の短縮は、両者ともバイポーラ・
トランジスタの高速性の改善に大きな効果がある。
なお、上記の実施例においては説明の都合上、Ｎ型ウエ
ル層を用いたが、これはＰ型ウエル、あるいはＮ型,P型
両方のウエルを用いても同じ結果が得られる。また、エ
ピタキシャル成長層を用いたり、それと同時にN+型，P+
型の埋め込み拡散層を形成してもよい。さらに、第２図
（ｂ）において、ゲート酸化膜４を通じてボロンをイオ
ン注入しているが、これはあらかじめフォトレジスト膜
20をマスクとしてゲート酸化膜４を選択的にエッチング
除去した後、ボロンをイオン注入してもよい。ゲートお
よびエミッタ電極の材料としては多結晶シリコンを用い
ているが、金属硅化物や、多結晶シリコンと金属硅化物
の多層膜等の材料を用いてもよい。また、ゲート絶縁
膜、スペーサ等にも上記の実施例で用いた材料以外の材
料を用いてもさしつかえない。
ル層を用いたが、これはＰ型ウエル、あるいはＮ型,P型
両方のウエルを用いても同じ結果が得られる。また、エ
ピタキシャル成長層を用いたり、それと同時にN+型，P+
型の埋め込み拡散層を形成してもよい。さらに、第２図
（ｂ）において、ゲート酸化膜４を通じてボロンをイオ
ン注入しているが、これはあらかじめフォトレジスト膜
20をマスクとしてゲート酸化膜４を選択的にエッチング
除去した後、ボロンをイオン注入してもよい。ゲートお
よびエミッタ電極の材料としては多結晶シリコンを用い
ているが、金属硅化物や、多結晶シリコンと金属硅化物
の多層膜等の材料を用いてもよい。また、ゲート絶縁
膜、スペーサ等にも上記の実施例で用いた材料以外の材
料を用いてもさしつかえない。
発明の効果 以上のように本発明の半導体集積回路の製造方法によえ
ば、バイポーラ＝CMOS複合型集積回路において、エミッ
タ電極とエミッタ層、および低抵抗の外部ベース層がい
ずれも自己整合的に形成されることにより、ベース抵抗
が極めて小さく高速動作に適したNPNバイポーラ・トラ
ンジスタを得ることができる。また同時に、NMOSトラン
ジスタではLDD構造、PMOSトランジスタではオフセット
・ゲート構造という微細化に適した構造の素子を製造す
ることができ、全体としては高集積，高速，低消費電
力，高負荷駆動力という特長を持つバイポーラ＝CMOS複
合型集積回路を製造することができる。
ば、バイポーラ＝CMOS複合型集積回路において、エミッ
タ電極とエミッタ層、および低抵抗の外部ベース層がい
ずれも自己整合的に形成されることにより、ベース抵抗
が極めて小さく高速動作に適したNPNバイポーラ・トラ
ンジスタを得ることができる。また同時に、NMOSトラン
ジスタではLDD構造、PMOSトランジスタではオフセット
・ゲート構造という微細化に適した構造の素子を製造す
ることができ、全体としては高集積，高速，低消費電
力，高負荷駆動力という特長を持つバイポーラ＝CMOS複
合型集積回路を製造することができる。
第１図は本発明の半導体集積回路の製造方法の一実施例
により製造されたNPNバイポーラ・トランジスタの要部
拡大断面図、第２図（ａ）〜（ｌ）は前記本発明の半導
体集積回路の製造方法の一実施例を示す工程順断面図、
第３図（ａ）〜（ｃ）は従来例のバイポーラ＝CMOS複合
型集積回路の製造方法の工程順断面図、第４図は前記従
来例の途中工程でのNPNバイポーラ・トランジスタの要
部拡大断面図である。 2,2′……Ｎ型ウエル層、４……ゲート酸化膜、52……
ゲート、53……エミッタ電極、61……P+型ソース・ドレ
イン層、71……N-型ソース・ドレイン層、72……N+型ソ
ース・ドレイン層、81……P+型活性ベース層、82……P+
型外部ベース層、91……N+型エミッタ層、101……N+型
コレクタ電極取出層、131……金属の電極配線層、241,2
42……スペーサ、101,201……PMOSトランジスタ、102,2
02……NMOSトランジスタ、103,203……NPNバイポーラ・
トランジスタ。
により製造されたNPNバイポーラ・トランジスタの要部
拡大断面図、第２図（ａ）〜（ｌ）は前記本発明の半導
体集積回路の製造方法の一実施例を示す工程順断面図、
第３図（ａ）〜（ｃ）は従来例のバイポーラ＝CMOS複合
型集積回路の製造方法の工程順断面図、第４図は前記従
来例の途中工程でのNPNバイポーラ・トランジスタの要
部拡大断面図である。 2,2′……Ｎ型ウエル層、４……ゲート酸化膜、52……
ゲート、53……エミッタ電極、61……P+型ソース・ドレ
イン層、71……N-型ソース・ドレイン層、72……N+型ソ
ース・ドレイン層、81……P+型活性ベース層、82……P+
型外部ベース層、91……N+型エミッタ層、101……N+型
コレクタ電極取出層、131……金属の電極配線層、241,2
42……スペーサ、101,201……PMOSトランジスタ、102,2
02……NMOSトランジスタ、103,203……NPNバイポーラ・
トランジスタ。
Claims (4)
- 【請求項１】相互に電気的に分離された一導電型の第１
領域、他導電型の第２領域および一導電型の第３領域を
有する半導体基板に、第１領域および第２領域上に絶縁
ゲート型トランジスタのゲート絶縁膜を形成する工程
と、前記第３領域内にバイポーラ・トランジスタの他導
電型の活性ベース層を形成する工程と、前記半導体基板
の全面に一導電型不純物を含んだ多結晶シリコン膜を形
成する工程と、前記多結晶シリコン膜に前記絶縁ゲート
型トランジスタのゲートおよび前記バイポーラ・トラン
ジスタのエミッタ電極を形成する工程と、前記ゲートお
よびエミッタ電極の側壁にスペーサを形成する工程と、
前記エミッタ電極から前記活性ベース層中に前記一導電
型不純物を拡散させてバイポーラ・トランジスタのエミ
ッタ層を形成する工程と、前記エミッタ電極とその側壁
とをマスクとして第３領域中に他導電型不純物を導入し
て前記バイポーラ・トランジスタの外部ベース層を形成
する工程とをそなえた半導体集積回路の製造方法。 - 【請求項２】外部ベース層が、絶縁ゲート形トランジス
タのソース・ドレイン層と同時に形成されることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路の
製造方法。 - 【請求項３】エミッタ電極が、絶縁ゲート形トランジス
タのゲートと同時に形成されることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路の製造方法。 - 【請求項４】エミッタ電極が、多結晶シリコン、非晶質
シリコンまたは金属硅化物のうちすくなくともいずれか
１つを含むことを特徴とする特許請求の範囲第１項に記
載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227154A JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227154A JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6286752A JPS6286752A (ja) | 1987-04-21 |
| JPH0712064B2 true JPH0712064B2 (ja) | 1995-02-08 |
Family
ID=16856339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227154A Expired - Fee Related JPH0712064B2 (ja) | 1985-10-11 | 1985-10-11 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712064B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284854A (ja) * | 1987-05-18 | 1988-11-22 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JP3055781B2 (ja) * | 1988-07-12 | 2000-06-26 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP2005252158A (ja) | 2004-03-08 | 2005-09-15 | Yamaha Corp | バイポーラトランジスタとその製法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-10-11 JP JP60227154A patent/JPH0712064B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6286752A (ja) | 1987-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |