JP2886420B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置の
製造方法に関するものであり、より特定的には、バイポ
ーラトランジスタと電界効果トランジスタとが同一半導
体基板上に形成された、Ｂｉ−ＣＭＯＳデバイスの製造
方法に関する。
【０００２】
【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩは大規模化の傾向にあり、その要求に対処する
ため、高集積が可能で、かつ低消費電力という特徴を持
つＣＭＯＳがよく用いられている。しかし、高速化の要
求に対しては、微細化技術の進展により、ＭＯＳの動作
速度が向上しているとはいえ、十分応えられていないの
が現状である。通常、高速の分野では、ＥＣＬを中心と
するバイポーラ素子が主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。
【０００３】以上のような背景において、高速・低消費
電力のデバイスを実現すべく、図１に示すような、ＣＭ
ＯＳの高集積・低消費電力という特徴とバイポーラの高
速性を併せ持つことを可能とするＢｉ−ＣＭＯＳ技術が
注目されてきている。
【０００４】図２は、従来のＢｉ−ＣＭＯＳの断面図で
ある。図２を参照して、シリコン基板１の表面上にエピ
タキシャル層Ｅｐが形成されている。エピタキシャル層
Ｅｐの上に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとバイポ
ーラトランジスタが形成されている。
【０００５】従来のＢｉ−ＣＭＯＳの製造方法について
説明する。図３を参照して、比抵抗１０Ωｃｍのｐ型の
シリコン基板１の主表面に、酸化膜２と窒化膜３を順に
形成する。酸化膜２と窒化膜３をパターニングし、Ｎ+
埋込層を形成する予定の部分の上に開口部を形成する。
開口部を通って、シリコン基板１の表面に、アンチモン
のドーピングを行なう。
【０００６】図４を参照して、アンチモンがドーピング
された部分は、高温（たとえば１１８０℃）のアニール
によって、アンチモンの拡散が生じて、Ｎ+ 埋込層４が
形成される。このとき、欠陥の除去と、Ｎ+ 埋込層４の
表面酸化層５の形成も、同時に行なわれる。
【０００７】図３と図４を参照して、窒化膜３を除去
し、ボロンのイオン注入を行なう。このとき、表面酸化
層５は酸化膜２よりも厚いので、イオン注入のマスクと
働いている。その後、高温のアニールを行なうことによ
って、注入されたボロンが拡散して、シリコン基板１中
にＰ+ 型埋込層６が形成される。
【０００８】図４と図５を参照して、表面酸化層５と酸
化膜２とを除去する。図６を参照して、シリコン基板１
の上に、膜厚１μｍ〜１．５μｍ程度のイントリンシッ
ク型のエピタキシャル層Ｅｐを形成する。エピタキシャ
ル層Ｅｐの表面を酸化して、薄い酸化膜８を形成する。
酸化膜８の上に窒化膜を堆積し（図示せず）、この窒化
膜を、Ｎ+ 埋込層４の上部の酸化膜８の表面を露出する
ようにパターニングする（図示せず）。窒化膜をマスク
にして、リンのイオン注入を浅く行ない、その後、リン
のイオン注入を深く行ない、Ｎ+ 層９ａを形成する。窒
化膜をマスクにして、Ｎ+ 層９ａ上に、酸化膜１０を厚
く形成し、その後窒化膜を除去する。酸化膜１０をマス
クにして、酸化膜８を通して、ボロンのイオン注入を行
なう。
【０００９】図７を参照して、１０００℃，１５０分〜
２５０分のドライブ（熱拡散）によって、ボロンが注入
されたエピタキシャル層Ｅｐ中にｐウェル１１が形成さ
れ、かつ、Ｎ+ 層９ａが拡散して、ｎウェル９が形成さ
れる。
【００１０】図６と図７を参照して、薄い酸化膜８と厚
い酸化膜１０を除去した後、酸化膜１２を薄く（１０ｎ
ｍ）形成する。酸化膜１２の上に、ポリシリコン１３を
５０ｎｍ堆積させ、さらに窒化膜１４をその上に厚く
（２４０ｎｍ）堆積する。リソグラフィー技術により、
酸化膜１２、ポリシリコン１３および窒化膜１４が、活
性領域Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の上にのみ残るように、
これらをパターニングする。得られたパターンをマスク
にして、チャネルカットのため、基板の表面にボロンの
イオン注入を行なう。
【００１１】図７と図８を参照して、窒化膜１２をマス
クにして、基板の表面の酸化を行ない、それによって、
基板の表面に膜厚８００ｎｍ程度のフィールド酸化膜１
５を形成する。酸化膜１４、ポリシリコン１３および窒
化膜１２を除去し、その後、活性領域Ａ1 、Ａ2 、
Ａ3 、Ａ4 の上に、酸化膜１６を薄く（２０ｎｍ以下）
形成する。活性領域Ａ4 の上に開口部を有するレジスト
１７を、基板の上に形成する。レジスト１７をマスクに
して、活性領域Ａ4 に、リンのイオン注入を浅く、次
に、深く行なう。
【００１２】図８と図９を参照して、レジスト１７を除
去し、高温のアニール処理を行なうことにより、活性領
域Ａ4 中に、コレクタの引出部１８を形成する。図１０
を参照して、活性領域Ａ3 の上に開口部を有するレジス
ト１９を、基板の上に形成する。レジスト１９をマスク
にして、活性領域Ａ3 に、ボロンのイオン注入を行な
う。
【００１３】図１０と図１１を参照して、レジスト１９
を除去した後、高温のアニール処理を行なうことによ
り、活性領域Ａ3 の表面に、Ｐ型ベース領域２０を形成
する。
【００１４】ＭＯＳトランジスタを形成する領域、すな
わち、活性領域Ａ1 ，Ａ2 に、しきい値調整のためのイ
オン注入を行なう。
【００１５】図１１と図１２を参照して、活性領域
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 上の酸化膜１６を除去した後、
膜厚２０ｎｍのゲート酸化膜２１を形成し、さらに、そ
の上に、ポリシリコン２２を堆積させる。
【００１６】図１２と図１３を参照して、ポリシリコン
２２をパターニングすることによって、活性領域Ａ1 の
上にゲート電極２４を形成し、かつ活性領域Ａ2 の上に
ゲート電極２５を形成する。
【００１７】図１４を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部、活性領域Ａ3の全部を覆うような
レジストパターン２７を基板の上に形成する。ゲート電
極２４とレジスト２７をマスクにして、基板の表面にリ
ンのイオン注入を行なうことにより、ソース・ドレイン
の低濃度不純物領域（Ｎ- 型のＬＤＤ領域）２８を形成
し、かつ活性領域Ａ2 の表面に低濃度不純物領域２８１
を形成する。その後、レジスト２７を除去する。
【００１８】図１５を参照して、シリコン基板１の上全
面に、膜厚３００ｎｍのＴＥＯＳ膜２９を形成する。
【００１９】図１５と図１６を参照して、ＴＥＯＳ膜２
９を異方性エッチングすることにより、ゲート電極２
４、２５の側壁に、それぞれ、サイドウォールスペーサ
２９ａ，２９ｂを形成する。
【００２０】図１７を参照して、図１４の工程で用いた
パターンと同じパターンを有するレジスト３０をシリコ
ン基板１の上に形成する。図１７と図１８を参照して、
レジストパターン３０をマスクにして、シリコン基板１
の表面にイオン注入４００を行なうことにより、ソース
・ドレインの高濃度領域３１とＮ型共通電極３２が形成
される。レジスト３０を除去する。
【００２１】図１９を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部、活性領域Ａ3の一部の上に開口部
を有する図のようなレジストパターン３３をシリコン基
板１の上に形成する。図１９と図２０を参照して、レジ
ストパターン３３をマスクにして、ボロンのイオン注入
を行ない、それによって、ソース・ドレイン領域３４、
Ｐ型共通電極３５および外部ベース領域４６を形成す
る。その後、レジスト３３を除去する。
【００２２】図２１を参照して、シリコン基板１の上
に、膜厚２００ｎｍのＴＥＯＳ膜３６を堆積する。リソ
グラフィー技術を用いて、ＴＥＯＳ膜３６中に、活性領
域Ａ3中の、ベース領域２０を露出させるための開口部
３６ａを形成する。図２２を参照して、開口部３６ａを
埋めるように、シリコン基板１の全面にポリシリコン３
７を堆積する。ポリシリコン３７中に、Ａｓのイオン注
入を行なう。Ａｓをポリシリコン３７中にイオン注入す
ることによって、ベース領域２０の表面にエミッタ領域
４８が形成される。
【００２３】図２２と図２３を参照して、ポリシリコン
３７をパターニングすることによって、エミッタ電極３
８を形成する。ゲート電極２４、ベース電極２５および
エミッタ電極３８を覆うように、シリコン基板１の上に
保護絶縁膜３９を形成する。保護絶縁膜３９中に、ＮＭ
ＯＳ、ＰＭＯＳおよびバイポーラトランジスタに電極配
線を接続するためのコンタクトホールを形成する。コン
タクトホールを通って、ＮＭＯＳ、ＰＭＯＳおよびバイ
ポーラトランジスタに、電極配線４０を電気的に接続す
る。
【００２４】
【発明が解決しようとする課題】従来のＢｉ−ＣＭＯＳ
デバイスは、上述のような方法で形成されていたので、
図１５と図１６を参照して、ＴＥＯＳ膜２９をエッチン
グし、それによって、ゲート電極２４，２５の側壁にサ
イドウォールスペーサ２９ａ，２９ｂを形成する際、バ
イポーラトランジスタを形成する領域Ａ3 ，Ａ4 が反応
性イオンエッチングにさらされ、活性領域Ａ3 ，Ａ4 に
ダメージが入るという問題点があった。
【００２５】その結果、図２４を参照して、ベース電流
（ＩB ）が、低ＶBE（ベース−エミッタ間電圧）側で、
大きくなるという問題点があった（点線（２）を参
照）。なお、図２４においては、本発明の場合を比較し
て描かれている（曲線（１）参照）。
【００２６】バイポーラトランジスタにおいて、電流増
幅率ｈFEは次の式で表される。 ｈFE＝ＩC ／ＩB バイポーラトランジスタにおいて、電流増幅率（ｈFE）
は大きいのが望ましいが、図２４のように、ベース電流
が低ＶBE側で大きくなると、電流増幅率が小さくなり、
ひいてはバイポーラトランジスタの特性が劣化するとい
う問題があった。
【００２７】この発明は、上記のような問題点を解決す
るためになされたもので、バイポーラトランジスタの特
性が劣化しないＢｉ−ＣＭＯＳの製造方法を提供するこ
とを目的とする。
【００２８】この発明の他の目的は、バイポーラトラン
ジスタの特性が劣化しない、抵抗を備えたＢｉ−ＣＭＯ
Ｓの製造方法を提供することにある。
【００２９】この発明のさらに他の目的は、バイポーラ
トランジスタの特性が劣化しない、薄膜トランジスタを
備えたＢｉ−ＣＭＯＳの製造方法を提供することにあ
る。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置の製造方法は、バイポーラトランジスタ
と電界効果トランジスタとが同一の半導体基板の上に形
成された半導体装置に係る。上記電界効果トランジスタ
を形成する領域に、第１の多結晶シリコン膜を形成し、
その上に酸化膜を形成する。上記バイポーラトランジス
タを形成する領域に、外部ベース電極、真性ベース領
域、コレクタ引出し部およびエミッタ領域を形成する。
上記酸化膜で上記第１の多結晶シリコン膜を保護しなが
ら、上記外部ベース電極の側壁にサイドウォールスペー
サを形成する。上記酸化膜を除去し、上記第１の多結晶
シリコン膜を露出させる。上記第１の多結晶シリコン膜
を被覆するように第２の多結晶シリコン膜を上記半導体
基板の上に形成する。上記第１および第２の多結晶シリ
コン膜をパターニングすることにより、上記電界効果ト
ランジスタを形成する領域に上記電界効果トランジスタ
のゲート電極を形成し、上記バイポーラトランジスタを
形成する領域に上記エミッタ領域に接続されるエミッタ
電極を形成する。上記ゲート電極をマスクにして、上記
半導体基板の表面に低濃度の不純物イオンを注入し、上
記半導体基板の主表面中であって、上記ゲート電極の両
側にソース・ドレインの低濃度不純物領域を形成する。
上記エミッタ電極を形成した後、上記ゲート電極の側壁
にサイドウォールスペーサを形成する。上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
高濃度の不純物イオンを注入し、それによって、上記半
導体基板の表面中であって、上記ゲート電極の両側にソ
ース・ドレインの高濃度不純物領域を形成する。上記ゲ
ート電極、上記外部ベース電極および上記エミッタ電極
を覆うように、上記半導体基板の上に保護絶縁膜を形成
する。上記保護絶縁膜中に、上記バイポーラトランジス
タおよび上記電界効果トランジスタに電極配線を接続す
るためのコンタクトホールを形成する。上記コンタクト
ホールを通って、上記電界効果トランジスタおよび上記
バイポーラトランジスタに電気的に接続される電極配線
を形成する。
【００４１】この発明の第２の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタとが同一半導体基板の上に形成された半導体装置
の製造方法に係る。上記電界効果トランジスタを形成す
る領域にのみ、ゲート絶縁膜、第１導電体膜および第１
の絶縁膜を順次形成する。上記バイポーラトランジスタ
を形成する領域に、第２の絶縁膜がその上に形成された
外部ベース電極を形成する。上記バイポーラトランジス
タを形成する領域に、外部ベース領域と真性ベース領域
を形成する。上記第１の絶縁膜で上記第１導電体膜を保
護しながら、上記外部ベース電極の側壁に、上記第２の
絶縁膜と接続されるように第１のサイドウォールスペー
サを形成する。上記第１導電体膜の上の上記第１の絶縁
膜を除去する。上記真性ベース領域に接触し、かつ上記
第１導電体膜に接触するように、上記半導体基板の上に
第２導電体膜を形成する。上記第２導電体膜を、上記第
１導電体膜とともにパターニングすることにより、上記
バイポーラトランジスタを形成する領域に、エミッタ電
極を形成し、かつ上記電界効果トランジスタを形成する
領域に、ゲート電極を形成する。上記ゲート電極を覆う
ように、上記半導体基板の上全面に第３の絶縁膜を形成
する。上記第３の絶縁膜を選択的にエッチングし、それ
によって上記ゲート電極の側壁に第２のサイドウォール
スペーサを形成する。上記ゲート電極、上記外部ベース
電極および上記エミッタ電極を覆うように、上記半導体
基板の上に保護絶縁膜を形成する。上記保護絶縁膜中に
上記バイポーラトランジスタおよび上記電界効果トラン
ジスタに電極配線を接続するためのコンタクトホールを
形成する。上記コンタクトホールを通って、上記電界効
果トランジスタおよび上記バイポーラトランジスタに電
気的に接続される電極配線を形成する。
【００４２】この発明の第３の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタとが同一半導体基板の上に形成された半導体装置
の製造方法に係るものである。上記電界効果トランジス
タを形成する領域にのみ、ゲート絶縁膜、ワードライン
膜および第１の絶縁膜を順次形成する。上記バイポーラ
トランジスタを形成する領域に、第２の絶縁膜がその上
に形成された外部ベース電極を形成する。上記バイポー
ラトランジスタを形成する領域に、外部ベース領域と真
性ベース領域を形成する。上記外部ベース電極の側壁
に、上記第２の絶縁膜と接続されるように第１のサイド
ウォールスペーサを形成する。上記ワードライン膜上の
前記第１の絶縁膜を除去する。上記真性ベース領域に接
触し、かつ上記ワードライン膜に接触するように、上記
半導体基板の上に導電体膜を形成する。上記導電体膜を
上記第２の絶縁膜の表面に露出するまでエッチングし、
上記バイポーラトランジスタを形成する領域にエミッタ
電極を形成するとともに、上記ワードライン膜の上にゲ
ート電極の上部分を形成する。上記ゲート電極の上部分
をマスクにして、上記半導体基板の表面に低濃度の不純
物イオンを注入し、上記半導体基板の主表面中におい
て、上記ゲート電極の両側にソース・ドレインの低濃度
不純物領域を形成する。上記ゲート電極の上部分の側壁
に、第２のサイドウォールスペーサを形成する。上記第
２のサイドウォールスペーサをマスクにして、上記ワー
ドライン膜をエッチングすることにより、上記ソース・
ドレインの低濃度不純物領域とオーバーラップする、ゲ
ート電極の下部分を形成する。上記第２のサイドウォー
ルスペーサをマスクにして、上記半導体基板の表面に高
濃度の不純物イオンを注入し、それによって、上記半導
体基板の表面中であって上記ゲート電極の両側にソース
・ドレインの高濃度不純物領域を形成する。上記ゲート
電極、上記外部ベース電極および上記エミッタ電極を覆
うように、上記半導体基板の上に保護絶縁膜を形成す
る。上記保護絶縁膜中に、上記バイポーラトランジスタ
および上記電界効果トランジスタに電極配線を接続する
ためのコンタクトホールを形成する。上記コンタクトホ
ールを通って、前記電界効果トランジスタおよび上記バ
イポーラトランジスタに電気的に接続される電極配線を
形成する。この発明の第４の局面に従う製造方法は、バ
イポーラトランジスタと電界効果トランジスタとが同一
半導体基板の上に形成された半導体装置の製造方法に係
るものである。上記電界効果トランジスタを形成する領
域にのみ、ゲート絶縁膜、ワードライン膜および第１の
絶縁膜を順次形成する。上記バイポーラトランジスタを
形成する領域に、第２の絶縁膜がその上に形成された外
部ベース電極を形成する。上記バイポーラトランジスタ
を形成する領域に、外部ベース領域と真性ベース領域を
形成する。上記外部ベース電極の側壁に、上記第２の絶
縁膜と接続されるように第１のサイドウォールスペーサ
を形成する。上記ワードライン膜の上の上記第１の絶縁
膜を除去する。上記真性ベース領域に接触し、かつ上記
ワードライン膜に接触するように、上記半導体基板の上
に導電体膜を形成する。上記導電体膜を上記第２の絶縁
膜の表面が露出するまでエッチングし、それによって、
上記バイポーラトランジスタを形成する領域にエミッタ
電極を形成するとともに、上記ワードライン膜の上に、
ゲート電極の上部分を形成する。上記外部ベース電極の
上の上記第２の絶縁膜を除去し、該外部ベース電極の表
面を露出させる。上記ゲート電極の上部分をマスクにし
て、上記半導体基板の表面に低濃度の不純物イオンを注
入し、上記半導体基板の表面中であって、上記ゲート電
極の両側にソース・ドレインの低濃度不純物領域を形成
する。上記ゲート電極の上部分の側壁に第２のサイドウ
ォールスペーサを形成する。上記第２のサイドウォール
スペーサをマスクにして、上記ワードライン膜をエッチ
ングすることにより、上記ソース・ドレインの低濃度領
域とオーバーラップする、ゲート電極の下部分を形成す
る。上記第２のサイドウォールスペーサをマスクにし
て、上記半導体基板の表面に高濃度の不純物イオンを注
入し、それによって、上記半導体基板の表面中であっ
て、上記ゲート電極の両側にソース・ドレインの高濃度
不純物領域を形成する。上記ソース・ドレインの高濃度
不純物領域の表面および上記外部ベース電極の表面をシ
リサイド化する。上記ゲート電極、上記外部ベース電極
および上記エミッタ電極を覆うように、上記半導体基板
の上に保護絶縁膜を形成する。上記保護絶縁膜中に、上
記バイポーラトランジスタおよび上記電界効果トランジ
スタに電極配線を接続するためのコンタクトホールを形
成する。上記コンタクトホールを通って、上記電界効果
トランジスタおよび上記バイポーラトランジスタに電気
的に接続される電極配線を形成する。
【００４３】この発明の第５の局面に従う製造方法は、
バイポーラトランジスタと電界効果トランジスタとが同
一半導体基板の上に形成された半導体装置の製造方法に
係るものである。上記電界効果トランジスタを形成する
領域にのみ、ゲート絶縁膜、ワードライン膜および第１
の絶縁膜を順次形成する。上記バイポーラトランジスタ
を形成する領域に、その上にタングステンシリサイド膜
および第２の絶縁膜が順次積層された外部ベース電極を
形成する。上記バイポーラトランジスタを形成する領域
に、外部ベース領域と真性ベース領域を形成する。上記
外部ベース電極の側壁に、上記第２の絶縁膜と接続され
るように第１のサイドウォールスペーサを形成する。上
記ワードライン膜の上の上記第１の絶縁膜を除去する。
上記真性ベース領域に接触し、かつ、上記ワードライン
膜に接触するように、上記半導体基板の上に導電体膜を
形成する。上記導電体膜を上記第２の絶縁膜表面が露出
するまでエッチングし、上記バイポーラトランジスタを
形成する領域にエミッタ電極を形成するとともに、上記
ワードライン膜の上にゲート電極の上部分を形成する。
上記ゲート電極の上部分をマスクにして、上記半導体基
板の表面に低濃度の不純物イオンを注入し、上記半導体
基板の表面中であって、上記ゲート電極の両側にソース
・ドレインの低濃度不純物領域を形成する。上記ゲート
電極の上部分の側壁に、第２のサイドウォールスペーサ
を形成する。上記第２のサイドウォールスペーサをマス
クにして、上記ワードライン膜をエッチングすることに
より、上記ソース・ドレインの低濃度不純物領域とオー
バラップする、ゲート電極の下部分を形成する。上記第
２のサイドウォールスペーサをマスクにして、上記半導
体基板の表面に高濃度の不純物イオンを注入し、それに
よって上記半導体基板の表面中であって、上記ゲート電
極の両側にソース・ドレインの高濃度不純物領域を形成
する。上記ゲート電極、上記外部ベース電極および上記
エミッタ電極を覆うように、上記半導体基板の上に保護
絶縁膜を形成する。上記保護絶縁膜中に、上記バイポー
ラトランジスタおよび上記電界効果トランジスタに電極
配線を接続するためのコンタクトホールを形成する。上
記コンタクトホールを通って、上記電界効果トランジス
タおよび上記バイポーラトランジスタに電気的に接続さ
れる電極配線を形成する。
【００４４】この発明の第６の局面に従う方法は、バイ
ポーラトランジスタと、電界効果トランジスタが同一半
導体基板の上に、フィールド酸化膜で互いに分離されて
形成され、かつ上記フィールド酸化膜の上にポリシリコ
ン抵抗が形成された、半導体装置の製造方法に係る。上
記電界効果トランジスタを形成する領域にのみ、ゲート
絶縁膜、ワードライン膜および第１の絶縁膜を順次形成
する。上記フィールド酸化膜の上にポリシリコン抵抗を
形成し、かつ上記バイポーラトランジスタを形成する領
域に外部ベース電極を形成する。上記バイポーラトラン
ジスタを形成する領域に外部ベース領域と真性ベース領
域を形成する。上記外部ベース電極の側壁に第１のサイ
ドウォールスペーサを形成する。上記バイポーラトラン
ジスタを形成する領域にエミッタ電極を形成する。上記
ワードライン膜の上の上記第１の絶縁膜を除去する。上
記真性ベース領域に接触し、かつ上記ワードライン膜を
覆うように上記半導体基板の上に導電体膜を形成する。
上記導電体膜を上記ワードライン膜とともにパターニン
グすることにより、上記バイポーラトランジスタを形成
する領域にエミッタ電極を形成し、かつ上記電界効果ト
ランジスタを形成する領域にゲート電極を形成する。上
記ゲート電極をマスクにして、上記半導体基板の表面に
低濃度の不純物イオンを注入し、上記半導体基板の表面
中であって、上記ゲート電極の両側にソース・ドレイン
の低濃度不純物領域を形成する。上記ゲート電極の側壁
にサイドウォールスペーサを形成する。上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
高濃度の不純物イオンを注入し、上記半導体基板の表面
中であって、上記ゲート電極の両側にソース・ドレイン
の高濃度不純物領域を形成する。上記ゲート電極、上記
ポリシリコン抵抗および上記エミッタ電極を覆うよう
に、上記半導体基板の上に保護絶縁膜を形成する。上記
保護絶縁膜中に、上記バイポーラトランジスタおよび上
記電界効果トランジスタに電極配線を接続するためのコ
ンタクトホールを形成する。上記コンタクトホールを通
って、上記電界効果トランジスタおよび上記バイポーラ
トランジスタに電気的に接続される電極配線を形成す
る。
【００４５】本発明の第７の局面に従う方法は、バイポ
ーラトランジスタと電界効果トランジスタとが同一半導
体基板の上に、フィールド酸化膜で互いに分離されて形
成され、かつ、上記フィールド酸化膜の上に薄膜トラン
ジスタが形成された半導体装置の製造方法に係るもので
ある。上記電界効果トランジスタを形成する領域にの
み、ゲート絶縁膜、ワードライン膜および第１の絶縁膜
を順次形成する。上記フィールド酸化膜の上に上記薄膜
トランジスタの下部電極を形成する。上記バイポーラト
ランジスタを形成する領域に、外部ベース電極、外部ベ
ース領域、真性ベース領域、コレクタ引出部およびエミ
ッタ領域を形成する。上記下部電極の外表面を酸化膜で
被覆する。上記ワードライン膜の上の上記第１の絶縁膜
を除去する。上記真性ベース領域および上記コレクタ引
出部に接触するように、かつ上記酸化膜を介在させて上
記下部電極を覆うように、さらに上記ワードライン膜に
接触するように、上記半導体基板の上に導電体膜を形成
する。上記半導電体膜を上記ワードライン膜とともにパ
ターニングすることにより、上記バイポーラトランジス
タを形成する領域にエミッタ電極を形成し、上記下部電
極の上に上記薄膜トランジスタの上部電極を形成し、さ
らに、上記電界効果トランジスタを形成する領域にゲー
ト電極を形成する。上記ゲート電極をマスクにして、上
記半導体基板の表面に低濃度の不純物イオンを注入し、
上記半導体基板の表面中であって、上記ゲート電極の両
側にソース・ドレインの低濃度不純物領域を形成する。
上記ゲート電極の側壁にサイドウォールスペーサを形成
する。上記サイドウォールスペーサをマスクにして、上
記半導体基板の表面に高濃度の不純物イオンを注入し、
上記半導体基板の表面中であって、上記ゲート電極の両
側にソース・ドレインの高濃度不純物領域を形成する。
上記ゲート電極、上記薄膜トランジスタの上部電極、上
記外部ベース電極および上記エミッタ電極を覆うよう
に、上記半導体基板の上に保護絶縁膜を形成する。上記
保護絶縁膜中に上記バイポーラトランジスタおよび上記
電界効果トランジスタに電極配線を接続するためのコン
タクトホールを形成する。上記コンタクトホールを通っ
て、上記電界効果トランジスタおよび上記バイポーラト
ランジスタに電気的に接続される電極配線を形成する。
【００４６】
【００４７】
【作用】この発明の第１および第２の局面に従う半導体
装置の製造方法によれば、ゲート電極の側壁に反応性イ
オンエッチングによってサイドウォールスペーサを形成
するとき、バイポーラトランジスタの動作する部分は、
外部ベース電極およびエミッタ電極によって保護されて
いるため、その表面は反応性イオンエッチングにさらさ
れない。また、この発明の第２の局面に従う半導体装置
の製造方法によれば、酸化膜で第１の多結晶シリコン膜
を保護しながら、外部ベース電極の側壁にサイドウォー
ルスペーサを形成するので、ＭＯＳ領域の半導体基板は
損傷を受けない。さらに、この発明の第３の局面に従う
半導体装置の製造方法によれば、第１の絶縁膜で第１導
電体膜を保護しながら、外部ベース電極の側壁に、サイ
ドウォールスペーサを形成するので、ＭＯＳ領域の半導
体基板は損傷を受けない。
【００４８】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は、反応性イオンエッチングにさらされな
い。さらに、ソース・ドレイン領域とゲート電極がオー
バーラップした電界効果トランジスタ、を備えたＢｉ−
ＣＭＯＳが得られる。
【００４９】この発明の第４の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
きに、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、ソース・ドレ
イン領域とゲート電極がオーバーラップした電界効果ト
ランジスタを備える、Ｂｉ−ＣＭＯＳが得られる。さら
に、ソース・ドレイン高濃度不純物領域の表面および外
部ベース電極の表面をシリサイド化するので、低抵抗の
Ｂｉ−ＣＭＯＳが得られる。
【００５０】この発明の第５の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、外部ベース電
極の上にタングステンシリサイドが形成されるので、低
抵抗のＢｉ−ＣＭＯＳとなる。
【００５１】この発明の第６の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ＝ＣＭＯＳが得られる。さらに、この方法によ
ると、フィールド酸化膜の上にポリシリコン抵抗が形成
されるので、ポリシリコン抵抗を備えたＢｉ−ＣＭＯＳ
が得られる。
【００５２】この発明の第７の局面に従う半導体装置
の製造方法によれば、ゲート電極の側壁に反応性イオン
エッチングによってサイドウォールスペーサを形成する
とき、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。また、この方法によれ
ば、フィールド酸化膜の上に、薄膜トランジスタが形成
されるので、薄膜トランジスタを備えたＢｉ−ＣＭＯＳ
が得られる。
【００５３】
【実施例】実施例１ 図２５は、この発明の第１の実施例に係るＢｉ−ＣＭＯ
Ｓの断面図である。
【００５４】図２５を参照して、シリコン基板１中に、
Ｐ+ 埋込層６と、Ｎ+ 埋込層４が設けられている。シリ
コン基板１の上にエピタキシャル層Ｅｐが設けられる。
エピタキシャル層Ｅｐには活性領域Ａ1 、活性領域
Ａ2 、活性領域Ａ3 、活性領域Ａ4 に区分される。活性
領域Ａ1 にはＮＭＯＳＦＥＴが形成され、活性領域Ａ2
はＰＭＯＳＦＥＴが形成され、活性領域Ａ3 および活性
領域Ａ4 には、バイポーラトランジスタが形成されてい
る。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのゲート電極
６７，６９の厚みは、バイポーラトランジスタのエミッ
タ電極３８の厚みよりも大きくされている。このような
構造を有するＢｉ−ＣＭＯＳは、のちに詳述するよう
に、ゲート電極６７，６９の側壁に、反応性イオンエッ
チング法によってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分（活性領域
Ａ3 および活性領域Ａ4 の主表面）は外部ベース電極５
５、エミッタ電極３８およびコレクタ電極７９によって
保護されているため、その表面は反応性イオンエッチン
グにさらされない。その結果、図２４の曲線（１）を参
照して、バイポーラトランジスタの特性の劣化のないＢ
ｉ−ＣＭＯＳとなる。
【００５５】次に、図２５に示すＢｉ−ＣＭＯＳの製造
方法について説明する。図２６を参照して、図３〜図９
に示す従来の工程と同一の工程を経由することにより、
シリコン基板１中にＰ+ 埋込層６とＮ+ 埋込層４を形成
する。シリコン基板１の上にエピタキシャル層Ｅｐを形
成する。エピタキシャル層Ｅｐ中にＰウェル１１、Ｎウ
ェル９、Ｐウェル１１、Ｎウェル９およびコレクタの引
出部１８を形成する。エピタキシャル層Ｅｐの表面にフ
ィールド酸化膜１５を形成し、それによって、エピタキ
シャル層Ｅｐを活性領域Ａ1 と、活性領域Ａ2 と、活性
領域Ａ3 と、活性領域Ａ4 とに区分する。活性領域
Ａ1 、Ａ2 、Ａ3 、Ａ4 の表面に酸化膜１６を形成す
る。活性領域Ａ1 および活性領域Ａ2 の表面に、しきい
値調整のためのイオン注入を行なう。
【００５６】図２６と図２７を参照して、活性領域
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 上の酸化膜１６を除去する。厚
さ２０ｎｍのゲート絶縁膜２１をシリコン基板１の上全
面に形成する。次に、シリコン基板１の全面に厚さ５０
ｎｍの第１多結晶シリコン膜５１を形成する。第１多結
晶シリコン膜５１の上に、厚さ２０ｎｍの酸化膜を形成
する。リソグラフィ技術を用いて、酸化膜５３、第１多
結晶シリコン膜５１およびゲート絶縁膜２１を選択的に
除去し、活性領域Ａ3 、Ａ4 の表面を露出させる。
【００５７】図２８を参照して、活性領域Ａ3 ，Ａ4 の
表面に接触するように、シリコン基板１の上全面に、第
２多結晶シリコン膜５５を形成する。第２多結晶シリコ
ン膜５５中にＰ型不純物がとどまるように、ボロンを、
注入エネルギー１０ｋｅＶ、注入濃度４×１０15ｃｍ-2
の条件で、第２多結晶シリコン膜５５の表面に注入す
る。
【００５８】図２８と図２９を参照して、常圧ＣＶＤ法
を用いて、第２多結晶シリコン膜５５の上に、厚さ２５
０ｎｍの酸化膜５７を形成する。酸化膜５７の上にレジ
ストパターン５９を形成する。レジストパターン５９
は、酸化膜５７の上全面に形成されたレジストを、該レ
ジストが、バイポーラトランジスタの外部ベース電極を
形成する領域の上にのみ残るように、リソグラフィ技術
を用いて、パターニングすることによって得られる。
【００５９】図２９と図３０を参照して、レジストパタ
ーン５９をマスクとして、酸化膜５７および第２多結晶
シリコン膜５５を選択的にエッチングし、活性領域Ａ3
の表面の一部および活性領域Ａ4 の表面を露出させる。
その後、レジストパターン５９を除去する。
【００６０】図３１を参照して、シリコン基板１の表面
を酸素雰囲気中にさらにし、活性領域をＡ3 の上に、厚
さ８ｎｍの酸化膜４５を形成する。酸化膜４５を形成す
るときに、外部ベース電極５５中に含まれているボロン
が活性領域Ａ3 中に拡散し、外部ベース領域５５ａが形
成される。さらに、活性領域Ａ3 中に、ＢＦ2 を注入条
件２０ｋｅＶ、５×１０13ｃｍ-2でイオン注入し、真性
ベース領域５５ｂを形成する。
【００６１】図３１と図３２（ａ）を参照して、シリコ
ン基板１の表面全面に、膜厚２５０ｎｍのＴＥＯＳ膜を
形成し、これを反応性イオンエッチングすることによ
り、外部ベース電極５５の側壁に、サイドウォールスペ
ーサ６５を形成する。このとき、活性領域Ａ3 の上の酸
化膜４５もエッチング除去される。また、露出したフィ
ールド酸化膜の表面には、オーバーエッチングにより凹
部が形成される。
【００６２】図３２（ｂ）と図３３を参照して、活性領
域Ａ3 ，Ａ4 の上部分をレジスト２７で覆い、該レジス
ト２７をマスクにして、活性領域Ａ1 ，Ａ2 上の酸化膜
５３を選択的に除去する。レジスト２７を除去する。
【００６３】図３４を参照して、真性ベース領域５５ｂ
に接触するように、かつ第１多結晶シリコン膜５１に接
触するように、シリコン基板１上に第３多結晶シリコン
膜６３を形成する。第３多結晶シリコン膜６３中に、ヒ
素をイオン注入する。４００℃程度の温度で、第３多結
晶シリコン膜６３中に、ヒ素を拡散させる。その後、１
０５０℃，３０秒程度の熱処理を行なうことにより、真
性ベース領域５５ｂ中にヒ素を拡散させ、エミッタ領域
４８を形成する。
【００６４】図３４と図３５を参照して、リソグラフィ
技術により、第３多結晶シリコン膜６３を、第１多結晶
シリコン膜５１とともに、パターニングすることによ
り、バイポーラトランジスタを形成する領域に、エミッ
タ電極３８とコレクタ電極７９を形成し、かつ、ＮＭＯ
ＳＦＥＴおよびＰＭＯＳＦＥＴを形成する領域にゲート
電極６７，６９を形成する。ゲート電極６７，６９の膜
厚は、第１多結晶シリコン膜５１の膜厚の分だけ、エミ
ッタ電極３８の膜厚よりも厚く形成される。なお、図面
を簡単にするために、以下、第１多結晶シリコン膜５１
のハッチングは省略する（すなわち、第１多結晶シリコ
ン膜とゲート電極を一体化して、図示する）。
【００６５】図３６を参照して、活性領域Ａ1 の一部の
上を覆い、活性領域Ａ2 の一部および活性領域Ａ3 の全
部を覆うようなレジストパターン７４を、シリコン基板
１の上に形成する。ゲート電極６７とレジストパターン
７４をマスクとして、シリコン基板１の表面にリンのイ
オン注入を行なう。リンのイオン注入により、活性領域
Ａ1 の表面であって、ゲート電極６７の両側に、ｎ- 型
のＬＤＤ領域である低濃度不純物領域７３が形成され
る。また、同時に、活性領域Ａ2 の表面にも、低濃度不
純物領域７５が形成される。レジストパターン７４を除
去する。
【００６６】図３７を参照して、シリコン基板１の表面
全面にＴＥＯＳ膜７７１を形成する。図３７と図３８を
参照して、ＴＥＯＳ膜７７１を異方性エッチングするこ
とにより、ゲート電極６７，６９、エミッタ電極３８、
コレクタ電極７９の側壁に、サイドウォールスペーサ７
７を形成する。ゲート電極６７，６９の側壁に反応性イ
オンエッチングによってサイドウォールスペーサ７７を
形成するとき、バイポーラトランジスタの動作部分は、
外部ベース電極５５、エミッタ電極３８およびコレクタ
電極７９によって保護されているため、その表面は反応
性イオンエッチングにさらされない。その結果、図２４
を参照して、従来観察されたような、バイポーラトラン
ジスタの特性の劣化は生じない。
【００６７】図３９を参照して、図３６の工程で用いた
と同様のパターンを有するレジストパターン７８を、シ
リコン基板１の上に形成する。レジスト７８をマスクと
して、活性領域Ａ1 ，Ａ2 の表面にヒ素のイオン注入を
行なう。このイオン注入により、ＮＭＯＳＦＥＴのソー
スドレインの高濃度不純物領域８３が形成される。ま
た、活性領域Ａ2 の上に、Ｎ型共通電極８５が形成され
る。レジストパターン７８を除去する。
【００６８】図４０を参照して、活性領域Ａ1 の一部を
露出させ、かつ、活性領域Ａ2 の一部を露出させるよう
な開口部を有するレジストパターン８７をシリコン基板
１の上に形成する。レジストパターン８７をマスクにし
て、活性領域Ａ1 ，Ａ2 にボロンのイオン注入を行な
う。その後、図４１を参照して、レジスト８７を除去
し、アニール処理をすることにより、活性領域Ａ2 の表
面であってゲート電極６９の両側に、ＰＭＯＳＦＥＴの
ソース・ドレイン領域となる不純物領域９１が形成され
る。また、活性領域Ａ1 に、Ｐ型共通電極８９が形成さ
れる。
【００６９】図４２を参照して、高濃度不純物領域８
３、ゲート電極６７、Ｐ型共通電極８９、Ｎ型共通電極
８５、不純物領域９１、ゲート電極６９、エミッタ電極
３８およびコレクタ電極７９の表面を、たとえばＴｉで
シリサイド化し、それぞれの上にシリサイド膜９３を形
成する。このシリサイド化により、それぞれの電極を低
抵抗化することができる。
【００７０】図４３を参照して、ゲート電極６７，６
９、外部ベース電極５５、エミッタ電極３８およびコレ
クタ電極７９を覆うように、シリコン基板１の上に保護
絶縁膜３９を形成する。保護絶縁膜３９中に、バイポー
ラトランジスタ、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ
に電極配線を接続するためのコンタクトホールを形成す
る。コンタクトホールを通って、ＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴおよびバイポーラトランジスタに電気的に接
続される電極配線４０を形成することにより、Ｂｉ−Ｃ
ＭＯＳ素子が完成する。
【００７１】実施例２ 第１の実施例に係る製造方法においては、第１ポリシリ
コン層５１の上に酸化膜４３を堆積していたので、図３
２（ｂ）と図３３と図３４を参照して、第３のポリシリ
コン膜６３をシリコン基板１の上に堆積する前に、リソ
グラフィ技術（ここでは、レジストパターン２７を写真
製版により形成する技術）を用いて、酸化膜５３を除去
しなければならなかった。本実施例では、このリソグラ
フィ技術の工程を省略できる、Ｂｉ−ＣＭＯＳの製造方
法を開示する。
【００７２】図４４を参照して、実施例１と同様に、フ
ィールド酸化膜１５とゲート酸化膜２１を形成した後、
シリコン基板１の表面全面に第１の多結晶シリコン膜５
１を形成する。第１の多結晶シリコン膜５１の上に窒化
膜９５を形成する。窒化膜９５の代わりに、チタンナイ
トライド膜を第１多結晶シリコン膜５１の上に形成して
もよい。窒化膜９５、第１多結晶シリコン膜５１、ゲー
ト酸化膜２１を選択的にエッチングし、図のように、活
性領域Ａ3 ，Ａ4 の表面を露出させる。
【００７３】その後、図２８〜図３２（ａ）に示す工程
と同様の工程を経由し、図４５に示す半導体装置を得
る。
【００７４】図４５と図４６を参照して、窒化膜９５を
熱リン酸（チタンナイトライドで膜を形成するならば、
硫酸と過酸化水素が用いられる）によって除去する。こ
の工程においては、酸化膜６５，５７は熱リン酸に溶解
しないので、バイポーラトランジスタ側をレジストで覆
う技術、すなわち、リソグラフィ技術は不要である。
【００７５】その後、図３４〜図４３の工程と同様の工
程を経ると、Ｂｉ−ＣＭＯＳが完成する。完成したＢｉ
−ＣＭＯＳの断面図を図４７に示す。
【００７６】実施例３ 図４８は、実施例３に係るＢｉ−ＣＭＯＳの断面図であ
る。本実施例の特徴は、ＮＭＯＳＦＥＴにおいて、ゲー
ト電極６７と、ＬＤＤ構造のソース・ドレインの低濃度
不純物領域７３がオーバーラップしている点である。こ
のような構造にすると、ｎ- （７３）の表面のキャリア
密度を、ゲート電極６７によってある程度制御すること
ができる。その結果、ｎ- 層（７３）の不純物濃度を低
くしても、ｎ- 層（７３）の直列抵抗によって相互コン
ダクタンスが減少したり、ｎ- 層（７３）の上の酸化膜
中に注入されたホットエレクトロンによって、素子特性
が変動するといったことが少なくなる。また、ｎ- 層
（７３）の不純物濃度を低くできるので、電界緩和効果
も大きくなる。またｎ- 拡散層（７３）の深さも小さく
できるので、短チャネル効果を小さくでき、さらにパン
チスルーも起こりにくくすることができる。以下、図４
８に示す、Ｂｉ−ＣＭＯＳの製造方法について説明す
る。
【００７７】実施例１と同様にして、図２６〜図３４に
示す工程を経由して、図４９に示す半導体装置を形成す
る。
【００７８】図５０を参照して、第３多結晶シリコン膜
６３の上に、ＴＥＯＳ膜９７を形成する。その後、ＴＥ
ＯＳ膜９７の上であって、ＮＭＯＳＦＥＴのゲート電極
を形成する領域の上、ＰＭＯＳＦＥＴのゲート電極を形
成する領域の上、バイポーラトランジスタのエミッタ電
極を形成する領域の上およびコレクタ電極を形成する領
域の上に、パターンが存在するようなレジストパターン
９９を形成する。
【００７９】図５０と図５１を参照して、レジストパタ
ーン９９をマスクとして、ＴＥＯＳ膜９７と第３多結晶
シリコン膜６３を異方性エッチングする。この異方性エ
ッチングは外部ベース電極５５の上に形成されている酸
化膜５７の表面が露出した時点で、止められる。したが
って、このエッチングによっては、第１多結晶シリコン
膜５１は除去されない。このエッチングによって、ゲー
ト電極６７，６９の上部分６７ａ，６９ａが形成され、
さらにエミッタ電極３８とコレクタ電極７９が形成され
る。その後、レジスト９９を除去する。
【００８０】図５２を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部および活性領域Ａ3 の全部を覆うよ
うなレジストパターン１０１をシリコン基板１の上に形
成する。
【００８１】レジストパターン１０１とゲート電極６７
をマスクとして、活性領域Ａ1 ，Ａ 2 にリンのイオン注
入を行ない、ソース・ドレインの低濃度不純物領域７３
を形成し、かつ、活性領域Ａ2 の一部に、低濃度不純物
領域７５を形成する。なお、リンのイオン注入は、第２
多結晶シリコン膜５１を通して行なわれるため、実施例
１における条件に比べて、加速電圧を高くする必要があ
る。レジスト１０１を除去する。
【００８２】図５２と図５３を参照して、シリコン基板
１の上全面に多結晶シリコン膜（または高融点金属膜）
１０３ａを形成する。図５３と図５４を参照して、多結
晶シリコン膜１０３ａを異方性エッチングすることによ
り、ゲート電極６７，６９、エミッタ電極３８、コレク
タ電極７９の側壁に、多結晶シリコンからなるサイドウ
ォールスペーサ１０３を形成する。その後、図３９に示
す工程と同様のヒ素注入、図４０に示す工程と同様のボ
ロン注入を行なう。その後、図５５を参照して、保護絶
縁膜３９を形成し、保護絶縁膜３９中にコンタクトホー
ルを形成し、電極配線４０を形成する。
【００８３】本実施例によると、図５０と図５１を参照
して、第３多結晶シリコン膜６３のエッチング終了時
に、材質の異なる酸化膜５７の表面が露出するので、エ
ッチングの終点検出が容易となる。
【００８４】実施例４ 図５６は、実施例４に係るＢｉ−ＣＭＯＳの断面図であ
る。実施例４が実施例１と異なる点は、ゲート電極とソ
ースドレインのＬＤＤがオーバーラップしている点と、
外部ベース電極５５の表面が、シリサイド化されている
点である。外部ベース電極５５の表面をシリサイド化
（９３）することにより、バイポーラトランジスタのベ
ース抵抗が低減され、ひいては高性能化が達成できる。
【００８５】以下、実施例４に係るＢｉ−ＣＭＯＳの製
造方法について説明する。図２６〜図３４に示す工程と
同様の工程を経由して、図５７に示す半導体装置を得
る。
【００８６】図５７と図５８を参照して、第３多結晶シ
リコン膜６３の上全面に、スパッタリングにより、タン
グステンシリサイド膜１０５を形成する。タングステン
シリサイド膜１０５の上に、ＴＥＯＳ膜１０７を形成す
る。ＴＥＯＳ膜１０７の上に、形成すべきＮＭＯＳのゲ
ート電極、ＰＭＯＳのゲート電極、エミッタ電極および
コレクタ電極の上部分に、パターンを有する、レジスト
パターン１０４を形成する。
【００８７】図５８と図５９を参照して、レジストパタ
ーン１０４をマスクとして、ＴＥＯＳ膜１０７、タング
ステンシリサイド膜１０５、第３多結晶シリコン膜６３
を選択的にエッチングし、ゲート電極の上部分６７ａ，
６９ａ、エミッタ電極３８およびコレクタ電極７９を形
成する。エッチングは、外部ベース電極５５の上の絶縁
膜５７の表面が露出した時点で、止められる。第３多結
晶シリコン膜６３と絶縁膜５７との材質は異なるので、
終点の検出は容易である。そのため、第１多結晶シリコ
ン膜５１の膜厚の制御が容易となる。
【００８８】図５９と図６０を参照して、外部ベース電
極５５の上の酸化膜および外部ベース電極５５の側壁の
酸化膜をドライエッチング除去し、それによって、外部
ベース電極５５の表面を露出させる。
【００８９】図６１を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部を露出させるようなレジストパター
ン１０６を、シリコン基板１の上に形成する。レジスト
１０６とゲート電極の上部分６７ａをマスクにして、活
性領域Ａ1 ，Ａ2 中にリンをイオン注入すると、ソース
ドレインの低濃度不純物領域７３と、低濃度不純物領域
７５が形成される。その後、レジスト１０６を除去す
る。
【００９０】図６２を参照して、ゲート電極の上部分６
７ａ，６９ａ、エミッタ電極３８、コレクタ電極７９の
側壁に、ＴＥＯＳからなるサイドウォール酸化膜１０９
を形成する。サイドウォール酸化膜１０９は、ゲート電
極の上部分６７ａ，６９ａ、エミッタ電極３８、コレク
タ電極７９を覆うように、シリコン基板１の上にＴＥＯ
Ｓ膜を形成し、該ＴＥＯＳ膜を異方性エッチングするこ
とによって、形成される。
【００９１】図６３を参照して、図６１の工程で用いた
ものと同様のパターンを有するレジストパターン１１０
をシリコン基板１の上に形成する。
【００９２】図６３と図６４を参照して、レジスト１１
０をマスクにして、第１多結晶シリコン膜５１をエッチ
ングし、これによって、ソース・ドレインの低濃度不純
物領域７３とオーバーラップする、ゲート電極６７の下
部分６７ｂを形成する。続けて、レジストパターン１１
０をマスクにして、シリコン基板１の表面に高濃度のヒ
素のイオン注入を行ない、これによって、活性領域Ａ1
中にソース・ドレインの高濃度不純物領域８３を形成
し、かつ活性領域Ａ2 にＮ型共通電極８５を形成する。
その後、レジスト１１０を除去する。
【００９３】図６５と図６６を参照して、図のように、
活性領域Ａ1 の一およびの活性領域Ａ2 の一部を露出さ
せるようなパターンを有するレジストパターン１１２を
形成する。レジストパターン１１２とゲート電極６９を
マスクにして、第１多結晶シリコン膜５１をエッチング
除去する。これによってゲート電極の下部分６９ｂが形
成される。その後、レジストパターン１１２をマスクに
して、シリコン基板１の表面に高濃度のボロンをイオン
注入することによって、活性領域Ａ2 に高濃度不純物領
域９１が形成され、かつ、活性領域Ａ1 の表面にＰ型共
通電極８９が形成される。その後、レジスト１１２を除
去する。熱処理を施し、注入された不純物イオンを活性
化させる。その後、ゲート絶縁膜２１を選択的にエッチ
ング除去する。
【００９４】図６７と図６８を参照して、シリコン基板
１の上全面に、チタン等の高融点金属をスパッタリング
により堆積させ、熱処理を施すことにより、高濃度不純
物領域８３、Ｐ型共通電極８９、Ｎ型共通電極８５、不
純物領域９１および外部ベース電極５５上に、シリサイ
ド膜９３を形成する。ゲート電極６７，６９、外部ベー
ス電極５５、エミッタ電極３８およびコレクタ電極７９
を覆うように、シリコン基板１の上に保護絶縁膜３９を
形成する。保護絶縁膜３９中に、ＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴおよびバイポーラトランジスタに電極配線を
接続するためのコンタクトホールを形成する。コンタク
トホールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴお
よびバイポーラトランジスタに電気的に接続される電極
配線４０を形成する。
【００９５】実施例５ 実施例４では、図６７と図６８を参照して、外部ベース
電極５５、ソース・ドレイン領域８９，９１の表面をシ
リサイド化する際に、ゲート電極６７，６９の下部分６
７ｂ，６９ｂの側壁面も同時にシリサイド化される可能
性がある。したがって、ゲート絶縁膜２１が薄い場合、
ソース・ドレイン領域８９，９１の表面のシリサイド
が、ゲート電極６７，６９の下部分６７ｂ，６９ｂにま
ではい上がり、ひいては、ソース・ドレイン領域・８
９，９１とゲート電極６７，６９がそれぞれ短絡する可
能性がある。
【００９６】実施例５は、このような短絡を防止するよ
うに改良されたものである。図６９は、実施例５に係る
Ｂｉ−ＣＭＯＳの断面図である。本実施例の第１の特徴
点は、ゲート電極６７，６９の下部分６７ｂ，６９ｂを
覆うように、サイドウォール酸化膜１１３を形成した点
である。また、第２の特徴点は、外部ベース電極５５
を、第２の多結晶シリコン膜５５とタングステンシリサ
イド膜１１１とからなる２層構造で形成している点であ
る。第３の特徴点は、外部ベース電極５５の上に酸化膜
５７が残されている点である。
【００９７】また、図６９を参照して、ＮＭＯＳＦＥＴ
において、ｎ+ 領域（８９）とゲート電極６７がオーバ
ーラップしていない。一方、ｎ- 領域７３とゲート電極
６７とはオーバーラップしている。したがって、ゲート
絶縁膜が薄いときに問題となる、ＧＩＤＬ（Gate Induc
ed Drain Leakage Current）が低減される。
【００９８】以下、図６９に示すＢｉ−ＣＭＯＳの製造
方法について説明する。図５７〜図６２に示す工程と同
一の工程を経由することにより、図７０に示す半導体装
置を形成する。
【００９９】図７０と図７１を参照して、第１多結晶シ
リコン膜５１を異方性エッチングにより選択的にエッチ
ングする。その後、ゲート酸化膜２１を選択的にエッチ
ング除去する。
【０１００】図７２を参照して、サイドウォール酸化膜
１０９の側壁を覆い、かつゲート電極の下部分６７ｂ，
６９ｂの端部を覆うようにサイドウォール酸化膜１１３
を形成する。サイドウォール酸化膜１１３の形成は、シ
リコン基板１の表面全面にＴＥＯＳ膜を形成し、該ＴＥ
ＯＳ膜を異方性エッチングすることによって形成され
る。
【０１０１】図７３を参照して、ソース・ドレイン領域
８９，９１の表面にシリサイド膜９３を形成する。この
とき、サイドウォール酸化膜１１３が存在するので、シ
リサイド膜９３とゲート電極６７，６９とは短絡しな
い。
【０１０２】その後、ゲート電極６７，６９、外部ベー
ス電極５５、エミッタ電極３８およびコレクタ電極７９
を覆うように、シリコン基板１の上に保護絶縁膜３９を
形成する。保護絶縁膜３９中に、バイポーラトランジス
タおよびＣＭＯＳＦＥＴ（ＮＭＯＳ＋ＰＭＯＳ）に電極
配線を接続するためのコンタクトホールを形成する。コ
ンタクトホールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦ
ＥＴおよびバイポーラトランジスタに電気的に接続され
る電極配線４０を形成する。
【０１０３】本実施例によると、外部ベース電極５５上
にタングステンシリサイド膜１１１を予め形成している
ので、実施例４の場合のように、外部ベース電極５５上
の酸化膜５７を除去する工程が不要となる。
【０１０４】なお、上記実施例では、ゲート電極にＮ+
型多結晶シリコン膜を用いる場合（図３４とその説明部
分参照）を例示したが、この発明はこれに限られるもの
でなく、リソグラフィ技術を用いて、ＰＭＯＳにはゲー
ト電極としてＰ+ 型多結晶シリコン膜を形成し、ＮＭＯ
Ｓにはゲート電極としてＮ+ 型多結晶シリコン膜を形成
してもよい。
【０１０５】また、素子分離として、ＬＯＣＯＳ法を使
用したが、この発明はこれに限られるものでなく、トレ
ンチ分離で行なってもよい。
【０１０６】また、ゲート電極、エミッタ電極および外
部ベース電極として、高融点金属シリサイドとポリシリ
コンによる２層構造のものを使用しても、実施例と同様
の効果を奏する。
【０１０７】また、上記実施例では、図４９を参照し
て、コレクタ電極７９を、エミッタ電極３８の形成時
に、パターン状の電極として形成した場合を例示した
が、この発明はこれに限られるものでない。すなわち、
パターン状のコレクタ電極を形成するかわりに、コレク
タ引出部１８に至るコンタクトホールを保護絶縁膜３９
中に形成し、このコンタクトホールを通って、直接、電
極配線４０をコレクタ引出部１８に接続してもよい。
【０１０８】また、上記実施例では、バイポーラのエミ
ッタ形成時に、高温で短時間のアニールを行ない、エミ
ッタ抵抗を低減させる方法を例示したが、この発明はこ
れに限られるものでなく、保護絶縁膜を堆積した後、一
括して熱処理を行なってもよい。
【０１０９】実施例６ 本実施例は、実施例２と同様、リソグラフィ技術を１回
少なくすることができるように改良された、Ｂｉ−ＣＭ
ＯＳの製造方法に係るものである。図７４〜図７６に示
す工程は、実施例１における図１〜図３に示す工程と同
一であるので、相当する部分には同一の参照番号を付
し、その説明を繰り返さない。
【０１１０】図７７を参照して、ＣＶＤ法を用いて、第
２多結晶シリコン膜５５上に、厚さ２００ｎｍの窒化膜
５７１を堆積する。その後、形成すべき外部ベース電極
の上にレジストが残るようなレジストパターン５９を形
成する。図７７と図７８を参照て、レジストパターン５
９を用いて、窒化膜５７１と第２多結晶シリコン膜５５
をパターニングする。図７８と図７９を参照して、窒化
膜５７１の上のレジストパターン５９を除去する。活性
領域Ａ3 の一部にＢＦ2 をイオン注入し（注入エネルギ
２０ＫｅＶ，ドーズ量５×１０13ｃｍ-2）、真性ベース
領域５５ｂを形成する。
【０１１１】図８０を参照して、外部ベース電極５５の
側壁に、窒化膜で形成されたサイドウォールスペーサ６
５１を形成する。サイドウォールスペーサ６５１は、シ
リコン基板１の上全面に、窒化膜を形成し、これを異方
性エッチングすることによって形成される。
【０１１２】図８０と図８１を参照して、フッ酸を用い
て、酸化膜５３を除去する。窒化膜５７１，６５１は、
フッ酸ではエッチングされない。それゆえ、バイポーラ
トランジスタ領域を、レジストでマスクする必要がない
ため、リソグラフィ技術が１回減少する。
【０１１３】図８２を参照して、第１多結晶シリコン膜
５１およびエミッタ領域４８に接触するように、第３多
結晶シリコン膜６３を形成する。その後、図３５〜図４
３に示す工程と同様の工程を経ると、図８３に示す、Ｂ
ｉ−ＣＭＯＳが完成する。この実施例によると、図８３
を参照して、外部ベース電極５５が、窒化膜６５１，５
７１で覆われた、半導体装置が得られる。
【０１１４】実施例７ 実施例６に係る装置では、図８３を参照して、外部ベー
ス電極５５の側壁に窒化膜のサイドウォールスペーサ６
５１を形成したので、エミッタ−ベース接合部が窒化膜
と接しており、表面再結合電流が増大し、ひいては低電
流側での電流増幅率（ｈFE）の低下が予想される。本実
施例は、この点を改善するために、外部ベース電極５５
の側壁に形成するサイドウォールスペーサを、窒化膜／
酸化膜の２層構造にしたものである。以下、その製造方
法について説明する。
【０１１５】図７４〜図７９と同一の工程を経て、図８
４に示す半導体装置を得る。図８４を参照して、酸化性
雰囲気で活性領域Ａ3 の一部に膜厚８ｎｍの酸化膜４５
を形成する。このときに、外部ベース電極５５中に含ま
れているボロンが活性領域Ａ3 内に拡散し、外部ベース
領域５５ａが形成される。さらに、活性領域Ａ3 の一部
にＢＦ2 をイオン注入し（注入エネルギ２０ＫｅＶ，ド
ーズ量５×１０13ｃｍ-2）、真性ベース領域５５ｂを形
成する。
【０１１６】その後、図８５を参照して、外部ベース電
極５５の側壁に、ＴＥＯＳから形成されるサイドウォー
ルスペーサ８３を形成する。サイドウォールスペーサ８
３は、シリコン基板１の上全面にＴＥＯＳ膜を形成し、
該ＴＥＯＳ膜を異方性エッチングすることによって形成
される。その後、ＴＥＯＳで形成されるサイドウォール
スペーサ８３の側壁に、窒化膜で形成されたサイドウォ
ールスペーサ８４を形成する。
【０１１７】サイドウォールスペーサ８４の形成は、シ
リコン基板１の表面全面に窒化膜を形成し、これを異方
性エッチングすることによって行なわれる。
【０１１８】図８５と図８６を参照して、フッ酸を用い
て、酸化膜５３を除去する。図８７を参照して、第１多
結晶シリコン膜５１およびエミッタ領域４８に接触する
ように、第３多結晶シリコン膜６３を形成する。その
後、実施例６と同様に、図８３に示す工程と同一の工程
を経ることにより、図８８に示すＢｉ−ＣＭＯＳの素子
が完成する。
【０１１９】実施例８ 実施例１〜実施例７までは、真性ベース領域５５ｂの形
成を、外部ベース電極５５の側壁にサイドウォールスペ
ーサを形成する前に行なっていた。しかし、図８５を参
照して、窒化膜（８４）／ＴＥＯＳ（８３）を形成した
後、Ｂ2 Ｈ6 のガスを用いて、７００〜９００℃で、こ
のガスを気相拡散させることによって、真性ベース領域
を形成してもよい。この場合、サイドウォールスペーサ
は窒化膜８４，５７１によって形成されているため、サ
イドウォールスペーサがエッチングされることはない。
したがって、エミッタ−ベース間距離が変動することは
ない。
【０１２０】図８９に、気相拡散を行なう装置の概略図
を示す。なお、窒化膜８４／ＴＥＯＳ膜８３において、
ＴＥＯＳ膜８３中に、ボロンを添加してもよい。
【０１２１】実施例１〜実施例７までにおいては、外部
ベース電極の側壁にサイドウォールスペーサを形成する
前に、真性ベース領域を形成していたので、ＲＩＥによ
るサイドウォールスペーサの形成時に、真性ベース領域
がエッチングされ、ひいては、電流増幅率（ｈFE）がば
らつく要因になっていた。
【０１２２】本実施例では、サイドウォール形成後に、
真性ベース領域を形成しているので、電流増幅率のばら
つきが低減される。
【０１２３】実施例９ バイポーラトランジスタを用いる回路では、精度のよい
抵抗が必要である。本実施例は、同一基板上に、抵抗が
形成された、Ｂｉ−ＣＭＯＳデバイスの製造方法に関す
る。
【０１２４】図９０を参照して、Ｐ型シリコン基板１
に、Ｎ+ 埋込層４およびＰ+ 埋込層６を形成した後、シ
リコン基板１の上にエピタキシャル層Ｅｐを形成する。
エピタキシャル層Ｅｐ中に、Ｎウェル９、Ｐウェル１
１、フィールド酸化膜１５およびコレクタ引出部１８を
形成する。フィールド酸化膜１５の上に、酸化膜７０が
その上に形成されたポリシリコン抵抗７１を形成する。
バイポーラトランジスタを形成する領域に、その上に酸
化膜７０が形成された外部ベース電極５５を形成する。
外部ベース電極５５とポリシリコン抵抗７１の形成は、
シリコン基板１の上全面に順次形成されたＰ型ドープト
ポリシリコンおよび第１の酸化膜を、リソグラフィ技術
により、選択的にエッチングすることによって形成され
る。Ｐ型ドープトポリシリコンはイオン注入で形成して
もよく、ＣＶＤ法でポリシリコンを堆積中に、Ｂ2 Ｈ6
ガスを混入させて形成してもよい。
【０１２５】図９１を参照して、リソグラフィ技術を用
いて、外部ベース電極５５中に真性ベース領域５５ｂの
表面を露出させるための開口部を形成する。開口部内に
Ｐ型不純物を注入し、真性ベース領域５５ｂを形成す
る。シリコン基板１の表面全面に、第２の酸化膜を堆積
し、これを反応性イオンエッチングすることにより、ポ
リシリコン抵抗７１および外部ベース電極５５の側壁に
サイドウォールスペーサ６５を形成する。
【０１２６】図９２を参照して、電界効果トランジスタ
を形成する領域に、ゲート絶縁膜２１を形成する。ゲー
ト絶縁膜２１は、シリコン基板１の表面を酸化すること
によって形成される。ゲート絶縁膜２１に接触するよう
に、電界効果トランジスタを形成する領域に、第１多結
晶シリコン膜５１を形成する。第１の多結晶シリコン膜
５１は、リソグラフィ技術によって形成される。第１の
多結晶シリコン膜５１および真性ベース領域５５ｂに接
触するように、シリコン基板１の上に第２多結晶シリコ
ン膜６３を堆積する。
【０１２７】図９２と図９３を参照して、レジストパタ
ーン１７を用いるリソグラフィ技術により、第１の多結
晶シリコン膜５１と第２の多結晶シリコン膜６３をエッ
チングし、ゲート電極６７，６９とエミッタ電極３８を
形成する。
【０１２８】その後、ポリシリコン抵抗７１の上にパタ
ーンが残るようなレジストパターン１７１を、リソグラ
フィ技術を用いて形成する。レジスト１７１をマスクに
用いて、酸化膜７０とサイドウォールスペーサ６５をエ
ッチングする。
【０１２９】その後、ＬＤＤ構造を形成するために、Ｎ
ＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを形成する部分にそ
れぞれリンイオン、ボロンイオンを注入する。
【０１３０】図９４を参照して、ゲート電極６７、ゲー
ト電極６９およびエミッタ電極３８の側壁に、サイドウ
ォールスペーサ７７を形成する。サイドウォールスペー
サ７７の形成は、シリコン基板１の表面全面に、酸化膜
を堆積し、この酸化膜を反応性イオンエッチングするこ
とによって行なう。サイドウォールスペーサ７７をマス
クにして、イオン注入を行なうことにより、Ｎ型および
Ｐ型ソース・ドレイン領域８９，９１を形成する（その
詳細は、実施例１−８と同様であるので、その説明を繰
り返さない）。その後、シリコン基板１の表面全面に、
チタンをスパッタ法により、シリコン基板１の表面全面
に堆積し、その後熱処理することによって、ソース・ド
レイン領域８９，９１の表面、ゲート電極６７，６９の
表面およびエミッタ電極３８の表面を、チタンシリサイ
ド化（９３）する。
【０１３１】図９５を参照して、ポリシリコン抵抗７
１、ゲート電極６７，６９、外部ベース電極５５および
エミッタ電極３８を覆うように、シリコン基板１の表面
に保護絶縁膜３９を形成する。保護絶縁膜３９中に、ポ
リシリコン抵抗７１、バイポーラトランジスタおよびＣ
ＭＯＳＦＥＴに電極配線を接続するためのコンタクトホ
ールを形成する。コンタクトホールを通って、ＣＭＯＳ
ＦＥＴ、ポリシリコン抵抗およびバイポーラトランジス
タに電気的に接続される電極配線４０を形成する。
【０１３２】実施例１０ 本実施例は、実施例９を改善させたものである。実施例
９に係る方法においては、図９３を参照して、外部ベー
ス電極５５の表面を露出させるために、ポリシリコン抵
抗７１の上にレジスト１７１を設ける必要があり、リソ
グラフィ技術が煩雑になるという欠点がある。本実施例
は、リソグラフィ技術の工程を少なくさせる方法に関す
る。
【０１３３】図９６を参照して、シリコン基板１に、Ｎ
+ 埋込層４と、Ｐ+ 埋込層６を形成する。その後、シリ
コン基板１の上にｎ- 型のエピタキシャル層Ｅｐを形成
する。エピタキシャル層Ｅｐ中に、Ｎウェル９、Ｐウェ
ル１１、フィールド酸化膜１５、コレクタ引出部１８を
形成する。ＣＭＯＳ形成領域に、ゲート絶縁膜２１を形
成し、第１の多結晶シリコン膜５１、窒化膜７３、酸化
膜７４を順次形成する。これらの膜は、リソグラフィ技
術によって形成される。
【０１３４】その後、図９７を参照して、ポリシリコン
抵抗７１と外部ベース電極５５を形成するために、第２
のポリシリコン膜を、シリコン基板１の表面全面に堆積
する（図示せず）。第２のポリシリコン中であって、ポ
リシリコン抵抗を形成する部分および外部ベース領域を
形成する部分に、所望の不純物を注入する。注入条件
は、たとえば、ボロンの場合、注入エネルギ１０ｋｅＶ
であり、注入濃度は４×１０15個／ｃｍ2 である。第２
のポリシリコンの上に、上記第２のポリシリコン中に注
入された不純物がｎ- のエピタキシャル層Ｅｐに拡散し
ないような堆積温度で、酸化膜を形成する。
【０１３５】図９７を参照して、上述のように堆積され
た第２のポリシリコン層と酸化膜を、リソグラフィ技術
を用いて、パターニングすることによって、酸化膜７０
がその上に形成されたポリシリコン抵抗７１をフィール
ド酸化膜１５の上に形成し、かつ、その上に酸化膜７０
が形成された外部ベース電極５５をバイポーラトランジ
スタ部に形成する。次に、図９８を参照して、真性ベー
ス領域の表面を露出させるように、酸化膜７０がその上
に形成された外部ベース電極５５をリソグラフィ技術を
用いて、エッチングする。真性ベース領域の表面を酸化
した後、該表面にＰ型不純物として、ＢＦ2 イオンを、
注入エネルギ３０ｋｅＶ、濃度５×１０13個／ｃｍ2 の
条件で注入する。その後、図９８を参照して、シリコン
基板１の上全面に酸化膜を堆積し（図示せず）、この酸
化膜を異方性エッチングすることにより、ポリシリコン
抵抗７１および外部ベース電極５５の側壁にサイドウォ
ールスペーサ７７を形成する。この異方性エッチング時
に、ＣＭＯＳ領域を覆う酸化膜３２もまた、除去され
る。熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を除去す
る。
【０１３６】図９９を参照して、第１の多結晶シリコン
膜５１に接触するように、かつ、真性ベース領域に接触
するように第３のポリシリコン膜７５を、シリコン基板
１の表面全面に堆積する。第３のポリシリコン膜７５中
に、高濃度のＡｓを注入する。ゲート電極の上、ポリシ
リコン抵抗の上、エミッタ電極の上部分にレジスト膜が
残るようなレジストパターン７６を、シリコン基板１の
上に形成する。図９９と図１００を参照して、レジスト
パターン７６をマスクにして、第３のポリシリコン膜７
５、第１の多結晶シリコン膜５１をエッチングし、続い
て、外部ベース電極５５上の酸化膜、ポリシリコン抵抗
のコンタクト部７０ａの上の酸化膜およびゲート絶縁膜
１４をエッチングする。これによって、ゲート電極６
７，６９、導電体パターン６８およびエミッタ電極３８
が得られる。レジスト７６を除去する。
【０１３７】図１００を参照して、ＬＤＤ構造を形成す
るために、ＮＭＯＳ、ＰＭＯＳ部分に、各々、低濃度の
ｎ型不純物、低濃度のｐ型不純物注入を行なう。その
後、シリコン基板１の表面全面に、第４の酸化膜を堆積
し、これを反応性イオンエッチングすることによって、
ゲート電極６７，６９の側壁、エミッタ電極３８の側壁
およびポリシリコン抵抗７１の側壁に、サイドウォール
スペーサ７７を形成する。サイドウォールスペーサ７７
をマスクにして、ＮＭＯＳ部に高濃度のｎ型不純物イオ
ンを注入し、その後、ＰＭＯＳ部に高濃度のｐ型不純物
を注入する。全面にチタンをスパッタ法により堆積し、
露出面をシリサイド化する。
【０１３８】図１０１を参照して、ゲート電極６７，６
９、ポリシリコン抵抗７１、導電体パターン６８、外部
ベース電極５５、エミッタ電極３８を覆うように、シリ
コン基板１の上に保護絶縁膜３９を形成する。保護絶縁
膜３９中に、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、ポリシ
リコン抵抗、バイポーラトランジスタに電極配線を接続
するためのコンタクトホールを形成する。コンタクトホ
ールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、ポリ
シリコン抵抗、バイポーラトランジスタに電気的に接続
される電極配線４０を形成する。本実施例によると、外
部ベース電極５５の表面を露出させるためのエッチング
時に、ポリシリコン抵抗７１の上の酸化膜７０が、導電
体パターン６８で保護される。したがって、リソグラフ
ィ工程が１回減少する。
【０１３９】図１０２は、図１０１に示す半導体装置
の、ポリシリコン抵抗７１の部分の平面図てある。ポリ
シリコン抵抗７１の上に、導電体パターン６８が設けら
れている。
【０１４０】実施例１１ 図１０３は、実施例１１に係るＢｉ−ＣＭＯＳデバイス
の断面図である。本実施例にかかる装置は、ポリシリコ
ン抵抗７１を下部電極とし、ゲート電極６８を上部電極
として、容量が形成されてなる、Ｂｉ−ＣＭＯＳデバイ
スである。実施例１０に係る装置では、ポリシリコン抵
抗の上に設けられる導電パターンに、コンタクトを設け
ていなかった。しかし、容量として用いる場合には、図
１０３に示すように、コンタクトを形成する必要があ
る。高容量を実現するために、コンタクト直下の酸化膜
７７を薄く形成する。薄い酸化膜７７の形成は、実施例
１０と同様に、まず、厚い酸化膜７０をポリシリコン抵
抗７１の上に形成し、この厚い酸化膜７０を、リソグラ
フィ技術を用いて、エッチングすることによって形成さ
れる。その他の製造工程は、実施例１０と同様である。
【０１４１】実施例１２ 図１０４は、実施例１２に係るＢｉ−ＣＭＯＳの断面図
である。本実施例では、図１０４を参照して、ポリシリ
コン抵抗７１を、ソース・ドレイン領域として利用した
薄膜トランジスタ（ＴＦＴ）を備える。次に、実施例１
２に係るＢｉ−ＣＭＯＳの製造方法について説明する。
【０１４２】図１０５を参照して、酸化膜７４を、窒化
膜７３の上に形成するまでの工程は、実施例１１と同様
である。酸化膜７４を覆うように、シリコン基板１の表
面全面にアモルファスシリコン７８を形成する。アモル
ファスシリコン７８を選んだのは、ポリシリコンの粒径
を大きくするためである。大粒径のポリシリコンは、ト
ランジスタの移動度を増加させるだけでなく、ベース抵
抗の低減を図ることができる。
【０１４３】アモルファスシリコン７８の上であって、
薄膜トランジスタを形成する予定領域に、レジスト７９
を形成する。レジスト７９をマスクにして、アモルファ
スシリコン７８中に、ボロンを注入する（濃度４×１０
15個／ｃｍ2 ）。レジスト７９を除去する。
【０１４４】図１０６を参照して、アモルファスポリシ
リコン７８の上に、第２の酸化膜８０を堆積する。リソ
グラフィ技術を用いて、第２の酸化膜８０とアモルファ
スシリコン７８を選択的にエッチングし、真性ベース形
成領域５５ｂの表面を露出させる開口部を形成する。真
性ベース形成領域５５ｂに、たとえば、Ｐ型不純物とし
てＢＦ2 イオンを、注入条件３０ｋｅＶ，濃度５×１０
13個／ｃｍ2 で注入する。その後、シリコン基板１の表
面全面に第３の酸化膜を堆積し（図示せず）、この第３
の酸化膜に異方性エッチングを施して、上記開口部の側
壁にサイドウォールスペーサ９１を形成する。第３の酸
化膜の異方性エッチングは、エミッタ部となるシリコン
面を露出させるように行なう。
【０１４５】図１０７を参照して、外部ベース電極の
上、および薄膜トランジスタを形成する領域の上にレジ
スト９２を設ける。
【０１４６】図１０７および図１０８を参照して、レジ
スト９２をマスクにして、第２の酸化膜８０とアモルフ
ァスシリコン７８をエッチングする。レジスト９２を除
去する。
【０１４７】図１０８と図１０９を参照して、薄膜トラ
ンジスタ（ＴＦＴ）を形成する予定の領域に開口部９３
ａを有するレジストパターン９３をシリコン基板１の上
に形成する。レジストパターン９３をマスクにして、ポ
リシリコン抵抗７１の上の第２の酸化膜８０をエッチン
グ除去する。レジストパターン９３をマスクにして、し
きい値電圧調整用のイオン、たとえばリンを、１×１０
12個／ｃｍ2 の濃度で、ポリシリコン抵抗７１中に注入
する。レジスト９３を除去する。
【０１４８】図１１０を参照して、ポリシリコン抵抗７
１を被覆するように、薄い酸化膜であるゲート酸化膜９
４を形成する。ゲート酸化膜９４の形成は、シリコン基
板１の上全面に形成された酸化膜をリソグラフィ技術に
より、選択的に異方性エッチングすることにより行なわ
れる。その際、ＭＯＳ領域を覆う酸化膜７４も除去され
る。最後に熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を
除去する。
【０１４９】図１１１を参照して、シリコン基板１の上
全面に、ヒ素ドープトポリシリコン９５を堆積する。形
成する予定のゲート電極、エミッタ電極および薄膜トラ
ンジスタのゲート電極の上に、パターンが残るようなレ
ジストパターン９６を、ヒ素ドープトポリシリコン９５
の上に形成する。レジストパターン９６をマスクにし
て、ヒ素ドープトポリシリコン９５をエッチングし、続
いて、外部ベース電極５５上の酸化膜７０と、ゲート酸
化膜２１，９４をエッチングする。その後、実施例２と
同様の工程を経て、図１１２に示すＢｉ−ＣＭＯＳが完
成させる。
【０１５０】実施例１３ 実施例１３は、実施例１０の製造プロセスに、新たな工
程を追加することなく、図１１３に示すラテラルＰＮＰ
トランジスタを形成する方法に係る。本実施例では、図
１０４と図１１３を比較参照して、実施例１０のＮＰＮ
トランジスタ部分に、ラテラルＰＮＰトランジスタが形
成されている。
【０１５１】以下、図１１３に示す半導体装置の製造方
法について説明する。図１１４を参照して、ポリシリコ
ン抵抗７１と酸化膜７０を形成するまでの工程は、実施
例１０と同様である。次の工程を説明する前に、ラテラ
ルＰＮＰトランジスタを製造するにあたって注意する点
を述べる。
【０１５２】図１１５を参照して、ラテラルＰＮＰトラ
ンジスタの場合（ｂ）、バーチカルＮＰＮトランジスタ
（ａ）に比べ、スリット幅が狭い。それゆえ、ラテラル
ＰＮＰトランジスタの場合、外部ベース電極を２領域に
分割する必要がある。
【０１５３】図１１４に戻って、外部ベース電極５５の
上に、スリット幅に相当する幅を有する開口部が設けら
れたレジストパターン９７を、シリコン基板１の表面に
形成する。レジストパターン９７をマスクにして、酸化
膜７０と外部ベース電極５５をエッチングする。実施例
１０では、次に、真性ベースのイオン注入を行なってい
たが、本実施例では、後述するように、エミッタ電極の
サイドウォール形成後に行なう。
【０１５４】図１１６を参照して、レジスト９７を除去
した後、シリコン基板１の表面全面に、第３の酸化膜９
８を堆積する。このとき、ラテラルＰＮＰトランジスタ
部は、スリット幅が狭いために、第３の酸化膜９８によ
って完全に埋込まれる。次に、反応性イオンエッチング
により第３の酸化膜９８をエッチングするのであるが、
ラテラルＰＮＰトランジスタ部においては、シリコン面
が露出しないので、真性ベースの形成のためのＢＦ
2 を、３０ｋｅＶ，５×１０13ｃｍ-2の条件で注入して
も、ＢＦ2 はＮＰＮトランジスタ部にしか注入されな
い。第３の酸化膜９８の反応性イオンエッチングの際
に、ＭＯＳ領域を覆う酸化膜７４を除去される。次に、
熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を除去する。
【０１５５】図１１７を参照して、シリコン基板１の表
面全面に第３のポリシリコン膜９９を堆積する。第３の
ポリシリコン膜９９中に、高濃度のＡｓを注入する。第
３のポリシリコン膜９９の上であって、形成する予定の
ゲート電極６７，６９、ポリシリコン抵抗７１およびラ
テラルＰＮＰトランジスタのベース領域１００の上部分
に、パターンが残るような、レジストパターン１０１を
形成する。レジスト１０１をマスクにして、第３のポリ
シリコン膜９９をエッチングする。その後、実施例１０
と同様の工程を経ることにより、図１１８に示す、ラテ
ラルｐｎｐトランジスタを備えるＢｉ−ＣＭＯＳが得ら
れる。
【０１５６】
【０１５７】
【発明の効果】この発明の第１および第２の局面に従う
半導体装置の製造方法によれば、ゲート電極の側壁に反
応性イオンエッチングによってサイドウォールスペーサ
を形成するとき、バイポーラトランジスタの動作する部
分は、外部ベース電極およびエミッタ電極によって保護
されているため、その表面は反応性イオンエッチングに
されされない。その結果、バイポーラトランジスタの特
性の劣化のない、Ｂｉ−ＣＭＯＳが得られるという効果
を奏する。また、第２の局面に従う半導体装置の製造方
法によれば、酸化膜で第１の多結晶シリコン膜を保護し
ながら、外部ベース電極の側壁にサイドウォールスペー
サを形成するので、ＭＯＳ領域は、エッチングによる損
傷を受けない。ひいては、信頼性の高い半導体装置が得
られる。この発明の第３の局面に従う半導体装置の製造
方法によれば、第１の絶縁膜で第１導電体膜を保護しな
がら、外部ベース電極の側壁にサイドウォールスペーサ
を形成するので、ＭＯＳ領域はエッチングによる損傷を
受けない。ひいては、信頼性の高い半導体装置となる。
【０１５８】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は、反応性イオンエッチングにさらされな
い。さらに、ソース・ドレイン領域とゲート電極がオー
バラップした電界効果トランジスタ、を備えたＢｉ−Ｃ
ＭＯＳが得られる。
【０１５９】この発明の第４の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
きに、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにされされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、ソース・ドレ
イン領域とゲート電極がオーバラップした電界効果トラ
ンジスタを備える、Ｂｉ−ＣＭＯＳが得られる。さら
に、ソース・ドレインに高濃度不純物領域の表面および
外部ベース電極の表面をシリサイド化するので、低抵抗
のＢｉ−ＣＭＯＳが得られる。
【０１６０】この発明の第５の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に、反応性イオン
エッチングによってサイドウォールスペーサを形成する
とき、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、外部ベース電
極の上にタングステンシリサイドが形成されるので、低
抵抗のＢｉ−ＣＭＯＳとなる。
【０１６１】この発明の第６の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにされされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、この方法によ
ると、フィールド酸化膜の上にポリシリコン抵抗が形成
されるので、ポリシリコン抵抗を備えたＢｉ−ＣＭＯＳ
が得られる。
【０１６２】この発明の第７の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。また、この方法によれ
ば、フィールド酸化膜の上に、薄膜トランジスタが形成
されるので、薄膜トランジスタを備えたＢｉ−ＣＭＯＳ
が得られる。
【図面の簡単な説明】
【図１】Ｂｉ−ＣＭＯＳが、バイポーラトランジスタと
ＣＭＯＳとを組合わせて形成されていることを説明する
ための図である。
【図２】従来のＢｉ−ＣＭＯＳの断面図である。
【図３】従来のＢｉ−ＣＭＯＳの製造方法の第１の工程
における半導体装置の部分断面図である。
【図４】従来のＢｉ−ＣＭＯＳの製造方法の第２の工程
における半導体装置の部分断面図である。
【図５】従来のＢｉ−ＣＭＯＳの製造方法の第３の工程
における半導体装置の部分断面図である。
【図６】従来のＢｉ−ＣＭＯＳの製造方法の第４の工程
における半導体装置の部分断面図である。
【図７】従来のＢｉ−ＣＭＯＳの製造方法の第５の工程
における半導体装置の部分断面図である。
【図８】従来のＢｉ−ＣＭＯＳの製造方法の第６の工程
における半導体装置の部分断面図である。
【図９】従来のＢｉ−ＣＭＯＳの製造方法の第７の工程
における半導体装置の部分断面図である。
【図１０】従来のＢｉ−ＣＭＯＳの製造方法の第８の工
程における半導体装置の部分断面図である。
【図１１】従来のＢｉ−ＣＭＯＳの製造方法の第９の工
程における半導体装置の部分断面図である。
【図１２】従来のＢｉ−ＣＭＯＳの製造方法の第１０の
工程における半導体装置の部分断面図である。
【図１３】従来のＢｉ−ＣＭＯＳの製造方法の第１１の
工程における半導体装置の部分断面図である。
【図１４】従来のＢｉ−ＣＭＯＳの製造方法の第１２の
工程における半導体装置の部分断面図である。
【図１５】従来のＢｉ−ＣＭＯＳの製造方法の第１３の
工程における半導体装置の部分断面図である。
【図１６】従来のＢｉ−ＣＭＯＳの製造方法の第１４の
工程における半導体装置の部分断面図である。
【図１７】従来のＢｉ−ＣＭＯＳの製造方法の第１５の
工程における半導体装置の部分断面図である。
【図１８】従来のＢｉ−ＣＭＯＳの製造方法の第１６の
工程における半導体装置の部分断面図である。
【図１９】従来のＢｉ−ＣＭＯＳの製造方法の第１７の
工程における半導体装置の部分断面図である。
【図２０】従来のＢｉ−ＣＭＯＳの製造方法の第１８の
工程における半導体装置の部分断面図である。
【図２１】従来のＢｉ−ＣＭＯＳの製造方法の第１９の
工程における半導体装置の部分断面図である。
【図２２】従来のＢｉ−ＣＭＯＳの製造方法の第２０の
工程における半導体装置の部分断面図である。
【図２３】従来のＢｉ−ＣＭＯＳの製造方法の第２１の
工程における半導体装置の部分断面図である。
【図２４】Ｂｉ−ＣＭＯＳにおいて、ベース−エミッタ
間電圧とコレクタ・ベース電流との関係を示す図であ
る。
【図２５】実施例１にかかるＢｉ−ＣＭＯＳの断面図で
ある。
【図２６】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図２７】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図２８】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図２９】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図３０】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図３１】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。
【図３２】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。
【図３３】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。
【図３４】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。
【図３５】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。
【図３６】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１１の工程における半導体装置の部分断面図であ
る。
【図３７】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１２の工程における半導体装置の部分断面図であ
る。
【図３８】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１３の工程における半導体装置の部分断面図であ
る。
【図３９】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１４の工程における半導体装置の部分断面図であ
る。
【図４０】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１５の工程における半導体装置の部分断面図であ
る。
【図４１】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１６の工程における半導体装置の部分断面図であ
る。
【図４２】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１７の工程における半導体装置の部分断面図であ
る。
【図４３】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１８の工程における半導体装置の部分断面図であ
る。
【図４４】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図４５】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図４６】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図４７】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図４８】実施例３にかかるＢｉ−ＣＭＯＳの断面図で
ある。
【図４９】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図５０】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図５１】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図５２】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図５３】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図５４】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。
【図５５】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。
【図５６】実施例４にかかるＢｉ−ＣＭＯＳの断面図で
ある。
【図５７】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図５８】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図５９】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図６０】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図６１】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図６２】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。
【図６３】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。
【図６４】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。
【図６５】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。
【図６６】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。
【図６７】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１１の工程における半導体装置の部分断面図であ
る。
【図６８】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１２の工程における半導体装置の部分断面図であ
る。
【図６９】実施例５にかかるＢｉ−ＣＭＯＳの断面図で
ある。
【図７０】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図７１】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図７２】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図７３】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図７４】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図７５】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図７６】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図７７】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図７８】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図７９】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。
【図８０】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。
【図８１】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。
【図８２】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。
【図８３】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。
【図８４】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図８５】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図８６】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図８７】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図８８】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図８９】実施例８にかかるＢｉ−ＣＭＯＳを製造する
際に用いられる気相拡散装置の概略図である。
【図９０】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。
【図９１】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。
【図９２】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。
【図９３】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。
【図９４】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。
【図９５】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。
【図９６】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第１の工程における半導体装置の部分断面図であ
る。
【図９７】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第２の工程における半導体装置の部分断面図であ
る。
【図９８】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第３の工程における半導体装置の部分断面図であ
る。
【図９９】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第４の工程における半導体装置の部分断面図であ
る。
【図１００】実施例１０にかかるＢｉ−ＣＭＯＳの製造
方法の第５の工程における半導体装置の部分断面図であ
る。
【図１０１】実施例１０にかかるＢｉ−ＣＭＯＳの製造
方法の第６の工程における半導体装置の部分断面図であ
る。
【図１０２】図１０１に示す半導体装置の、ポリシリコ
ン抵抗の部分の平面図である。
【図１０３】実施例１１にかかるＢｉ−ＣＭＯＳの断面
図である。
【図１０４】実施例１２にかかるＢｉ−ＣＭＯＳの断面
図である。
【図１０５】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第１の工程における半導体装置の部分断面図であ
る。
【図１０６】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第２の工程における半導体装置の部分断面図であ
る。
【図１０７】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第３の工程における半導体装置の部分断面図であ
る。
【図１０８】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第４の工程における半導体装置の部分断面図であ
る。
【図１０９】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第５の工程における半導体装置の部分断面図であ
る。
【図１１０】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第６の工程における半導体装置の部分断面図であ
る。
【図１１１】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第７の工程における半導体装置の部分断面図であ
る。
【図１１２】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第８の工程における半導体装置の部分断面図であ
る。
【図１１３】実施例１３にかかるＢｉ−ＣＭＯＳの断面
図である。
【図１１４】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第１の工程における半導体装置の部分断面図であ
る。
【図１１５】バーチカルＮＰＮトランジスタとラテラル
ＰＮＰトランジスタとを比較して示した図である。
【図１１６】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第２の工程における半導体装置の部分断面図であ
る。
【図１１７】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第３の工程における半導体装置の部分断面図であ
る。
【図１１８】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第４の工程における半導体装置の部分断面図であ
る。
【符号の説明】
１ シリコン基板 １５ フィールド酸化膜 ３８ エミッタ電極 ６７ ゲート電極 ６９ ゲート電極

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 バイポーラトランジスタと電界効果トラ
    ンジスタとが、同一の半導体基板の上に形成された半導
    体装置の製造方法であって、 前記電界効果トランジスタを形成する領域に、第１の多
    結晶シリコン膜を形成し、その上に酸化膜を形成する工
    程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース電極、真性ベース領域、コレクタ引出し部およびエ
    ミッタ領域を形成する工程と、 前記酸化膜で前記第１の多結晶シリコン膜を保護しなが
    ら、前記外部ベース電極の側壁にサイドウォールスペー
    サを形成する工程と、 前記酸化膜を除去し、前記第１の多結晶シリコン膜を露
    出させる工程と、 前記第１の多結晶シリコン膜を被覆するように第２の多
    結晶シリコン膜を前記半導体基板の上に形成する工程
    と、 前記第１および第２の多結晶シリコン膜をパターニング
    することにより、前記電界効果トランジスタを形成する
    領域に前記電界効果トランジスタのゲート電極を形成
    し、前記バイポーラトランジスタを形成する領域に前記
    エミッタ領域に接続されるエミッタ電極を形成する工程
    と、 前記ゲート電極をマスクにして、前記半導体基板の表面
    に低濃度の不純物イオンを注入し、それによって前記半
    導体基板の表面中であって、前記ゲート電極の両側にソ
    ース・ドレインの低濃度不純物領域を形成する工程と、 前記エミッタ電極を形成した後、ゲート電極の側壁にサ
    イドウォールスペーサを形成する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
    体基板の表面に高濃度の不純物イオンを注入し、それに
    よって、前記半導体基板の表面中であって、前記ゲート
    電極の両側にソース・ドレインの高濃度不純物領域を形
    成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
    タ電極を覆うように前記半導体基板の上に保護絶縁膜を
    形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  2. 【請求項２】 バイポーラトランジスタと電界効果トラ
    ンジスタとが同一半導体基板の上に形成された半導体装
    置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
    絶縁膜がその上に形成された外部ベース電極を形成する
    工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース領域と真性ベース領域を形成する工程と、 前記第１の絶縁膜で前記第１導電体膜を保護しながら、
    前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
    されるように第１のサイドウォールスペーサを形成する
    工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
    程と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
    接触するように、前記半導体基板の上に第２導電体膜を
    形成する工程と、 前記第２導電体膜を、前記第１導電体膜とともにパター
    ニングすることにより、前記バイポーラトランジスタを
    形成する領域に、エミッタ電極を形成し、かつ前記電界
    効果トランジスタを形成する領域に、ゲート電極を形成
    する工程と、 前記ゲート電極を覆うように、前記半導体基板の上全面
    に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を選択的にエッチングし、それによっ
    て、前記ゲート電極の側壁に第２のサイドウォールスペ
    ーサを形成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
    タ電極を覆うように、前記半導体基板の上に保護絶縁膜
    を形成する工程と、 前記保護絶縁膜中に前記バイポーラトランジスタおよび
    前記電界効果トランジスタに電極配線を接続するための
    コンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  3. 【請求項３】 前記第１の絶縁膜を酸化膜で形成する、
    請求項３に記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１の絶縁膜をチタンナイトライド
    膜で形成する、請求項３に記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記外部ベース電極上の前記第２の絶縁
    膜を酸化膜で形成し、かつ、前記外部ベース電極の側壁
    に形成する前記第１のサイドウォールスペーサを酸化膜
    で形成する、請求項３に記載の半導体装置の製造方法。
  6. 【請求項６】 前記外部ベース電極の上の前記第２の絶
    縁膜を窒化膜で形成し、かつ前記外部ベース電極の側壁
    に形成する前記第１のサイドウォールスペーサを窒化膜
    で形成する、請求項３に記載の半導体装置の製造方法。
  7. 【請求項７】 前記外部ベース電極の上の前記第２の絶
    縁膜を窒化膜で形成し、かつ前記外部ベース電極の側壁
    に形成する前記第１のサイドウォールスペーサを、前記
    外部ベース電極に接触する酸化膜で形成された内側サイ
    ドウォールスペーサと、前記内側サイドウォールスペー
    サの側壁に設けられ、窒化膜で形成される外側サイドウ
    ォールスペーサと、からなる２層構造で形成する、請求
    項３に記載の半導体装置の製造方法。
  8. 【請求項８】 前記真性ベース領域の形成をＢ2 Ｈ6 ガ
    スの気相拡散により行ない、かつ該真性ベース領域の形
    成を、２層構造の前記第１のサイドウォールスペーサを
    形成した後に行なう、請求項８に記載の半導体装置の製
    造方法。
  9. 【請求項９】 バイポーラトランジスタと電界効果トラ
    ンジスタとが同一半導体基板の上に形成された半導体装
    置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
    絶縁膜がその上に形成された外部ベース電極を形成する
    工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
    されるように第１のサイドウォールスペーサを形成する
    工程と、 前記第１導電体膜上の前記第１の絶縁膜を除去する工程
    と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
    接触するように、前記半導体基板の上に第２導電体膜を
    形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
    までエッチングし、それによって、前記バイポーラトラ
    ンジスタを形成する領域にエミッタ電極を形成するとと
    もに、前記第１導電体膜の上にゲート電極の上部分を形
    成する工程と、 前記ゲート電極の上部分をマスクにして、前記半導体基
    板の表面に低濃度の不純物イオンを注入し、それによっ
    て、前記半導体基板の表面中であって、かつ前記ゲート
    電極の両側にソース・ドレインの低濃度不純物領域を形
    成する工程と、 前記ゲート電極の上部分の側壁に第２のサイドウォール
    スペーサを形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
    記第１導電体膜をエッチングし、それによって、前記ソ
    ース・ドレインの前記低濃度不純物領域とオーバーラッ
    プする、ゲート電極の下部分を形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
    記半導体基板の表面に高濃度の不純物イオンを注入し、
    それによって前記半導体基板の主表面中であって、前記
    ゲート電極の両側にソース・ドレインの高濃度不純物領
    域を形成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
    タ電極を覆うように、前記半導体基板の上に保護絶縁膜
    を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  10. 【請求項１０】 バイポーラトランジスタと電界効果ト
    ランジスタとが同一半導体基板の上に形成された半導体
    装置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
    絶縁膜がその上に形成された外部ベース電極を形成する
    工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
    されるように第１のサイサイドウォールスペーサを形成
    する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
    程と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
    接触するように、前記半導体基板の上に第２導電体膜を
    形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
    までエッチングし、それによって前記バイポーラトラン
    ジスタを形成する領域にエミッタ電極を形成するととも
    に、前記第１導電体膜の上に、ゲート電極の上部分を形
    成する工程と、 前記外部ベース電極の上の前記第２の絶縁膜を除去し、
    前記外部ベース電極の表面を露出させる工程と、 前記ゲート電極の上部分をマスクとして、前記半導体基
    板の表面に低濃度の不純物イオンを注入し、それによっ
    て前記半導体基板の表面中であって、前記ゲート電極の
    両側にソース・ドレインの低濃度不純物領域を形成する
    工程と、 前記ゲート電極の上部分の側壁に、第２のサイドウォー
    ルスペーサを形成する工程と、 前記第２のサイドウォールスペーサをマスクとして、前
    記第１導電体膜をエッチングすることにより、前記ソー
    ス・ドレインの低濃度不純物領域とオーバーラップす
    る、ゲート電極の下部分を形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
    記半導体基板の表面に高濃度の不純物イオンを注入し、
    それによって、前記半導体基板の表面中であって、前記
    ゲート電極の両側にソース・ドレインの高濃度不純物領
    域を形成する工程と、 前記ソース・ドレインの高濃度不純物領域の表面および
    前記外部ベース電極の表面をシリサイド化する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
    タ電極を覆うように、前記半導体基板の上に保護絶縁膜
    を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  11. 【請求項１１】 バイポーラトランジスタと電界効果ト
    ランジスタとが同一半導体基板の上に形成された半導体
    装置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記バイポーラトランジスタを形成する領域に、その上
    にタングステンシリサイド膜および第２の絶縁膜が順次
    積層された外部ベース電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
    されるように第１のサイサイドウォールスペーサを形成
    する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
    程と、 前記真性ベース領域に接触し、かつ、前記第１導電体膜
    に接触するように、前記半導体基板の上に第２導電体膜
    を形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
    までエッチングし、それによって、前記バイポーラトラ
    ンジスタを形成する領域にエミッタ電極を形成するとと
    もに、前記第１導電体膜の上に、ゲート電極の上部分を
    形成する工程と、前記ゲート電極の上部分をマスクにし
    て、前記半導体基板の表面に低濃度の不純物イオンを注
    入し、前記半導体基板の表面中であって、前記ゲート電
    極の両側にソース・ドレインの低濃度不純物領域を形成
    する工程と、 前記ゲート電極の上部分の側壁にサイドウォールスペー
    サを形成する工程と、 前記サイドウォールスペーサをマスクとして、前記第１
    導電体膜をエッチングすることにより、前記ソース・ド
    レインの低濃度不純物領域とオーバーラップする、ゲー
    ト電極の下部分を形成する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
    体基板の表面に高濃度の不純物イオンを注入し、それに
    よって、前記半導体基板の表面中であって、前記ゲート
    電極の両側にソース・ドレインの高濃度不純物領域を形
    成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
    タ電極を覆うように、前記半導体基板の上に保護絶縁膜
    を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  12. 【請求項１２】 バイポーラトランジスタと電界効果ト
    ランジスタが同一半導体基板の上に、フィールド酸化膜
    で互いに分離されて形成され、かつ前記フィールド酸化
    膜の上にポリシリコン抵抗が形成された、半導体装置の
    製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記フィールド酸化膜の上にポリシリコン抵抗を形成
    し、かつ前記バイポーラトランジスタを形成する領域に
    外部ベース電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に外部ベー
    ス領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、第１のサイドウォールス
    ペーサを形成する工程と、 前記バイポーラトランジスタを形成する領域にエミッタ
    電極を形成する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
    程と、 前記真性ベース領域に接触し、かつ、前記第１導電体膜
    を覆うように、前記半導体基板の上に第２導電体膜を形
    成する工程と、 前記第２導電体膜を前記第１導電体膜とともにパターニ
    ングすることにより、前記バイポーラトランジスタを形
    成する領域にエミッタ電極を形成し、かつ前記電界効果
    トランジスタを形成する領域にゲート電極を形成する工
    程と、 前記ゲート電極をマスクにして、前記半導体基板の表面
    に低濃度の不純物イオンを注入し、前記半導体基板の表
    面中であって、前記ゲート電極の両側にソース・ドレイ
    ンの低濃度不純物領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
    する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
    体基板の表面に高濃度の不純物イオンを注入し、それに
    よって、前記半導体基板の表面中であって、前記ゲート
    電極の両側にソース・ドレインの高濃度不純物領域を形
    成する工程と、 前記ゲート電極、前記ポリシリコン抵抗、前記外部ベー
    ス電極および前記エミッタ電極を覆うように、前記半導
    体基板の上に保護絶縁膜を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
  13. 【請求項１３】 前記バイポーラトランジスタは、バー
    チカルＮＰＮトランジスタである、請求項１３に記載の
    半導体装置の製造方法。
  14. 【請求項１４】 前記バイポーラトランジスタは、ラテ
    ラルＰＮＰトランジスタである、請求項１３に記載の半
    導体装置の製造方法。
  15. 【請求項１５】 バイポーラトランジスタと電界効果ト
    ランジスタが同一の半導体基板の上に、フィールド酸化
    膜で互いに分離されて形成され、かつ前記フィールド酸
    化膜の上に薄膜トランジスタが形成された、半導体装置
    の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
    ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
    する工程と、 前記フィールド酸化膜の上に、前記薄膜トランジスタの
    下部電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
    ース電極、外部ベース領域、真性ベース領域、コレクタ
    引出部およびエミッタ領域を形成する工程と、 前記下部電極の表面を酸化膜で被覆する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
    程と、 前記真性ベース領域および前記コレクタ引出部に接触す
    るように、かつ、前記酸化膜を介在させて、前記下部電
    極を覆うように、さらに前記第１導電体膜に接触するよ
    うに、前記半導体基板の上に第２の導電体膜を形成する
    工程と、 前記第２の導電体膜を前記第１導電体膜とともにパター
    ニングすることにより、前記バイポーラトランジスタを
    形成する領域にエミッタ電極を形成し、かつ、前記下部
    電極の上に、前記薄膜トランジスタの上部電極を形成
    し、さらに、前記電界効果トランジスタを形成する領域
    にゲート電極を形成する工程と、 前記ゲート電極をマスクにして、前記半導体基板の表面
    に低濃度の不純物イオンを注入し、前記半導体基板の表
    面中であって、前記ゲート電極の両側にソース・ドレイ
    ンの低濃度不純物領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
    する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
    体基板の表面に高濃度の不純物イオンを注入し、前記半
    導体基板の表面中であって、前記ゲート電極の両側にソ
    ース・ドレインの高濃度不純物領域を形成する工程と、 前記ゲート電極、前記薄膜トランジスタの上部電極、前
    記外部ベース電極および前記エミッタ電極を覆うよう
    に、前記半導体基板の上に保護絶縁膜を形成する工程
    と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
    び前記電界効果トランジスタに電極配線を接続するため
    のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
    スタおよび前記バイポーラトランジスタに電気的に接続
    される電極配線を形成する工程と、を備えた半導体装置
    の製造方法。
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