JP3919885B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来、高速性能と優れた駆動性能とを有するバイポーラトランジスタと、高集積可能で低消費電力性能を有するCMOSトランジスタとを兼ね備えたBiCMOS素子が知られている。
【0003】
図93〜図106は、従来の第1のBiCMOS素子の製造製造プロセスを説明するための断面構造図であり、図106はそのような製造プロセスによって完成された従来の第1のBiCMOS素子の断面構造図である。まず、図106を参照して、従来の第1のBiCMOS素子の断面構造について説明する。
【0004】
従来の第1のBiCMOS素子のバイポーラトランジスタ部(A:A1,A2)では、P型シリコン基板1上にN+ 型のコレクタ埋込層2が形成されている。コレクタ埋込層2の上面上にはN型のエピタキシャル層6が形成されている。また、素子分離のために、フィールド酸化膜7とP型の分離領域11とP+ 型の下面分離領域5とが形成されている。
【0005】
N型のエピタキシャル層6の表面部分には、P- 型の真性ベース領域24とP+ 型の外部ベース領域88とからなるベース領域が形成されている。そのベース領域の表面にはN+ 型のエミッタ領域27が形成されている。また、外部ベース領域88からフィールド酸化膜7を挟んだ位置には、N+ 型のコレクタウォール領域8が形成されている。そのコレクタウォール領域8はN+ 型のコレクタ埋込層2に達するように形成されている。
【0006】
外部ベース領域88の表面上およびフィールド酸化膜7上には、P+ 型の外部ベース引出し電極23が形成されている。エミッタ用開口E1のサイドウォールスペーサ25の内側には、エミッタ領域27に電気的に接続するように、N+ 型のエミッタ電極26aが形成されている。
【0007】
なお、P+ 型の外部ベース引出し電極23とN+ 型のエミッタ電極26aとは、サイドウォールスペーサ25によって互いに電気的に絶縁されている。
【0008】
エミッタ電極26aの上部表面上にはCVD酸化膜28aが形成されており、外部ベース引出し電極23の上部表面上にはCVD酸化膜22aが形成されている。また、外部ベース引出し電極23およびCVD酸化膜22aの側表面にはサイドウォールスペーサ25が形成されている。
【0009】
一方、CMOSトランジスタ部のPMOSトランジスタ部(B)では、P型シリコン基板1にN+ 型の埋込層3が形成されている。埋込層3の上にはN型ウェル領域9が形成されている。また、素子分離のために、フィールド酸化膜7が形成されている。N型ウェル領域9の表面には、チャネル領域を挟むように間隔を隔てて1対のP型のソース/ドレイン領域15が形成されている。このソース/ドレイン領域15は、P- 型のソース/ドレイン領域15aとP+ 型のソース/ドレイン領域15bとによって構成される。チャネル領域上にはたとえば、N+ 型ポリシリコン膜とタングステンシリサイド(WSi)膜とからなるゲート電極13aが形成されている。ゲート電極13aの側表面にはサイドウォールスペーサ19が形成されている。
【0010】
一方、NMOSトランジスタ部(C)では、P型シリコン基板1にP+ 型の埋込層4が形成されている。その埋込層4の上にはP型ウェル領域10が形成されている。また、素子分離のためのフィールド酸化膜7が形成されている。PMOSトランジスタ部と同様、P型ウェル領域10の表面にはチャネル領域を挟むように1対のN型のソース/ドレイン領域17が形成されている。このソース/ドレイン領域17は、N- 型のソース/ドレイン領域17aとN+ 型のソース/ドレイン領域17bとによって構成される。チャネル領域上には、たとえば、N+ 型ポリシリコンとタングステンシリサイド(WSi)膜とからなるゲート電極13aが形成されている。そのゲート電極13aの側表面にはサイドウォールスペーサ19が形成されている。
【0011】
また、NMOSトランジスタ部(C)に隣接するポリシリコン抵抗部(D)に位置するフィールド酸化膜7上にはポリシリコン抵抗30aが形成されている。ポリシリコン抵抗30a上にはCVD酸化膜31が形成されている。
【0012】
バイポーラトランジスタ部(A)と、CMOSトランジスタ部(B,C)と、ポリシリコン抵抗部(D)とを覆うように層間絶縁膜32が形成されている。層間絶縁膜32の、コレクタウォール領域8上、エミッタ電極26a上、外部ベース引出し電極23上、ソース/ドレイン領域15上、ソース/ドレイン領域17上およびポリシリコン抵抗30a上には、それぞれコンタクトホール33が形成されている。なお、図示しないが、ゲート電極13a上にもコンタクトホール33が形成されている。そのコンタクトホール33を埋込むようにたとえばタングステンからなる金属膜34が形成されている。層間絶縁膜32の上部表面上には、金属膜34に電気的に接続するように、たとえばアルミニウムからなる金属配線35が形成されている。
【0013】
なお、上記のようにバイポーラトランジスタを用いた集積回路内に抵抗素子としてのポリシリコン抵抗30aを形成するのは従来から一般的に知られている。図107は、バイポーラトランジスタ内に抵抗素子を用いたインバータ回路を示したものである。図107を参照して、このインバータ回路では、入力電圧Vinに正の電圧が加わると、コレクタとエミッタとの間に電流が流れ、その結果、抵抗Rで電圧降下を生じ、これにより出力電圧Voutが下がる。入力電圧Vinが低い電位にあると、コレクタとエミッタとの間に電流が流れないので、抵抗Rで電圧降下を生じない。このため、出力電圧Vout=Vccとなり電位が高くなる。このように抵抗Rはバイポーラトランジスタを用いた素子において電圧変換動作をすることがわかる。バイポーラトランジスタと抵抗素子とを用いた論理回路としては、TTL(Transistor Transistor Logic )およびECL(Emitter Coupled Logic )回路などがある。このような回路の場合、バイポーラトランジスタと抵抗素子とを同一プロセス内で形成する必要がある。
【0014】
次に、図93〜図106を用いて、従来の第1のBiCMOS素子の製造プロセスについて説明する。
【0015】
まず、図93に示すように、P型シリコン基板1に、N+ 型のコレクタ埋込層2、N+ 型の埋込層3、P+ 型の埋込層4、P+ 型の下面分離層5を形成した後、コレクタ埋込層2上にN型のエピタキシャル層6を形成する。その後、P型シリコン基板1の主表面の所定領域にフィールド酸化膜7を形成した後、N+ 型のコレクタウォール領域8、N型ウェル領域9、P型ウェル領域10およびP型の分離領域11をそれぞれ形成する。
【0016】
次に、図94に示すように、フィールド酸化膜7によって囲まれた活性領域上にゲート酸化膜12を形成する。その後、ゲート酸化膜12上およびフィールド酸化膜7上に、N型のポリシリコン膜131とタングステンシリサイド膜132とを、それぞれ、2000Å程度、2000Å程度の厚みで堆積する。タングステンシリサイド膜132上の所定領域にフォトレジストパターン14を形成した後、そのフォトレジストパターン14をマスクとしてパターニングすることにより、図95に示されるようなゲート電極13aを形成する。
【0017】
この後、バイポーラトランジスタ部(A)およびNMOSトランジスタ部(C)を覆うようにフォトレジストパターン16aを形成する。フォトレジストパターン16aとPMOSトランジスタ部(B)のゲート電極13aとをマスクとして、N型ウェル領域9の表面にP型不純物111を注入する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。これにより、低濃度のP- 型のソース/ドレイン領域15aを形成する。この後フォトレジストパターン16aを除去する。
【0018】
次に、図96に示すように、バイポーラトランジスタ部(A)およびPMOSトランジスタ部(B)を覆うようにフォトレジストパターン18aを形成した後、NMOSトランジスタ部(C)のゲート電極13aおよびフォトレジストパターン18aとをマスクとしてN型の不純物222をP型ウェル領域10の表面にイオン注入する。この注入の条件は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。これにより、低濃度のN- 型のソース/ドレイン領域17aが形成される。この後フォトレジストパターン18aを除去する。
【0019】
次に、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、ゲート電極13aの側面部分に、図97に示されるような、サイドウォールスペーサ19を形成する。
【0020】
この後、図98に示すように、バイポーラトランジスタ部(A)およびNMOSトランジスタ部(C)を覆うフォトレジストパターン20aを形成する。フォトレジストパターン20aと、PMOSトランジスタ部(B)に位置するゲート電極13aおよびサイドウォールスペーサ19とをマスクとして、N型ウェル領域9の表面にP型不純物333を注入することによって、高濃度のP+ 型ソース/ドレイン領域15bを形成する。この注入は、たとえば、BF2 を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン20aを除去する。
【0021】
次に、図99に示すように、バイポーラトランジスタ部(A)およびPMOSトランジスタ部(B)を覆うようにフォトレジストパターン21aを形成する。フォトレジストパターン21aと、NMOSトランジスタ部(C)に位置するゲート電極13aおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444を注入する。この場合のイオン注入は、たとえば、As+ を注入イオンとして、50KeV、4×1015cm-2の条件下で行なう。これにより、高濃度のN+ 型ソース/ドレイン領域17bを形成する。この後、フォトレジストパターン21aを除去する。
【0022】
次に、全面にポリシリコン膜(図示せず)を2000Å程度の厚みで堆積した後、そのポリシリコン膜にP型不純物を注入する。この注入は、たとえば、BF2 + を注入イオンとして、40KeV、4×1015cm-2の条件下で行なう。さらに、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、フォトレジストパターン(図示せず)をマスクとしてドライエッチングを行なう。これにより、図100に示されるような形状の外部ベース電極23およびCVD酸化膜22aが形成される。この後、真性ベース領域を形成するためにP型不純物の注入を行なう。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、8×1013cm-2の条件下で行なう。このイオン注入工程は図示しない。その後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、外部ベース引出し電極23およびCVD酸化膜22aの側面に図101に示されるようなサイドウォールスペーサ25を形成する。
【0023】
次に、図102に示すように、全面にポリシリコン膜260aをたとえば2000Å程度の厚みで堆積した後、そのポリシリコン膜260aにN型不純物555をイオン注入する。このイオン注入は、たとえば、As+ を注入イオンとして、50KeV、1×1016cm-2の条件下で行なう。その後、850℃で30分程度の熱処理を行なうことによってエミッタ領域27を形成する。また、真性ベース領域24および外部ベース領域88も形成される。この後、ポリシリコン膜260a上の全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、図103に示すようなフォトレジストパターン29を形成する。そしてそのフォトレジストパターン29をマスクとしてドライエッチングを行なうことによって、図103に示されるようなエミッタ電極26aとその上のCVD酸化膜28aとが形成される。この後フォトレジストパターン29を除去する。
【0024】
続いて、抵抗素子を形成するために、全面にポリシリコン膜30を2000Å程度の厚みで堆積した後、所望の抵抗値になるように、注入量および注入エネルギならびに不純物の種類を調節して、ポリシリコン膜30に、P型またはN型の不純物666をイオン注入する。この後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域にフォトレジストパターン(図示せず)を形成する。そのフォトレジストパターンをマスクとして下層のCVD酸化膜およびポリシリコン膜30をドライエッチングすることにより、図105に示されるようなポリシリコン抵抗30aおよびCVD酸化膜31が形成される。
【0025】
この後、図106に示すように、全面を覆うように層間絶縁膜32を形成する。層間絶縁膜32の、コレクタウォール領域8上、エミッタ電極26a上、外部ベース引出し電極23上、ソース/ドレイン領域15上、ソース/ドレイン領域17上、および、ポリシリコン抵抗30a上に位置する領域に、それぞれコンタクトホール33を形成する。各々のコンタクトホール33内にたとえばタングステンからなる金属膜34を埋込んだ後、各々の金属膜34の上面に、それぞれ、たとえばアルミニウムからなる金属配線35を形成する。これにより、図106に示した従来の第1のBiCMOS素子が完成される。
【0026】
図108〜図111は、従来の第2のBiCMOS素子の製造プロセスを説明するための断面図である。図111を参照して、この従来の第2のBiCMOS素子では、図106に示した従来の第1のBiCMOS素子とほぼ同様の構造を有している。ただし、この第2のBiCMOS素子では、エミッタ電極26aと、外部ベース引出し電極23と、コレクタウォール領域8と、ソース/ドレイン領域15および17と、ゲート電極13bと、ポリシリコン抵抗30aとの表面上には金属シリサイド膜39が形成されている。この金属シリサイド膜39は、各電極および各領域の低抵抗化のために形成されている。
【0027】
図108〜図111を参照して、従来の第2のBiCMOS素子の製造プロセスについて説明する。
【0028】
まず、図93に示した従来の第1のBiCMOS素子の製造プロセスと同様のプロセスを経た後、図108に示すように、フィールド酸化膜7によって囲まれる活性領域上にゲート酸化膜12を形成する。フィールド酸化膜7上およびゲート酸化膜12上に、N型ポリシリコン膜133を2000Å程度の厚みで形成した後、その上にCVD酸化膜36を2000Å程度の厚みで堆積する。CVD酸化膜36上の所定領域にフォトレジストパターン37を形成した後、そのフォトレジストパターン37をマスクとしてパターニングを行なう。これにより、図109に示されるような形状のゲート電極13bが得られる。
【0029】
この後、図95〜図103に示した従来の第1のBiCMOS素子の製造プロセスと同様の製造プロセスを経る。これにより、図109に示すような形状が得られる。そして、フォトレジストパターン38をマスクとしてシリサイド化しない部分を残すように、CVD酸化膜22a、28a、31および36をパターニングする。これにより図110に示すような形状が得られる。この後フォトレジストパターン38を除去する。そして、たとえば、全面にコバルトをスパッタした後数回のランプアニールを行なう。この後コバルトを除去することにより、シリコン上およびポリシリコン上に金属シリサイド膜を自己整合的に形成する。なおこのようなプロセスをSALICIDE(Self-Aligned-Silicide )プロセスという。
【0030】
このようなSALICIDEプロセスを用いて、エミッタ電極26a、外部ベース引出し電極23、コレクタウォール領域8、ソース/ドレイン領域15、17、ゲート電極13bの上部表面上と、ポリシリコン抵抗30aのコンタクト領域上とにたとえばコバルトシリサイド膜39を形成する。この後、図106に示した従来の第1のBiCMOS素子の製造プロセスと同様のプロセスを経て、従来の第2のBiCMOS素子が完成される。
【0031】
【発明が解決しようとする課題】
図93〜図106に示した従来の第1のBiCMOS素子の製造方法では、バイポーラトランジスタ部(A1,A2)はCMOSトランジスタ部(B,C)の形成時に1回の酸化膜ドライエッチにさらされる(図97のDE1参照)。一方、CMOSトランジスタ部(B,C)は、バイポーラトランジスタ部(A1,A2)の形成時に1回の酸化膜ドライエッチ(図101のDE2)と、3回のポリシリコンドライエッチ(図100のDE3、図103のDE4、図105のDE5)にさらされてしまう。特に、ソース/ドレイン領域15および17上のポリシリコン膜をポリシリコンドライエッチする工程では、ポリシリコン膜と下地のシリコン基板1とが連続的に存在するとともにポリシリコン膜とシリコン基板1とはほとんどエッチングの選択比がないため、シリコン基板1の表面のソース/ドレイン領域15および17が大きくエッチングされるという不都合が生じる。この場合、ソース/ドレイン領域15および17の表面領域が凹凸になり注入された領域が部分的に減少し、その結果、接合リークやトランジスタ特性のばらつきや特性不良を生じるという問題点があった。
【0032】
また、バイポーラトランジスタの活性領域(A1)では、エミッタ・ベース接合が表面に露出しているので、バイポーラトランジスタの活性領域の表面がドライエッチングにさらされた場合、ベースリーク電流を生じるという問題点があった。
【0033】
また、ポリシリコン抵抗は抵抗形成専用にポリシリコン膜を形成していたので工程数が多くなっていた。
【0034】
また、図108〜図111に示した従来の第2のBiCMOS素子の製造プロセスでは、上記した従来の第1のBiCMOS素子の製造プロセスの場合に加えて、さらにソース/ドレイン領域15および17の表面に酸化膜ドライエッチ(DE6)が加えられる。このように多くのドライエッチが行なわれると、フィールド酸化膜7もエッチングにさらされるため、フィールド酸化膜7の膜厚が減少するという不都合が生じる。最悪の場合には、図112に示したように、フィールド酸化膜7がなくなり、NMOSトランジスタのソース/ドレイン領域15と、PMOSトランジスタのソース/ドレイン領域16との間がシリサイド膜39によってつながり、その結果ショートする場合がある。また、PMOSトランジスタのソース/ドレイン領域15と、P型の分離領域11、P型の下面分離領域5およびP型シリコン基板1とがつながり、ショートする場合もあった。このような場合、トランジスタの動作不良が生じる場合があった。
【0035】
なお、上記のような不都合を防止するため、ドライエッチングにさらされる領域にフォトレジストパターンなどをマスクとして形成してドライエッチングを行うことも考えられる。しかし、このようにすると、工程数が非常に増加し、製造プロセスが複雑化するという問題点がある。
【0036】
上記のように、従来では、製造プロセスを簡略化しながら、バイポーラトランジスタ部およびCMOSトランジスタ部へのエッチングダメージを低減することは困難であった。
【0037】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、製造プロセスを複雑化させることなく、BiCMOS素子の電気特性の劣化を防止し得る半導体装置の製造方法を提供することである。
【0038】
この発明のもう1つの目的は、新たなマスクを追加することなくバイポーラトランジスタの活性領域へのエッチングダメージを防止することが可能な半導体装置の製造方法を提供することである。
【0039】
この発明のもう1つの目的は、製造プロセスを複雑化せずにCMOSトランジスタ部へのエッチングダメージを低減することが可能な半導体装置の製造方法を提供することである。
【0040】
【課題を解決するための手段】
請求項1における半導体装置の製造方法は、バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、以下の工程を備える。すなわち、半導体基板の主表面上に素子分離絶縁膜を形成する。半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する。バイポーラトランジスタのエミッタ領域およびベース領域上に位置する積層膜を除去する。エミッタ領域およびベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する。第2の半導体膜上に第2の絶縁膜を形成する。第2の半導体膜の側面および第2の絶縁膜の側面に第1のサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、サイドウォール絶縁膜形成時のドライエッチングにより第1の半導体膜上の第1の絶縁膜を除去する。第1の半導体膜上に少なくとも第3の半導体膜を形成した後、第1の半導体膜および第3の半導体膜をパターニングすることによりゲート電極を形成する。ゲート電極をマスクとして半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する。第2の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する。そのエミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する。エミッタ用開口内に位置する外部ベース引出し電極の側面および第2の絶縁膜の側面に第2のサイドウォール絶縁膜を形成する。エミッタ用開口内で半導体基板の主表面に電気的に接続する第4の半導体膜を形成した後パターニングすることによりエミッタ電極を形成する。
【0041】
請求項1による半導体装置の製造方法では、電界効果トランジスタ形成時のエッチング保護膜として外部ベース引出し電極となる第2の半導体膜が用いられるので、レジストなどの新たなマスクを追加することなくバイポーラトランジスタ活性領域へのエッチングダメージに対する保護が可能となる。また、エッチング保護膜の形成工程と外部ベース引出し電極の形成工程とを兼用することができる。また、バイポーラトランジスタ形成時のエッチング保護膜として、ゲート電極となる第1の半導体膜を含む積層膜を用いることによって、エッチング保護膜の形成工程とゲート電極の形成工程とを兼用することができる。これにより、製造プロセスを簡略化しながらCMOSトランジスタの活性領域へのエッチングダメージに対する保護が可能となる。このように、請求項1に記載の製造方法では、製造プロセスを簡略化しながら、バイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージからの保護が可能となり、その結果、製造プロセスを簡略化しながらエッチングダメージに起因する素子特性の劣化を防止することができる。また、第2の半導体膜の側面および第2の絶縁膜の側面に第1のサイドウォール絶縁膜を形成する際のドライエッチングによって第1の半導体膜上の第1の絶縁膜を除去するので、この点でも製造プロセスを簡略化することができる。また、エミッタ・ベース領域以外の全ての領域が積層膜により覆われているので、エミッタ・ベース領域の形成時にCMOSトランジスタ部の素子分離絶縁膜の表面が削られるのを有効に防止することができる。それにより、後の工程でシリサイド膜が形成された場合、そのシリサイド膜が、削られた素子分離絶縁膜の上でつながりショートするのを有効に防止することができる。
【0042】
請求項2は、上記請求項1に構成において、第1のサイドウォール絶縁膜を形成するとともに第1の絶縁膜を除去する際に、第2の半導体膜上の第2の絶縁膜を残余させる。これにより、第1のサイドウォール膜の形成時に、外部ベース引出し電極の上面がドライエッチングにさらされるのをその残余された第2の絶縁膜によって有効に防止することができる。その結果、外部ベース引出し電極の膜厚にばらつきが生じてバイポーラトランジスタの特性にばらつきが生じるのを有効に防止することができる。
【0043】
請求項3は、上記請求項1または2の構成において、ソース/ドレイン領域の形成のための不純物をイオン注入する際バイポーラトランジスタのコレクタ領域にも不純物をイオン注入する。このように構成することによって、請求項1または2の効果に加えて、コレクタ抵抗をより低減することができるという効果を奏する。
【0044】
請求項4は、請求項1〜3のいずれかの構成において、エミッタ電極を形成する工程を、第4の半導体膜を形成した後第4の半導体膜に第1の不純物注入を行なう工程と、その第4の半導体膜の第1の抵抗層となる部分上にレジストを形成した後第4の半導体膜に第2の不純物注入を行なう工程と、マスク層を除去した後第4の半導体膜をパターニングすることにより、エミッタ電極と第1の抵抗層とを同時に形成する工程とを含むように構成する。このように、第1の抵抗層とエミッタ電極とを同時に形成することによって、工程数を削減することが可能となる。
【0045】
請求項5は、上記請求項4の構成において、第4の半導体膜をパターニングすることによりエミッタ電極と第1の抵抗層とに加えてさらに第2の抵抗層を同時に形成する。これにより、請求項4よりもさらに工程数を削減することができる。
【0046】
請求項6は、上記請求項1〜5のいずれかの構成において、素子形成領域の少なくとも一部の表面を露出させる工程と、露出された部分の表面にシリサイド膜を形成する工程とをさらに備えるように構成する。このように、素子形成領域の少なくとも一部の表面上にシリサイド膜を形成することによって、シリサイド膜を形成した低抵抗の高速特性に優れたバイポーラトランジスタおよびCMOSトランジスタと、シリサイド膜の形成されていない通常の性能のトランジスタとを同時に形成することが可能となる。
【0047】
請求項7は、請求項6の構成において、シリサイド膜を形成する工程が、露出された部分の側面に第3の絶縁膜を形成する工程と、露出された部分の上面上にシリサイド膜を形成する工程とを含むように構成する。このように露出された部分の上面にのみシリサイド膜を形成することによって、エミッタ電極周辺部に形成されたシリサイド膜と外部ベース電極のシリサイド膜とがショートするのを防止することができる。
【0048】
請求項8は、請求項1〜7のいずれかの構成において、ベース領域にイオン注入する際に、第2のサイドウォール絶縁膜の形成後に半導体基板の主表面にイオン注入することにより行なう。これにより、第2のサイドウォール絶縁膜の形成時に半導体基板の主表面が削られることの影響を受けることなくベース領域を形成することができる。これにより、第2のサイドウォール絶縁膜の形成時のエッチングによりベース領域表面が削られた場合にも、その削られた量とは関係なくベース領域の幅および不純物濃度を制御することが可能となる。その結果、ベース領域の幅や不純物濃度のばらつきを低減することができる。
【0049】
請求項9は、請求項8の構成において、第2のサイドウォール絶縁膜の形成に先立って、エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する。このように構成すれば、請求項8に比べてさらにベース領域の幅および不純物濃度のばらつきを低減することができ、その結果、バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【0050】
請求項10における半導体装置の製造方法は、以下の工程を備える。半導体基板の主表面上に素子分離絶縁膜を形成する。半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する。バイポーラトランジスタのエミッタ領域およびベース領域上に位置する積層膜を除去する。エミッタ領域およびベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する。第2の半導体膜上に第2の絶縁膜を形成する。第2の半導体膜および第2の絶縁膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する。エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する。外部ベース引出し電極の側面および第2の絶縁膜の側面にサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、サイドウォール絶縁膜形成時にドライエッチングにより第1の半導体膜上の第1の絶縁膜を除去する。第1の半導体膜上およびエミッタ用開口内に、少なくとも第3の半導体膜を形成した後、パターニングすることによって、ゲート電極とエミッタ電極とを同時に形成する。ゲート電極をマスクとして半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する。
【0051】
請求項10に記載の半導体装置の製造方法では、バイポーラトランジスタ形成後に電界効果トランジスタを形成するので、バイポーラトランジスタのエミッタ・ベース活性領域へのエッチングダメージを防止することができる。また、バイポーラトランジスタ形成時のエッチング保護膜として、ゲート電極となる第1の半導体膜を含む積層膜を用いることによって、エッチング保護膜の形成工程とゲート電極の形成工程とを兼用することができる。これにより、製造プロセスを簡略化しながらCMOSトランジスタの活性領域へのエッチングダメージに対する保護が可能となる。また、外部ベース引出し電極の側面にサイドウォール絶縁膜を形成する際のドライエッチングによって第1の半導体膜上の第1の絶縁膜を除去するので、この点でも製造プロセスを簡略化することができる。さらに、ゲート電極とエミッタ電極とが同時に形成されるので、製造プロセスをより簡略化することができる。
請求項11は、請求項10の構成において、第2の絶縁膜を形成する工程に先立って、以下の工程を備える。すなわち、第2の半導体膜に第1の不純物注入を行なう。第2の半導体膜の第1の抵抗層となる部分上にマスク層を形成した後、第2の半導体膜に第2の不純物注入を行なう。マスク層を除去する。第2の半導体膜および第2の絶縁膜をパターニングすることにより、外部ベース引出し電極と、エミッタ用開口と、第1の抵抗層とを同時に形成する。このように、外部ベース引出し電極と、エミッタ用開口と、第1の抵抗層とを同時に形成することができるので、請求項10の効果に加えて、より製造プロセスを簡略化することが可能となる。新たなマスクを追加することなくバイポーラトランジスタ活性領域へのエッチングダメージに対する保護が可能となる。
【0052】
請求項12は、請求項11の構成において、第2の半導体膜および第2の絶縁膜のパターニングによって、外部ベース引出し電極と、エミッタ用開口と、第1の抵抗層とに加えて、さらに第2の抵抗層を同時に形成する。これにより、請求項11よりもさらに製造プロセスを簡略化することができる。
【0053】
請求項13は、請求項10〜12のいずれかの構成において、ソース/ドレイン領域の形成のために不純物をイオン注入する際バイポーラトランジスタのコレクタ領域にも不純物をイオン注入する。これにより、コレクタ抵抗をより低減することが可能となる。
【0054】
請求項14は、請求項10〜13のいずれかの構成において、素子形成領域の少なくとも一部の表面を露出させる工程と、露出された部分の表面にシリサイド膜を形成する工程とをさらに備える。このように素子形成領域の少なくとも一部の表面にシリサイド膜を形成することによって、多くの素子の中で選択的にシリサイド膜を形成することができ、その結果、シリサイド膜が形成された低抵抗で高速特性に優れる素子と、通常の素子とを同時に形成することができる。
【0055】
請求項15は、請求項10〜14のいずれかの構成において、ベース領域にイオン注入する工程は、サイドウォール絶縁膜の形成後に半導体基板の主表面にイオン注入することにより行なう。これにより、サイドウォール絶縁膜の形成時のエッチングによりベース領域表面が削られた場合にも、その削られた量とは関係なくベース領域の幅および不純物濃度を制御することが可能となる。
【0056】
請求項16は、請求項15の構成において、サイドウォールの形成に先立って、エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する。このようにすれば、請求項15よりもベース領域の幅および不純物濃度のばらつきをより低減することができる。
【0057】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0058】
(実施の形態1)
図1〜図18は、本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。図1〜図18を参照して、実施の形態1による製造プロセスについて説明する。
【0059】
まず、図1に示すように、従来と同様、P型シリコン基板1上に、N+ 型のコレクタ埋込層2、N+ 型の埋込層3、P+ 型の埋込層4、P+ 型の下面分離領域5を形成する。その後、N+ 型のコレクタ埋込層2の上面上にN型のエピタキシャル層6を形成する。続いて、P型シリコン基板1の主表面の所定領域にフィールド酸化膜7を形成する。その後、N型のコレクタウォール領域8、N型ウェル領域9、P型ウェル領域10およびP型の分離領域11をそれぞれ形成する。
【0060】
次に、図2に示すように、バイポーラトランジスタの活性領域(A)、CMOSトランジスタの活性領域(B、C)を含むP型シリコン基板1の主表面上にゲート酸化膜12を形成する。その後、ゲート酸化膜12およびフィールド酸化膜7上に、500Å程度の膜厚のポリシリコン膜134と700Å程度の膜厚の窒化膜40と500Å程度の膜厚のCVD酸化膜41とを順次堆積する。これにより、ポリシリコン膜134と窒化膜40とCVD酸化膜41とからなる積層膜が形成される。この後、CVD酸化膜41上の所定領域に図3に示すようなフォトレジストパターン42を形成した後、そのフォトレジストパターン42をマスクとしてドライエッチングを行なう。これにより、図3に示されるように、バイポーラトランジスタのベース・エミッタ活性領域(A1)上のみに位置する積層膜が除去される。この後フォトレジストパターン42を除去する。
【0061】
次に、図4に示すように、全面に、外部ベース電極となるポリシリコン膜23aを1000Å程度の厚みで堆積する。そのポリシリコン膜23にP型不純物777を注入する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後、全面にCVD酸化膜(図示せず)を3000Å程度の厚みで形成した後図5に示すようなフォトレジストパターン43を形成する。そのフォトレジストパターン43をマスクとして下層のCVD酸化膜およびポリシリコン膜23aをエッチングすることによって、図5に示されるような形状の外部ベース電極層23bを形成する。このとき、エミッタ用開口の形成は行なわない。
【0062】
次に、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、外部ベース電極23の側表面とCVD酸化膜22の側表面とにサイドウォールスペーサ44を形成する。このとき、積層膜を構成するCVD酸化膜41(図5参照)も完全に除去されるようにドライエッチングを行なう。このように、サイドウォールスペーサ44の形成時のドライエッチングを用いてCVD酸化膜41の除去を行なうことによって、CVD酸化膜41を別工程で除去する場合に比べて、製造プロセスをより簡略化することができる。なお、サイドウォールスペーサ44を形成することなく、CVD酸化膜41を完全に除去するようにドライエッチングを行なうようにしてもよい。この場合、CVD酸化膜41を除去する際には、CVD酸化膜22がある程度の厚み分残るようにする。
【0063】
この後、窒化膜40を除去する。そして、図7に示すように、ポリシリコン膜134上に、N型ポリシリコン膜135とタングステンシリサイド膜136とをそれぞれ、1500Å程度、2000Å程度の厚みで堆積する。タングステンシリサイド膜136上の所定領域にフォトレジストパターン14を形成した後、そのフォトレジストパターン14をマスクとしてドライエッチングを行なう。これにより、図8に示されるようなゲート電極13cが形成される。
【0064】
この後、バイポーラトランジスタ部(A)およびNMOSトランジスタ部(c)を覆うフォトレジストパターン16aを形成する。フォトレジストパターン16aとPMOSトランジスタ部(B)のゲート電極13cとをマスクとして、P型不純物111をN型ウェル領域9の表面に注入することによって、低濃度のP- 型ソース/ドレイン領域15aを形成する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。この後、フォトレジストパターン16aを除去する。
【0065】
次に、図9に示すように、バイポーラトランジスタ部(A)およびPMOSトランジスタ部(B)を覆うようにフォトレジストパターン18aを形成する。フォトレジストパターン18aおよびNMOSトランジスタ部(C)のゲート電極13cをマスクとして、P型ウェル領域10の表面にN型不純物222を注入することにより低濃度のN- 型のソース/ドレイン領域17aを形成する。この注入は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。この後フォトレジストパターン18aを除去する。
【0066】
次に、CVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、ゲート電極13cの側面部分に、図10に示されるような、サイドウォールスペーサ19を形成する。このとき、バイポーラトランジスタ部(A)の外部ベース引出し電極層23a上のCVD酸化膜22aもエッチングされるが、外部ベース引出し電極層23aの表面が露出しないようにCVD酸化膜22aを残余させる。これにより、ゲート電極13cの側面にサイドウォールスペーサ19を形成する際に、外部ベース引出し電極層23aの表面がドライエッチングにさらされるのを有効に防止することができる。その結果、外部ベース引出し電極層23aの膜厚にばらつきが生じてバイポーラトランジスタの電気的特性にばらつきが生じるのを有効に防止することができる。この場合、CVD酸化膜22aは500Å程度の厚み分残余するように調整する。
【0067】
この後、バイポーラトランジスタ部(A)およびNMOSトランジスタ部(C)を覆うようにフォトレジストパターン20aを形成する。フォトレジストパターン20aと、PMOSトランジスタ部(B)のゲート電極13cおよびサイドウォールスペーサ19とをマスクとしてN型ウェル領域9の表面にP型不純物333を注入することによって高濃度のP+ 型ソース/ドレイン領域15bを形成する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン20aを除去する。
【0068】
次に、図11に示すように、バイポーラトランジスタ部(A)およびPMOSトランジスタ部(B)を覆うようにフォトレジストパターン21aを形成する。フォトレジストパターン21aと、NMOSトランジスタ部(C)のゲート電極13cおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444を注入することにより、高濃度のN+ 型ソース/ドレイン領域17bを形成する。この注入は、たとえば、As+ を注入イオンとして、50KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン21aを除去する。
【0069】
次に、図12に示すように、全面にCVD酸化膜45を2500Å程度の厚みで堆積する。この後、図13に示すように、フォトレジストパターン46を形成する。フォトレジストパターン46をマスクとしてドライエッチングを行なうことによって、バイポーラトランジスタ部(A)のエミッタ用開口E1を形成する。この後フォトレジストパターン46を除去する。
【0070】
次に、図14に示すように、真性ベース領域形成用のP型不純物4444をエミッタ用開口E1を介して注入する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、8×1013cm-2の条件下で行なう。これにより、真性ベース領域24aを形成する。
【0071】
次に、全面に、CVD酸化膜(図示せず)を2000Å程度の厚みで形成した後そのCVD酸化膜をドライエッチングすることによって、エミッタ用開口E1内の外部ベース引出し電極23の側面とCVD酸化膜22aの側面とにCVD酸化膜45の側面とに、図15に示されるようなサイドウォールスペーサ47を形成する。
【0072】
この後、図16に示すように、全面にポリシリコン膜260aをたとえば1000Å程度の厚みで堆積した後、そのポリシリコン膜260aにN型不純物555を注入する。この注入は、たとえば、As+ を注入イオンとして、50KeV、1×1016cm-2の条件下で行なう。なお、エミッタ領域27は、後述するようにエミッタ電極26aからN型不純物555を注入以降の熱処理で拡散させて形成しているので、このN型不純物555の注入はエミッタ領域27の不純物濃度を決定するものである。なお、ポリシリコン膜260aは、不純物が予めドーピングされたドープトポリシリコン膜を堆積するようにしてもよい。この場合、N型不純物555の注入を必ずしも行なう必要がない。
【0073】
この後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後そのCVD酸化膜上に図17に示すようなフォトレジストパターン147を形成する。そのフォトレジストパターン147をマスクとして下層のCVD酸化膜およびポリシリコン膜260aをドライエッチングすることによって、図17に示されるような、パターニングされたエミッタ電極26aおよびCVD酸化膜28aを形成する。
【0074】
この後、図18に示すように、層間絶縁膜32を形成する。そして、層間絶縁膜32の、コレクタウォール領域8上、エミッタ電極26a上、外部ベース引出し電極23上、ソース/ドレイン領域15および17上に位置する領域に、それぞれコンタクトホール33を形成する。なお、図示しないが、ゲート電極上にもコンタクトホール33が形成されている。その各々のコンタクトホール33内に、たとえばタングステンからなる金属膜34を埋込んだ後、その各々の金属膜34の上面に、それぞれ、たとえばアルミニウムからなる金属配線35を形成する。これにより、実施の形態1によるBiCMOS素子が完成する。
【0075】
上記のように、実施の形態1によるBiCMOSの製造プロセスでは、CMOSトランジスタ領域(B,C)の形成時のベース・エミッタ領域(A1)のエッチング保護膜として外部ベース引出し電極層23bが用いられるので、レジストなどの新たなマスクを追加することなくCMOS領域形成時にバイポーラトランジスタのベース・エミッタ領域(A1)へのエッチングダメージを防止することが可能となる。また、エッチング保護膜の形成工程と外部ベース引出し電極層23bの形成工程とを兼用することができ、その結果、製造プロセスを簡略化しながらバイポーラトランジスタのベース・エミッタ領域(A1)へのエッチングダメージに対する保護が可能となる。また、バイポーラトランジスタのベース・エミッタ領域(A1)形成時のエッチング保護膜として、ゲート電極13cとなるポリシリコン膜134を含む積層膜を用いることによって、ゲート電極となる部分の形成工程と保護膜の形成工程とを兼用させることができる。これにより、製造プロセスを簡略化しながらCMOSトランジスタの活性領域(B,C)およびコレクタウォール領域(A2)へのエッチングダメージに対する保護が可能となる。その結果、CMOSトランジスタの活性領域が削られたり、活性領域の表面が凹凸になるのを防止でき、それにより、接合リーク電流が発生するという不都合も防止することができる。
【0076】
さらに、図10に示した工程において、ゲート電極13cのサイドウォールスペーサ19の形成時に、外部ベース引出し電極23の上面が露出しないようにCVD酸化膜22aを残余させているので、外部ベース引出し電極23がドライエッチングにさらされるのを防止することができる。それにより、外部ベース引出し電極23の膜厚にばらつきが生じることに起因するバイポーラトランジスタの電気的特性のばらつきの発生を有効に防止することができる。
【0077】
このように、実施の形態1によるBiCMOSの製造プロセスでは、バイポーラトランジスタ形成時、および、CMOSトランジスタ形成時の各々の工程でエッチングに関係しない領域は保護膜により覆われているので、エミッタ・ベース活性領域(A1)、コレクタウォール領域(A2)、CMOSトランジスタの活性領域(B、C)などがエッチングダメージを受けることがない。その結果、接合リーク電流などの問題も生じることがなく、常に安定した良好な素子特性を得ることが可能となる。
【0078】
(実施の形態2)
図19〜図22は、本発明の実施の形態2によるBiCMOS素子の製造プロセスを説明するための断面図である。図19〜図22を参照して、実施の形態2による製造プロセスについて説明する。
【0079】
まず、図1〜図7に示した実施の形態1による製造プロセスと同様のプロセスを用いて、図7に示すような構造を形成する。
【0080】
この後、図19に示すように、ゲート電極13cのパターニング終了後、バイポーラトランジスタ部(A)およびNMOSトランジスタ部(C)を覆うようにフォトレジストパターン16aを形成する。フォトレジストパターン16aとPMOSトランジスタ部(B)のゲート電極13cとをマスクとして、N型ウェル領域9の表面にP型不純物111を注入することによって、低濃度のP- 型ソース/ドレイン領域15aを形成する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。この後フォトレジストパターン16aを除去する。
【0081】
次に、図20に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域(A1)およびPMOSトランジスタ部(B)を覆うようにフォトレジストパターン18bを形成する。フォトレジストパターン18bとNMOSトランジスタ部(C)のゲート電極13cとをマスクとしてN型不純物222をイオン注入することによって低濃度のN- 型ソース/ドレイン領域17aを形成する。このN型不純物22は、コレクタウォール(A2)の表面にも注入され、N型不純物領域8aが形成される。このイオン注入は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。この後フォトレジストパターン18bを除去する。
【0082】
次に、図10に示した実施の形態1による製造プロセスと同様のプロセスを用いて、図21に示すように、ゲート電極13cの側面にサイドウォールスペーサ19を形成する。そして、バイポーラトランジスタ部(A1、A2)と、NMOSトランジスタ部(C)とを覆うフォトレジストパターン20aを形成する。フォトレジストパターン20aと、PMOSトランジスタ部(B)のゲート電極13cおよびサイドウォールスペーサ19とをマスクとして、P型不純物333をN型ウェル領域9の表面にイオン注入することによって、高濃度のP+ 型ソース/ドレイン領域15bを形成する。この後、フォトレジストパターン20aを除去する。なお、サイドウォールスペーサ19のドライエッチング時には、ベース引出し電極層23b上のCVD酸化膜22aが残るようにする。これにより、サイドウォールスペーサ19の形成時のドライエッチングによって、ベース引出し電極層23bの上部表面が削られて、ベース引出し電極層23bの膜厚のばらつきが生じることがない。その結果、最終的に形成されるバイポーラ素子の電気的特性のばらつきを低減することが可能となる。
【0083】
次に、図22に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域(A1)とPMOSトランジスタ部(B)とを覆うフォトレジストパターン21bを形成する。フォトレジストパターン21bと、NMOSトランジスタ部(C)のゲート電極13cおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444を注入することにより高濃度のN+ 型ソース/ドレイン領域15bを形成する。このN型不純物444の注入は、コレクタウォール領域(A2)の表面にも注入される。これにより、N型不純物領域8bが形成される。
【0084】
この後、図14〜図18に示した実施の形態1と同様のプロセスを用いて実施の形態2によるBiCMOS素子が完成される。
【0085】
この実施の形態2による製造プロセスでは、バイポーラトランジスタのコレクタウォール領域8の表面に、N型不純物222および444が注入されるので、実施の形態1の効果に加えて、コレクタ抵抗をより低減化することが可能となる。これにより、バイポーラトランジスタの駆動性能および高速性能を向上させることができ、その結果バイポーラトランジスタの高性能化を図ることができる。
【0086】
(実施の形態3)
図23〜図26は、本発明の実施の形態3によるBiCMOS素子の製造プロセスを説明するための断面図である。図23〜図26を参照して、以下に実施の形態3による製造プロセスについて説明する。
【0087】
まず、図1〜図15に示した実施の形態1による製造プロセスと同様のプロセスを用いて、図15に示される形状を形成する。
【0088】
この後、図23に示すように、全面にポリシリコン膜260bを1000Å程度の膜厚で形成した後、そのポリシリコン膜260bにN型不純物888を注入する。この注入は、たとえば、As+ を注入イオンとして、50KeV、1×1013cm-2の条件下で行なう。この注入は、後述するN型ポリシリコン抵抗の抵抗値を決定するためのものであり、その抵抗値に合せて注入量および注入エネルギを調節する。
【0089】
次に、図24に示すように、ポリシリコン膜260bのN型ポリシリコン抵抗となる領域上にフォトレジストパターン48を形成した後、そのフォトレジストパターン48をマスクとしてN型不純物999をポリシリコン膜260bに注入する。このN型不純物999の注入と、前工程のN型不純物888の注入とを合せて、後に形成されるエミッタ電極の抵抗値を決定する。なお、エミッタ領域27はエミッタ電極からN型不純物888および999を注入した後熱処理で拡散させることにより形成されているので、この2回のN型不純物888および999の注入は、エミッタ領域27の濃度を決定するものである。
【0090】
この後、フォトレジストパターン48を除去する。そして、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域に、図25に示すようなフォトレジストパターン49aを形成する。フォトレジストパターン49aをマスクとして下層のCVD酸化膜およびポリシリコン膜260bをドライエッチングすることによって、図25に示されるようなパターニングされた、エミッタ電極26bおよびCVD酸化膜28bが形成される。この後フォトレジストパターン49aを除去する。
【0091】
最後に、図26に示すように、層間絶縁膜32を形成した後その層間絶縁膜32の所定領域にコンタクトホール33を開口する。その各々のコンタクトホール33内に、それぞれ、タングステンからなる金属膜34を形成する。その各々の金属膜34の上面に、それぞれ、アルミニウムからなる金属配線35を形成する。
【0092】
上記実施の形態3による製造プロセスでは、1回のポリシリコン膜260bの堆積と、1回のポリシリコン膜260bのドライエッチングとによって、ポリシリコン抵抗30bとエミッタ電極26bとを同時に形成することができる。これにより、CMOSトランジスタ活性領域(BおよびC)がポリシリコンドライエッチングにさらされる回数が従来例と比べて1回減る。このように、この実施の形態3では、上記した実施の形態1の効果に加えて、ポリシリコン抵抗30bとエミッタ電極26bとを同時に形成することができ、その結果工程数を削減することができる。
【0093】
(実施の形態4)
図27〜図29は、本発明の実施の形態4によるBiCMOS素子の製造プロセスを説明するための断面図である。図27〜図29を参照して、以下に実施の形態4による製造プロセスについて説明する。
【0094】
まず、図1〜図15に示した実施の形態1の製造プロセスと同様のプロセスを用いて図15に示した形状までを形成する。この後、図23に示した実施の形態2による製造プロセスと同様のプロセスを行なう。すなわち、全面にポリシリコン膜260bを1000Å程度の厚みで堆積した後、このポリシリコン膜260bにN型不純物888を注入する。この注入は、たとえば、As+ を注入イオンとして、50KeV、1×1013cm-2の条件下で行なう。ここでの注入は、後述する第1のN型ポリシリコン抵抗30cの抵抗値を決定するためのものであり、その抵抗値に合せて注入量および注入エネルギを設定する。
【0095】
この後、図27に示すように、ポリシリコン膜260bの後述するN型ポリシリコン抵抗30bとなる領域上にフォトレジストパターン48を形成する。フォトレジストパターン48をマスクとしてポリシリコン膜260bにN型不純物999を注入する。この後フォトレジストパターン48を除去する。このN型不純物999の注入と前工程のN型不純物888の注入とによって、後に形成されるエミッタ電極26bへの注入量が決定される。また、この2回のN型不純物の注入が行なわれたポリシリコン膜260bを、後述する第2のN型ポリシリコン抵抗30cとして使用する。
【0096】
図27に示した工程の後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで形成した後、そのCVD酸化膜上の所定領域にフォトレジストパターン49bを形成する。そしてそのフォトレジストパターン49bをマスクとしてドライエッチングを行なうことによって、エミッタ電極26bと第1のN型ポリシリコン抵抗30bと第2のN型ポリシリコン抵抗30cと、それらの上のCVD法酸化膜28cとを同時に形成する。この後フォトレジストパターン49bを除去する。
【0097】
最後に、図29に示すように、層間絶縁膜32を形成した後、その層間絶縁膜32の所定領域にコンタクトホール33を形成する。その各々のコンタクトホール33内にたとえばタングステンからなる金属膜34を埋込む。その各々の金属膜34の上面にたとえばアルミニウムからなる金属配線35を形成することによって、実施の形態4によるBiCMOS素子が完成される。
【0098】
このように、実施の形態4による製造プロセスでは、1回のポリシリコン膜260bの堆積と、1回のドライエッチングとによって、抵抗値の異なる2種類の第1のN型ポリシリコン抵抗30bと第2のN型ポリシリコン抵抗30cと、エミッタ電極26bとを同時に形成することができる。この結果、製造プロセスを著しく簡略化することができる。また、所望の抵抗値にするための抵抗の大きさ(シート数)を小さくすることができる。たとえば、500Ω/□と、2000Ω/□の2種類の抵抗がある場合、2000Ωの抵抗が必要な場合は、2000Ω/□の抵抗シート1枚で足りる。しかし、500Ω/□の1種類の抵抗しかない場合には、2000Ωの抵抗が必要なときは、500Ω/□の抵抗を4シート直列につなぐ必要がある。この場合、大きな面積を必要とする。本実施の形態では、上記のように、2種類の抵抗を1枚のポリシリコン膜260bによって形成することができるので、面積を小さくすることができ、その結果高集積化を図ることが可能となる。
【0099】
(実施の形態5)
図30〜図33(a),(b)は、本発明の実施の形態5によるBiCMOS素子の製造プロセスを説明するための断面図である。図30〜図33を参照して、以下に実施の形態5による製造プロセスについて説明する。
【0100】
まず、図1〜図6に示した実施の形態1の製造プロセスと同様のプロセスを用いて図6までの形状を形成する。この後、図6に示した窒化膜40を除去した後、図30に示すように、露出されたポリシリコン膜134の表面上にN型ポリシリコン膜137を2000Å程度の厚みで形成する。N型ポリシリコン膜137上の所定領域にフォトレジストパターン14を形成した後、そのフォトレジストパターン14をマスクとしてN型ポリシリコン膜137およびポリシリコン膜134をドライエッチングする。これにより、図31に示されるような2層構造のゲート電極13dを形成する。この後、図8〜図15に示した実施の形態1の製造プロセスと、さらに図23〜図25に示した実施の形態2のプロセスと同様のプロセスを経る。この後、図31(a)および(b)に示すように、素子形成領域のうち、金属シリサイド膜を形成しない領域にフォトレジストパターン50を形成する。このフォトレジストパターン50をマスクとして下地のCVD酸化膜51をドライエッチングすることによってパターニングする。この後、フォトレジストパターン50を除去する。
【0101】
この状態から、全面にたとえばCoなどの金属膜を堆積した後、数回のランプアニールを行なうことによって、シリコン上およびポリシリコン上にのみ図32(a)および(b)に示すような金属シリサイド膜39を形成する。そしてその他の部分の金属膜を除去する。このようにして、金属シリサイド膜39が形成された素子と金属シリサイド膜39が形成されていない素子とを選択的に容易に形成することができる。
【0102】
この後、図33(a)および(b)に示すように、層間絶縁膜32を形成した後、その層間絶縁膜32の所定領域にコンタクトホール33を形成する。そして各々のコンタクトホール33内にたとえばタングステンからなる金属膜34を埋込む。各々の金属膜34の上面にたとえばアルミニウムからなる金属配線35を形成することによって、実施の形態5によるBiCMOS素子が完成される。
【0103】
上記のように、実施の形態5による製造プロセスでは、バイポーラトランジスタの外部ベース電極23の形成時には、ポリシリコン膜134、窒化膜40およびCVD酸化膜41からなる積層膜によりエミッタ・ベース活性領域(A1)以外が覆われているので、フィールド酸化膜7の膜減り量が減少する。これにより、最終的に金属シリサイド膜39を形成した場合に、図112に示した従来のように金属シリサイド膜39がつながってショートを起こすという不都合を防止することができる。また、上記のように、金属シリサイド膜39を有する低抵抗の素子を選択的に形成することができるので、素子表面に金属シリサイド膜39が形成された駆動性能および高速性能の優れたバイポーラトランジスタおよびCMOSトランジスタと、素子表面に金属シリサイド膜39が形成されていない通常の性能のトランジスタとを同時に形成することができる。
【0104】
(実施の形態6)
図34〜図38(a)および(b)は、本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。図34〜図38を参照して、以下に実施の形態6による製造プロセスについて説明する。
【0105】
まず、実施の形態5で説明したプロセスと同様のプロセスを用いて図34に示した構造を形成する。この後、フォトレジストパターン49aを除去する。
【0106】
次に、図35に示すように、全面にCVD酸化膜52を1000Å程度の厚みで形成する。次に、図36(a)および(b)に示すように、後述する金属シリサイド膜39が形成されない領域を覆うようにフォトレジストパターン50を形成する。フォトレジストパターン50をマスクとしてCVD酸化膜52をパターニングする。このパターニングの際のエッチングによって、図36(b)に示すエミッタ電極26bの側面と、図36(a)および(b)に示す第1のポリシリコン抵抗30bの側面とにサイドウォールスペーサ53が形成される。この後フォトレジストパターン50を除去する。
【0107】
次に、図37(a)および(b)に示すように、たとえばCoなどの金属膜を全面に堆積した後数回のランプアニールを行なうことによって、シリコン上およびポリシリコン上に金属シリサイド膜39を形成する。そしてそれ以外の金属膜を除去することによって、シリコン上およびポリシリコン上のみに金属シリサイド膜39が残余する。ここで、この実施の形態6のプロセスでは、第1のポリシリコン抵抗30bの側面とエミッタ電極26bの側面とにサイドウォールスペーサ53が形成されているので、上述した実施の形態5と異なり、そのサイドウォールスペーサ53が形成されている部分には金属シリサイド膜39は形成されない。
【0108】
この後、図38(a)および(b)に示すように、層間絶縁膜32を形成した後、その層間絶縁膜32の所定領域にコンタクトホール33を形成する。その各々のコンタクトホール33内に金属膜34を埋込んだ後、その各々の金属膜34の上面に金属配線35を形成する。これにより、実施の形態6によるBiCMOS素子が完成される。
【0109】
上記した実施の形態6のプロセスでは、エミッタ電極26bの側面にはサイドウォールスペーサ53が形成されているので、金属シリサイド膜39はエミッタ電極26bの上部表面上にのみ形成される。これにより、エミッタ電極26bの上面に形成された金属シリサイド膜39から外部ベース引出し電極23の上面に形成された金属シリサイド膜39までの距離が長くなり、その結果、エミッタ電極26bと外部ベース引出し電極23との間でショートが起こるのを防止することができる。
【0110】
(実施の形態7)
図39〜図41は、本発明の実施の形態7によるBiCMOS素子の製造プロセスを説明するための断面図である。図39〜図41を参照して、以下に実施の形態7による製造プロセスについて説明する。
【0111】
まず、図1に示した実施の形態1による製造プロセスと同様のプロセスを経た後、図39に示すように、バイポーラトランジスタの活性領域(A)、CMOSトランジスタの活性領域(B,C)上にゲート酸化膜12を形成する。この後、500Å程度の厚みを有するポリシリコン膜134と500Å程度の厚みを有するCVD酸化膜54とを順次形成する。
【0112】
この後、図40に示すように、所定領域にフォトレジストパターン42を形成した後、そのフォトレジストパターン42をマスクとして下層のCVD酸化膜54およびポリシリコン膜134をドライエッチングする。これにより、図40に示すような形状が得られる。この後フォトレジストパターン42を除去する。そして、図4および図5に示した実施の形態1による製造プロセスと同様のプロセスを経る。
【0113】
そして、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、ドライエッチングを行なうことによって、外部ベース電極層23aおよびCVD酸化膜22aの側面にサイドウォールスペーサ44を形成する。このサイドウォールスペーサ44の形成時のエッチングにより、ポリシリコン膜134上のCVD酸化膜54を完全に除去する。これ以降は、実施の形態1と同様のプロセスを経て、実施の形態7によるBiCMOS素子が完成される。
【0114】
この実施の形態7では、実施の形態1で示した、ポリシリコン膜134と窒化膜40とCVD酸化膜41とからなる積層膜を、ポリシリコン膜124とCVD酸化膜54とからなる積層膜に変更している。これにより、実施の形態1に比べて工程数を減少させることができる。
【0115】
(実施の形態8)
図42〜図44は、本発明の実施の形態8によるBiCMOS素子の製造プロセスを説明するための断面図である。図42〜図44を参照して、以下に実施の形態8による製造プロセスについて説明する。
【0116】
まず、図1〜図13に示した実施の形態1のプロセスと同様のプロセスを経て、エミッタ用開口E1までを形成する。この後フォトレジストパターン46を除去する。そして、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、エミッタ用開口E1内の外部ベース引出し電極23の側面とCVD酸化膜22aの側面とCVD酸化膜45の側面とにサイドウォールスペーサ47を形成する。上述した実施の形態1〜7では特に示さなかったが、このサイドウォールスペーサ47の形成時には、実際には、図42(b)に示すように、シリコン基板1の表面がd1だけ削られてしまう。
【0117】
この状態から、図43に示すように、真性ベース領域24bを形成するためのP型不純物1111の注入を行なう。この注入は、たとえば、BF2 + を注入イオンとして、10KeV、3×1013cm-2の条件下で行なう。
【0118】
この後、全面にポリシリコン膜(図示せず)を1000Å程度の厚みで形成した後そのポリシリコン膜にN型不純物を注入する。さらに全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後その上の所定領域に図44に示されるようなフォトレジストパターン49aを形成する。このフォトレジストパターン49aをマスクとして下地のCVD酸化膜およびポリシリコン膜をパターニングすることによって、図44に示されるような、エミッタ電極26bと第1のポリシリコン抵抗20bと、パターニングされたCVD酸化膜28bとを同時に形成する。この後フォトレジストパターン49aを除去する。その後の熱処理によって、エミッタ電極26bからN型不純物がシリコン基板中に拡散されることによって、エミッタ領域27が形成される。この後、図18に示した実施の形態1と同様のプロセスを経て、実施の形態8によるBiCMOS素子が完成される。
【0119】
ここで、この実施の形態8では、エミッタ用開口E1内にサイドウォールスペーサ47を形成した後、真性ベース領域24bを形成するためのP型不純物1111の注入を行なうので、真性ベース領域24aと外部ベース領域88との接続は、外部ベース電極23からのP型不純物の拡散と真性ベース領域24bからの拡散により行なう。このように、この実施の形態8では、サイドウォールスペーサ47の形成後に真性ベース注入を行なうことによって、最終的に形成されるエミッタ領域27と真性ベース領域24bとの幅などを掘れ量d1とは無関係に制御することができる。これにより、ベース幅や不純物濃度のばらつきを低減することができ、その結果バイポーラトランジスタの電気的特性のばらつきを低減することができる。
【0120】
(実施の形態9)
図45〜図47は、本発明の実施の形態9によるBiCMOS素子の製造プロセスを説明するための断面図である。図45〜図47を参照して、以下に実施の形態9のプロセスについて説明する。
【0121】
まず、図1〜図13に示した実施の形態1による製造プロセスと同様のプロセスを経ることによって、エミッタ用開口E1までを形成する。この後フォトレジストパターン46を除去する。
【0122】
次に、図45(a)に示すように、後述する真性ベース領域24aと外部ベース領域88とを接続するためのP型不純物2222の注入を行なう。これにより、図45(b)に示されるような不純物領域55を形成する。ここで、エミッタ用開口E1の開口時のエッチングの際に、外部ベース引出し電極23とシリコン基板1とが連続的に形成されているため、シリコン基板1の表面がd2分だけ削られる。
【0123】
この後、全面にCVD酸化膜(図示せず)を2000Åの厚みで堆積した後そのCVD酸化膜をドライエッチングすることによって、エミッタ用開口E1内の外部ベース引出し電極23の側面にサイドウォールスペーサ47を形成する。この場合も、実施の形態8と同様、図46(b)に示すように、シリコン基板がd1分だけ削られてしまう。この後図46(a)に示すように、真性ベース領域24c形成用のP型不純物3333を注入する。
この後、全面にポリシリコン膜(図示せず)を1000Å程度の厚みで堆積した後そのポリシリコン膜にN型不純物を注入する。さらに、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域に図47に示されるようなフォトレジストパターン49aを形成する。このフォトレジストパターン49aをマスクとして下層のCVD酸化膜およびポリシリコン膜をドライエッチングすることによって、図47に示されるような、エミッタ電極26bと第1のポリシリコン抵抗層30bとCVD酸化膜28bとを同時に形成する。その後の熱処理によってエミッタ電極26bからN型不純物がシリコン基板1中に拡散されることによってエミッタ領域27が形成される。
【0124】
この実施の形態9では、エミッタ用開口E1の形成後に真性ベース領域24cと外部ベース領域88とをつなぐ不純物領域55を形成するためのイオン注入を行なうことによって、エミッタ用開口E1の開口時にシリコン基板1の表面が削られて真性ベース領域24cと外部ベース領域88との接続部の濃度プロファイルがばらつくのを有効に防止することができる。さらに、エミッタ用開口E1内のサイドウォールスペーサ47を形成した後、真性ベース領域24cを形成するためのイオン注入を行なうので、サイドウォールスペーサ47のエッチングによる影響を受けずにベース幅および不純物濃度を制御することができる。このように、ベース領域への注入を2回に分けて行なうことによって、上述した実施の形態8よりもさらにベース幅や不純物濃度のばらつきを低減することができ、その結果、バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【0125】
(実施の形態10)
図48〜図58は、本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。図48〜図58を参照して、以下に実施の形態10による製造プロセスについて説明する。
【0126】
まず、図1〜図3に示した実施の形態1による製造プロセスと同様のプロセスを経る。この後、図48に示したように、全面にポリシリコン膜23aを1000Å程度の厚みで堆積した後、そのポリシリコン膜23aにP型不純物777をイオン注入する。この注入は、たとえば、BF2 + を注入イオンとして、40KeV、4×1015cm-2の条件下で行なう。
【0127】
次に、全面にCVD酸化膜(図示せず)を3000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域にフォトレジストパターン56を形成する。フォトレジストパターン56をマスクとして下層のCVD酸化膜およびポリシリコン膜23aをドライエッチングすることによって、パターニングされた外部ベース引出し電極23とCVD酸化膜22aとを形成する。このパターニングによって、エミッタ用開口E1も形成される。この後フォトレジストパターン56を除去する。
【0128】
次に、図50に示すように、真性ベース領域24aを形成するためのP型不純物4444のイオン注入を行なう。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、8×1013cm-2の条件下で行なう。この後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、CVD酸化膜をドライエッチングすることによって、ベース引出し電極23の側面とCVD酸化膜22aの側面とに、図51に示されるような、サイドウォールスペーサ47を形成する。このサイドウォールスペーサ47の形成時のエッチングの際に、CMOSトランジスタの活性領域とコレクタウォール領域8との上に位置するCVD酸化膜41を同時に除去する。これにより、CVD酸化膜41を別個に除去する場合に比べて製造プロセスを簡略化することができる。この後、窒化膜40を除去する。
【0129】
そして、図52に示すように、全面にポリシリコン膜138を1000Å程度の厚みで堆積した後、N型不純物5555がイオン注入される。この注入は、たとえば、As+ を注入イオンとして、50KeV、1×1016cm-2の条件下で行なう。なお、ポリシリコン膜138に注入されたN型不純物5555は、熱拡散によってエミッタ形成領域に拡散され、それによりエミッタ領域27が形成される。なお、ポリシリコン膜138は、予め不純物がドーピングされたドープトポリシリコン膜を用いてもよい。この場合は、N型不純物5555の注入工程は必ずしも必要ではない。
【0130】
次に、図53に示すように、タングステンシリサイド(WSi)膜139を1000Å程度の膜厚で堆積する。タングステンシリサイド膜139上の所定領域にフォトレジストパターン57を形成する。このフォトレジストパターン57をマスクとしてパターニングを行なうことによって、図54に示されるような、エミッタ電極26cとゲート電極13eとを同時に形成することができる。この後フォトレジストパターン57(図53参照)を除去する。次に、図54に示すように、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)との上を覆うようにフォトレジストパターン16aを形成する。フォトレジストパターン16aとPMOSトランジスタ部(B)のゲート電極13eとをマスクとして、N型ウェル領域9の表面にP型不純物111を注入することによって低濃度のP- 型ソース/ドレイン領域15aを形成する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。この後フォトレジストパターン16aを除去する。
【0131】
次に、図55に示すように、バイポーラトランジスタ部(A1およびA2)と、PMOSトランジスタ部(B)とを覆うようにフォトレジストパターン18aを形成する。フォトレジストパターン18aとNMOSトランジスタ部(C)のゲート電極13eとをマスクとして、N型不純物222をP型ウェル領域10の表面にイオン注入することによって、低濃度のN- 型のソース/ドレイン領域17aを形成する。この注入は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。この後フォトレジストパターン18aを除去する。
【0132】
次に、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、図56に示されるようなサイドウォールスペーサ19を形成する。この後、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)とを覆うようにフォトレジストパターン20aを形成する。フォトレジストパターン20aとゲート電極13eおよびサイドウォールスペーサ19とをマスクとしてN型ウェル領域9の表面にP型不純物333をイオン注入することによって、高濃度のP+ 型ソース/ドレイン領域15bを形成する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン20aを除去する。
【0133】
次に、図57に示すように、バイポーラトランジスタ部(A1およびA2)と、PMOSトランジスタ部(B)とを覆うようにフォトレジストパターン21aを形成する。フォトレジストパターン20aと、NMOSトランジスタ部(C)のゲート電極13eおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444をイオン注入することによって、高濃度のN+ 型ソース/ドレイン領域17bを形成する。このイオン注入は、たとえば、As+ を注入イオンとして、50KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン21aを除去する。
【0134】
次に、図58に示すように、層間絶縁膜32を形成した後、その層間絶縁膜32の所定領域にコンタクトホール33を形成する。各コンタクトホール33内にタングステン膜からなる金属膜34を埋込んだ後、その各々の金属膜34の上面にそれぞれアルミニウムなどからなる金属配線35を形成する。これにより、実施の形態10によるBiCMOS素子が完成される。
【0135】
上記した実施の形態10の製造プロセスでは、バイポーラトランジスタのベース・エミッタ活性領域(A1)形成時に、最終的にゲート電極の一部となるポリシリコン膜134を含む積層膜によってCMOSトランジスタ部(B,C)とコレクタウォール部(A2)とを覆うことによって、ゲート電極の形成とエッチング保護膜の形成とを兼ねることができる。この結果、製造プロセスを簡略化しながら、バイポーラトランジスタのベース・エミッタ活性領域(A1)形成時にCMOSトランジスタ部(B,C)とコレクタウォール部(A2)とのエッチングダメージを低減することができる。また、図51に示した工程において、エミッタ用開口E1内の外部ベース引出し電極23の側面にサイドウォールスペーサ47を形成するためのエッチングの際に、CMOSトランジスタ部のエッチング保護膜としてのCVD酸化膜41も同時に除去するので、サイドウォールスペーサ47の形成とエッチング保護膜としてのCVD酸化膜41の除去とを同時に行なうことができる。これにより、製造プロセスをより簡略化することができる。なお、図54に示したように、エミッタ電極26cとゲート電極13eとを同時に形成することができるので、これによっても製造プロセスを簡略化することができる。
【0136】
このように、実施の形態10による製造プロセスでは、製造プロセスを簡略化しながら、バイポーラトランジスタ部(A)およびCMOSトランジスタ部(B,C)のエッチングダメージを低減することができる。さらに、バイポーラトランジスタ部(A)をCMOSトランジスタ部(B,C)よりも先に形成するので、CMOSトランジスタ部(B,C)の形成時の熱処理がバイポーラトランジスタ部(A)のエミッタ・ベース活性領域(A1)にも加わる。このため、エミッタ・ベース領域の活性化率が高くなり、その結果、バイポーラトランジスタの高い電流増幅率(hFE)および大きな電流が得られる。
【0137】
(実施の形態11)
図59〜図67は、本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。図59〜図67を参照して、以下に実施の形態11によるBiCMOS素子の製造プロセスについて説明する。
【0138】
まず、図1および図2に示した実施の形態1と同様の製造プロセスにより図2の形状を形成する。この後、CVD酸化膜41上の所定領域に図59に示されるようなフォトレジストパターン58を形成する。フォトレジストパターン58をマスクとしてCVD酸化膜41、窒化膜40およびポリシリコン膜134ならびにゲート酸化膜12をドライエッチングすることによって、バイポーラトランジスタ部のベース・エミッタ活性領域(A1)とポリシリコン抵抗部(D)とに位置する部分を除去する。この後フォトレジストパターン58を除去する。
【0139】
次に、図60に示すように、全面にポリシリコン膜23aを1000Å程度の厚みで堆積した後、P型不純物6666をイオン注入する。この注入は、たとえば、BF2 + を注入イオンとして、40KeV、3×1013cm-2の条件下で行なう。この注入は、後に形成されるP型ポリシリコン抵抗30dの抵抗値を決定するためのものである。したがって、そのポリシリコン抵抗30dの抵抗値に合せて、イオン注入の注入量および注入エネルギを調節する必要がある。
【0140】
次に、図61に示すように、P型ポリシリコン抵抗30dが形成される位置上にフォトレジストパターン48を形成する。フォトレジストパターン48をマスクとしてポリシリコン膜23aにP型不純物7777を注入する。上記したP型不純物6666の注入と、P型不純物7777の注入とによって、最終的に形成される外部ベース引出し電極23の不純物注入量が決定される。この後フォトレジストパターン48を除去する。
【0141】
次に、ポリシリコン膜23a上の全面にCVD酸化膜(図示せず)を3000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域に図62に示されるようなフォトレジストパターン59aを形成する。このフォトレジストパターン59aをマスクとしてドライエッチングを行なうことによって、外部ベース引出し電極23とP型ポリシリコン抵抗30dと、CVD酸化膜22aとを同時に形成する。このとき、エミッタ用開口E1も同時に形成される。この後フォトレジストパターン59aを除去する。
【0142】
これ以降、図50〜図53に示した実施の形態10のプロセスと同様のプロセスを経て、図63に示されるようなゲート電極13eとエミッタ電極26cとが同時にパターニングされる。この後、図63に示すように、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン16cを形成する。フォトレジストパターン16cと、PMOSトランジスタ部(B)のゲート電極13eとをマスクとして、N型ウェル領域9の表面にP型不純物111をイオン注入することによって、低濃度のP- 型ソース/ドレイン領域15aを形成する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。この後フォトレジストパターン16cを除去する。
【0143】
次に、図64に示すように、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(B)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン18cを形成する。フォトレジストパターン18cと、NMOSトランジスタ部(C)のゲート電極13eとをマスクとして、P型ウェル領域10の表面にN型不純物222をイオン注入することによって、低濃度のN- 型ソース/ドレイン領域17aを形成する。この注入は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。この後フォトレジストパターン18cを除去する。
【0144】
次に、CVD酸化膜(図示せず)を2000Å程度の厚みで形成した後そのCVD酸化膜をドライエッチングすることによって、ゲート電極13eの側面部分に、図65に示されるような、サイドウォールスペーサ19を形成する。この後、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン20cを形成する。フォトレジストパターン20cと、PMOSトランジスタ部(B)のゲート電極13eおよびサイドウォールスペーサ19とをマスクとして、N型ウェル領域9の表面にP型不純物333をイオン注入することによって、高濃度のP+ 型ソース/ドレイン領域15bを形成する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン20cを除去する。
【0145】
次に、図66に示すように、バイポーラトランジスタ部(A1およびA2)と、PMOSトランジスタ部(B)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン21cを形成する。フォトレジストパターン21cと、NMOSトランジスタ部(C)のゲート電極13eおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444を注入することによって、高濃度のN+ 型ソース/ドレイン領域17bを形成する。この注入は、たとえば、As+ を注入イオンとして、50KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン21cを除去する。
【0146】
次に、図67に示すように、層間絶縁膜32を形成した後その層間絶縁膜32の所定領域にコンタクトホール33を形成する。各コンタクトホール33内を埋込むようにタングステンなどからなる金属膜34を形成した後、その各々の金属膜34の上面にそれぞれアルミニウムなどからなる金属配線35を形成する。これにより、実施の形態11によるBiCMOS素子が完成される。
【0147】
ここで、実施の形態11による製造プロセスでは、図62に示したように、外部ベース電極23とポリシリコン抵抗30dとが同時に形成されるので、ポリシリコン抵抗30dを別個に形成する場合に比べて、ポリシリコン膜の形成工程およびドライエッチング工程をそれぞれ1回ずつ削減することができる。これにより、製造プロセスを簡略化しながらドライエッチング工程を減らすことができるので、ドライエッチングによるダメージも低減させることができる。
【0148】
(実施の形態12)
図68〜図71は、本発明の実施の形態12によるBiCMOS素子の製造プロセスを説明するための断面図である。図68〜図71を参照して、以下に実施の形態12による製造プロセスを説明する。
【0149】
まず、実施の形態11のプロセスで説明したプロセスと同様のプロセスによって図59に示す形状までを形成する。その後フォトレジストパターン58を除去する。
【0150】
次に、図68に示すように、全面にポリシリコン膜23aを1000Å程度の厚みで堆積した後、ポリシリコン膜23aにP型不純物6666を注入する。この注入は、たとえば、As+ を注入イオンとして、50KeV、1×1016cm-2の条件下で行なう。この注入は、後に形成される第1のP型ポリシリコン抵抗30dの抵抗値を決定するためのものである。したがって、第1のP型ポリシリコン抵抗30dの抵抗値に合せて、注入量および注入エネルギを調節する必要がある。
【0151】
次に、図69に示すように、後に形成される第1のP型ポリシリコン抵抗30dとなる領域を覆うようにフォトレジストパターン48を形成する。フォトレジストパターン48をマスクとしてポリシリコン膜23aにP型不純物7777を注入する。このP型不純物7777と、前工程のP型不純物6666との注入量が決定される。また、P型不純物6666と7777の2回の注入が行なわれたポリシリコン膜23aの部分は後の工程において第2のP型ポリシリコン抵抗30eと外部ベース引出し電極23とになる。
【0152】
次に、ポリシリコン膜23a上の全面にCVD酸化膜(図示せず)を3000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域にフォトレジストパターン59b(図70参照)を形成する。そのフォトレジストパターン59bをマスクとして下層のCVD酸化膜とポリシリコン膜23a(図69参照)をドライエッチングすることによって、図70に示されるような、外部ベース引出し電極23と第1のP型ポリシリコン抵抗30dと第2のP型ポリシリコン抵抗30eと、それらの上のCVD酸化膜22aとが形成される。この際、エミッタ用開口E1も形成される。この後フォトレジストパターン59bを除去する。
【0153】
次に、図63〜図67に示した実施の形態10と同様の製造プロセスを経て、図71に示した実施の形態12によるBiCMOS素子が完成される。
【0154】
上記した実施の形態12によるプロセスでは、同一のポリシリコン膜23aをパターニングすることによって、外部ベース引出し電極23と、第1のP型ポリシリコン抵抗30dと、第2のP型ポリシリコン抵抗30eとを同時に形成する。これにより、それらを別個の工程で形成した場合に比べて、膜形成工程およびドライエッチング工程をそれぞれ2回ずつ削減することができる。これにより製造プロセスを簡略化することができるとともにエッチングダメージを低減することができる。また、実施の形態4と同様、1つのポリシリコン膜23aから2つの異なる抵抗値の第1および第2のP型ポリシリコン抵抗30dおよび30eを形成することができるので、実施の形態4と同様、高集積化に適した製造プロセスである。
【0155】
(実施の形態13)
図72〜図75は、本発明の実施の形態13によるBiCMOS素子の製造プロセスを示した断面図である。図72〜図75を参照して、以下に実施の形態13による製造プロセスについて説明する。
【0156】
まず、図48〜図53に示した実施の形態10の製造プロセスと同様のプロセスを用いて、図53に示す形状を形成する。図53に示したプロセスにおいてフォトレジストパターン57をマスクとしてドライエッチングを行なうことによって、図72に示されるようなゲート電極13eとエミッタ電極26cとを同時に形成する。この後、図72に示すように、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン16cを形成する。フォトレジストパターン16cと、PMOSトランジスタ部(B)のゲート電極13eとをマスクとしてN型ウェル領域9の表面にP型不純物111をイオン注入することによって低濃度のP- 型ソース/ドレイン領域15aを形成する。この注入は、たとえば、BF2 + を注入イオンとして、25KeV、7×1013cm-2の条件下で行なう。この後フォトレジストパターン16cを除去する。
【0157】
次に、図73に示すように、バイポーラトランジスタ部のエミッタ・ベース領域A1と、PMOSトランジスタ部(B)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン18dを形成する。フォトレジストパターン18dと、NMOSトランジスタ部(C)のゲート電極13eとをマスクとして、N型不純物222をP型ウェル領域10の表面にイオン注入することによって、低濃度のN- 型ソース/ドレイン領域17aを形成する。このイオン注入の際に、N型不純物222は、コレクタウォール領域8の表面にも注入される。これにより、コレクタウォール領域8の表面にN型不純物領域8aが形成される。このN型不純物222の注入は、たとえば、As+ を注入イオンとして、60KeV、3×1013cm-2の条件下で行なう。この後フォトレジストパターン18dを除去する。
【0158】
次に、図74に示すように、図56で説明した実施の形態10のプロセスと同様のプロセスを用いて、ゲート電極13eの側面に図74に示されるようなサイドウォールスペーサ19を形成する。そして、バイポーラトランジスタ部(A1およびA2)と、NMOSトランジスタ部(C)と、ポリシリコン抵抗部(D)とを覆うように、フォトレジストパターン20cを形成する。フォトレジストパターン20cと、PMOSトランジスタ部Bのゲート電極13eおよびサイドウォールスペーサ19とをマスクとして、N型ウェル領域9の表面にP型不純物333をイオン注入することによって、高濃度のP+ 型ソース/ドレイン領域15bを形成する。この注入は、たとえば、BF2 + を注入イオンとして、20KeV、4×1015cm-2の条件下で行なう。この後フォトレジストパターン20cを除去する。
【0159】
次に、図75に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域(A1)と、PMOSトランジスタ部(B)と、ポリシリコン抵抗部(D)とを覆うようにフォトレジストパターン21dを形成する。フォトレジストパターン21dと、NMOSトランジスタ部(C)のゲート電極13eおよびサイドウォールスペーサ19とをマスクとして、P型ウェル領域10の表面にN型不純物444をイオン注入することによって、高濃度のN+ 型ソース/ドレイン領域17bを形成する。このN型不純物444は、コレクタウォール領域8の表面にも注入される。これにより、N型不純物領域8bが形成される。このN型不純物444の注入は、たとえば、As+ を注入イオンとして、50KeV、4×1015cm-2の条件下で行なう。この後、実施の形態10と同様のプロセスを経て実施の形態13によるBiCMOS素子が完成される。
【0160】
ここで、実施の形態13による製造方法では、コレクタウォール領域8の表面にN型不純物222および444が注入されて、N型不純物領域8aおよび8bが形成されるので、実施の形態10〜12の効果に加えて、コレクタ抵抗を低減することができるという効果を奏する。これにより、バイポーラトランジスタの駆動性能および高速性能を向上させることができ、その結果、バイポーラトランジスタの高性能化を図ることができる。
【0161】
(実施の形態14)
図76〜図80(a)および(b)は、本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。図76〜図80を参照して、以下に実施の形態14による製造プロセスについて説明する。
【0162】
まず、図48〜図52に示した実施の形態10による製造プロセスと同様のプロセスを用いて、図52に示す製造プロセスまでを完了する。
【0163】
この後、実施の形態10の製造プロセスのようにポリシリコン膜138上にタングステンシリサイド膜の形成は行なわず、図76に示すように、ポリシリコン膜138上の所定領域にフォトレジストパターン57を形成する。フォトレジストパターン57をマスクとして下層のポリシリコン膜138と134とゲート酸化膜12とをドライエッチングする。これにより、図77に示されたようなゲート電極13fとエミッタ電極26dとが同時に形成される。
【0164】
この後、図63〜図66に示した実施の形態11による製造プロセスと同様のプロセスを経て、図77に示されるようなCMOSトランジスタのソース/ドレイン領域15および17が形成される。また、外部ベース引出し電極23およびCVD酸化膜22aの側面に、サイドウォールスペーサ61aおよび61bが形成されている。さらに、ポリシリコン抵抗30dの側面とその上のCVD酸化膜22aの側面とにサイドウォールスペーサ62が形成されている。
【0165】
この状態から、全面にCVD酸化膜(図示せず)を形成した後、そのCVD酸化膜上の金属シリサイド膜39が形成されない領域にフォトレジストパターン50を図78に示すように形成する。このフォトレジストパターン50をマスクとして下層のCVD酸化膜をドライエッチングすることによって、図78(a)および(b)に示されるようなCVD酸化膜60が形成される。この後フォトレジストパターン50を除去する。
【0166】
次に、全面にたとえばCoなどの金属膜を堆積した後数回のランプアニールを行なう。これにより、シリコン上およびポリシリコン上に位置する金属膜を金属シリサイド膜に変化させる。この後金属シリサイド膜に変化しなかった金属膜の部分を除去することによって、シリコン上およびポリシリコン上のみに図79に示されるような金属シリサイド膜39が形成される。また、金属シリサイド膜39が形成されたバイポーラトランジスタおよびCMOSトランジスタと、金属シリサイド膜39が形成されないバイポーラトランジスタおよびCMOSトランジスタとを選択的に形成することができる。また、エミッタ電極26dの表面に形成された金属シリサイド膜39と外部ベース引出し電極23の表面に形成された金属シリサイド膜39とは、サイドウォールスペーサ19およびCVD酸化膜22aによって隔てられている。これにより、エミッタ電極26dと外部ベース引出し電極23との間でショートが発生するのを防止することができる。
【0167】
この後、図80に示したように、層間絶縁膜32を形成した後、その層間絶縁膜32の所定領域にコンタクトホール33を形成する。各コンタクトホール33内にタングステンなどからなる金属膜34を埋込んだ後、各金属膜34の上面にそれぞれアルミニウムなどからなる金属配線35を形成する。これにより、実施の形態14によるBiCMOS素子が完成される。
【0168】
この実施の形態14による製造プロセスでは、上述した実施の形態6と同様、バイポーラトランジスタの外部ベース引出し電極23の形成時にポリシリコン膜134、窒化膜40およびCVD酸化膜41からなる積層膜によってエミッタ・ベース活性領域(A1)以外が覆われているので、フィールド酸化膜7の膜減り量が減少する。これにより、図112に示したようにNMOSトランジスタ部(C)のソース/ドレイン領域17とPMOSトランジスタ部(B)のソース/ドレイン領域15との間が金属シリサイド膜39でつながってショートするなどの不都合を防止することができる。さらに、金属シリサイド膜39の形成された低抵抗の高速なバイポーラトランジスタおよびCMOSトランジスタと、金属シリサイド膜39の形成されない通常のトランジスタとを同時に形成することができる。
【0169】
(実施の形態15)
図81〜図83(a)および(b)は、本発明の実施の形態15によるBiCMOS素子の製造プロセスを説明するための断面図である。図81〜図83を参照して、以下に実施の形態15による製造プロセスについて説明する。
【0170】
まず、実施の形態14と同様、エミッタ電極用のポリシリコン膜138を堆積した後N型不純物555を注入する。この場合ポリシリコン膜138上にはタングステンシリサイド膜は堆積しない。続いて、ポリシリコン膜138の表面上にCVD酸化膜63を堆積した後、そのCVD酸化膜63上の所定領域にフォトレジストパターン57を形成する。フォトレジストパターン57をマスクとしてパターニングすることによって、図82(a)および(b)に示されるように、ゲート電極13fとエミッタ電極26dとを同時に形成する。
【0171】
この後、図63〜図66に示した実施の形態11の製造プロセスと同様のプロセスを経て、CMOSトランジスタのソース/ドレイン領域15および17が形成される。この後、全面にCVD酸化膜(図示せず)を1000Å程度の厚みで堆積した後、そのCVD酸化膜上の所定領域にフォトレジストパターン50を形成する。このフォトレジストパターン50は、後のプロセスで金属シリサイド膜39が形成されない領域を覆うように形成する。フォトレジストパターン50をマスクとしてパターニングを行なうことによって、図82(a)および(b)に示されるような形状のCVD酸化膜60が形成される。この後フォトレジストパターン50を除去する。次に、図79(a)および(b)に示した実施の形態14と同じプロセスを経て、図83(a)および(b)に示されるような実施の形態15によるBiCMOS素子が完成される。
【0172】
この実施の形態15においても、上記した実施の形態14と同様、フィールド酸化膜7の膜減り量を低減することができるので、金属シリサイド膜39の形成に起因するショートなどの不都合を防止しながら、金属シリサイド膜39が形成された高速性能の優れたトランジスタと、金属シリサイド膜39の形成されない通常のトランジスタとを容易に形成することができる。
【0173】
(実施の形態16)
図84および図85は、本発明の実施の形態16によるBiCMOS素子の製造プロセスを説明するための断面図である。図84および図85を参照して、以下に実施の形態16による製造プロセスについて説明する。
【0174】
まず、図1に示した実施の形態1による製造プロセスと同じプロセスを用いて図1の形状を形成する。この後、図84に示すように、バイポーラトランジスタ部(A1およびA2)と、PMOSトランジスタ部(B)と、NMOSトランジスタ部(C)とのシリコン基板1の表面上にゲート酸化膜12を形成する。ゲート酸化膜12およびフィールド酸化膜7上にポリシリコン膜134を500Å程度の厚みで形成した後、その上にCVD酸化膜54を500Å程度の厚みで形成する。この後、図3に示した実施の形態1と同様のプロセスを用いて、ベース・エミッタ活性領域(A1)上に位置するポリシリコン膜134とCVD酸化膜54とを除去する。その後、図48〜図49に示した実施の形態10による製造プロセスと同様のプロセスを用いて、図85に示されるような、外部ベース引出し電極23を形成する。その後、真性ベース領域24aを形成するための不純物4444の注入を行なう。続いて、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後ドライエッチングを行なうことによって、外部ベース引出し電極23の側面にサイドウォールスペーサ47を形成する。このサイドウォールスペーサ47の形成時のエッチングによって、ポリシリコン膜134上に位置するCVD酸化膜54を完全に除去するようにエッチングを行なう。これにより、ポリシリコン膜134の上面を露出させる。これ以降の工程は、図52〜図58に示した実施の形態10による製造プロセスと同様のプロセスを経て、実施の形態16によるBiCMOS素子が完成される。
【0175】
上記のように、この実施の形態16による製造プロセスでは、CMOSトランジスタ部(B,C)領域のエッチング保護膜として、ポリシリコン膜134、窒化膜40およびCVD酸化膜41からなる積層膜を、ポリシリコン膜134およびCVD酸化膜54からなる積層膜に変更する。これにより、工程数を削減することができる。
【0176】
(実施の形態17)
図86および図87は、本発明の実施の形態17によるBiCMOS素子の製造プロセスを説明するための断面図である。図86および図87を参照して、以下に実施の形態17による製造プロセスについて説明する。
【0177】
まず、図48および図49に示した実施の形態10による製造プロセスと同様のプロセスを用いて図49に示す工程までを完了する。この後フォトレジストパターン56を除去する。
【0178】
次に、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後、そのCVD酸化膜をドライエッチングすることによって、外部ベース引出し電極23の側面に図86に示されるような、サイドウォールスペーサ47を形成する。そのサイドウォールスペーサ47の形成時のドライエッチングの際に、窒化膜40上のCVD酸化膜41(図49参照)も除去される。この後、真性ベース領域24bを形成するためのP型不純物1111の注入を行なう。この注入は、たとえば、BF2 を注入イオンとして、10KeV、3×1013cm-2の条件下で行なう。この後、窒化膜40を除去する。そして、図87に示すように、全面にポリシリコン膜138を1000Åの厚みで堆積した後、そのポリシリコン膜138の表面にN型不純物5555を注入する。
【0179】
続いて、全面にタングステンシリサイド膜(図示せず)を1000Å程度の膜厚で堆積した後パターニングを行なうことによって、ポリシリコン膜134、138およびタングステンシリサイド膜からなるゲート電極(図示せず)を形成する。この後、実施の形態10と同様のプロセスを経て実施の形態17によるBiCMOSの素子が完成される。
【0180】
この実施の形態17は、上述した実施の形態8と同様、エミッタ用開口E1内にサイドウォールスペーサ47を形成した後P型不純物1111を注入することによって真性ベース領域24bを形成する。これにより、サイドウォールスペーサ47の形成時にシリコン基板表面が削られることの影響を受けずに、外部ベース領域24bの深さを制御することができる。これにより、エミッタ・ベースの不純物濃度プロファイルのばらつきを低減することができ、その結果バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【0181】
(実施の形態18)
図88〜図90は、本発明の実施の形態18によるBiCMOS素子の製造プロセスを説明するための断面図である。図88〜図90を参照して以下に実施の形態18による製造プロセスについて説明する。
【0182】
まず、図48および図49に示した実施の形態10による製造プロセスと同様のプロセスを経て図49の工程までを完了させる。この後フォトレジストパターン56を除去する。そして、図88に示すように、後に形成する真性ベース領域24cと外部ベース領域88とを接続するためのP型不純物領域55を形成するためにP型不純物2222を注入する。この注入は、たとえば、BF2 + を注入イオンとして、10KeV、3×1013cm-2の条件下で行なう。この製造プロセスは、実施の形態9による製造プロセスと同様である。
【0183】
この後、全面にCVD酸化膜(図示せず)を2000Å程度の厚みで堆積した後そのCVD酸化膜をドライエッチングすることによって外部ベース引出し電極23の側面にサイドウォールスペーサ47を形成する。このサイドウォールスペーサ47を形成した後真性ベース領域24cを形成するためのP型不純物3333の注入を行なう。このように、この実施の形態18では、ベース注入を2回(2222、3333)に分けて行なうことによって、実施の形態9と同様ベース幅や不純物濃度のばらつきを低減することができる。なお、図90は、エミッタ領域27形成後の工程を示している。
【0184】
(実施の形態19)
図91および図92は、本発明の実施の形態19によるBiCMOS素子の製造プロセスを説明するための断面図である。図91および図92を参照して実施の形態19による製造プロセスについて説明する。
【0185】
まず、図1〜図9に示した実施の形態1による製造プロセスと同様のプロセスを用いて、図9に示す工程までを完了させる。この後、CVD酸化膜(図示せず)を2000Å程度の厚みで全面に堆積した後、その後CVD酸化膜をドライエッチングすることによってゲート電極13cの側面に、図91に示されるような、サイドウォールスペーサ19を形成する。このサイドウォールスペーサ19のドライエッチング時に、外部ベース引出し電極層23b上のCVD酸化膜22(図9参照)を完全に除去することにより外部ベース引出し電極層23bの表面を露出させる。
【0186】
この後、図10〜図12に示した実施の形態1による製造プロセスと同様のプロセスを経て図92に示されるような構造が得られる。この後、図13〜図18に示した実施の形態1による製造プロセスと同様のプロセスを経て、実施の形態19によるBiCMOS素子が完成される。
【0187】
このように構成することによっても、実施の形態1と同様、製造プロセスを簡略化しながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージを低減することができる。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。たとえば、実施の形態1〜19のいずれかを選択的に組合せた製造プロセスを用いることも可能である。
【0188】
【発明の効果】
以上のように、請求項1〜16に記載の半導体装置の製造方法によれば、製造プロセスを簡略化しながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージからの保護が可能となり、その結果、製造プロセスを簡略化しながらエッチングダメージに起因する素子特性の劣化を防止することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図2】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図3】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図4】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図5】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図6】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図7】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図8】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図9】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図10】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図11】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図12】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図13】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図14】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図15】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図16】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図17】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図18】 本発明の実施の形態1によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図19】 本発明の実施の形態2によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図20】 本発明の実施の形態2によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図21】 本発明の実施の形態2によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図22】 本発明の実施の形態2によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図23】 本発明の実施の形態3によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図24】 本発明の実施の形態3によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図25】 本発明の実施の形態3によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図26】 本発明の実施の形態3によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図27】 本発明の実施の形態4によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図28】 本発明の実施の形態4によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図29】 本発明の実施の形態4によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図30】 本発明の実施の形態5によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図31】 本発明の実施の形態5によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図32】 本発明の実施の形態5によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図33】 本発明の実施の形態5によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図34】 本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図35】 本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図36】 本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図37】 本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図38】 本発明の実施の形態6によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図39】 本発明の実施の形態7によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図40】 本発明の実施の形態7によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図41】 本発明の実施の形態7によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図42】 本発明の実施の形態8によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図43】 本発明の実施の形態8によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図44】 本発明の実施の形態8によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図45】 本発明の実施の形態9によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図46】 本発明の実施の形態9によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図47】 本発明の実施の形態9によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図48】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図49】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図50】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図51】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図52】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図53】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図54】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図55】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図56】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図57】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図58】 本発明の実施の形態10によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図59】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図60】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図61】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図62】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図63】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図64】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図65】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図66】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図67】 本発明の実施の形態11によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図68】 本発明の実施の形態12によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図69】 本発明の実施の形態12によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図70】 本発明の実施の形態12によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図71】 本発明の実施の形態12によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図72】 本発明の実施の形態13によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図73】 本発明の実施の形態13によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図74】 本発明の実施の形態13によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図75】 本発明の実施の形態13によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図76】 本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図77】 本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図78】 本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図79】 本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図80】 本発明の実施の形態14によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図81】 本発明の実施の形態15によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図82】 本発明の実施の形態15によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図83】 本発明の実施の形態15によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図84】 本発明の実施の形態16によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図85】 本発明の実施の形態16によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図86】 本発明の実施の形態17によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図87】 本発明の実施の形態17によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図88】 本発明の実施の形態18によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図89】 本発明の実施の形態18によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図90】 本発明の実施の形態18によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図91】 本発明の実施の形態19によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図92】 本発明の実施の形態19によるBiCMOS素子の製造プロセスを説明するための断面図である。
【図93】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図94】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図95】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図96】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図97】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図98】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図99】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図100】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図101】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図102】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図103】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図104】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図105】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図106】 従来の第1のBiCMOS素子の製造プロセスを説明するための断面図である。
【図107】 従来のバイポーラトランジスタと抵抗素子とを含むインバータ回路を示した等価回路図ある。
【図108】 従来の第2のBiCMOS素子の製造プロセスを説明するための断面図である。
【図109】 従来の第2のBiCMOS素子の製造プロセスを説明するための断面図である。
【図110】 従来の第2のBiCMOS素子の製造プロセスを説明するための断面図である。
【図111】 従来の第2のBiCMOS素子の製造プロセスを説明するための断面図である。
【図112】 従来の第2のBiCMOS素子の製造プロセスの問題点を説明するための断面図である。
【符号の説明】
1 P型シリコン基板、7 フィールド酸化膜、12 ゲート酸化膜、13a〜f ゲート電極、23a ポリシリコン膜、23 外部ベース引出し電極、24 真性ベース領域、26a エミッタ電極、27 エミッタ領域、40 窒化膜、41 CVD酸化膜、47 サイドウォールスペーサ、15,17 ソース/ドレイン領域、134〜138 ポリシリコン膜。
Claims (16)
- バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、
前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、
前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する工程と、
前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、
前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する工程と、
前記第2の半導体膜上に第2の絶縁膜を形成する工程と、
前記第2の半導体膜の側面および前記第2の絶縁膜の側面に第1のサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、前記サイドウォール絶縁膜形成時のドライエッチングにより前記第1の半導体膜上の前記第1の絶縁膜を除去する工程と、
前記第1の半導体膜上に少なくとも第3の半導体膜を形成した後、前記第1の半導体膜および前記第3の半導体膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する工程と、
前記第2の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、
前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、
前記エミッタ用開口内に位置する前記外部ベース引出し電極の側面および前記第2の絶縁膜の側面に第2のサイドウォール絶縁膜を形成する工程と、
前記エミッタ用開口内で前記半導体基板の主表面に電気的に接続する第4の半導体膜を形成した後パターニングすることにより、エミッタ電極を形成する工程とを備えた、半導体装置の製造方法。 - 前記第1のサイドウォール絶縁膜を形成するとともに前記第1の絶縁膜を除去する際に、前記第2の半導体膜上の前記第2の絶縁膜を残余させる、請求項1に記載の半導体装置の製造方法。
- 前記ソース/ドレイン領域の形成のために不純物をイオン注入する際前記バイポーラトランジスタのコレクタ領域にも前記不純物をイオン注入する、請求項1または2に記載の半導体装置の製造方法。
- 前記エミッタ電極を形成する工程は、
前記第4の半導体膜を形成した後前記第4の半導体膜に第1の不純物注入を行なう工程と、
前記第4の半導体膜の第1の抵抗層となる部分上にマスク層を形成した後、前記第4の半導体膜に第2の不純物注入を行なう工程と、
前記マスク層を除去した後、前記第4の半導体膜をパターニングすることにより、前記エミッタ電極と前記第1の抵抗層とを同時に形成する工程とを含む、請求項1〜3のいずれかに記載の半導体装置の製造方法。 - 前記第4の半導体膜をパターニングすることにより前記エミッタ電極と前記第1の抵抗層とに加えてさらに第2の抵抗層を同時に形成する、請求項4に記載の半導体装置の製造方法。
- 素子形成領域の少なくとも一部の表面を露出させる工程と、
前記露出された部分の表面にシリサイド膜を形成する工程とをさらに備える、請求項1〜5のいずれかに記載の半導体装置の製造方法。 - 前記シリサイド膜を形成する工程は、
前記露出された部分の側面に第3の絶縁膜を形成する工程と、
前記露出された部分の上面上にシリサイド膜を形成する工程とを含む、請求項6に記載の半導体装置の製造方法。 - 前記ベース領域にイオン注入する工程は、前記第2のサイドウォール絶縁膜の形成後に前記半導体基板の主表面にイオン注入することにより行なう、請求項1〜7のいずれかに記載の半導体装置の製造方法。
- 前記第2のサイドウォール絶縁膜の形成に先立って、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する、請求項8に記載の半導体装置の製造方法。
- バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、
前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、
前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する工程と、
前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、
前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する工程と、
前記第2の半導体膜上に第2の絶縁膜を形成する工程と、
前記第2の半導体膜および前記第2の絶縁膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、
前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、
前記外部ベース引出し電極の側面および前記第2の絶縁膜の側面にサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、前記サイドウォール絶縁膜形成時のドライエッチングにより前記第1の半導体膜上の前記第1の絶縁膜を除去する工程と、
前記第1の半導体膜上および前記エミッタ用開口内に、少なくとも第3の半導体膜を形成した後パターニングすることによって、ゲート電極とエミッタ電極とを同時に形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する工程とを備えた、半導体装置の製造方法。 - 前記第2の絶縁膜を形成する工程に先立って、
前記第2の半導体膜に第1の不純物注入を行なう工程と、
前記第2の半導体膜の第1の抵抗層となる部分上にマスク層を形成した後、前記第2の半導体膜に第2の不純物注入を行なう工程と、
前記マスク層を除去する工程とを備え、
前記第2の半導体膜および前記第2の絶縁膜をパターニングすることにより、前記外部ベース引出し電極と、前記エミッタ用開口と、前記第1の抵抗層とを同時に形成する請求項10に記載の半導体装置の製造方法。 - 前記第2の半導体膜および前記第2の絶縁膜のパターニングによって、前記外部ベース引出し電極と、前記エミッタ用開口と、前記第1の抵抗層とに加えて、さらに、第2の抵抗層を同時に形成する、請求項11に記載の半導体装置の製造方法。
- 前記ソース/ドレイン領域の形成のために不純物をイオン注入する際前記バイポーラトランジスタのコレクタ領域にも前記不純物をイオン注入する、請求項10〜12のいずれかに記載の半導体装置の製造方法。
- 素子形成領域の少なくとも一部の表面を露出させる工程と、
前記露出された部分の表面にシリサイド膜を形成する工程とをさらに備える、請求項10〜13のいずれかに記載の半導体装置の製造方法。 - 前記ベース領域にイオン注入する工程は、前記サイドウォール絶縁膜の形成後に前記半導体基板の主表面にイオン注入することにより行なう、請求項10〜14のいずれかに記載の半導体装置の製造方法。
- 前記サイドウォール絶縁膜の形成に先立って、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する、請求項15に記載の半導体装置の製造方法。
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