JP2006210790A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 電力利得および高周波出力特性が向上した通信機器用バイポーラトランジスタを提供する。
【解決手段】 真性ベース領域とベース電極２０Ｂとを接続する外部ベース層１１の平面形状をＵ字状にする。そして、基板１の主面に平行な面内において、コレクタ電極２０Ｃの長辺とエミッタ電極２０Ｅの長辺とを平行に配置し、コレクタ電極２０Ｃとエミッタ電極２０Ｅとを交互に並んで配列する。一方、ベース電極２０Ｂは、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側に配置し、ベース電極２０Ｂの長辺をコレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの長辺と直交するように配向する。
【選択図】 図１
【解決手段】 真性ベース領域とベース電極２０Ｂとを接続する外部ベース層１１の平面形状をＵ字状にする。そして、基板１の主面に平行な面内において、コレクタ電極２０Ｃの長辺とエミッタ電極２０Ｅの長辺とを平行に配置し、コレクタ電極２０Ｃとエミッタ電極２０Ｅとを交互に並んで配列する。一方、ベース電極２０Ｂは、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側に配置し、ベース電極２０Ｂの長辺をコレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの長辺と直交するように配向する。
【選択図】 図１
Description
本発明は、半導体装置およびその製造技術に関し、特に、高周波用バイポーラトランジスタの高性能化に適用して有効な技術に関する。
デジタルコードレス電話や無線ＬＡＮなどの通信機器用途に向けられる半導体デバイスには、ＭＯＳトランジスタに比べて高速動作が可能なバイポーラトランジスタが使用されている。この種の通信機器用ＲＦ(Radio Frequency)バイポーラトランジスタの高性能化にあたっては、電力利得(power gain：ＰＧ)向上ならびに高周波出力特性の向上が重要な課題となる。
特許文献１（特開平７−０９４５２１号公報）は、通信機器用バイポーラトランジスタの高速化技術を開示している。この文献に記載されたバイポーラトランジスタは、半導体基板の表面に形成されたエミッタ層と、このエミッタ層を囲むように前記半導体基板上に形成され、かつ前記エミッタ層とコンタクトし、前記エミッタ層上で凹部を有するエミッタ引き出し電極と、前記エミッタ引き出し電極の凹部領域内の前記エミッタ層上に少なくとも一部が形成されたベース層と、前記凹部領域内のベース層上に形成されたコレクタ層とを備えている。コレクタ層は、例えばベース層を形成した後、エミッタ引き出し電極で囲まれた領域内に導電膜を埋め込むことにより、自己整合的に形成される。このトランジスタ構造によれば、コレクタ層を半導体基板内ではなく、半導体基板上のベース層上に形成したことにより、コレクタ電流の電流経路となる半導体基板内の埋め込み層が不要になり、その分、トランジスタを微細化することができるので、高速化を図ることができる。
特許文献２（特開平９−１９９５１３号公報）は、バイポーラトランジスタのコレクタ抵抗の低減と製造コストの低減とを実現する技術を開示している。この文献に記載されたバイポーラトランジスタの一例は、第１導電型の半導体基板に形成された第２導電型のコレクタ領域、第１導電型のベース領域、第２導電型のエミッタ領域、絶縁層、コレクタ電極、エミッタ電極およびベース電極を備えている。ベース領域は、コレクタ領域の表面に形成され、エミッタ領域は、ベース領域の表面に形成されている。半導体基板の主表面上に形成された絶縁層は、コレクタ領域、エミッタ領域およびベース領域の一部表面に達する開口を有しており、コレクタ電極、エミッタ電極およびベース電極は、これらの開口内にそれぞれ形成されている。そして、エミッタ電極が形成される開口の長手方向の長さをＬとし、この長手方向と直交する方向の第２の開口の幅をＳとした場合、Ｌ／Ｓの値を１０以上とすることにより、コレクタ抵抗の低減を図っている。
特開平７−０９４５２１号公報
特開平９−１９９５１３号公報
図１７は、本発明者が検討したバイポーラトランジスタの主要部平面図、図１８は、図のＡ−Ａ線に沿った断面図である。
このバイポーラトランジスタは、単結晶シリコンからなる半導体基板（以下、基板という）１００のエピタキシャル層１０１に形成されている。基板１００には、コレクタ領域の一部を構成するｎ＋型埋込み層１０２が形成され、その上部のエピタキシャル層１０１には、ｎ型のコレクタ領域１０３が形成されている。
コレクタ領域１０３の一部には、その底部がｎ＋型埋込み層１０２に達するｎ型のコレクタ引き出し領域１０４が形成され、他の一部にはｐ型の真性ベース領域１０５が形成されている。また、真性ベース領域１０５の表面の一部には、ｎ型のエミッタ領域１０６が形成されている。コレクタ引き出し領域１０４と真性ベース領域１０５とは、エピタキシャル層１０１の表面に形成されたフィールド絶縁膜１０７によって互いに分離されている。
真性ベース領域１０５の上部には、ｐ型の多結晶シリコン膜からなる外部ベース層１０８が形成され、エミッタ領域１０６の上部には、ｎ型の多結晶シリコン膜からなるエミッタ引き出し層１０９が形成されている。外部ベース層１０８は、エミッタ領域１０６の上部を除いた真性ベース領域１０５の上部と、真性ベース領域１０５の周囲のフィールド絶縁膜１０７の上部とを広く覆う矩形の平面形状を有している。また、エミッタ引き出し層１０９も、矩形の平面形状を有している。真性ベース領域１０５は、外部ベース層１０８を構成する多結晶シリコン膜中のｐ型不純物（ホウ素）をコレクタ領域１０３の表面の一部に拡散させることによって形成され、エミッタ領域１０６は、エミッタ引き出し層１０９を構成する多結晶シリコン膜中のｎ型不純物（リン）を真性ベース領域１０５の表面の一部に拡散させることによって形成される。
エミッタ引き出し層１０９の上層には、層間絶縁膜１１０が形成されており、この層間絶縁膜１１０の上部には、コレクタ電極１１１Ｃ、エミッタ電極１１１Ｅおよびベース電極１１１Ｂが形成されている。
コレクタ電極１１１Ｃは、コレクタ引き出し領域１０４の上方に配置され、層間絶縁膜１１０のコンタクトホール１１２内に形成されたメタルプラグ１１５を介してコレクタ引き出し領域１０４に電気的に接続されている。エミッタ電極１１１Ｅは、エミッタ引き出し層１０９の上方に配置され、層間絶縁膜１１０のコンタクトホール１１４内に形成されたメタルプラグ１１５を介してエミッタ引き出し層１０９に電気的に接続されている。ベース電極１１１Ｂは、フィールド絶縁膜１０７の上方に配置され、層間絶縁膜１１０のコンタクトホール１１３内に形成されたメタルプラグ１１５を介して外部ベース層１０８に電気的に接続されている。
コレクタ電極１１１Ｃ、エミッタ電極１１１Ｅおよびベース電極１１１Ｂは、それぞれ矩形の平面形状を有している。エミッタ電極１１１Ｅおよびベース電極１１１Ｂは、外部ベース層１０８の上方において、それぞれ交互に複数個並んで配列されており、コレクタ電極１１１Ｃは、外部ベース層１０８が形成されていない領域において、ベース電極１１１Ｂに隣接して配列されている。
上記のように構成されたバイポーラトランジスタは、真性ベース領域１０５とベース電極１１１Ｂとを接続する外部ベース層１０８が、エミッタ領域１０６の上部を除いた真性ベース領域１０５の上部とその周囲のフィールド絶縁膜１０７の上部とを広く覆っている。そのために、外部ベース層１０８の下部で発生するベース−コレクタ間ＭＯＳ容量（ＣＢＸ）が大きくなり、ベース−コレクタ間ＭＯＳ容量（ＣＢＸ）と、コレクタ−ベース間接合容量（Ｃjc）との和（ＣＢＸ＋Ｃjc）で規定される出力容量（Ｃre）が大きくなる結果、式（１）で示すように、電力利得（ＰＧ）が低下するという問題が生じる。
従って、バイポーラトランジスタの電力利得（ＰＧ）を向上させるためには、ベース−コレクタ間ＭＯＳ容量（ＣＢＸ）を低減することのできる素子構造の開発が重要な課題となる。
また、上記のように構成されたバイポーラトランジスタは、エミッタ電極１１１Ｅとコレクタ電極１１１Ｃとの間にベース電極１１１Ｂが配置されている。そのために、エミッタ電極１１１Ｅとコレクタ電極１１１Ｃとの距離が遠くなり、コレクタ抵抗（Ｒc）が大きくなる結果、式（２）で示すように、遮断周波数（ｆＴ）が低下するという問題が生じる。また、コレクタ抵抗（Ｒc）の増加は、１ｄＢ利得圧縮出力電力が低下するという問題も引き起こす。
本発明の目的は、バイポーラトランジスタの電力利得を向上させることのできる技術を提供することにある。
本発明の他の目的は、バイポーラトランジスタの高周波出力特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、半導体基板の主面にそれぞれ形成されたコレクタ領域、真性ベース領域およびエミッタ領域と、前記コレクタ領域に電気的に接続されたコレクタ電極と、外部ベース層を介して前記真性ベース領域に電気的に接続されたベース電極と、エミッタ引き出し層を介して前記エミッタ領域に電気的に接続されたエミッタ電極とを備えたバイポーラトランジスタを有し、前記コレクタ電極と前記エミッタ電極とをそれぞれ交互に複数個並んで配列し、前記外部ベース層の平面形状をＵ字状にするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
真性ベース領域とベース電極とを接続する外部ベース層の面積を小さくすることができるので、外部ベース層の下部で発生するベース−コレクタ間ＭＯＳ容量（ＣＢＸ）を小さくすることができ、電力利得（ＰＧ）を向上させることができる。
また、コレクタ電極とエミッタ電極との距離を近接させることができるので、コレクタ抵抗（Ｒc）を小さくすることができ、遮断周波数（ｆＴ）および１ｄＢ利得圧縮出力電力を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態は、周波数１ＧＨｚ以上のデジタルコードレス電話や無線ＬＡＮなどの通信機器に内蔵されるパワーアンプ用バイポーラトランジスタに適用したものである。
本実施の形態は、周波数１ＧＨｚ以上のデジタルコードレス電話や無線ＬＡＮなどの通信機器に内蔵されるパワーアンプ用バイポーラトランジスタに適用したものである。
図１および図２は、本実施の形態のバイポーラトランジスタの主要部平面図、図３は、図１のＡ−Ａ線に沿った断面図、図４は、図１のＢ−Ｂ線に沿った断面図である。なお、バイポーラトランジスタの各構成要素と配線の平面レイアウトを見易くするために、図１および図２は、部材の一部のみを図示している。
本実施の形態のバイポーラトランジスタは、例えばｐ型の単結晶シリコンからなる基板１の主面に形成されたＳｉ−Ｇｅ半導体からなるエピタキシャル層２に形成されている。基板１に形成された符号３で示す半導体領域は、コレクタ領域の一部を構成するｎ＋型埋込み層、符号４で示す半導体領域は、アイソレーション用のｐ＋型埋込み層である。また、エピタキシャル層２に形成された符号５で示す半導体領域は、ｎ型のコレクタ領域、符号６で示す半導体領域は、ｐ型のフィールド領域である。シリコンとゲルマニウムを組み合わせたＳｉ−Ｇｅ半導体上に形成されたバイポーラトランジスタは、消費電力およびノイズが少なく、かつ高速で動作するので、大容量のデータを高速で送受信および処理するのに適している。
エピタキシャル層２に形成されたコレクタ領域５の一部には、その底部がｎ＋型埋込み層３に達するｎ型のコレクタ引き出し領域７が形成されており、他の一部にはｐ型の真性ベース領域８が形成されている。また、真性ベース領域８の表面の一部には、ｎ型のエミッタ領域９が形成されている。コレクタ引き出し領域７と真性ベース領域８とは、エピタキシャル層２の表面に形成された酸化シリコン膜からなるフィールド絶縁膜１０によって互いに分離されている。
真性ベース領域８の上部には、その一部がフィールド絶縁膜１０上に延在する外部ベース層１１が形成されている。この外部ベース層１１は、ｐ型の多結晶シリコン膜からなる。後述するように、真性ベース領域８は、外部ベース層１１を構成する多結晶シリコン膜中のｐ型不純物（ホウ素）をコレクタ領域５の表面の一部に拡散させることによって形成される。本実施の形態の外部ベース層１１は、その平面形状がＵ字状である。外部ベース層１１は、コレクタ電極２０Ｃの両側に位置する第１部分（ａ）、第２部分（ｂ）、および前記第１部分（ａ）、第２部分（ｂ）と交差する方向（略直交する方向）に配置され、前記第１、第２部分を接続する第３部分（ｃ）からなる。すなわち、外部ベース層１１の半導体基板主面に平行な平面形状は、前記第１、第２、第３部分からなるＵ字状の形状を有している。図１および図２に示す外部ベース層１１の平面形状は、２個のＵ字を横に並べてそれらの一部を連結した櫛歯状になっているが、１個のＵ字で、または３個以上のＵ字を連結して外部ベース層１１を構成することもできる。
エミッタ領域９の上部には、エミッタ領域９と接するｎ型のエミッタ引き出し層１２が形成されている。エミッタ引き出し層１２は、ｎ型の多結晶シリコン膜からなり、酸化シリコン膜１３および側壁絶縁膜１４によって前記外部ベース層１１と分離されている。後述するように、エミッタ領域９は、エミッタ引き出し層１２を構成する多結晶シリコン膜中のｎ型不純物（リン）を真性ベース領域８の表面の一部に拡散させることによって形成される。
図示はしないが、コレクタ引き出し領域７および真性ベース領域８は、それぞれ矩形の平面形状を有している。また、エミッタ領域９およびその上部のエミッタ引き出し層１２も、それぞれ矩形の平面形状を有している。コレクタ引き出し領域７と真性ベース領域８とは、それぞれが交互に複数個並んで配列され、フィールド絶縁膜１０によって互いに分離されている。複数個のコレクタ引き出し領域７のそれぞれは、両端部のコレクタ引き出し領域７を除き、Ｕ字状の平面形状を有する外部ベース層１１の内側に一個ずつ配置されている。
エミッタ引き出し層１２の上層には、酸化シリコン膜からなる層間絶縁膜１５が形成されており、この層間絶縁膜１５の上部には、コレクタ電極２０Ｃ、エミッタ電極２０Ｅおよびベース電極２０Ｂを構成する第１層メタル配線が形成されている。
コレクタ電極２０Ｃは、コレクタ引き出し領域７の上方に配置され、層間絶縁膜１５のコンタクトホール１６内に形成されたメタルプラグ１９を介してコレクタ引き出し領域７に電気的に接続されている。コレクタ電極２０Ｃは、コレクタ引き出し領域７と同じく、矩形の平面形状を有している。
エミッタ電極２０Ｅは、エミッタ引き出し層１２の上方に配置され、層間絶縁膜１５のコンタクトホール１７内に形成されたメタルプラグ１９を介してエミッタ引き出し層１２に電気的に接続されている。エミッタ電極２０Ｅは、エミッタ領域９およびエミッタ引き出し層１２と同じく、矩形の平面形状を有している。
前述したように、コレクタ引き出し領域７と真性ベース領域８とは、それぞれ交互に複数個並んで配列されており、エミッタ領域９は、真性ベース領域８の表面の一部に形成されている。従って、コレクタ引き出し領域７の上方に配置されたコレクタ電極２０Ｃと、エミッタ領域９の上方に配置されたエミッタ電極２０Ｅとは、層間絶縁膜１５上でそれぞれ交互に複数個並んで配列されている。
また、複数個のコレクタ電極２０Ｃと複数個のエミッタ電極２０Ｅとは、基板１の主面に平行な面内において、それぞれの長辺が平行に配置されており、かつコレクタ電極２０Ｃの中央部とエミッタ電極２０Ｅの中央部とは、同一線上に並んでいる。前述したように、複数個のコレクタ引き出し領域７のそれぞれは、Ｕ字状の平面形状を有する外部ベース層１１の内側に一個ずつ配置されているので、複数個のコレクタ電極２０Ｃのそれぞれも、両端部のコレクタ電極２０Ｃを除き、外部ベース層１１の内側に一個ずつ配置されている。
ベース電極２０Ｂは、外部ベース層１１の上方に配置され、層間絶縁膜１５のコンタクトホール１８内に形成されたメタルプラグ１９を介して外部ベース層１１に電気的に接続されている。ベース電極２０Ｂは、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅと同じく矩形の平面形状を有しているが、その中央部は、コレクタ電極２０Ｃの中央部とエミッタ電極２０Ｅの中央部とを結ぶ直線上には位置していない。すなわち、本実施の形態のベース電極２０Ｂは、その長辺がコレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの長辺と直交するように配向され、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側に配置されている。
第１層メタル配線の上部には、酸化シリコン膜からなる層間絶縁膜２１が形成されており、この層間絶縁膜２１の上部には、第２層メタル配線２２Ｃ、２２Ｅ、２２Ｂが形成されている。第２層メタル配線２２Ｃは、層間絶縁膜２１のコンタクトホール２３内に形成されたメタルプラグ２６を介してコレクタ電極２０Ｃに電気的に接続されている。第２層メタル配線２２Ｅは、層間絶縁膜２１のコンタクトホール２４内に形成されたメタルプラグ２６を介してエミッタ電極２０Ｅに電気的に接続されている。第２層メタル配線２２Ｂは、層間絶縁膜２１のコンタクトホール２５内に形成されたメタルプラグ２６を介してベース電極２０Ｂに電気的に接続されている。
第２層メタル配線２２Ｃ、２２Ｅ、２２Ｂの上部には、酸化シリコン膜からなる層間絶縁膜２７が形成されており、この層間絶縁膜２７の上部には、第３層メタル配線２８Ｃ、２８Ｅ、２８Ｂが形成されている。第３層メタル配線２８Ｅは、層間絶縁膜２７のコンタクトホール２９内に形成されたメタルプラグ３１を介して第２層メタル配線２２Ｅに電気的に接続されている。第３層メタル配線２８Ｂは、層間絶縁膜２７のコンタクトホール３０内に形成されたメタルプラグ３１を介して第２層メタル配線２２Ｂに電気的に接続されている。図示は省略するが、第３層メタル配線２８Ｃは、層間絶縁膜２７のコンタクトホール内に形成されたメタルプラグを介して第２層メタル配線２２Ｃに電気的に接続されている。
図２に示すように、第３層メタル配線２８Ｃの一部はボンディングパッド３２Ｃを構成し、第３層メタル配線２８Ｅの一部はボンディングパッド３２Ｅを構成し、第３層メタル配線２８Ｂの一部はボンディングパッド３２Ｂを構成している。
このように、本実施の形態のバイポーラトランジスタは、真性ベース領域８とベース電極２０Ｂとを接続する外部ベース層１１の平面形状をＵ字状にする。そして、基板１の主面に平行な面内において、コレクタ電極２０Ｃの長辺とエミッタ電極２０Ｅの長辺とを平行に配置し、コレクタ電極２０Ｃとエミッタ電極２０Ｅとを交互に並んで配列する。一方、ベース電極２０Ｂは、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側に配置し、ベース電極２０Ｂの長辺をコレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの長辺と直交するように配向する。
この構成により、前記図１７、図１８に示したバイポーラトランジスタに比べて、外部ベース層１１の面積を小さくすることができるので、外部ベース層１０８の下部で発生するベース−コレクタ間ＭＯＳ容量（ＣＢＸ）を小さくすることができ、電力利得（ＰＧ）を向上させることができる。
また、前記図１７、図１８に示したバイポーラトランジスタに比べて、コレクタ電極２０Ｃとエミッタ電極２０Ｅとの距離が近接するので、コレクタ抵抗（Ｒc）を小さくすることができ、遮断周波数（ｆＴ）および１ｄＢ利得圧縮出力電力を向上させることができる。
図５は、本実施の形態のバイポーラトランジスタと、前記図１７、図１８に示したバイポーラトランジスタのそれぞれの電力利得（ＰＧ）を比較した結果を示すグラフである。本発明者の試算によれば、ベース−コレクタ間ＭＯＳ容量（ＣＢＸ）の低減効果によって、電力利得（ＰＧ）を約２．０ｄＢ改善することができた。
図６は、高周波信号用のデジタルコードレス電話のフロントエンド部に本実施の形態のバイポーラトランジスタを適用した例であり、同図（ａ）は、２．４ＧＨｚ帯デジタルコードレス電話のフロントエンド部を示す回路ブロック図、同図（ｂ）は、５．８ＧＨｚ帯デジタルコードレス電話のフロントエンド部を示す回路ブロック図である。
デジタルコードレス電話のフロントエンド部は、アンテナＡＮＴ、送受信信号切換スイッチＳＷおよびベースバンド処理部Ｂ／Ｂを備えており、さらに送受信信号切換スイッチＳＷとベースバンド処理部Ｂ／Ｂとの間には、受信系の低ノイズ増幅器（Low Noise Amplifier）ＬＮＡ、低ノイズアンプ用のバッファ回路ＬＮＡＢ、ダウンコンバータ回路ＤＣ、ローパスフィルタＬＰＦおよびＩＦ（Inter mediate Frequency）アンプＩＦＡ１の一群と、送信系の電力増幅器（Power Amplifier）ＰＡ、ＰＡ用のドライバ回路ＰＡＤ、アップコンバータ回路ＵＣおよびＩＦアンプＩＦＡ２の一群と、ＰＬＬ周波数シンセサイザ（Phase Locked Loop Frequency Synthesizer）、高周波（ＲＦ：Radio Frequency）用の電圧制御発振回路（Voltage Controlled Oscillator）ＶＣＯおよび発振回路用の出力バッファ回路ＯＳＢの一群とが設けられている。本実施の形態１のバイポーラトランジスタは、２．４ＧＨｚ帯デジタルコードレス電話の場合、送信系増幅器の電力増幅器（Power Amplifier）ＰＡおよびドライバ回路ＰＡＤに適用されている。また、５．８ＧＨｚ帯デジタルコードレス電話の場合、送信系増幅器の電力増幅器（Power Amplifier）ＰＡおよびドライバ回路ＰＡＤと、受信系の低ノイズ増幅器（Low Noise Amplifier）ＬＮＡおよび低ノイズアンプ用のバッファ回路ＬＮＡＢに適用されている。
次に、本実施の形態のバイポーラトランジスタの製造方法の一例を図７〜図１５を用いて工程順に説明する。
まず、図７に示すように、ｐ型の単結晶シリコンからなる基板１の主面の一部にｎ型不純物（ヒ素）をイオン注入し、他部にｐ型不純物（ホウ素）をイオン注入することによって、ｎ＋型埋込み層３とアイソレーション用のｐ＋型埋込み層４とを形成した後、基板１上にｎ型のＳｉからなるエピタキシャル層２を成長させる。次に、このエピタキシャル層２の一部にｎ型不純物をイオン注入し、他部にｐ型不純物をイオン注入することによって、ｎ型のコレクタ領域５とｐ型のフィールド領域６とを形成した後、周知のＬＯＣＯＳ法を用いてエピタキシャル層２の表面を酸化することにより、素子分離用のフィールド絶縁膜１０を形成する。
次に、図８に示すように、コレクタ領域５の一部にｎ型不純物（リン）をイオン注入することによって、ｎ型のコレクタ引出し領域７を形成する。続いて、図９および図１０に示すように、基板１上にＣＶＤ法で堆積したｐ型の多結晶シリコン膜をパターニングすることによって、平面形状がＵ字状の外部ベース層１１を形成した後、基板１を熱処理して外部ベース層１１中のｐ型不純物をコレクタ領域５の表面の一部に拡散させることにより、ｐ型の真性ベース領域８を自己整合的に形成する。
次に、図１１に示すように、基板１上にＣＶＤ法で酸化シリコン膜１３を堆積し、続いて真性ベース領域８の上部の酸化シリコン膜１３およびその下部の外部ベース層１１をエッチングすることによって、真性ベース領域８の一部が露出する開口を形成する。続いて、基板１上にＣＶＤ法で堆積した酸化シリコン膜１３をエッチバックすることによって、開口の側壁に側壁絶縁膜１４を形成する。側壁絶縁膜１４は、次の工程で形成するエミッタ引き出し層１２と外部ベース層１１とを電気的に分離するために形成する。
次に、図１２に示すように、基板１上にＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパターニングすることによって、真性ベース領域８の上部にエミッタ引き出し層１２を形成する。続いて、基板１を熱処理してエミッタ引き出し層１２中のｎ型不純物を真性ベース領域８の表面の一部に拡散させることにより、ｎ型のエミッタ領域９を自己整合的に形成する。
次に、図１３、図１４および図１５に示すように、エミッタ引き出し層１２の上層に酸化シリコン膜からなる層間絶縁膜１５をＣＶＤ法で堆積し、続いて層間絶縁膜１５にコンタクトホール１６、１７、１８を形成した後、コンタクトホール１６、１７、１８の内部にタングステン膜などからなるメタルプラグ１９を形成する。次に、層間絶縁膜１５上にスパッタリング法で堆積したアルミ合金膜をパターニングすることによって、コレクタ引き出し領域７の上部にコレクタ電極２０Ｃを形成し、エミッタ引き出し層１２の上部にエミッタ電極２０Ｅを形成し、外部ベース層１１の上部にベース電極２０Ｂを形成する。
前述したように、コレクタ電極２０Ｃとエミッタ電極２０Ｅは、基板１の主面に平行な面内において、それぞれの長辺を平行にし、かつそれらの中央部を同一線上に並べて配置する。一方、ベース電極２０Ｂは、その長辺がコレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの長辺と直交するように配向し、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側に配置する。
その後、層間絶縁膜２１、２７の堆積と第２層メタル配線２２Ｃ、２２Ｅ、２２Ｂおよび第３層メタル配線２８Ｃ、２８Ｅ、２８Ｂの形成を繰り返すことにより、前記図１〜図４に示すバイポーラトランジスタが完成する。
（実施の形態２）
図１６は、本実施の形態のバイポーラトランジスタの主要部平面図である。前記実施の形態１のバイポーラトランジスタとの相違は、外部ベース層１１の平面形状を変更し、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側ともう一方の端部を結ぶ直線の外側とに１個ずつベース電極２０Ｂを配置すると共に、それぞれのベース電極２０Ｂをその下部のコンタクトホール１８を通じて外部ベース層１１と電気的に接続したことにある。外部ベース層１１は、コレクタ電極２０Ｃの両側に位置する第１部分（ａ）、第２部分（ｂ）、および前記第１部分（ａ）、第２部分（ｂ）と交差する方向（略直交する方向）に配置され、前記第１部分（ａ）と第２部分（ｂ）とを接続する第３部分（ｃ）、第４部分（ｄ）からなる。すなわち、外部ベース層１１の基板１の主面に平行な平面形状は、前記第１〜第４部分（ａ〜ｄ）によって、コレクタ電極２０Ｃを囲う形状となっている。
図１６は、本実施の形態のバイポーラトランジスタの主要部平面図である。前記実施の形態１のバイポーラトランジスタとの相違は、外部ベース層１１の平面形状を変更し、コレクタ電極２０Ｃおよびエミッタ電極２０Ｅのそれぞれの一端部を結ぶ直線の外側ともう一方の端部を結ぶ直線の外側とに１個ずつベース電極２０Ｂを配置すると共に、それぞれのベース電極２０Ｂをその下部のコンタクトホール１８を通じて外部ベース層１１と電気的に接続したことにある。外部ベース層１１は、コレクタ電極２０Ｃの両側に位置する第１部分（ａ）、第２部分（ｂ）、および前記第１部分（ａ）、第２部分（ｂ）と交差する方向（略直交する方向）に配置され、前記第１部分（ａ）と第２部分（ｂ）とを接続する第３部分（ｃ）、第４部分（ｄ）からなる。すなわち、外部ベース層１１の基板１の主面に平行な平面形状は、前記第１〜第４部分（ａ〜ｄ）によって、コレクタ電極２０Ｃを囲う形状となっている。
上記のような平面形状を有する本実施の形態の外部ベース層１１は、Ｕ字状の平面形状を有する前記実施の形態１の外部ベース層１１に比べて面積が大きいので、その分、ベース−コレクタ間ＭＯＳ容量（ＣＢＸ）が大きくなる。一方、ベース電極２０Ｂを２個形成したことにより、外部ベース層１１とベース電極２０Ｂとのコンタクト抵抗が低減するので、前記実施の形態１に比べてベース抵抗（ｒｂ）が小さくなる。従って、前記式（１）により、電力利得（ＰＧ）を向上させることができる。
すなわち、本実施の形態によれば、前記図１７、図１８に示したバイポーラトランジスタに比べて、電力利得（ＰＧ）を向上させることができる。また、前記図１７、図１８に示したバイポーラトランジスタに比べて、コレクタ電極２０Ｃとエミッタ電極２０Ｅとの距離が近接するので、コレクタ抵抗（Ｒc）を小さくすることができ、遮断周波数（ｆＴ）および１ｄＢ利得圧縮出力電力を向上させることができる。
（実施の形態３）
前記実施の形態１、２では、外部ベース層１１を多結晶シリコン膜で構成したが、例えば図１９に示すように、多結晶シリコン膜１１ａの上部にコバルトなどの金属膜１１ｂを積層したポリサイド膜で外部ベース層１１を構成してもよい。これにより、外部ベース層１１とこれに接続されるベース電極（２０Ｂ）とのコンタクト抵抗を低減できるので、外部ベース層１１の面積を縮小しても、ベース抵抗（ｒｂ）をさらに小さくすることができる。
前記実施の形態１、２では、外部ベース層１１を多結晶シリコン膜で構成したが、例えば図１９に示すように、多結晶シリコン膜１１ａの上部にコバルトなどの金属膜１１ｂを積層したポリサイド膜で外部ベース層１１を構成してもよい。これにより、外部ベース層１１とこれに接続されるベース電極（２０Ｂ）とのコンタクト抵抗を低減できるので、外部ベース層１１の面積を縮小しても、ベース抵抗（ｒｂ）をさらに小さくすることができる。
同様に、エミッタ引き出し層１２を多結晶シリコン膜１２ａの上部にコバルトなどの金属膜１２ｂを積層したポリサイド膜で構成することにより、エミッタ引き出し層１２とこれに接続されるエミッタ電極（２０Ｅ）とのコンタクト抵抗を低減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、通信機器用バイポーラトランジスタに利用することができる。
１ 半導体基板
２ エピタキシャル層
３ ｎ＋型埋込み層
４ ｐ＋型埋込み層
５ コレクタ領域
６ フィールド領域
７ コレクタ引き出し領域
８ 真性ベース領域
９ エミッタ領域
１０ フィールド絶縁膜
１１ 外部ベース層
１１ａ 多結晶シリコン膜
１１ｂ メタル膜
１２ エミッタ引き出し層
１２ａ 多結晶シリコン膜
１２ｂ メタル膜
１３ 酸化シリコン膜
１４ 側壁絶縁膜
１５ 層間絶縁膜
１６、１７、１８ コンタクトホール
１９ メタルプラグ
２０Ｃ コレクタ電極
２０Ｅ エミッタ電極
２０Ｂ ベース電極
２１ 層間絶縁膜
２２Ｃ、２２Ｅ、２２Ｂ 第２層メタル配線
２３、２４、２５ コンタクトホール
２６ メタルプラグ
２７ 層間絶縁膜
２８Ｃ、２８Ｅ、２８Ｂ 第３層メタル配線
２９、３０ コンタクトホール
３１ メタルプラグ
３２Ｃ、３２Ｅ、３２Ｂ ボンディングパッド
１００ 半導体基板
１０１ エピタキシャル層
１０２ ｎ＋型埋込み層
１０３ コレクタ領域
１０４ コレクタ引き出し領域
１０５ 真性ベース領域
１０６ エミッタ領域
１０７ フィールド絶縁膜
１０８ 外部ベース層
１０９ エミッタ引き出し層
１１０ 層間絶縁膜
１１１Ｃ コレクタ電極
１１１Ｅ エミッタ電極
１１１Ｂ ベース電極
１１２〜１１４ コンタクトホール
１１５ メタルプラグ
２ エピタキシャル層
３ ｎ＋型埋込み層
４ ｐ＋型埋込み層
５ コレクタ領域
６ フィールド領域
７ コレクタ引き出し領域
８ 真性ベース領域
９ エミッタ領域
１０ フィールド絶縁膜
１１ 外部ベース層
１１ａ 多結晶シリコン膜
１１ｂ メタル膜
１２ エミッタ引き出し層
１２ａ 多結晶シリコン膜
１２ｂ メタル膜
１３ 酸化シリコン膜
１４ 側壁絶縁膜
１５ 層間絶縁膜
１６、１７、１８ コンタクトホール
１９ メタルプラグ
２０Ｃ コレクタ電極
２０Ｅ エミッタ電極
２０Ｂ ベース電極
２１ 層間絶縁膜
２２Ｃ、２２Ｅ、２２Ｂ 第２層メタル配線
２３、２４、２５ コンタクトホール
２６ メタルプラグ
２７ 層間絶縁膜
２８Ｃ、２８Ｅ、２８Ｂ 第３層メタル配線
２９、３０ コンタクトホール
３１ メタルプラグ
３２Ｃ、３２Ｅ、３２Ｂ ボンディングパッド
１００ 半導体基板
１０１ エピタキシャル層
１０２ ｎ＋型埋込み層
１０３ コレクタ領域
１０４ コレクタ引き出し領域
１０５ 真性ベース領域
１０６ エミッタ領域
１０７ フィールド絶縁膜
１０８ 外部ベース層
１０９ エミッタ引き出し層
１１０ 層間絶縁膜
１１１Ｃ コレクタ電極
１１１Ｅ エミッタ電極
１１１Ｂ ベース電極
１１２〜１１４ コンタクトホール
１１５ メタルプラグ
Claims (19)
- バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタは、
半導体基板上に形成されたコレクタ領域、真性ベース領域およびエミッタ領域と、
前記コレクタ領域に電気的に接続されたコレクタ電極と、
外部ベース層を介して前記真性ベース領域に電気的に接続されたベース電極と、
エミッタ引き出し層を介して前記エミッタ領域に電気的に接続されたエミッタ電極とを有し、
前記コレクタ電極と前記エミッタ電極とは、それぞれ交互に複数個並んで配列され、
前記外部ベース層は、前記コレクタ電極の両側に位置する第１、第２部分と、前記第１、第２部分と交差する方向に配置され、前記第１、第２部分を接続する第３部分とからなることを特徴とする半導体装置。 - 前記半導体基板の主面に平行な面内において、前記外部ベース層の内側には、前記複数個のコレクタ電極のうちの一個のみが配置されていることを特徴とする請求項１記載の半導体装置。
- 前記外部ベース層は、前記真性ベース領域上に形成されたシリコン層またはシリサイド層からなり、前記ベース電極は、前記外部ベース層上に形成されたメタル層からなることを特徴とする請求項１記載の半導体装置。
- 前記真性ベース領域は、Ｓｉ−Ｇｅ半導体からなることを特徴とする請求項１記載の半導体装置。
- 前記真性ベース領域は、Ｓｉ−Ｇｅ半導体からなり、前記外部ベース層は、前記真性ベース領域に直接接続されたシリコン層またはシリサイド層からなることを特徴とする請求項１記載の半導体装置。
- 前記真性ベース領域には、前記外部ベース層に含まれる不純物の一部が拡散されていることを特徴とする請求項５記載の半導体装置。
- 前記半導体基板の主面に平行な面内において、前記複数個のコレクタ電極のそれぞれの中央部と前記複数個のエミッタ電極のそれぞれの中央部とは、略同一線上に位置していることを特徴とする請求項１記載の半導体装置。
- 前記バイポーラトランジスタは、デバイスを構成していることを特徴とする請求項１記載の半導体装置。
- 前記バイポーラトランジスタは、前記通信機器用デバイスの高周波部を構成していることを特徴とする請求項８記載の半導体装置。
- 前記高周波部は、電力増幅部または低ノイズ増幅部であることを特徴とする請求項９記載の半導体装置。
- 前記通信機器用デバイスの動作周波数は、１ＧＨｚ以上であることを特徴とする請求項８記載の半導体装置。
- バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタは、
半導体基板上に形成されたコレクタ領域、真性ベース領域およびエミッタ領域と、
前記コレクタ領域に電気的に接続されたコレクタ電極と、
外部ベース層を介して前記真性ベース領域に電気的に接続されたベース電極と、
エミッタ引き出し層を介して前記エミッタ領域に電気的に接続されたエミッタ電極とを有し、
前記コレクタ電極と前記エミッタ電極とは、それぞれ交互に複数個並んで配列され、
前記半導体基板の主面に平行な面内において、前記複数個のコレクタ電極のそれぞれの中央部と前記複数個のエミッタ電極のそれぞれの中央部とは、同一線上に位置し、
前記ベース電極の中央部は、前記同一線上に位置していないことを特徴とする半導体装置。 - 前記コレクタ電極、前記ベース電極および前記エミッタ電極のそれぞれの平面形状は矩形であり、
前記半導体基板の主面に平行な面内において、前記ベース電極の長辺方向は、前記コレクタ電極および前記ベース電極のそれぞれの長辺方向と直交していることを特徴とする請求項１２記載の半導体装置。 - 前記外部ベース層の平面形状は、Ｕ字状であることを特徴とする請求項１２記載の半導体装置。
- 前記外部ベース層の前記半導体基板の主面に平行な平面形状は、前記コレクタ電極の両側に位置する第１、第２部分、および前記第１、第２部分と交差する方向に配置され、前記第１、第２部分を接続する第３、第４部分からなり、
前記第１、第２、第３、第４部分によって、前記コレクタ電極を囲う形状となっていることを特徴とする請求項１２記載の半導体装置。 - 前記外部ベース層の、前記半導体基板の主面に平行な平面形状は、前記第１、第２、第３部分からなるＵ字形状であることを特徴とする請求項１記載の半導体装置。
- （ａ）コレクタ領域の一部を構成する第１導電型の埋込み層が形成された半導体基板の主面上に第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層の一部に、その底部が前記埋込み層に接する第１導電型のコレクタ引き出し領域を形成する工程と、
（ｃ）前記エピタキシャル層の他の一部に第２導電型の真性ベース領域を形成し、前記真性ベース領域の上部に第２導電型のシリコン膜を含む第１導電膜からなる外部ベース層を形成する工程、
（ｄ）前記真性ベース領域の表面の一部に第１導電型のエミッタ領域を形成し、前記エミッタ領域の上部に、絶縁膜を介して前記外部ベース層と電気的に分離された第１導電型のシリコン膜を含む第２導電膜からなるエミッタ引き出し層を形成する工程、
（ｅ）前記エミッタ引き出し層の上層に層間絶縁膜を形成した後、前記コレクタ引き出し領域の上方の前記層間絶縁膜上にコレクタ電極を形成し、前記層間絶縁膜に形成した第１コンタクトホールを通じて前記コレクタ電極と前記コレクタ引き出し領域とを電気的に接続し、前記エミッタ引き出し層の上方の前記層間絶縁膜上にエミッタ電極を形成し、前記層間絶縁膜に形成した第２コンタクトホールを通じて前記エミッタ電極と前記エミッタ引き出し層とを電気的に接続し、前記外部ベース層の上方の前記層間絶縁膜上にベース電極を形成し、前記層間絶縁膜に形成した第３コンタクトホールを通じて前記ベース電極と前記外部ベース層とを電気的に接続する工程とを有し、
前記半導体基板の主面に平行な面内において、前記コレクタ電極と前記エミッタ電極とを、それぞれ交互に複数個並んで配列し、前記外部ベース層の平面形状を、Ｕ字状にすることを特徴とする半導体装置の製造方法。 - 前記ベース電極は、前記コレクタ電極および前記エミッタ電極のそれぞれの一端部を結ぶ直線の外側に配置し、前記ベース電極の長辺を前記コレクタ電極および前記エミッタ電極のそれぞれの長辺と直交するように配向することを特徴とする請求項１７記載の半導体装置の製造方法。
- （ａ）コレクタ領域の一部を構成する第１導電型の埋込み層が形成された半導体基板の主面上に第１導電型のエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層の一部に、その底部が前記埋込み層に接する第１導電型のコレクタ引き出し領域を形成する工程と、
（ｃ）前記エピタキシャル層の他の一部に第２導電型の真性ベース領域を形成し、前記真性ベース領域の上部に第２導電型のシリコン膜を含む第１導電膜からなる外部ベース層を形成する工程、
（ｄ）前記真性ベース領域の表面の一部に第１導電型のエミッタ領域を形成し、前記エミッタ領域の上部に、絶縁膜を介して前記外部ベース層と電気的に分離された第１導電型のシリコン膜を含む第２導電膜からなるエミッタ引き出し層を形成する工程、
（ｅ）前記エミッタ引き出し層の上層に層間絶縁膜を形成した後、前記コレクタ引き出し領域の上方の前記層間絶縁膜上にコレクタ電極を形成し、前記層間絶縁膜に形成した第１コンタクトホールを通じて前記コレクタ電極と前記コレクタ引き出し領域とを電気的に接続し、前記エミッタ引き出し層の上方の前記層間絶縁膜上にエミッタ電極を形成し、前記層間絶縁膜に形成した第２コンタクトホールを通じて前記エミッタ電極と前記エミッタ引き出し層とを電気的に接続し、前記外部ベース層の上方の前記層間絶縁膜上にベース電極を形成し、前記層間絶縁膜に形成した第３コンタクトホールを通じて前記ベース電極と前記外部ベース層とを電気的に接続する工程とを有し、
前記半導体基板の主面に平行な面内において、前記コレクタ電極と前記エミッタ電極とを、それぞれ交互に複数個並んで配列し、前記外部ベース層の平面形状を、ロ字状にし、
前記ベース電極は、前記コレクタ電極および前記エミッタ電極のそれぞれの一端部を結ぶ直線の外側と、前記コレクタ電極および前記エミッタ電極のそれぞれのもう一方の端部を結ぶ直線の外側とに配置することを特徴とする半導体装置の製造方法。
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