JPH1187361A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】微細で寄生抵抗が少なく高性能なバイポーラト
ランジスタを提供する。 【解決手段】ベース電極の引き出しを、低抵抗のＣ５４
結晶構造のＴｉサリサイド膜３１を用いて取り出す構造
とする。エミッタとコレクタのコンタクト孔４１の間隔
が０．７μｍ以下の微細構造でも、Ｔｉサリサイド３１
と多結晶シリコン２１との界面がＣ５４結晶構造となる
寸法０．３μｍ以上を確保できるように、外部ベース電
極用の多結晶シリコン２１の側面を斜めにするか或いは
膜厚を少なくとも０．３μｍにし、斜めイオン打ち込み
による非晶質化処理をした後にＴｉサリサイドを形成す
る。 【効果】ベース抵抗の低抵抗化ができ、同一ベース抵抗
値で比較すると、従来に比べ微細であり、且つ寄生容量
の少ないバイポーラトランジスタを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にベース抵抗の絶対値とばらつきが
小さいバイポーラトランジスタ及びその製造方法に関す
る。

【０００２】

【従来の技術】バイポーラトランジスタの性能を決める
重要なデバイスパラメータの一つに、ベース抵抗が挙げ
られる。高性能な集積回路では、このベース抵抗を如何
に低減するかが重要な課題である。このため、外部ベー
スに、多結晶シリコンを自己整合的にシリサイド化し
た、サリサイド技術を用いた構造が注目されている。

【０００３】従来、このような多結晶シリコン膜表面に
自己整合的に設けたシリサイド膜を用いてベース電極を
引出したバイポーラトランジスタに関する技術について
は、例えば、アイ・イー・イー・イー バイポーラサー
キッツ アンド テクノロジーミーティング、テクニカ
ルダイジェスト（１９９２）の第９２頁から第９５頁
（IEEE Bipolar Circuits and Technology Meeting, Te
chnical Digest(1992),pp.92-95）に開示されている。
図７はその断面構造を、図８はその平面構造をそれぞれ
示している。ここで図７は、図８中にＡ−Ａ線で示した
部分の断面図である。尚、図７以外の断面図において
も、これと同じ位置関係及び方向で切断した場合の断面
構造を示す。但し、図８の平面図は、マスクパターンの
レイアウト模式図として示してある。

【０００４】図７に示した多結晶シリコン膜表面に自己
整合的に設けたシリサイド膜、すなわちサリサイド膜
を、ベース引出し電極として用いた従来のバイポーラト
ランジスタは、下記の方法によって製造されていた。

【０００５】始めに、ｐ形シリコン基板１の表面にｎ形
不純物をドーピングして、埋込層となるｎ形拡散層２を
形成する。その後、エピタキシャル成長技術を用いてｎ
形エピタキシャル層３を形成する。次に、基板表面に素
子分離用の溝を設け、溝の底部にリーク電流を防止する
ためのｐ形拡散層４と、ｎ形エピタキシャル層３のコレ
クタ電極コンタクト部分にｎ形拡散層５を形成した後、
素子分離用の溝に酸化膜１１を埋め込む。その後、選択
酸化法を用いて基板表面の一部に酸化膜１２を形成す
る。次に、ｐ形多結晶シリコン膜２１を堆積し、これを
パターニングした後に、酸化膜１３と１４を順次堆積す
る。この後、酸化膜１３と多結晶シリコン膜２１をエッ
チングし、エミッタ開口部を形成する。

【０００６】その後、硼素をドーピングして熱処理を施
し、ベース層６及び７を形成する。次に、酸化膜１４と
ｎ形多結晶シリコン膜２２を順次堆積し、異方性ドライ
エッチングを用いて、エミッタ開口部側壁に多結晶シリ
コン膜２２を残す。その後、ウエットエッチングにより
基板表面の酸化膜１４を除去する。次に、ｎ形多結晶シ
リコン膜２３を堆積し、熱処理を施してエミッタ層８を
形成する。その後、ホトエッチング技術を用いて多結晶
シリコン膜２３と酸化膜１３の所望部分をエッチング
し、ｐ形不純物を含む多結晶シリコン膜２１の一部を露
出する。

【０００７】次に、スパッタ蒸着法を用いてＮｉを基板
表面に堆積する。その後、６００℃以下の熱処理を施
し、自己整合的に多結晶シリコン膜２１及び２３の表面
をシリサイド化する。次に、未反応のＮｉを過酸化水素
を用いて選択的に除去する。

【０００８】その後、基板表面に酸化膜１５を堆積した
後、周知のホトエッチング技術を用いて酸化膜１５をパ
ターンニングし、コンタクト孔４１を形成していた。更
に、このコンタクト孔を覆うようにアルミニウム等の金
属膜３３を堆積し、これをパターニングして電極を形成
していた。

【０００９】

【発明が解決しようとする課題】前述したような構造を
有する従来のバイポーラトランジスタに使用可能なシリ
サイド用の金属材料としては、ＭｏやＷ等が挙げられ
る。しかし、ＭｏやＷは、高集積化に伴うプロセスの低
温化により、例えば８００℃以下の熱処理では、比抵抗
が増加してしまう。このため、最近はシリサイド用の金
属材料としてＴｉ，Ｃｏ，Ｎｉ等の材料を使用する方向
に移行しつつある。これらの材料の特性には一長一短が
あり、ＬＳＩプロセスに導入する際には、幾つかの問題
を解決する必要がある。

【００１０】例えば、Ｃｏはサリサイドプロセス用の材
料として有力な候補であるが、非常に酸化されやすいた
め取扱が難しい。また、Ｎｉシリサイドは、ＮｉＳｉ₂
が熱的に安定であるが比抵抗は高く、逆に比抵抗が低い
ＮｉＳｉは熱的に不安定な欠点を有している。これに対
し、Ｔｉは比較的安定な材料で、ＭＯＳトランジスタへ
の適用の多くの実績がある。しかし、Ｔｉサリサイド技
術を高性能なバイポーラトランジスタに適用しようとし
た場合、ＭＯＳトランジスタで問題となっているＴｉサ
リサイドの細線効果が顕著となる。例えば、このＭＯＳ
トランジスタにおけるＴｉサリサイドの細線効果につい
ては、アイ・イー・イー・イー・シンポジウム オン
ヴイ・エル・エス・アイ テクノロジー ダイジェスト
オブテクニカル ペーパーズ（１９９４）の第１２１
頁から第１２２頁（IEEE Symposium on VLSI Technolog
y Digest of Technical Papers(1994),pp.121-122）に
開示されている。

【００１１】図９は、Ｔｉサリサイドのゲート長とシー
ト抵抗の関係を示しており、ゲート長、すなわちゲート
の配線幅が微細化するにつれてシート抵抗が増加する傾
向、すなわち細線効果を示している。図中に示した特性
線（Ｉ）は、従来の２ステップＴｉサリサイドプロセス
を用いた場合の特性であり、配線幅が１μｍ以下になる
とシート抵抗が増加していく。この原因は、パターンエ
ッジの応力の影響により高抵抗の結晶相（Ｃ４９構造）
から低抵抗の結晶相（Ｃ５４構造）に相転移しなかった
ためと、シリサイド層が凝集し配線が断線したためであ
る。

【００１２】ここで、図１０（ａ），（ｂ）は、バイポ
ーラトランジスタにおけるベース抵抗の各成分を模式的
に示した図である。電流がコンタクト孔４１から外部ベ
ース中を広がり、直接、真性ベースに流れ込む成分と、
エミッタの回りを回り込みベースコンタクト孔の反対側
から真性ベースに流れ込む成分に分けられることを示し
ている。図１０（ａ），（ｂ）において、参照符号Ｒ_C
はコンタクト抵抗、Ｒ_Mはベース電極とエミッタに挾ま
れた引き出し電極の抵抗成分Ｒ_M-cと引き出し電極の端
の抵抗成分Ｒ_M-sとエミッタを回り込んで流れる電流の
抵抗成分Ｒ_M-aとから成る引き出し電極抵抗、Ｒ_GBは抵
抗成分Ｒ_M-cと真性ベースとのつなぎ抵抗Ｒ_GB-cと、抵
抗成分Ｒ_M-aと真性ベースとのつなぎ抵抗Ｒ_GB-sとから
成るつなぎベース抵抗、Ｒ_Binは真性ベース抵抗であ
る。外部ベース抵抗Ｒ_Bexは、抵抗Ｒ_GBと抵抗Ｒ_Mと抵抗
Ｒ_Cの和で表わされる。また、ベース抵抗Ｒ_Bは真性ベー
ス抵抗Ｒ_Binと外部ベースＲ_Bexの和で表わされる。

【００１３】従って、ベース抵抗Ｒ_Bを低減するには、
引き出し電極のシート抵抗を低減する必要があり、多結
晶シリコン層のサリサイド化が効果的である。例えば、
シート抵抗１００Ω／□程度の厚さ１５０ｎｍの多結晶
シリコン層を、Ｔｉサリサイド化して、厚さ３０〜５０
ｎｍのＴｉＳｉと厚さ１２０〜１００ｎｍの多結晶シリ
コン層にすると、シート抵抗は５Ω／□程度にまで低減
する。また、真性ベース抵抗Ｒ_Binは、ベース電極の引
き出しをエミッタの１辺でとるのと、周囲の４辺でとる
のとでは大きく変わることが知られている。従って、エ
ミッタ周辺のベース電極となる多結晶シリコン層をサリ
サイド化して電流を均一にエミッタに流し込めれば、ベ
ース抵抗を大幅に低減できることが見込まれる。

【００１４】しかしながら、トランジスタの微細化に伴
い、エミッタ周辺の外部ベースの寸法Ｗ₁，Ｗ₂を１μｍ
以下に低減すると、図９の特性線（Ｉ）に示したＴｉサ
リサイドの細線効果が顕著となり、結果としてベース抵
抗の増加を招いてしまう。逆に、細線効果によるシート
抵抗の増加を防止しようとすると、外部ベースの寸法Ｗ
₁，Ｗ₂を１μｍ以上としなければならず、他の寄生素子
の影響が顕著となり、大幅な性能の低下をもたらすとい
った問題がある。

【００１５】この上述した細線効果の問題を解決する従
来の方法として、サリサイド化の前に下地の多結晶シリ
コン表面に非晶質化処理を施す方法がある。多結晶シリ
コン表面を非晶質化することにより、ＴｉＳｉ／Ｓｉ界
面の結合力を弱め、結晶の相転移を促進することができ
る。この場合、ＭＯＳトランジスタのように多結晶シリ
コンの幅を決定するのにマスク合わせを必要としないゲ
ート部分の加工の場合は、図９中の特性線（II）に示し
たように、多結晶シリコンの幅が０．２μｍまではシー
ト抵抗の増加は生じない。

【００１６】従って、図７に示したバイポーラトランジ
スタのように、外部ベース電極取り出し部分の多結晶シ
リコンの幅が、他の層のパターンとのマスク合わせによ
り決まる場合には、上記ＭＯＳトランジスタのデータか
ら、最小エミッタ幅０．２μｍレベルの微細なバイポー
ラトランジスタにおける加工精度やマスク合わせ精度を
考慮して、多結晶シリコンの幅が０．３μｍ以上を確保
できないとシート抵抗の増加を抑えられないことが分か
る。

【００１７】しかしながら、エミッタとコレクタのコン
タクト孔の間隔が０．５μｍと微細なバイポーラトラン
ジスタでは、マスク合わせ精度や加工精度を考慮する
と、外部ベースの幅として０．３μｍを確保することは
困難であり、まして外部ベース幅を０．３μｍ以下と微
細にすることはベース抵抗が極端に増加して良好な高周
波特性を得ることはできなかった。このように、実際に
Ｔｉサリサイド技術をバイポーラトランジスタに適用す
る場合には、ベース抵抗が外部ベースのレイアウトやサ
リサイド膜の結晶相の影響を受けやすく、特性ばらつき
が大きくなる欠点があった。

【００１８】また、上述したような寄生抵抗の問題は、
かかるバイポーラトランジスタを用いた各種半導体集積
回路、ひいてはそれを用いたシステムの性能向上の妨げ
となる。バイポーラトランジスタのベース抵抗の増加と
ベース抵抗のばらつきの問題は回路及びシステムの高速
化を妨げるばかりか、信頼性の高い回路及びシステムを
設計する上で問題となる。特に、高速動作の要求が強い
計算機用の論理回路や、数十Ｇｂｐｓクラスの光通信シ
ステムや、高速かつ小型化の要求が強い移動無線用の携
帯端末機器の回路・システムを構成する上では、低ベー
ス抵抗でかつ微細なバイポーラトランジスタの実現が望
まれている。

【００１９】従って、本発明の目的は、上述した従来技
術の問題点を解決し、低ベース抵抗でかつ微細なバイポ
ーラトランジスタ及びその製造方法を提供することにあ
る。

【００２０】また、本発明の他の目的は、低ベース抵抗
でかつ微細なバイポーラトランジスタを有する半導体集
積回路装置及びシステムを提供することにある。

【００２１】なお、本発明の更なる他の目的は、本願の
明細書及び図面から明らかになるであろう。

【００２２】

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、半導体基板上、例えば
図３に示すように、シリコン基板１上の第１の絶縁膜す
なわち酸化膜１２を介して配置した第１導電型の多結晶
シリコン膜すなわちｐ型多結晶シリコン膜２１と、この
ｐ型多結晶シリコン膜２１表面に設けた第１のＴｉサリ
サイド膜３１をベース電極の引出しに用い、且つ、ｐ型
多結晶シリコン膜２１上にその一部が第２の絶縁膜すな
わち酸化膜１３を介して配置した第２導電型の第２の多
結晶シリコン膜すなわちｎ型多結晶シリコン２３と、こ
のｎ型多結晶シリコン膜２３表面に設けた第２のＴｉシ
リサイド膜３２をエミッタ電極の引出しに用いた半導体
装置において、前記第１及び第２のＴｉシリサイド膜３
１，３２の結晶構造が低抵抗のＣ５４構造であり、且
つ、前記第１及び第２のＴｉシリサイド膜の上部に配置
した配線を有すると共に、前記第１のＴｉシリサイド膜
から成る外部ベース電極の端部と前記第２のＴｉシリサ
イド膜から成るエミッタ電極の端部との水平方向におけ
る間隔が０．３μｍ以下の部分を有し、前記第１及び第
２のＴｉシリサイド膜と前記配線との接続に用いるコン
タクト孔の間隔が０．１〜０．７μｍの部分を有するこ
とを特徴とするものである。

【００２３】前述した半導体装置において、例えば、図
１に示すように、前記第１の多結晶シリコン膜と前記第
１のＴｉシリサイド膜との界面の一部が、半導体基板に
対して傾斜するように構成してもよい。また、前記第１
の多結晶シリコン膜の厚さが、少なくとも０．３μｍと
すれば好適である。

【００２４】本発明に係る典型的な半導体装置の製造方
法は、半導体基板上の第１の絶縁膜上に、第１導電型の
第１の多結晶シリコン膜を堆積する工程と、前記第１の
多結晶シリコン膜を等方性エッチングによりパターニン
グする工程、例えば図１３に示すように、シリコン基板
１上の酸化膜１２上にｐ型多結晶シリコン膜２１を堆積
する工程およびこのｐ型多結晶シリコン膜２１を等方性
エッチングによりパターニングする工程と、このｐ型多
結晶シリコン膜２１を覆うように第２の絶縁膜すなわち
酸化膜１３を堆積する工程と、この第２の絶縁膜１３と
前記第１の多結晶シリコン膜２１を同時に異方性エッチ
ングして開口部を形成する工程と、前記開口部に第１導
電型の不純物を導入し熱処理して第１導電型の拡散層す
なわち図１４に示すようにｐ型拡散層６，７を形成する
工程と、第３の絶縁膜すなわち図１５で言えば酸化膜１
４と第２導電型の第２の多結晶シリコン膜すなわちｎ型
多結晶シリコン２２を堆積する工程と、この第２の多結
晶シリコン膜２２を異方性エッチングし、前記第３の絶
縁膜１４を介して前記第２の絶縁膜１３と前記第１の多
結晶シリコン膜２１の側壁に前記第２の多結晶シリコン
膜２２を残す工程と、前記第２の多結晶シリコン膜２２
をマスクに前記第３の絶縁膜１４を除去後、第２導電型
の第３の多結晶シリコン膜すなわち図１６で言えばｎ型
多結晶シリコン２３を堆積する工程と、熱処理を施し該
第３の多結晶シリコン膜２３を不純物源として第２導電
型の拡散層すなわちエミッタ拡散層８を形成する工程
と、前記第３の多結晶シリコン膜２３と前記第２の絶縁
膜１３を異方性エッチングする工程と、電気的に不活性
な物質を半導体基板に対し垂直方向にイオン打ち込み
し、前記第１及び第３の多結晶シリコン膜２１，２３の
一部表面を非晶質にする工程、すなわち図１７に示すよ
うに多結晶シリコン膜２１，２３の一部表面に非晶質シ
リコン層２１−ｂ，２３−ｂを形成する工程と、Ｔｉ膜
２４を堆積する工程と、熱処理を施し前記第１及び第３
の多結晶シリコン膜と前記Ｔｉ膜を反応させて低抵抗の
Ｃ５４結晶構造のＴｉシリサイド膜すなわち図１８に示
すようにＴｉサリサイド膜３１，３２を形成する工程
と、未反応なＴｉ膜を除去する工程とから成る製造方法
である。また、前述した半導体装置の製造方法におい
て、前記電気的に不活性な物質は、シリコンまたはゲル
マニウムとすれば好適である。

【００２５】

【発明の実施の形態】本発明に係る半導体装置の好適な
実施の形態は、図１に示すように、シリコン基板１上の
第１の絶縁膜１２を介して配置したｐ型の第１の多結晶
シリコン膜２１と、第１の多結晶シリコン膜２１の表面
に設けた第１のＴｉシリサイド膜３１をベース電極の引
出しに用い、且つ、第１の多結晶シリコン膜上にその一
部が第２の絶縁膜１３を介して配置したｎ型の第２の多
結晶シリコン膜２３と、この多結晶シリコン膜２３の表
面に設けた第２のＴｉシリサイド膜３２をエミッタ電極
の引出しに用いたバイポーラトランジスタに適用した場
合である。このバイポーラトランジスタにおいて、前記
第１及び第２のＴｉシリサイド膜の結晶構造が低抵抗の
Ｃ５４構造であり、且つ、第１及び第２のＴｉシリサイ
ド膜の上部に配置した配線を有すると共に、第１のＴｉ
シリサイド膜３１から成る外部ベース電極の端部と第２
のＴｉシリサイド膜３２から成るエミッタ電極の端部と
の水平方向における間隔が０．３μｍ以下の部分を有
し、第１及び第２のＴｉシリサイド膜と前記配線との接
続に用いるコンタクト孔の間隔が０．１〜０．７μｍと
なる部分を有するように構成することを特徴とする。こ
こで、第１の多結晶シリコン膜２１と第１のＴｉシリサ
イド膜３１との界面の一部すなわち、図１の場合では側
面が、半導体基板１に対して傾斜していれば、Ｔｉシリ
サイド膜３１の面積が広くなるのでＣ５４構造を得るの
に好適である。

【００２６】このように構成された本発明に係るバイポ
ーラトランジスタは、コンタクト孔間隔が、０．１〜
０．７μｍと微細でも、低抵抗のＣ５４構造のＴｉシリ
サイド膜を用いてベース電極を取り出せるので、ベース
抵抗の増加を抑制できる。従って、同一ベース抵抗値で
比較すると、従来に比べて微細で、寄生容量の小さなバ
イポーラトランジスタを実現できる。

【００２７】

【実施例】次に、本発明に係る半導体装置及びその製造
方法のより具体的な実施例につき、添付図面を参照しな
がら以下詳細に説明する。尚、添付図面において、理解
を容易にするために要部は他の部分よりも拡大されて示
されている。また、各部の材質、導電形、及び製造条件
等は、本実施例の記載に限定されるものではないことは
言うまでもない。

【００２８】＜実施例１＞第１の実施例について図１及
び図２を用いて説明する。図１は本発明に係る半導体装
置の一実施例を示すｎｐｎバイポーラトランジスタの要
部断面構造図であり、図２はその平面構造を模式的に示
したレイアウトパターン図である。ここで図１は、図２
中にＡ−Ａ線で示した部分の断面構造の模式図である。
尚、本実施例において図１以外の断面図も、これと同じ
位置関係及び方向で切断した場合の断面構造を示してあ
る。

【００２９】図１に示すように、本実施例の半導体装置
は、支持基板すなわちシリコン基板１上の絶縁膜である
酸化膜１２上に、ベース引出し電極となる第１の多結晶
シリコン層２１を有し、エミッタのコンタクト孔とコレ
クタのコンタクト孔の間隔が０．１μｍ〜０．７μｍと
微細なバイポーラトランジスタにおいて、第１の多結晶
シリコン層２１が台形状であり、第１の多結晶シリコン
層２１とサリサイド層３１との界面の寸法が少なくとも
０.３μｍは確保されてることを特徴としている。な
お、コンタクト孔の間隔が０．１〜０．２μｍの微細な
パターンを加工するには、０．０２５μｍ程度の加工精
度があるエレクトロンビームを用いたホトリソグラフィ
技術により、コンタクト孔の間隔が０．２〜０．７μｍ
のパターンを加工するには、０．０５μｍ程度の加工精
度があるｉ線を用いたホトリソグラフィ技術により可能
である。

【００３０】サリサイド層の界面の寸法が少なくとも
０．３μｍは確保されているので、サリサイド材料とし
てＴｉを用いた場合に、サリサイド層の結晶相が高抵抗
相（Ｃ４９構造）から低抵抗相（Ｃ５４構造）へ転位し
やすくなると供に、サリサイド層の凝集を防止できる。
従って、バイポーラトランジスタの外部ベースの回り込
み抵抗とそのばらつきを低減でき、高性能な集積回路を
実現できる。また、第１の多結晶シリコン層２１が台形
状のため、第１の多結晶シリコン層２１の平面方向の寸
法は、０．３μｍよりも短くなるので、更にトランジス
タの微細化が可能となる。

【００３１】以下、図１に示した本発明に係るｎｐｎバ
イポーラトランジスタの製造方法の一例を図１１〜図１
８を用いて、それぞれ下記の(１)〜(８)において順に説
明する。ここで、図１１〜図１８は製造工程順に示した
断面構造であり、図１の断面構造となる前までの構造を
示している。

【００３２】（１）図１１を参照して；まず、シリコン
基板１としてｐ形シリコン基板を用いる。シリコン基板
１の表面に窒化シリコン膜（不図示）を形成し、周知の
ホトエッチング技術を用いて所望部分をパターニングす
る。次に、ｎ形不純物であるアンチモンを拡散法により
ドーピングして、埋込層となるｎ形拡散層２を形成す
る。その後、窒化シリコン膜を除去し、エピタキシャル
成長技術を用い、例えば１×１０¹⁵ｃｍ^-3程度の不純物
濃度で、厚さが０．４μｍ程度のｎ形エピタキシャル層
３を形成する。

【００３３】（２）図１２を参照して；周知のホトエッ
チング技術を用いて、シリコン基板表面にｎ形拡散層２
より深い溝を設ける。次に、溝底部にｐ形不純物である
硼素をドーピングし、基板表面にｎ形不純物である燐を
ドーピング後、熱処理してｐ形拡散層４とｎ形拡散層５
を形成する。その後、基板表面の溝を埋め込むように、
基板表面にＣＶＤ法を用いて酸化膜１１を堆積し、これ
をエッチバックする。この酸化膜１１は、素子間分離に
用いられる （３）図１３を参照して；一般的な選択酸化法を用い
て、基板表面の一部に酸化膜１２を形成する。この酸化
膜１２はコレクタ−ベース分離及び素子間分離などに用
いられる。次に、基板表面に１×１０²⁰ｃｍ^-3以上のｐ
形不純物である硼素を含む多結晶シリコン膜２１をＣＶ
Ｄ法により堆積する。ここで、高濃度の不純物を含む多
結晶シリコン膜２１の堆積の代わりに、低不純物濃度の
多結晶シリコン膜の堆積とイオン打ち込みによる不純物
注入とを組み合わせても良い。その後、周知の等方性エ
ッチング技術を用いて多結晶シリコン膜２１をパターニ
ングする。この時、平面方向と深さ方向は同じ速度でエ
ッチングが進むので断面は円弧状となる。この表面部分
に、後述するサリサイド化工程でＴｉサリサイドが形成
される。平面パターン上のＴｉサリサイドの幅Ｗ_Tiと多
結晶シリコン膜２１の膜厚ｔ_polyの関係として、Ｔｉサ
リサイド層がＣ５４構造の低抵抗層へ転位するのに必要
な、少なくとも円弧状の長さが０．３μｍは必要である
ことから、（２πＷ_Ti／４）≧０．３μｍより、Ｗ_Ti＝
ｔ_poly≧０．２μｍが得られる。尚、エミッタ幅が最小
サイズ０．２μｍのバイポーラトランジスタ技術では、
ベース取り出し電極用の多結晶シリコン膜２１の厚さｔ
_Polyは、後述のエミッタ電極用の多結晶シリコン膜２３
の開口部段差部分での抵抗増加による特性劣化を考慮す
ると、０．５μｍ以下が望ましい。

【００３４】（４）図１４を参照して；次に、基板表面
にＣＶＤ法を用いて酸化膜１３を堆積する。この後、ホ
トエッチング技術を用いて酸化膜１３及び多結晶シリコ
ン膜２１の所望部分をエッチングし、エミッタ開口部を
形成する。次に、酸化膜１３をマスクにイオン打ち込み
技術を用いて硼素をドーピングする。その後、不純物の
活性化を図るために、例えば９００℃程度の熱処理を施
し、ｐ形拡散層６及び７を形成する。

【００３５】（５）図１５を参照して；基板表面に酸化
膜１４とｎ形不純物である燐を含む多結晶シリコン膜２
２を、ＣＶＤ法を用いて順次堆積する。次に、周知の異
方性ドライエッチングを用いて、エミッタ開口部側壁の
みに多結晶シリコン膜２２を残す。

【００３６】（６）図１６を参照して；その後、ウエッ
トエッチングにより基板表面の酸化膜１４を除去する。
次に、基板表面に１×１０²⁰ｃｍ^-3以上のｎ形不純物で
ある燐を含む多結晶シリコン膜２３をＣＶＤ法により堆
積する。ここで、高濃度の不純物を含む多結晶シリコン
膜２３の堆積の換わりに、低不純物濃度の多結晶シリコ
ン膜の堆積とイオン打ち込みによる不純物注入とを組み
合わせても良い。熱処理を施し、多結晶シリコン膜２３
からベース拡散層７中にｎ形不純物の燐を拡散し、エミ
ッタ拡散層８を形成する。その後、ホトエッチング技術
を用いて多結晶シリコン膜２３と酸化膜１３の所望部分
をエッチングし、ｐ形不純物を含む多結晶シリコン膜２
１の一部を露出する。

【００３７】（７）図１７を参照して；次に、基板表面
にシリコンやＧｅ等の電気的に不活性な物質をイオン打
ち込みし、多結晶シリコン膜２１及び２３の一部表面を
非晶質化し、非晶質シリコン層２１−ｂ及び２３−ｂを
形成する。この時、イオン打ち込みの角度を基板に対し
垂直としても多結晶シリコン膜２１が台形状のため、多
結晶シリコン膜２１の側壁も非晶質化する。その後、ス
パッタ蒸着法を用いてＴｉ膜２４を基板表面に堆積す
る。次に、８００℃以上の熱処理を施し、多結晶シリコ
ン膜２１，２３とＴｉ膜２４を反応させ低抵抗のＣ５４
結晶構造のＴｉシリサイド膜を形成する。

【００３８】（８）図１８を参照して；その後、未反応
なＴｉ膜２４を、過酸化水素を用いて選択的に除去し
て、自己整合的にＴｉシリサイド膜３１，３２を露出さ
せる。

【００３９】以上の（１）〜（８）で説明した製造工程
を経た後、ＣＶＤ法を用いて基板表面に酸化膜１５を堆
積する。その後、周知のホトエッチング技術を用いて所
要個所にコンタクト孔４１を形成する。次にアルミニウ
ム膜３３を堆積し、このコンタクト孔４１を覆うように
アルミニウム電極を加工すれば、図１に示す高性能なｎ
ｐｎバイポーラトランジスタを実現することができる。

【００４０】＜実施例２＞第２の実施例について図３及
び図４を用いて説明する。図３は本発明に係る半導体装
置の一実施例を示すｎｐｎバイポーラトランジスタの要
部断面構造図であり、図４はその平面構造を模式的に示
したレイアウトパターン図である。ここで図３は、図４
中にＡ−Ａ線で示した部分の断面構造の模式図である。
尚、本実施例において図３以外の断面図も、これと同じ
位置関係及び方向で切断した場合の断面構造を示してあ
る。

【００４１】図３に示すように、本実施例の半導体装置
は、支持基板すなわちシリコン基板１上の絶縁膜である
酸化膜１２上に、ベース引出し電極となる第１の多結晶
シリコン層２１を有し、エミッタのコンタクト孔とコレ
クタのコンタクト孔の間隔が０．１μｍ〜０．７μｍと
微細なバイポーラトランジスタにおいて、第１の多結晶
シリコン層２１の表面に設けたサリサイド層３１の垂直
方向の寸法が少なくとも０．３μｍは確保されているこ
とを特徴としている。

【００４２】このため、サリサイド材料としてＴｉを用
いた場合に、サリサイド層の結晶相が高抵抗相（Ｃ４９
構造）から低抵抗相（Ｃ５４構造）へ転位しやすくなる
と供に、サリサイド層の凝集を防止できる。従って、バ
イポーラトランジスタの外部ベースの回り込み抵抗とそ
のばらつきを低減でき、高性能な集積回路を実現でき
る。更に、第１の多結晶シリコン層２１の一部を自己整
合的に第２の多結晶シリコン層２３から一定間隔にパタ
ーニングできるので、更にトランジスタの微細化が可能
である。

【００４３】以下、図３に示した本実施例の半導体装置
の製造方法の一例を図１９〜図２５を用いて、それぞれ
下記の(１)〜(５)において順に説明する。ここで、図１
９〜図２５は、本実施例による半導体装置の製造工程を
順に示した断面構造であり、図３の断面構造となる前ま
での構造を示している。

【００４４】（１）図１９を参照して；図１９に示した
断面構造を得るまでの工程は、実施例１の図１１及び図
１２で述べた製造工程と同じであるので、説明は省略す
る。

【００４５】（２）図２０を参照して；堆積した多結晶
シリコン膜２１を、周知の異方性ドライエッチング技術
を用いてパターニングする以外は、実施例１の（３）で
図１３を用いて説明した製造工程と同じである。すなわ
ち、実施例１で用いた等方性エッチング技術の代わりに
異方性ドライエッチング技術を用いて、多結晶シリコン
膜２１をエッチングしている点が異なるだけである。

【００４６】（３）図２１を参照して；次に、基板表面
にＣＶＤ法を用いて酸化膜１３を堆積する。この後、ホ
トエッチング技術を用いて酸化膜１３及び多結晶シリコ
ン膜２１の所望部分をエッチングし、エミッタ開口部を
形成する。次に、前記酸化膜１３をマスクにイオン打ち
込み技術を用いて硼素をドーピングする。その後、不純
物の活性化を図るために、例えば９００℃以上の熱処理
を施し、ｐ形拡散層６及び７を形成する。

【００４７】（４）図２２を参照して；基板表面に酸化
膜１４とｎ形不純物である燐を含む多結晶シリコン膜２
２を、ＣＶＤ法を用いて順次堆積する。次に、周知の異
方性ドライエッチングを用いて、エミッタ開口部側壁の
みに多結晶シリコン膜２２を残す。

【００４８】（５）図２３を参照して；その後、ウエッ
トエッチングにより基板表面の酸化膜１４を除去する。
次に、基板表面に１×１０²⁰ｃｍ^-3以上のｎ形不純物で
ある燐を含む多結晶シリコン膜２３をＣＶＤ法により堆
積する。ここで、高濃度の不純物を含む多結晶シリコン
膜２３の堆積の代わりに、低不純物濃度の多結晶シリコ
ン膜の堆積とイオン打ち込みによる不純物注入とを組み
合わせても良い。次に、ｎ形多結晶シリコン膜２３上に
窒化シリコン膜１５を順次堆積し、熱処理を施してエミ
ッタ層８を形成する。その後、ホトエッチング技術を用
いて窒化シリコン膜１５と多結晶シリコン膜２３並びに
酸化膜１３の所望部分をエッチングし、ｐ形不純物を含
む多結晶シリコン膜２１の一部を露出する。この後、窒
化シリコン膜１６を堆積し、異方性ドライエッチングを
用いて、窒化シリコン膜１５と多結晶シリコン膜２３並
びに酸化膜１３の側壁のみに窒化シリコン膜１６を残
す。この後に、多結晶シリコン膜２１の一部と窒化シリ
コン膜１５及び１６の各々一部が覆われるようにレジス
ト１７を設ける。次に、レジスト１７と窒化シリコン膜
１５及び１６をマスクに、多結晶シリコン膜を異方性ド
ライエッチングする。

【００４９】（６）図２４を参照して；その後、レジス
ト１７と窒化シリコン膜１５及び１６を選択除去する。
次に、基板表面にシリコンやＧｅ等の電気的に不活性な
物質をイオン打ち込みし、多結晶シリコン膜２１及び２
３の一部表面を非晶質化し、非晶質シリコン層２１−ｂ
及び２３−ｂを形成する。この時、イオン打ち込みの角
度を基板に対し斜めとし、多結晶シリコン膜２１及び２
３の側壁も非晶質化する。

【００５０】その後、スパッタ蒸着法を用いてＴｉ膜２
４を基板表面に堆積する。次に、８００℃以上の熱処理
を施し、多結晶シリコン膜２１，２３とＴｉ膜２４を反
応させ低抵抗のＣ５４結晶構造のＴｉサリサイド膜を形
成する。

【００５１】（７）図２５を参照して；その後、未反応
なＴｉ膜２４を、過酸化水素を用いて選択的に除去し、
自己整合的にＴｉシリサイド膜３１，３２を露出させ
る。

【００５２】以上の（１）〜（７）で説明した製造工程
を経た後、ＣＶＤ法を用いて基板表面に酸化膜１５を堆
積する。その後、周知のホトエッチング技術を用いて所
要個所にコンタクト孔４１を形成する。次にアルミニウ
ム膜３３を堆積し、このコンタクト孔４１を覆うように
アルミニウム電極を加工すれば、図３に示す高性能なｎ
ｐｎバイポーラトランジスタを実現することができる。
ここで、Ｔｉサリサイド膜が高抵抗相のＣ４９構造から
低抵抗相のＣ５４構造へ転位するには、Ｔｉサリサイド
の幅Ｗ_Ti、この場合は側壁の厚さとして少なくとも０．
３μｍ、すなわち多結晶シリコン膜２１の膜厚ｔ_Polyと
して少なくとも０．３μｍが必要である。エミッタ幅が
最小サイズ０．２μｍのバイポーラトランジスタでは、
エミッタ抵抗の増加を考慮すると、多結晶シリコン膜２
１の膜厚ｔ_Polyは０．５μｍ以下が望ましい。

【００５３】尚、Ｔｉサリサイド膜３１を形成する際
に、Ｔｉサリサイド膜が多結晶シリコン膜２１のパター
ンエッジ部での応力に起因してＣ４９結晶構造からＣ５
４結晶構造への相転移が抑制されるのを防止するため
に、次の工程を追加してもよい。すなわち、応力を緩和
するために、上記（５）の工程でレジスト１７と窒化シ
リコン膜１５及び１６をマスクに多結晶シリコン膜を異
方性ドライエッチングする工程の前に、等方性エッチン
グ工程を追加して、急峻なエッジ部をなくすようにわず
かにサイドエッチングを行えばよい。

【００５４】＜実施例３＞第３の実施例について図５及
び図６を用いて説明する。図５は本発明に係る半導体装
置の一実施例を示すｎｐｎバイポーラトランジスタの要
部断面構造図であり、図６はその平面構造を模式的に示
したレイアウトパターン図である。ここで図５は、図６
中にＡ−Ａ線示した部分の断面構造の模式図である。
尚、本実施例において、図５以外の断面図も、これと同
じ位置関係及び方向で切断した場合の断面構造を示して
ある。

【００５５】図５に示すように、本実施例の半導体装置
は、支持基板すなわちシリコン基板１上の絶縁膜である
酸化膜１２上に、ベース引出し電極となる第１の多結晶
シリコン層２１を有し、エミッタのコンタクト孔とコレ
クタのコンタクト孔の間隔が０．１μｍ〜０．７μｍと
微細なバイポーラトランジスタにおいて、第１の多結晶
シリコン層表面に設けたサリサイド層３１の垂直方向の
寸法が少なくとも０.３μｍは確保されていることを特
徴としている。

【００５６】このため、サリサイド材料としてＴｉを用
いた場合に、サリサイド層の結晶相が高抵抗相（Ｃ４９
構造）から低抵抗相（Ｃ５４構造）へ転位しやすくなる
と供に、シリサイド層の凝集を防止できる。従って、本
実施例でもバイポーラトランジスタの外部ベースの回り
込み抵抗とそのばらつきを低減でき、高性能な集積回路
を実現できる。更に、第１の多結晶シリコン層２１の一
部を自己整合的に第２の多結晶シリコン層２３から一定
間隔にパターニングできるので、更にトランジスタの微
細化が可能である。また、第１の多結晶シリコン層２１
の断面が台形状のため、多結晶シリコン層とサリサイド
層３１との界面寸法を少なくとも０.３μｍは確保でき
る。その場合の第１の多結晶シリコン層２１の平面方向
の寸法は、０．３μｍよりも短くなるので、更にトラン
ジスタの微細化が可能となる。

【００５７】以下、図５に示した本実施例の半導体装置
の製造方法の一例を図２６〜図２９を用いて、それぞれ
下記の(１)〜（４)において順に説明する。ここで、図
２６〜図２９は、本実施例による半導体装置の製造工程
を順に示した断面構造であり、図５の断面構造となる前
までの構造を示している。

【００５８】（１）図２６を参照して；図２６に示した
断面構造を得るまでの工程は、実施例１の図１１〜図１
５で述べた製造工程と同じであるので、説明は省略す
る。

【００５９】（２）図２７を参照して；その後、ウエッ
トエッチングにより基板表面の酸化膜１４を除去する。
次に、基板表面に１×１０²⁰ｃｍ^-3以上のｎ形不純物で
ある燐を含む多結晶シリコン膜２３をＣＶＤ法により堆
積する。ここで、高濃度の不純物を含む多結晶シリコン
膜２３の堆積の代わりに、低不純物濃度の多結晶シリコ
ン膜の堆積とイオン打ち込みによる不純物注入とを組み
合わせても良い。次に、ｎ形多結晶シリコン膜２３上に
窒化シリコン膜１５を順次堆積し、熱処理を施してエミ
ッタ層８を形成する。その後、ホトエッチング技術を用
いて窒化シリコン膜１５と多結晶シリコン膜２３並びに
酸化膜１３の所望部分をエッチングし、ｐ形不純物を含
む多結晶シリコン膜２１の一部を露出する。この後、窒
化シリコン膜１６を堆積し、異方性ドライエッチングを
用いて、窒化シリコン膜１５と多結晶シリコン膜２３並
びに酸化膜１３の側壁のみに窒化シリコン膜１６を残
す。この後に、多結晶シリコン膜２１の一部と窒化シリ
コン膜１５及び１６の各々一部が覆われるようにレジス
ト１７を設ける。次に、レジスト１７と窒化シリコン膜
１５及び１６をマスクに、多結晶シリコン膜２１を等方
性エッチングする。

【００６０】（３）図２８を参照して；その後、レジス
ト１７と窒化シリコン膜１５及び１６を選択除去する。
次に、基板表面にシリコンやＧｅ等の電気的に不活性な
物質をイオン打ち込みし、多結晶シリコン膜２１及び２
３の一部表面を非晶質化し、非晶質シリコン層２１−ｂ
及び２３−ｂを形成する。この時、イオン打ち込みの角
度を基板に対し斜めとし、多結晶シリコン膜２１及び２
３の側壁も非晶質化する。その後、スパッタ蒸着法を用
いてＴｉ膜２４を基板表面に堆積する。次に、８００℃
以上の熱処理を施し、多結晶シリコン膜２１，２３とＴ
ｉ膜２４を反応させ低抵抗のＣ５４結晶構造のＴｉシリ
サイド膜を形成する。ここで、多結晶シリコン層の厚さ
ｔ_Polyは、実施例１の（３）で述べたと同様の理由によ
り、０．２μｍ〜０．５μｍの範囲が望ましい。

【００６１】（４）図２９を参照して；その後、未反応
なＴｉ膜２４を、過酸化水素を用いて選択的に除去す
る。

【００６２】以上の（１）〜（４）で説明した製造工程
を経た後、ＣＶＤ法を用いて基板表面に酸化膜１５を堆
積する。その後、周知のホトエッチング技術を用いて所
要個所にコンタクト孔４１を形成する。次にアルミニウ
ム膜３３を堆積し、このコンタクト孔４１を覆うように
アルミニウム電極を加工すれば、図５に示す高性能なｎ
ｐｎバイポーラトランジスタを実現することができる。

【００６３】＜実施例５＞次に、実施例１〜４で述べた
本発明に係るバイポーラトランジスタのいずれでも適用
可能な高速大型計算機の一実施例について、図３０を用
いて説明する。図３０は上記バイポーラトランジスタを
備えた高速シリコン半導体集積回路装置を有する計算機
の構成図を示す。本実施例は、この高速シリコン半導体
集積回路装置を、命令や演算を処理するプロセッサ２０
０が複数個並列に接続された高速大型計算機に適用した
例である。

【００６４】本実施例では、本発明を実施した高速シリ
コン半導体集積回路装置の集積度が高いため、命令や演
算を処理するプロセッサ２００や、システム制御装置２
０１や、主記憶装置２０２などを、一辺が約１０〜３０
ｍｍのシリコン半導体チップ上に構成できた。

【００６５】これらの命令や演算を処理するプロセッサ
２００と、システム制御装置２０１と、本発明を実施し
た高速シリコン半導体集積回路装置並びに化合物半導体
集積回路装置よりなるデータ通信インタフェース２０３
を、同一セラミック基板２０６に実装した。また、デー
タ通信インタフェース２０３と、データ通信制御装置２
０４を、同一セラミック基板２０７に実装した。これら
セラミック基板２０６並びに２０７と、主記憶装置２０
２を実装したセラミック基板を、大きさが約５０ｃｍ程
度、あるいはそれ以下の基板に実装し、大型計算機の中
央処理ユニット２０８を形成した。

【００６６】この中央処理ユニット２０８内データ通信
や、複数の中央処理ユニット間データ通信、あるいはデ
ータ通信インタフェース２０３と入出力プロセッサ２０
５を実装した基板２０９との間のデータ通信は、図中の
両端矢印線で示される光ファイバ２１０を介して行われ
た。この計算機では、命令や演算を処理するプロセッサ
２００や、システム制御装置２０１や、主記憶装置２０
２などのシリコン半導体集積回路装置が、並列で高速に
動作し、また、データ通信を光を媒体に行ったため、１
秒間当たりの命令処理回数を大幅に増加することができ
た。更に、高速シリコン半導体集積回路装置に使用され
ているトランジスタが微細で、特性ばらつきが少ないた
め、高速シリコン半導体集積回路装置の集積度を向上す
ることができ、従来に比べ高速演算をさせることができ
た。

【００６７】＜実施例６＞図３１には、実施例１〜４で
述べた本発明のｎｐｎバイポーラトランジスタのいずれ
を用いても形成できる回路及びシステムに関する第６の
実施例を示す。図３１に示された回路は光伝送システム
に用いられる前置増幅回路を示す回路図である。周知の
とおり、光伝送システムは、数十Ｇｂｐｓの高速伝送が
必要であり、その前置増幅回路は特に高速動作が要求さ
れるものである。従って、この増幅回路を構成するトラ
ンジスタとして上述した各実施例によるｎｐｎバイポー
ラトランジスタを採用することにより、増幅回路全体で
の性能を著しく向上することができる。

【００６８】図３１において、参照符号３００は単一の
半導体基板上に形成された前置増幅回路を構成する半導
体集積回路装置である。ＰＤは光伝送ケーブルを通して
送信されてくる光信号を受ける受光素子であるフォトダ
イオード、３０３は電源ラインと接地ラインとの間に接
続され交流成分をショートするためのディカップリング
容量であり、半導体集積回路装置３００の外部に外づけ
されている。バイポーラトランジスタＱ１及びＱ２は増
幅回路を構成するトランジスタであり、本発明のｎｐｎ
バイポーラトランジスタが適用される。ダイオードＤ１
はレベルシフト用ダイオードである。このダイオードＤ
１はバイポーラトランジスタを利用し、そのベース・コ
レクタ間を短絡して形成することも可能であり、必要に
応じて複数個のダイオードを直列接続して適用すること
も可能である。Ｒ１、Ｒ２、Ｒ３はそれぞれ抵抗であ
る。ＯＵＴは出力端子であり、必要に応じてトランジス
タＱ２のエミッタとの間に出力用バッファ回路が挿入さ
れる。

【００６９】この実施例の前置増幅回路を構成する半導
体集積回路３００は、光伝送ケーブルを伝送してきた光
信号がフォトダイオードＰＤにより電気信号に変換さ
れ、その信号が入力端子ＩＮを介して増幅用トランジス
タＱ１及びＱ２により増幅され、出力端子ＯＵＴから出
力されるよう動作する。

【００７０】図３２には、図３１に示したフォトダイオ
ードＰＤ及び前置増幅回路を構成する半導体集積回路装
置３００が集積された光伝送システムのフロントエンド
モジュールを示す。図中参照符号４０１は光ファイバ、
４０２はレンズ、４０３はフォトダイオード、４０４は
前置増幅回路が形成された半導体集積回路装置である。
４０７はフォトダイオード及び前置増幅回路４０４が実
装された基板であり、ダイオード及び前置増幅回路等を
接続する配線４０６を介して出力端子４０６に接続され
ている。また、４０８は金属ケースなどの気密封止パッ
ケージである。図示していないが、基板４０７上には図
３１に示すコンデンサ３０３も実装されている。このよ
うに、フロントエンドを構成するフォトダイオード及び
前置増幅回路を同一のモジュールに構成することにより
信号経路を短くすることができ、ノイズの乗りにくく寄
生のＬ成分やＣ成分も小さく抑えることができる。

【００７１】この実施例は、前述した実施例１〜４のｎ
ｐｎバイポーラトランジスタを、前置増幅回路に用い、
これを集積回路チップとし、フロントエンドモジュール
に適用した例である。光ファイバー４０１から入力した
光信号はレンズ４０２により集光され、フォトダイオ−
ド４０３で電気信号に変換される。この電気信号は、基
板４０７上の配線４０５を通して前置増幅回路４０４で
増幅され出力端子４０６から出力される。

【００７２】図３３及び図３４には、図３１及び図３２
に示す前置増幅回路及びフロントエンドモジュールを利
用した光伝送システムのシステム構成図を示す。図３３
は、光伝送システムの送信側システム５００を示してい
る。伝送すべき電気信号５０１はマルチプレクサＭＵＸ
に入力され、例えば４：１などに多重化される。そし
て、その出力信号がドライバ５０２に伝達される。半導
体レーザＬＤは常時一定の強度の光を出力しており、ド
ライバ５０２の出力に応じて外部変調器５０３が半導体
レーザＬＤの出力光を吸収あるいは非吸収して光ファイ
バ５０４に伝送するよう構成されている。

【００７３】図３３に示す送信モジュールは、いわゆる
外部変調型とよばれるものである。これに代えて、半導
体レーザＬＤの発光を直接制御する直接変調型を採用す
ることも可能であるが、一般的に外部変調型による送信
の方がチャープによるスペクトル発振の広がりがなく、
高速、長距離の伝送に適する。

【００７４】図３４は、光伝送システムの光受信型モジ
ュール５１０を示している。本図において、参照符号５
２０はフロントエンドモジュールであり、図３１及び図
３２に示した構成を適用できる。フロントエンドモジュ
ール５２０のプリアンプ５２２により増幅された電気信
号は、メインアンプ部５３０に入力され増幅される。メ
インアンプ部５３０は、光伝送の距離や製造偏差による
バラツキを避け、出力を一定に保つため、メインアンプ
５３２の出力を自動利得調整器（ＡＧＣ）５３１に帰還
するように構成されている。尚、メインアンプ部５３０
には、利得を調整する構成の他、出力振幅を制限するリ
ミットアンプを採用することもできる。識別器５４０
は、所定のクロックに同期して１ビットのアナログ−デ
ィジタル変換を行うように構成されている。すなわち、
メインアンプ部５３０の出力をディジタル化し、分離器
ＤＭＵＸにより例えば１：４に分離し、後段のディジタ
ル信号処理回路５６０へ入力されて所定の処理が行われ
る。

【００７５】クロック抽出部５５０は、識別器５４０及
び分離器ＤＭＵＸの動作タイミングを制御するためのク
ロックを、変換した電気信号から形成する。このクロッ
ク抽出部５５０は、メインアンプ部５３０の出力を全波
整流器５５１により整流し、帯域の狭いフィルタ５５２
によりフィルタリングしてクロック信号となる信号を抽
出する。フィルタ５５２の出力はフィルタ出力とアナロ
グ信号の位相をあわせるための位相器であり、予め定め
られた遅延量に基づきフィルタ出力を遅延させる。

【００７６】本実施例による光通信システムにおいて
は、その各所に先に実施例１〜４で述べた構成のバイポ
ーラトランジスタ素子を用いて回路を構成することがで
きる。また、同様にメインアンプ５３２を構成する回路
も図３１に示した回路により構成することが可能であ
る。

【００７７】＜実施例７＞図３５は、移動体無線端末に
本発明に係る半導体装置を適用した第７の実施例を示す
ブロック図である。本実施例では、実施例１〜４で述べ
た本発明のｎｐｎバイポーラトランジスタのいずれでも
用いて、低雑音増幅器６０３、シンセサイザー６０６、
ＰＬＬ(Phase Locked Loop：フェーズ・ロックド・ルー
プ）６１１等の移動体無線携帯機の各ブロックを構成す
る回路を形成できる。

【００７８】この移動体無線携帯機では、アンテナから
の入力信号を低雑音増幅器６０３で増幅し、シンセサイ
ザ６０６で合成した周波数を発振器６０５から発振さ
せ、低雑音増幅器６０３からの信号を発振器６０５から
発振した信号を用いて、ダウンミキサ６０４でより低い
周波数へダウンコンバージョンする。さらに、ＰＬＬ６
１１から発した周波数で発振器６１０から発振させ、ダ
ウンミキサ６０４からの信号を発振器６１０から発振し
た信号を用いて、復調器６０９で復調し、より低周波を
扱うベースバンドユニット６１３で信号処理を行なう。

【００７９】また、ベースバンドユニット６１３から発
せられた信号は変調器６１２で、ＰＬＬ６１１からの信
号を用いて変調され、さらに、アップミキサ６０８にお
いてシンセサイザ６０６からの信号を基に高周波へアッ
プコンバートされる。そして、電力増幅器６０７におい
て増幅され、アンテナ６０１より送信される。また、６
０２は信号の送信・受信を切り換えるスイッチであり、
ベースバンドユニット６１３から図示しない制御信号を
受けて、その送信・受信が制御される。また、ベースバ
ンドユニット６１３には、図示しないスピーカ、マイク
等が接続され音声信号の入出力が可能とされている。

【００８０】上述の製造方法に従って製造したｎｐｎバ
イポーラトランジスタは、本実施例の各ブロック、特に
低雑音増幅器６０３、シンセサイザー６０６、ＰＬＬ６
１１に適用してそれぞれの回路を構成することができ
る。本発明によるｎｐｎバイポーラトランジスタはベー
ス抵抗、ベース／コレクタ容量の低減が可能であるた
め、低雑音増幅器６０３、シンセサイザ６０６、ＰＬＬ
６１１において、低雑音化、低消費電力化が図れる。こ
れにより、システム全体として低雑音かつ長時間使用可
能な移動体無線携帯機を実現することができる。

【００８１】図３６は、移動体無線携帯機のＰＬＬのプ
リスケーラに用いるＤフリップフロップの回路図であ
り、そのトランジスタ７０１〜７１２に本発明のｎｐｎ
バイポーラトランジスタを用いたものである。

【００８２】入力信号とクロック信号及び出力信号は、
高電位と低電位の２状態のみを有する。入力信号と反転
入力信号をそれぞれ端子７１９と端子７２０に、また、
クロック信号と反転クロック信号をそれぞれ端子７２１
と端子７２２に入力し、端子７２３と端子７２４より出
力信号と反転出力信号を得る。電流源７１７と７１８を
流れる電流経路は、クロック信号によりそれぞれトラン
ジスタ７０９か７１０、７１１か７１２のいずれかに切
り替わる。さらに、トランジスタ７０１から７０６のオ
ンオフは入力信号とクロック信号及び抵抗７１３と７１
４を流れる電流によって生じる抵抗下端の電位により決
定される。本回路においては出力信号は、クロック信号
が低電位から高電位に変化した場合に入力値を出力し、
それ以外の場合、前入力値を保持する。

【００８３】本発明によるバイポーラトランジスタは、
そのベ−ス抵抗の絶対値とそのばらつきを低減できるた
め、移動体無線携帯機のＰＬＬの低消費電力化が図れ
る。

【００８４】本発明のトランジスタによれば従来に比べ
微細で高性能であり、かかるトランジスタを用いること
により高速かつ低消費電力な回路及びシステムを構成す
ることができる。また、本発明の微細かつ高性能に形成
できるトランジスタを用いることにより、回路及びシス
テムの占有面積を縮小することが可能となる。

【００８５】

【発明の効果】前記した実施例から明らかなように、本
発明によれば、ベ−ス電極の引き出しを、低比抵抗のＣ
５４結晶構造のＴｉシリサイド膜を用いて行なうので、
トランジスタが微細となっても、ベ−ス抵抗の増加は生
じない。特に、エミッタとコレクタのコンタクト孔の間
隔が０．１〜０．７μｍの微細バイポ−ラトランジスタ
に於いても、Ｔｉサリサイドと多結晶シリコンとの界面
の寸法を実効的に０．３μｍ以上確保できるため、ベ−
ス抵抗の低抵抗化が可能である。このため、同一ベ−ス
抵抗値で比較すると、従来に比べ微細であり、且つ寄生
容量の少ないバイポ−ラトランジスタを実現できる。従
って、このトランジスタを高性能な集積回路に用いれ
ば、回路性能を飛躍的に向上できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の別の実施例を示す断
面構造である。

【図２】図１に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図３】本発明に係る半導体装置の別の実施例を示す断
面構造である。

【図４】図３に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図５】本発明に係る半導体装置の別の実施例を示す断
面構造である。

【図６】図５に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図７】サリサイドベ−ス電極を有する従来のバイポ−
ラトランジスタを示す断面構造図である。

【図８】図７に示した従来の半導体装置の平面構造の概
略を示すレイアウトパタ−ン図である。

【図９】Ｔｉサリサイドの細線効果を示す特性線図であ
る。

【図１０】（ａ）はサリサイドベ−ス電極バイポ−ラト
ランジスタのベ−ス抵抗の成分を概念的に表わす図、
（ｂ）は（ａ）中に示したＡ−Ａ線に沿った断面構造図
である。

【図１１】図１に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図である。

【図１２】図１１に示した次の製造工程における断面構
造図である。

【図１３】図１２に示した次の製造工程における断面構
造図である。

【図１４】図１３に示した次の製造工程における断面構
造図である。

【図１５】図１４に示した次の製造工程における断面構
造図である。

【図１６】図１５に示した次の製造工程における断面構
造図である。

【図１７】図１６に示した次の製造工程における断面構
造図である。

【図１８】図１７に示した次の製造工程における断面構
造図である。

【図１９】図１１に示した次の製造工程における断面構
造図である。

【図２０】図１９に示した次の製造工程における断面構
造図である。

【図２１】図２０に示した次の製造工程における断面構
造図である。

【図２２】図２１に示した次の製造工程における断面構
造図である。

【図２３】図２２に示した次の製造工程における断面構
造図である。

【図２４】図２３に示した次の製造工程における断面構
造図である。

【図２５】図２４に示した次の製造工程における断面構
造図である。

【図２６】図１４に示した次の製造工程における断面構
造図である。

【図２７】図２６に示した次の製造工程における断面構
造図である。

【図２８】図２７に示した次の製造工程における断面構
造図である。

【図２９】図２８に示した次の製造工程における断面構
造図である。

【図３０】本発明に係る半導体装置の第１から第３の実
施例を好適に適用し得る大型計算機の構成例を示す図で
ある。

【図３１】本発明に係る半導体装置を用いて形成される
電子回路の一例を示す回路図である。

【図３２】図３１の回路が集積された光伝送システムの
フロントエンドモジュ−ルの断面図である。

【図３３】本発明に係る半導体装置を用いた光伝送シス
テムの構成を示すブロック図である。

【図３４】本発明に係る半導体装置を用いた光伝送シス
テムの構成を示すブロック図である。

【図３５】本発明に係る半導体装置を用いた移動体無線
端末の構成を示すブロック図である。

【図３６】本発明に係る半導体装置を用いた移動体無線
端末のＰＬＬのプリスケ−ラで用いるＤフリップフロッ
プの回路図である。

【符号の説明】

１…支持基板、２，３，８…ｎ形不純物拡散層、４，
６，７，…ｐ形不純物拡散層、１１，１２，１３，１
４，１５…二酸化シリコン(絶縁膜）、１６，１７…窒
化シリコン、２１…ｐ形多結晶シリコン、２２，２３…
ｎ形多結晶シリコン、３１，３２…シリサイド膜、３３
…アルミ電極、４１…コンタクト孔。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大植 栄司 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 清田 幸弘 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 近藤 将夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田邊 正倫 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体基板上の第１の絶縁膜を介して配置
   した第１導電型の第１の多結晶シリコン膜と、前記第１
   の多結晶シリコン膜表面に設けた第１のＴｉシリサイド
   膜をベース電極の引出しに用い、且つ、前記第１の多結
   晶シリコン膜上にその一部が第２の絶縁膜を介して配置
   した第２導電型の第２の多結晶シリコン膜と、前記第２
   の多結晶シリコン膜表面に設けた第２のＴｉシリサイド
   膜をエミッタ電極の引出しに用いた半導体装置におい
   て、 前記第１及び第２のＴｉシリサイド膜の結晶構造が低抵
   抗のＣ５４構造であり、且つ、前記第１及び第２のＴｉ
   シリサイド膜の上部に配置した配線を有すると共に、前
   記第１のＴｉシリサイド膜から成る外部ベース電極の端
   部と前記第２のＴｉシリサイド膜から成るエミッタ電極
   の端部との水平方向における間隔が０．３μｍ以下の部
   分を有し、前記第１及び第２のＴｉシリサイド膜と前記
   配線との接続に用いるコンタクト孔の間隔が０．１〜
   ０．７μｍの部分を有することを特徴とする半導体装
   置。
2. 【請求項２】前記第１の多結晶シリコン膜と前記第１の
   Ｔｉシリサイド膜との界面の一部が、半導体基板に対し
   て傾斜してなる請求項１記載の半導体装置。
3. 【請求項３】前記第１の多結晶シリコン膜の厚さが、少
   なくとも０．３μｍである請求項１記載の半導体装置。
4. 【請求項４】半導体基板上の第１の絶縁膜上に、第１導
   電型の第１の多結晶シリコン膜を堆積する工程と、前記
   第１の多結晶シリコン膜を等方性エッチングによりパタ
   ーニングする工程と、前記第１の多結晶シリコン膜を覆
   うように第２の絶縁膜を堆積する工程と、前記第２の絶
   縁膜と前記第１の多結晶シリコン膜を同時に異方性エッ
   チングして開口部を形成する工程と、前記開口部に第１
   導電型の不純物を導入し熱処理して第１導電型の拡散層
   を形成する工程と、第３の絶縁膜と第２導電型の第２の
   多結晶シリコン膜を堆積する工程と、前記第２の多結晶
   シリコン膜を異方性エッチングし、前記第３の絶縁膜を
   介して前記第２の絶縁膜と前記第１の多結晶シリコン膜
   の側壁に前記第２の多結晶シリコン膜を残す工程と、前
   記第２の多結晶シリコン膜をマスクに前記第３の絶縁膜
   を除去後、第２導電型の第３の多結晶シリコン膜を堆積
   する工程と、熱処理を施し該第３の多結晶シリコン膜を
   不純物源として第２導電型の拡散層を形成する工程と、
   前記第３の多結晶シリコン膜と前記第２の絶縁膜を異方
   性エッチングする工程と、電気的に不活性な物質を半導
   体基板に対し垂直方向にイオン打ち込みし、前記第１及
   び第３の多結晶シリコン膜の一部表面を非晶質にする工
   程と、Ｔｉ膜を堆積する工程と、熱処理を施し前記第１
   及び第３の多結晶シリコン膜と前記Ｔｉ膜を反応させて
   低抵抗のＣ５４結晶構造のＴｉシリサイド膜を形成する
   工程と、未反応なＴｉ膜を除去する工程とから成ること
   を特徴とする半導体装置の製造方法。
5. 【請求項５】半導体基板上の第１の絶縁膜上に、第１導
   電型の第１の多結晶シリコン膜を堆積する工程と、前記
   第１の多結晶シリコン膜を異方性エッチングによりパタ
   ーニングする工程と、前記第１の多結晶シリコン膜を覆
   うように第２の絶縁膜を堆積する工程と、前記第２の絶
   縁膜と前記第１の多結晶シリコン膜を同時に異方性エッ
   チングして開口部を形成する工程と、該開口部に第１導
   電型の不純物を導入し熱処理して第１導電型の拡散層を
   形成する工程と、第３の絶縁膜と第２導電型の第２の多
   結晶シリコン膜を堆積する工程と、前記第２の多結晶シ
   リコン膜を異方性エッチングし、前記第３の絶縁膜を介
   して前記第２の絶縁膜と前記第１の多結晶シリコン膜の
   側壁に前記第２の多結晶シリコン膜を残す工程と、前記
   第２の多結晶シリコン膜をマスクに前記第３の絶縁膜を
   除去後、第２導電型の第３の多結晶シリコン膜を堆積す
   る工程と、第１の窒化シリコン膜を堆積する工程と、熱
   処理を施し前記第３の多結晶シリコン膜を不純物源とし
   て第２導電型の拡散層を形成する工程と、前記第１の窒
   化シリコン膜と前記第３の多結晶シリコン膜を異方性エ
   ッチングする工程と、第２の窒化シリコン膜を堆積する
   工程と、前記第２の窒化シリコン膜を異方性エッチング
   して前記第１の窒化シリコン膜と前記第３の多結晶シリ
   コン膜の側壁に前記第２の窒化シリコン膜を残す工程
   と、前記第１及び第２の窒化シリコン膜とレジスト膜を
   マスクに前記第１の多結晶シリコン膜の一部を異方性エ
   ッチングする工程と、前記レジスト膜と前記第１及び第
   ２の窒化シリコン膜を除去する工程と、電気的に不活性
   な不純物を半導体基板に対し斜め方向にイオン打ち込み
   し、前記第１及び第３の多結晶シリコン膜の一部表面及
   び側面を非晶質にする工程と、Ｔｉ膜を堆積する工程
   と、熱処理を施し前記第１及び第３の多結晶シリコン膜
   と前記Ｔｉ膜を反応させて低抵抗のＣ５４結晶構造のＴ
   ｉシリサイド膜を形成する工程と、未反応なＴｉ膜を除
   去する工程とから成ることを特徴とする半導体装置の製
   造方法。
6. 【請求項６】前記第１の多結晶シリコン膜を異方性エッ
   チングによりパターニングする工程に代えて、前記第１
   の多結晶シリコン膜を等方性エッチングによりパターニ
   ングする工程と、前記第１及び第２の窒化シリコン膜と
   レジスト膜をマスクに前記第１の多結晶シリコン膜の一
   部を異方性エッチングする工程に代えて、前記第１及び
   第２の窒化シリコン膜とレジスト膜をマスクに前記第１
   の多結晶シリコン膜の一部を等方性エッチングする工程
   をそれぞれ付加してなる請求項５記載の半導体装置の製
   造方法。
7. 【請求項７】前記第１及び第２の窒化シリコン膜とレジ
   スト膜をマスクに前記第１の多結晶シリコン膜の一部を
   異方性エッチングする工程の前に、前記第１及び第２の
   窒化シリコン膜とレジスト膜をマスクに前記第１の多結
   晶シリコン膜の一部を等方性エッチングする工程を付加
   してなる請求項５記載の半導体装置の製造方法。
8. 【請求項８】前記電気的に不活性な物質は、シリコンま
   たはゲルマニウムである請求項４〜７のいずれか１項に
   記載の半導体装置の製造方法。
9. 【請求項９】同一半導体基板上に請求項１〜３のいずれ
   か１項に記載の半導体装置を少なくとも備えたことを特
   徴とする半導体集積回路装置。
10. 【請求項１０】請求項９に記載の半導体集積回路装置を
    備えることを特徴とする計算機。
11. 【請求項１１】光信号を受け電気信号を出力する受光素
    子と、受光素子からの電気信号を受ける第１の増幅回路
    と、該第１の増幅回路の出力を受ける第２の増幅回路
    と、所定のクロック信号に同期して前記第２の増幅回路
    の出力をディジタル信号に変換する識別器とを有する光
    受信システムであって、前記第１の増幅回路は、前記受
    光素子にそのベースが接続された第１のバイポーラトラ
    ンジスタと、該第１のバイポーラトランジスタのコレク
    タにそのベースが接続され、そのエミッタが前記第２の
    増幅回路の入力に接続された第２のバイポーラトランジ
    スタと、前記第１のバイポーラトランジスタのコレクタ
    に接続された第１の抵抗と、前記第２のトランジスタの
    エミッタにアノードが接続された第１のダイオードと、
    該第１のダイオードのカソードと電源端子の間に接続さ
    れた第２の抵抗と、前記第１のダイオードのカソードと
    該第１のバイポーラトランジスタのベースの間に接続さ
    れた第３の抵抗とを有し、前記第１及び第２のバイポー
    ラトランジスタの少なくとも一つは、前記請求項１〜３
    のいずれか１項に記載の半導体装置により構成されたこ
    とを特徴とする光受信システム。
12. 【請求項１２】前記第１及び第２のトランジスタは、単
    一の半導体チップ上に形成され、前記受光素子と前記半
    導体チップとは単一の基板上に実装されてなる請求項１
    １記載の光受信システム。