JPH09181262A

JPH09181262A - 半導体装置及びその製造方法

Info

Publication number: JPH09181262A
Application number: JP34035595A
Authority: JP
Inventors: Hiromi Shimamoto; 裕巳島本; Katsuyoshi Washio; 勝由鷲尾; Yukihiro Onouchi; 享裕尾内
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】本発明は、微細で寄生容量が少なく高性能な単
結晶シリコン抵抗素子を提供することにある。【解決手段】断面が複数の溝を有し、この単結晶シリコ
ン層の溝方向を電流が流れる方向となるように、且つ一
対の表面と溝底部の拡散層が電気的に並列に接続される
様に、単結晶シリコン層の両端から引き出し電極を取り
す構造で達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、従来に比べ微細で
抵抗値ばらつきが小さい単結晶シリコン抵抗を用いた半
導体装置およびその製造方法に関する。

【０００２】

【従来の技術】単結晶シリコンを用いた抵抗に関する従
来の技術については、例えば、アイ・イ−・イ−・イ−
・トランザクションズオンエレクトロンデバイシ
ス、イ−ディ−２８、ナンバ−７（１９８１）第８１８
頁から８３０頁（IEEE Trans.Electron Devices, ED-2
8, No.7(1981) pp818-830）に、半導体基板内に設けた
不純物拡散層を抵抗素子とする構成が開示されており、
図９に示した断面構造と図１０に示した平面構造が示さ
れている。ここで図９において、Ａ−Ａ断面，Ｂ−Ｂ断
面は、図１０中にそれぞれＡ−Ａ並びにＢ−Ｂの記号で
示した断面構造の模式図である。尚、図９以外の図にお
いても、Ａ−Ａ断面，Ｂ−Ｂ断面はそれぞれこれと同じ
位置関係及び方向で切断した場合の断面構造を示す。但
し、図１０の平面図は、マスクパタ−ンのレイアウト模
式図として示してある。

【０００３】図９に示した従来の抵抗は、下記の方法に
よって製造されていた。初めに、周知のイオン打ち込み
技術を用いて、シリコン基板１と反対導電形の不純物を
注入し不純物拡散層５を形成する。続いて、この不純物
拡散層５によって基板とＰＮ接合分離されるように不純
物拡散層５と反対導電形の不純物を注入し、熱処理を施
し不純物拡散層３を形成する。その後、基板表面に酸化
膜１３を堆積した後、周知のホトエッチング技術を用い
て酸化膜１３をパタ−ンニングしコンタクト孔４２を形
成していた。更に、このコンタクト孔を覆うようにアル
ミニウム等の金属電極３１を堆積し、これをパタ−ニン
グし引き出し電極を形成していた。

【０００４】更に、前記した従来の抵抗の寄生容量を低
減することで、半導体回路の動作時間を低減できる技術
として、絶縁膜上に設けた多結晶シリコン層を抵抗素子
とする技術が知られており、例えば、アナリシスアン
ドデザインオブインテグレイティッドサ−キッ
ツ（１９８１）第２版の第１１２頁から１１９頁(Analy
sis and Design of Analog Integrated Circuits,PP112
-119,2nd-Edi.,Gray and Meyer,1984,John Wiley & Son
s.,Inc.)に開示されており、図１１に示した断面構造と
図１２に示した平面構造を有している。

【０００５】図１１に示した従来の多結晶シリコン抵抗
は、下記の方法によって製造されていた。始めに、シリ
コン基板１の上に絶縁膜１５を形成し、酸化膜１５上に
所望の厚さの多結晶シリコン２２を堆積する。この後、
周知のイオン打ち込み技術を用いて単結晶シリコン２２
中に不純物を注入し、更に熱処理を施す。次に、周知の
ホトエッチング技術を用いて多結晶シリコン２２をパタ
−ンニングする。その後、基板表面に酸化膜１３を堆積
した後、周知のホトエッチング技術を用いて酸化膜１３
をパタ−ンニングしコンタクト孔４２を形成していた。
更に、このコンタクト孔を覆うようにアルミニウム等の
金属電極３１を堆積し、これをパタ−ニングし引き出し
電極を形成していた。

【０００６】

【発明が解決しようとする課題】一般に、単結晶シリコ
ン抵抗は、ＬＳＩプロセスとの融合性が良く抵抗値の制
御が容易であること、特性ばらつきが少なく信頼性が高
いなどの特長を有する。しかし、抵抗層間の電気的絶縁
を図るために、これを覆うようにアイソレ−ション層と
呼ばれる反対導電形の不純物層を設ける必要がある。こ
のため、アイソレ−ション層と抵抗層の間にＰＮ接合が
形成されるため、微細化が困難であり、寄生容量が大き
く、α線によるソフトエラ−に弱いこと、アイソレ−シ
ョン層や基板の電位によって抵抗値が変動する基板バイ
アス効果が生じてしまう等の欠点を有する。

【０００７】一方、多結晶シリコン抵抗は、絶縁膜上の
多結晶シリコン層を抵抗素子とするため、単結晶シリコ
ン抵抗に比べレイアウトの自由度が高く、寄生容量が極
端に少なく、α線によるソフトエラ−や基板バイアス効
果がほとんど生じない等の特長を有する。しかし、多結
晶シリコンには粒界が存在するため、これに含まれる不
純物の濃度，存在状態，結晶構造によって電気的特性が
著しく変化する。このため安定した特性を得るために
は、多結晶シリコンの堆積条件や膜厚、不純物の添加方
法や不純物濃度、熱処理や熱履歴などを正確に管理する
必要があり、実際には、多結晶シリコン抵抗は単結晶シ
リコン抵抗に比べ特性ばらつきが大きい欠点があった。
更に、多結晶シリコンは、通電による温度上昇により結
晶中の不純物の活性状態が変化し、抵抗値が変動する特
徴を持っている。このため、高速な動作が要求される回
路では抵抗に大電力が印加されるので、通電による発熱
を抑えるために抵抗の占有面積を増加する必要があり、
これが微細化の妨げとなっていた。その結果、寄生容量
が増加し回路の高速動作に妨げとなっていた。

【０００８】また、両者いずれの抵抗も実質的な抵抗値
の制御は、抵抗の平面形状を変化することで成されてい
る。従って、高抵抗を得るために抵抗長を増加すると抵
抗の占有面積が増加し、抵抗幅を減少すると加工ばらつ
きの増加を招いてしまう。このため、高精度な抵抗を得
ようとすると、抵抗の占有面積が増大する欠点を有して
いた。

【０００９】また、上述したような抵抗素子の問題は、
かかる抵抗素子を用いた各種半導体集積回路ひいてはそ
れを用いたシステムの性能向上の妨げとなる。抵抗素子
の寄生容量の問題は回路及びシステムの高速化を妨げ、
抵抗の有する温度依存性の問題は信頼性の高い回路及び
システムを設計するうえで問題となる。これら問題点
は、特に、高速動作の要求の強い数十Ｇｂｐｓクラスの
光通信システムや高速かつ小型化の要求が強い移動無線
用の携帯端末機器等の回路・システムを構成する上でも
寄生容量が少なく微細かつ高精度な抵抗素子の実現が望
まれるものである。

【００１０】従って、本発明の目的は、上述した従来技
術の問題点を解決することにある。

【００１１】また、本発明の他の目的は、寄生容量が少
なく微細で且つ高精度な抵抗素子及びその製造方法を提
供することにある。

【００１２】また、本発明の更なる他の目的は、寄生容
量が少なく微細で且つ高精度な抵抗素子を有する半導体
集積回路及びその製造方法を提供することにある。

【００１３】また、本発明の更なる他の目的は、高速・
高精度な動作が可能な、抵抗素子を有する回路及びシス
テムを提供することにある。

【００１４】なお、本発明の更なる他の目的は、本願の
明細書及び図面から明らかになるであろう。

【００１５】

【課題を解決するための手段】前記目的を達成するため
に、本発明の代表的な実施形態に係る半導体装置は、図
１及び図２に示すように、支持基板すなわちシリコン基
板１上の第１の絶縁膜である二酸化シリコン膜（以下、
単に酸化膜と称する）１１と第２の酸化膜１２とで電気
的に分離された、断面に少なくとも一対の凹凸が形成さ
れるように溝を設けた単結晶シリコン層２を有し、この
単結晶シリコン層の支持基板と水平な表面に高濃度の不
純物拡散層３を有し、単結晶シリコン層の溝方向を電流
が流れる方向となる様に、単結晶シリコン層の両端から
取り出された引き出し電極とから構成されていることを
特徴とするものである。そして、前記半導体装置におい
て、単結晶シリコン層２の一対の表面(凸部)及び溝底部
(凹部)拡散層３が、並列となるように電気的に接続され
ていればより好適である。更に、前記半導体装置におい
て、単結晶シリコン層２が空乏化しやすいように、単結
晶シリコン層２の不純物濃度が低ければより好適であ
る。更に、前記半導体装置の引出電極には低抵抗の多結
晶シリコンを用いればより好適である。

【００１６】或いは、本発明の代表的な実施形態に係る
半導体装置は、図３及び図４に示すように、支持基板す
なわちシリコン基板１上の第１の酸化膜１１と第２の酸
化膜１２とで電気的に分離された、断面に少なくとも一
対の凹凸が形成されるように溝を設けた単結晶シリコン
層２を有し、この単結晶シリコン層の支持基板と水平な
表面に高濃度の不純物拡散層３を有し、この溝側壁に酸
化膜とは異なる絶縁膜例えば窒化シリコン膜を有し、単
結晶シリコン層の溝方向を電流が流れる方向となる様
に、単結晶シリコン層の両端から取り出された引き出し
電極とから構成されていることを特徴とするものであ
る。そして、前記半導体装置において、単結晶シリコン
層２の一対の表面(凸部)及び溝底部(凹部)拡散層３が、
並列となるように電気的に接続されていればより好適で
ある。更に、前記半導体装置において、単結晶シリコン
層２が空乏化しやすいように、単結晶シリコン層２の不
純物濃度が低ければより好適である。更に、前記半導体
装置の引出電極には低抵抗の多結晶シリコンを用いれば
より好適である。

【００１７】或いは、本発明の代表的な実施形態に係る
半導体装置は、図５及び図６に示すように、支持基板す
なわちシリコン基板１上の第１の酸化膜１１と第２の酸
化膜１２とで電気的に分離された、断面に少なくとも一
対の凹凸が形成されるように溝を設けた単結晶シリコン
層２を有し、この単結晶シリコン層の一対の凹凸の支持
基板と水平な表面のみに高濃度の不純物拡散層３及び６
を有し、単結晶シリコン層の溝方向を電流が流れる方向
となる様に、単結晶シリコン層の両端から取り出された
引き出し電極とから構成されていることを特徴とするも
のである。そして、前記半導体装置において、単結晶シ
リコン層２の一対の表面(凸部)及び溝底部(凹部)拡散層
３及び６が、並列となるように電気的に接続されていれ
ばより好適である。更に、前記半導体装置において、単
結晶シリコン層２が空乏化しやすいように、単結晶シリ
コン層２の不純物濃度が低ければより好適である。更
に、前記半導体装置の引出電極には低抵抗の多結晶シリ
コンを用いればより好適である。

【００１８】或いは、本発明の代表的な実施形態に係る
半導体装置は、図７及び図８に示すように、支持基板す
なわちシリコン基板１上の第１の酸化膜１１と第２の酸
化膜１２とで電気的に分離された、低不純物濃度の単結
晶シリコン層２を有し、この単結晶シリコン層の表面に
高濃度の不純物拡散層３を有し、単結晶シリコン層の両
端から取り出された引き出し電極とから構成されている
ことを特徴とするものである。そして、前記半導体装置
において、単結晶シリコン層２が空乏化しやすいよう
に、単結晶シリコン層２の不純物濃度が低ければより好
適である。更に、前記半導体装置の引出電極には低抵抗
の多結晶シリコンを用いればより好適である。

【００１９】また、本発明の代表的な実施形態に係る半
導体装置の製造方法は、支持基板上に第１の絶縁膜、低
不純物濃度の第１の半導体層を順次堆体した状態にする
工程と、すなわち図１４で言えば、シリコン基板上に酸
化膜１１、単結晶シリコン層２を備えた積層基板を形成
する工程と、この単結晶シリコン層をパタ−ニングして
酸化膜１１に達する第１の溝４０を形成し、単結晶シリ
コン層２を周囲と分離する工程と、図１５に示すよう
に、基板表面に第２の酸化膜を堆積し、これをエッチバ
ックして溝４０に酸化膜１２を埋め込む工程と、周知の
ホトエッチング技術を用いて、単結晶シリコン層２の一
部を異方性エッチングし、第２の浅い溝４１を形成する
工程と、図１６に示すように、周知のイオン打ち込み技
術を用いて、単結晶シリコン層２の一部の支持基板と水
平な表面に、第１の浅い拡散層３を形成する工程と、図
１７に示すように、第３の酸化膜１３を堆積し、この一
部をエッチングしてコンタクト孔４２を形成する工程
と、この後、このコンタクト孔４２を覆うように引き出
し電極を形成する工程とから成る。

【００２０】また、本発明の代表的な実施形態に係る半
導体装置の別の製造方法は、支持基板上に第１の絶縁
膜、低不純物濃度の第１の半導体層を順次堆体した状態
にする工程と、すなわち図１８で言えば、シリコン基板
上に酸化膜１１、単結晶シリコン層２を備えた積層基板
を形成する工程と、この単結晶シリコン層をパタ−ニン
グして酸化膜１１に達する第１の溝４０を形成し、単結
晶シリコン層２を周囲と分離する工程と、図１９に示す
ように、基板表面に第２の酸化膜を堆積し、これをエッ
チバックして溝４０に酸化膜１２を埋め込む工程と、周
知のホトエッチング技術を用いて、単結晶シリコン層２
の一部を異方性エッチングし、第２の浅い溝４１を形成
する工程と、図２０に示すように、基板表面に窒化シリ
コン１４を堆積し、これを異方性エッチングし溝４１の
側壁にの超す工程と、周知のイオン打ち込み技術、或い
は気相拡散等の不純物拡散技術を用いて、単結晶シリコ
ン層２の一部の支持基板と水平な表面に、第１の浅い拡
散層３を形成する工程と、図２１に示すように、第３の
酸化膜１３を堆積し、この一部をエッチングしてコンタ
クト孔４２を形成する工程と、この後、このコンタクト
孔４２を覆うように引き出し電極を形成する工程とから
成るものである。

【００２１】更に、本発明の代表的な実施形態に係る半
導体装置の別の製造方法は、支持基板上に第１の絶縁
膜、低不純物濃度の第１の半導体層を順次堆体した状態
にする工程と、すなわち図２２で言えば、シリコン基板
上に酸化膜１１、単結晶シリコン層２を備えた積層基板
を形成する工程と、この単結晶シリコン層をパタ−ニン
グして酸化膜１１に達する第１の溝４０を形成し、単結
晶シリコン層２を周囲と分離する工程と、図２３に示す
ように、基板表面に第２の酸化膜を堆積し、これをエッ
チバックして溝４０に酸化膜１２を埋め込む工程と、周
知のイオン打ち込み技術を用いて、単結晶シリコン層２
の一部表面に、第１の浅い拡散層３を形成する工程と、
図２４に示すように、基板表面に第１の窒化膜を堆積す
る工程と、図２５に示すように、周知のホトエッチング
技術を用いて、第１の窒化膜と単結晶シリコン層２の一
部を異方性エッチングし、第２の浅い溝４１を形成する
工程と、図２６に示すように、周知のイオン打ち込み技
術を用いて、単結晶シリコン層２の溝４１の底面に、第
２の浅い拡散層６を形成する工程と、図２７に示すよう
に、第１の窒化膜を除去した後に第３の酸化膜１３を堆
積し、この一部をエッチングしてコンタクト孔４２を形
成する工程と、この後、このコンタクト孔４２を覆うよ
うに引き出し電極を形成する工程とから成ることを特徴
とするものである。

【００２２】そして、本発明の代表的な実施形態に係る
半導体装置の別の製造方法は、支持基板上に第１の絶縁
膜、低不純物濃度の第１の半導体層と第２の絶縁膜を順
次堆体した状態にする工程と、すなわち図２８で言え
ば、シリコン基板上に第１の酸化膜１１、単結晶シリコ
ン層２、更に窒化シリコン膜１７を備えた積層基板を形
成する工程と、図２９に示すように、周知のホトエッチ
ング技術を用いて、窒化シリコン膜１７をパタ−ニング
して単結晶シリコン層２の一部表面を露出する工程と、
レジストパタ−ン５１と窒化シリコン膜１７をマスクに
して、単結晶シリコン層２をパタ−ニングして酸化膜１
１に達する第１の溝４０を形成し、単結晶シリコン層２
を分離する工程と、図３０に示すように、基板表面に第
２の酸化膜を堆積し、これをエッチバックして溝４０と
窒化シリコン膜１７の段差に酸化膜１６を埋め込む工程
と、図３１に示すように、レジストパタ−ン５２と酸化
膜１６をマスクにして、窒化シリコン膜１７と単結晶シ
リコン層２の一部を異方性エッチングし、酸化膜１１に
達する第２の溝４３を形成する工程と、図３２に示すよ
うに、窒化シリコン膜１７を選択除去する工程と、基板
表面に第３の酸化膜を堆積し、これをエッチバックして
溝４３に酸化膜１２を埋め込む工程と、周知のイオン打
ち込み技術を用いて、単結晶シリコン層２の一部表面
に、第１の浅い拡散層３を形成する工程と、図３３に示
すように、第４の酸化膜１３を堆積し、この一部をエッ
チングしてコンタクト孔４２を形成する工程と、この
後、このコンタクト孔４２を覆うように引き出し電極を
形成する工程とから成ることを特徴とするものである。

【００２３】このような本発明の代表的な実施形態にか
かる半導体装置によれば、酸化膜により電気的に絶縁さ
れた低不純物濃度の単結晶シリコン層中に、高不純物濃
度の拡散層を設ける構造とするため、単結晶シリコン抵
抗に特有の、ＬＳＩプロセスとの融合性が良く抵抗値の
制御が容易であること、特性ばらつきが少なく信頼性が
高いなどの特長を有する。更に、ＰＮ接合が形成されな
いことと、低不純物濃度の単結晶シリコン層が空乏化す
ることで、従来の多結晶シリコン抵抗より寄生容量を低
減できる。更に，単結晶シリコン層全体を抵抗層としな
いため，単結晶シリコン層の膜厚ばらつきによる抵抗値
ばらつきの増加を排除できる。また、単結晶シリコン層
に溝を設け、このシリコン層の表面(凸部)及び溝底部
(凹部)を抵抗層とし、この一対の拡散層が並列となるよ
うに電気的に接続されているため、或は、別の方法を用
いてパタ−ンのピッチを抵抗の幅とする構造を用いてい
るため、ホトエッチング時の加工ばらつきを排除でき、
従来に比べ微細で高精度な抵抗を実現できる。

【００２４】この関係を図１３を用いて説明する。図１
３は、異方性のホトエッチング時に、露光量やエッチン
グ条件の変動などにより、ホトマスクに対し仕上りの寸
法がばらついた場合を模式的に示したものであり、ａ）
はホトマスク通りの寸法で溝が形成された場合を、ｂ）
はホトマスクに対して溝の幅が大きくなった場合を示し
ている。また、イオン打ち込みによる拡散層の形成等
も、図１３と同様の原因で寸法ばらつきが生じ、これら
が微細化を妨げる主な要因となっていた。しかし、溝の
繰り返し間隔について着目すると、この値は常にホトマ
スクと一致することが分かる。従って、単結晶シリコン
層の一対の凹凸が抵抗の幅となるように、凸部と凹部の
拡散層を並列に接続することで、加工ばらつきの問題を
排除できる。このため、同一抵抗値で比較すると、従来
の単結晶シリコンに比べ高精度であり、更に従来の多結
晶シリコン抵抗と比べても微細で且つ寄生容量が少ない
抵抗を実現できる。従って、この抵抗を高性能な集積回
路に用いれば、回路性能を飛躍的に向上できる。

【００２５】

【発明の実施の形態】次に、本発明に係る半導体装置及
びその製造方法の実施形態につき、添付図面を参照しな
がら以下詳細に説明する。尚、添付図面において、理解
を容易にするために要部は他の部分よりも拡大されて示
されている。また、各部の材質、導電形、及び製造条件
等は、本実施例の記載に限定されるものではないことは
言うまでもない。

【００２６】＜発明の実施の形態１＞第１の実施形態に
ついて図１及び図２を用いて説明する。図１は本発明に
係る半導体装置の一実施例を示す抵抗の要部断面構造図
であり、図２はその平面構造を模式的に示したレイアウ
トパタ−ン図である。ここで図１において、Ａ−Ａ断
面，Ｂ−Ｂ断面は、図２中にそれぞれＡ−Ａ並びにＢ−
Ｂの記号で示した断面構造の模式図である。尚、図１以
外の図においても、Ａ−Ａ断面，Ｂ−Ｂ断面はそれぞれ
これと同じ位置関係及び方向で切断した場合の断面構造
を示す。

【００２７】図１に示すように本発明に半導体装置は、
支持基板すなわちシリコン基板１上の第１の絶縁膜であ
る二酸化シリコン膜１１を介して配置した、酸化膜１２
によって分離された、断面に少なくと一対の凹凸が形成
されるように浅い溝４１を設けた低不純物濃度の単結晶
シリコン層２を有し（本実施例の場合、溝の数は２）、
この単結晶シリコンの表面(凸部)と溝底部(凹部)を高不
純物濃度の拡散層３とする構造となっている。また、こ
の単結晶シリコン層の溝方向を電流が流れる方向となる
ように、且つ一対の表面と溝底部の拡散層が電気的に並
列に接続される様に、単結晶シリコン層の両端から低抵
抗の多結晶シリコンを用い引き出し電極を取りだしてい
る。

【００２８】このため、単結晶シリコン抵抗特有の、Ｌ
ＳＩプロセスとの融合性が良く抵抗値の制御が容易であ
ること、特性ばらつきが少なく信頼性が高いなどの特長
を有する。更に、絶縁膜で覆われた領域に単結晶抵抗を
形成するため、ＰＮ接合が形成されないことと、低不純
物濃度の単結晶シリコン層が空乏化することで、従来の
多結晶シリコン抵抗より寄生容量を低減できること、一
対の拡散層が並列となるように電気的に接続されている
ため、ホトエッチング時の加工ばらつきを排除でき、従
来に比べ微細で寄生容量が少なく、高精度な抵抗を実現
できる。図３４は従来のバイポ−ラ集積回路に本実施例
の抵抗を適用した例であり、抵抗の寄生容量が少なく精
度が高いため、従来に比べ高性能な集積回路を実現でき
る。

【００２９】以下、図１に示した本発明に係る半導体装
置の製造方法の一例を図１４〜図１７を用いて、それぞ
れ下記の(１)〜(４)において順に説明する。ここで、図
１４〜図１７は、本実施例による半導体装置の製造工程
を順に示した断面構造であり、図１の断面構造となる前
までの構造を示している。

【００３０】（１）図１４を参照して；始めに周知のＳ
ＯＩ技術を用いて、シリコン基板１上に絶縁膜である二
酸化シリコン１１とこの上に単結晶シリコン２を備えた
ＳＯＩ基板を形成する。即ち、支持基板となるシリコン
基板１及び素子側基板となる単結晶シリコン基板の２枚
の基板上にそれぞれ酸化膜を熱酸化或いはＣＶＤを用い
て形成し、それぞれ或いは何れか一方の酸化膜表面を研
削・研磨して平坦にした後、表面を清浄にして酸化膜同
士を対抗させ、熱圧着することにより酸化膜同士が一体
化して酸化膜１１となり、シリコン基板１と素子側基板
が酸化膜１１を介して接着する。その後、素子側基板を
研削・研磨して所要厚さの単結晶シリコン層２とするこ
とにより、ＳＯＩ基板が形成される。次に、ＳＯＩ基板
上にホトレジストのパタ−ンを形成した後、このホトレ
ジストパタ−ンをマスクに単結晶シリコン層２を異方性
ドライエッチングし、このレジストを除去して酸化膜１
１に達する第１の溝４０を形成する。

【００３１】（２）図１５を参照して；次に、基板表面
に第２の絶縁膜である酸化膜１２を堆積し、これをエッ
チバックして溝４０に酸化膜１２を埋め込む。その後、
基板上にホトレジストのパタ−ンを形成し、このホトレ
ジストパタ−ンをマスクに単結晶シリコン層２を異方性
ドライエッチングし、第２の溝４１を形成する。この
時、第２の溝は第１の溝より浅く形成する。更に、単結
晶シリコン層２の表面に、少なくとも一対以上の凹凸が
形成されるように、第２の溝を少なくとも２本以上並行
にレイアウトする。この後、ホトレジストの除去を行
う。この後、エッチングによる基板表面のダメ−ジを回
復するために、例えば１０００〜１１００℃，６０分程
度の熱処理を施しても、或いは単結晶シリコン層２の表
面を酸化し、これを除去する工程を加えても良い。

【００３２】（３）図１６を参照して；次に、基板上に
ホトレジストのパタ−ンを形成し、このホトレジストパ
タ−ンをマスクに、単結晶シリコン層２中に単結晶シリ
コン層２と同一導電形の不純物をイオン打ち込みする。
この時、不純物の打ち込み角度を基板に対して垂直と
し、溝側面に不純物が注入されないようにする。この
後、熱処理を施し、単結晶シリコン層２と同一導電形で
且つ拡散深さの浅い不純物層３を形成する。

【００３３】（４）図１７を参照して；次に、ＣＶＤ法
を用いて基板表面に酸化膜１３を設ける。その後、周知
のホトエッチング技術を用いて所要箇所にコンタクト孔
を形成する。次に、基板表面に第１の拡散層と同一導電
形の１０ /ｃｍ以上の高濃度の不純物を有する多結晶
シリコン膜２１を、ＣＶＤ法により図１７に示すように
単結晶シリコン層２の溝が埋まる程度の厚さ、すなわち
少なくとも溝開口部の寸法の１／２の厚さになるように
堆積する。ここで、高濃度の不純物を含む多結晶シリコ
ン２１の堆積の換わりに、低不純物濃度の多結晶シリコ
ンの堆積とイオン打ち込みによる不純物注入とを組み合
わせても、或いはタングステン等の金属材料を用いても
良い。

【００３４】以上の工程の（１）〜（４）で説明した製
造工程を経た後、アルミニウム膜３１を堆積し、このコ
ンタクト孔４２を覆うようにアルミニウム電極並びに多
結晶シリコン電極を加工すれば、図１に示す高性能な単
結晶シリコン抵抗を実現することができる。

【００３５】＜発明の実施の形態２＞第２の実施例につ
いて図３及び図４を用いて説明する。図３は本発明に係
る半導体装置の一実施例を示す抵抗の要部断面構造図で
あり、図４はその平面構造を模式的に示したレイアウト
パタ−ン図である。ここで図３において、Ａ−Ａ断面，
Ｂ−Ｂ断面は、図４中にそれぞれＡ−Ａ並びにＢ−Ｂの
記号で示した断面構造の模式図である。尚、図３以外の
図においても、Ａ−Ａ断面，Ｂ−Ｂ断面はそれぞれこれ
と同じ位置関係及び方向で切断した場合の断面構造を示
す。

【００３６】図３に示すように本発明に半導体装置は、
支持基板すなわちシリコン基板１上の第１の絶縁膜であ
る二酸化シリコン膜１１を介して配置した、酸化膜１２
によって分離された、断面に少なくと一対の凹凸が形成
されるように浅い溝４１を設けた低不純物濃度の単結晶
シリコン層２を有し、この単結晶シリコンの表面(凸部)
と溝底部(凹部)を高不純物濃度の拡散層３とする構造と
なっている。また、単結晶シリコン層の溝４１の側壁に
薄い絶縁膜を設けている。更に、この単結晶シリコン層
の溝方向を電流が流れる方向となるように、且つ一対の
表面と溝底部の拡散層が電気的に並列に接続される様
に、単結晶シリコン層の両端から低抵抗の多結晶シリコ
ンを用い引き出し電極を取りだしている。このため、単
結晶シリコン抵抗特有の、ＬＳＩプロセスとの融合性が
良く抵抗値の制御が容易であること、特性ばらつきが少
なく信頼性が高いなどの特長を有する。更に、ＰＮ接合
が形成されないことと、低不純物濃度の単結晶シリコン
層が空乏化することで、従来の多結晶シリコン抵抗より
寄生容量を低減できること、溝の側壁が垂直に加工され
なくとも溝側面に不純物拡散層が形成されないこと、一
対の拡散層が並列となるように電気的に接続されている
ことなどから、ホトエッチング時の加工ばらつきを排除
でき、従来に比べ微細で寄生容量が少なく、高精度な抵
抗を実現できる。

【００３７】以下、図３に示した本発明に係る半導体装
置の製造方法の一例を図１８〜図２１を用いて、それぞ
れ下記の(５)〜(８)において順に説明する。ここで、図
１８〜図２１は、本実施例による半導体装置の製造工程
を順に示した断面構造であり、図３の断面構造となる前
までの構造を示している。

【００３８】（５）図１８を参照して；始めに周知のＳ
ＯＩ技術を用いて、シリコン基板１上に二酸化シリコン
１１とこの上に単結晶シリコン２を備えたＳＯＩ基板を
形成する。即ち、支持基板となるシリコン基板１及び素
子側基板となる単結晶シリコン基板の２枚の基板上にそ
れぞれ酸化膜を熱酸化或いはＣＶＤを用いて形成し、そ
れぞれ或いは何れか一方の酸化膜表面を研削・研磨して
平坦にした後、表面を清浄にして酸化膜同士を対抗さ
せ、熱圧着することにより酸化膜同士が一体化して酸化
膜１１となり、シリコン基板１と素子側基板が酸化膜１
１を介して接着する。その後、素子側基板を研削・研磨
して所要厚さの単結晶シリコン層２とすることにより、
ＳＯＩ基板が形成される。次に、ＳＯＩ基板上にホトレ
ジストのパタ−ンを形成した後、このホトレジストパタ
−ンをマスクに単結晶シリコン層２を異方性ドライエッ
チングし、このレジストを除去して酸化膜１１に達する
第１の溝４０を形成する。

【００３９】（６）図１９を参照して；次に、基板表面
に第２の酸化膜１２を堆積し、これをエッチバックして
溝４０に酸化膜１２を埋め込む。その後、基板上にホト
レジストのパタ−ンを形成し、このホトレジストパタ−
ンをマスクに単結晶シリコン層２を異方性ドライエッチ
ングし、第２の溝４１を形成する。この時、第２の溝は
第１の溝より浅く形成する。更に、単結晶シリコン層２
の島の中に、第２の溝を少なくとも２本以上並行にレイ
アウトする。この後、ホトレジストの除去を行う。この
後、エッチングによる基板表面のダメ−ジを回復するた
めに、例えば１０００〜１１００℃，６０分程度の熱処
理を施しても、或いは単結晶シリコン層２の表面を酸化
し、これを除去する工程を加えても良い。

【００４０】（７）図２０を参照して；次に、基板表面
に窒化シリコン膜１５を堆積する。この時、窒化シリコ
ン膜の堆積膜厚を浅い溝の幅の１／２より十分小さくす
る。この後、基板全面の窒化シリコン１５を、堆積膜厚
分だけ異方性エッチングし、溝側壁のみ窒化シリコンを
残す。次に、基板上にホトレジストのパタ−ンを形成
し、このホトレジストパタ−ンをマスクに、単結晶シリ
コン層２中に単結晶シリコン層２と同一導電形の不純物
をイオン打ち込みする。この時、不純物の打ち込み角度
を基板に対して垂直とし、溝側面に不純物が注入されな
いようにする。この後、熱処理を施し、単結晶シリコン
層２と同一導電形で且つ拡散深さの浅い不純物層３を形
成する。或いは、基板表面に酸化膜を堆積した後に、基
板上にホトレジストのパタ−ンを形成し、このホトレジ
ストパタ−ンをマスクに、最上部の酸化膜を異方性エッ
チングし、レジストを除去する。その後、この酸化膜を
マスクにして、不純物拡散法を用いて単結晶シリコン層
２と同一導電形で且つ拡散深さの浅い不純物層３を形成
しても良い。

【００４１】（８）図２１を参照して；次に、ＣＶＤ法
を用いて基板表面に酸化膜１３を設ける。その後、周知
のホトエッチング技術を用いて所要箇所にコンタクト孔
を形成する。次に、基板表面に第１の拡散層と同一導電
形の１０ /ｃｍ以上の高濃度の不純物を有する多結晶
シリコン膜２１を、ＣＶＤ法により図２１に示すように
単結晶シリコン層２の溝が埋まる程度の厚さ、すなわち
少なくとも溝開口部の寸法の１／２の厚さになるように
堆積する。ここで、高濃度の不純物を含む多結晶シリコ
ン２１の堆積の換わりに、低不純物濃度の多結晶シリコ
ンの堆積とイオン打ち込みによる不純物注入とを組み合
わせても、或いはタングステン等の金属材料を用いても
良い。

【００４２】以上の工程の（５）〜（８）で説明した製
造工程を経た後、アルミニウム膜３１を堆積し、このコ
ンタクト孔４２を覆うようにアルミニウム電極並びに多
結晶シリコン電極を加工すれば、図３に示す高性能な単
結晶シリコン抵抗を実現することができる。

【００４３】＜発明の実施の形態３＞第３の実施例につ
いて図５及び図６を用いて説明する。図５は本発明に係
る半導体装置の一実施例を示す抵抗の要部断面構造図で
あり、図６はその平面構造を模式的に示したレイアウト
パタ−ン図である。ここで図５において、Ａ−Ａ断面，
Ｂ−Ｂ断面は、図６中にそれぞれＡ−Ａ並びにＢ−Ｂの
記号で示した断面構造の模式図である。尚、図５以外の
図においても、Ａ−Ａ断面，Ｂ−Ｂ断面はそれぞれこれ
と同じ位置関係及び方向で切断した場合の断面構造を示
す。

【００４４】図５に示すように本発明に半導体装置は、
支持基板すなわちシリコン基板１上の第１の絶縁膜であ
る二酸化シリコン膜１１を介して配置した、酸化膜１２
によって分離された、断面に少なくと一対の凹凸が形成
されるように浅い溝４１を設けた低不純物濃度の単結晶
シリコン層２を有し、この単結晶シリコンの一対の凹凸
の支持基板と水平な表面のみに高不純物濃度の拡散層３
及び６を有する構造となっている。更に、この単結晶シ
リコン層の溝方向を電流が流れる方向となるように、且
つ一対の表面と溝底部の拡散層が電気的に並列に接続さ
れる様に、単結晶シリコン層の両端から低抵抗の多結晶
シリコンを用い引き出し電極を取りだしている。このた
め、単結晶シリコン抵抗特有の、ＬＳＩプロセスとの融
合性が良く抵抗値の制御が容易であること、特性ばらつ
きが少なく信頼性が高いなどの特長を有する。更に、Ｐ
Ｎ接合が形成されないことと、低不純物濃度の単結晶シ
リコン層が空乏化することで、従来の多結晶シリコン抵
抗より寄生容量を低減できること、単結晶シリコンの一
対の凹凸の支持基板と水平な表面のみに高不純物濃度の
拡散層があり、周囲に高不純物濃度の拡散層がないた
め、低不純物濃度の単結晶シリコン層の不純物濃度がば
らつきの影響を受けにくいこと、一対の拡散層が並列と
なるように電気的に接続されていることなどから、ホト
エッチング時の加工ばらつきを排除でき、従来に比べ微
細で寄生容量が少なく、高精度な抵抗を実現できる。

【００４５】以下、図５に示した本発明に係る半導体装
置の製造方法の一例を図２２〜図２７を用いて、それぞ
れ下記の(９)〜(１４)において順に説明する。ここで、
図２２〜図２７は、本実施例による半導体装置の製造工
程を順に示した断面構造であり、図５の断面構造となる
前までの構造を示している。

【００４６】（９）図２２を参照して；始めに周知のＳ
ＯＩ技術を用いて、シリコン基板１上に二酸化シリコン
１１とこの上に単結晶シリコン２を備えたＳＯＩ基板を
形成する。即ち、支持基板となるシリコン基板１及び素
子側基板となる単結晶シリコン基板の２枚の基板上にそ
れぞれ酸化膜を熱酸化或いはＣＶＤを用いて形成し、そ
れぞれ或いは何れか一方の酸化膜表面を研削・研磨して
平坦にした後、表面を清浄にして酸化膜同士を対抗さ
せ、熱圧着することにより酸化膜同士が一体化して酸化
膜１１となり、シリコン基板１と素子側基板が酸化膜１
１を介して接着する。その後、素子側基板を研削・研磨
して所要厚さの単結晶シリコン層２とすることにより、
ＳＯＩ基板が形成される。次に、ＳＯＩ基板上にホトレ
ジストのパタ−ンを形成した後、このホトレジストパタ
−ンをマスクに単結晶シリコン層２を異方性ドライエッ
チングし、このレジストを除去して酸化膜１１に達する
第１の溝４０を形成する。

【００４７】（１０）図２３を参照して；次に、基板表
面に第２の酸化膜１２を堆積し、これをエッチバックし
て溝４０に酸化膜１２を埋め込む。その後、その後、基
板上にホトレジストのパタ−ンを形成し、このホトレジ
ストパタ−ン５２をマスクに単結晶シリコン層２の一部
表面に、第１の浅い拡散層３を形成する。

【００４８】（１１）図２４を参照して；その後、ホト
レジストパタ−ン５２を除去した後、基板表面に窒化シ
リコン膜１７を堆積する。

【００４９】（１２）図２５を参照して；次に、基板上
にホトレジストのパタ−ンを形成し、このホトレジスト
パタ−ンをマスクに窒化シリコン膜１７と単結晶シリコ
ン層２を異方性ドライエッチングし、第２の溝４１を形
成する。この時、第２の溝は第１の溝より浅く形成す
る。更に、単結晶シリコン層２の島の中に、第２の溝を
少なくとも２本以上並行にレイアウトする。この後、ホ
トレジストの除去を行う。

【００５０】（１３）図２６を参照して；その後、基板
上にホトレジストのパタ−ン５３を形成し、周知のイオ
ン打ち込み技術を用いて、このホトレジストパタ−ン５
３と窒化シリコン膜１７をマスクに単結晶シリコン層２
の第２の溝４１の底部に、第２の浅い拡散層６を形成す
る。この時、不純物の打ち込み角度を基板に対して垂直
とし、溝側面に不純物が注入されないようにする。

【００５１】（１４）図２７を参照して；次に、基板表
面の窒化シリコン膜１７を選択除去した後に、ＣＶＤ法
を用いて基板表面に酸化膜１３を設ける。その後、周知
のホトエッチング技術を用いて所要箇所にコンタクト孔
を形成する。次に、基板表面に第１の拡散層と同一導電
形の１０ /ｃｍ以上の高濃度の不純物を有する多結晶
シリコン膜２１を、ＣＶＤ法により図２１に示すように
単結晶シリコン層２の溝が埋まる程度の厚さ、すなわち
少なくとも溝開口部の寸法の１／２の厚さになるように
堆積する。ここで、高濃度の不純物を含む多結晶シリコ
ン２１の堆積の換わりに、低不純物濃度の多結晶シリコ
ンの堆積とイオン打ち込みによる不純物注入とを組み合
わせても、或いはタングステン等の金属材料を用いても
良い。

【００５２】以上の工程の（９）〜（１４）で説明した
製造工程を経た後、アルミニウム膜３１を堆積し、この
コンタクト孔４２を覆うようにアルミニウム電極並びに
多結晶シリコン電極を加工すれば、図５に示す高性能な
単結晶シリコン抵抗を実現することができる。

【００５３】＜発明の実施の形態４＞第４の実施例につ
いて図７及び図８を用いて説明する。図７は本発明に係
る半導体装置の一実施例を示す抵抗の要部断面構造図で
あり、図８はその平面構造を模式的に示したレイアウト
パタ−ン図である。ここで図７において、Ａ−Ａ断面，
Ｂ−Ｂ断面は、図８中にそれぞれＡ−Ａ並びにＢ−Ｂの
記号で示した断面構造の模式図である。尚、図７以外の
図においても、Ａ−Ａ断面，Ｂ−Ｂ断面はそれぞれこれ
と同じ位置関係及び方向で切断した場合の断面構造を示
す。

【００５４】図７に示すように本発明に半導体装置は、
支持基板すなわちシリコン基板１上の第１の絶縁膜であ
る二酸化シリコン膜１１を介して配置した、酸化膜１２
によって分離された低不純物濃度の単結晶シリコン層２
を有し、この単結晶シリコン表面に高不純物濃度の拡散
層３を有する構造となっている。更に、この単結晶シリ
コン層の溝方向を電流が流れる方向となる様に、単結晶
シリコン層の両端から低抵抗の多結晶シリコンを用い引
き出し電極を取りだしている。このため、単結晶シリコ
ン抵抗特有の、ＬＳＩプロセスとの融合性が良く抵抗値
の制御が容易であること、特性ばらつきが少なく信頼性
が高いなどの特長を有する。更に、ＰＮ接合が形成され
ないことと、低不純物濃度の単結晶シリコン層が空乏化
することで、従来の多結晶シリコン抵抗より寄生容量を
低減できること、レジストパタ−ンのピッチが単結晶シ
リコン層２の幅となるためホトエッチング時の加工ばら
つきを排除でき、従来に比べ微細で寄生容量が少なく、
高精度な抵抗を実現できる。以下、図７に示した本発
明に係る半導体装置の製造方法の一例を図２８〜図３３
を用いて、それぞれ下記の(１５)〜(２０)において順に
説明する。ここで、図２８〜図３３は、本実施例による
半導体装置の製造工程を順に示した断面構造であり、図
７の断面構造となる前までの構造を示している。

【００５５】（１５）図２８を参照して；始めに周知の
ＳＯＩ技術を用いて、シリコン基板１上に二酸化シリコ
ン１１とこの上に単結晶シリコン２を備えたＳＯＩ基板
を形成する。即ち、支持基板となるシリコン基板１及び
素子側基板となる単結晶シリコン基板の２枚の基板上に
それぞれ酸化膜を熱酸化或いはＣＶＤを用いて形成し、
それぞれ或いは何れか一方の酸化膜表面を研削・研磨し
て平坦にした後、表面を清浄にして酸化膜同士を対抗さ
せ、熱圧着することにより酸化膜同士が一体化して酸化
膜１１となり、シリコン基板１と素子側基板が酸化膜１
１を介して接着する。その後、素子側基板を研削・研磨
して所要厚さの単結晶シリコン層２とすることにより、
ＳＯＩ基板が形成される。次に、ＳＯＩ基板上に窒化シ
リコン膜１７を堆積する。

【００５６】（１６）図２９を参照して；次に、周知の
ホトエッチング技術を用いて、窒化シリコン膜１７をパ
タ−ニングして単結晶シリコン層２の一部表面を露出さ
せる。その後、基板表面にホトレジストのパタ−ン５１
を形成した後、このホトレジストパタ−ンと窒化シリコ
ン膜１７をマスクに単結晶シリコン層２を異方性ドライ
エッチングし、酸化膜１１に達する第１の溝４０を形成
する。

【００５７】（１７）図３０を参照して；その後、この
レジスト５１を除去して、基板表面に第２の酸化膜を堆
積し、これをエッチバックして、溝４０と窒化シリコン
膜１７の段差に酸化膜１６を埋め込む。

【００５８】（１８）図３１を参照して；次に、基板表
面にレジストパタ−ン５２を形成し、このレジストパタ
−ン５２と酸化膜１６をマスクにして、窒化シリコン膜
１７と単結晶シリコン層２の一部を異方性エッチング
し、酸化膜１１に達する第２の溝４３を形成する。

【００５９】（１９）図３２を参照して；その後、窒化
シリコン膜１７を選択除去する工程と、基板表面に第３
の酸化膜を堆積し、これをエッチバックして溝４３に酸
化膜１２を埋め込む。次に、周知のイオン打ち込み技術
を用いて、単結晶シリコン層２の一部表面に、第１の浅
い拡散層３を形成する。

【００６０】（２０）図３３を参照して；次に、基板表
面の窒化シリコン膜１７を選択除去した後に、ＣＶＤ法
を用いて基板表面に酸化膜１３を設ける。その後、周知
のホトエッチング技術を用いて所要箇所にコンタクト孔
を形成する。次に、基板表面に第１の拡散層と同一導電
形の１０ /ｃｍ以上の高濃度の不純物を有する多結晶
シリコン膜２１を、ＣＶＤ法により図３３に示すように
単結晶シリコン層２の溝が埋まる程度の厚さ、すなわち
少なくとも溝開口部の寸法の１／２の厚さになるように
堆積する。ここで、高濃度の不純物を含む多結晶シリコ
ン２１の堆積の換わりに、低不純物濃度の多結晶シリコ
ンの堆積とイオン打ち込みによる不純物注入とを組み合
わせても、或いはタングステン等の金属材料を用いても
良い。

【００６１】以上の工程の（１５）〜（２０）で説明し
た製造工程を経た後、アルミニウム膜３１を堆積し、こ
のコンタクト孔４２を覆うようにアルミニウム電極並び
に多結晶シリコン電極を加工すれば、図７に示す高性能
な単結晶シリコン抵抗を実現することができる。

【００６２】＜発明の実施の形態５＞図３５には、上述
した本発明の抵抗素子を用いて形成される回路及びシス
テムに関する第５の実施形態を示す。

【００６３】図３５に示された回路は光伝送システムに
用いられる前置増幅回路を示す回路図である。周知のと
おり、光伝送システムは、数十Ｇｂｐｓの高速伝送が必
要であり、その前置増幅回路は特に高速動作が要求され
るものである。従って、この増幅回路を構成する抵抗素
子として上述した各実施形態による抵抗素子を採用する
ことにより、増幅回路全体での性能を著しく向上するこ
とができるものである。

【００６４】図３５において、３００は単一の半導体基
板上に形成された前置増幅回路を構成する半導体集積回
路である。ＰＤは光伝送ケーブルを通して送信されてく
る光信号を受ける受光素子であるフォトダイオード、３
０３は電源ラインと接地ラインとの間に接続され交流成
分をショートするためのディカップリング容量であり、
半導体回路３００の外部に外づけされている。バイポー
ラトランジスタＱ１及びＱ２は増幅回路を構成するバイ
ポーラトランジスタである。ダイオードＤ１はレベルシ
フト用ダイオードであり、バイポーラトランジスタを利
用し、そのベース・コレクタ間を短絡して形成すること
も可能であり、また、必要に応じて複数個のダイオード
を直列接続して適用することも可能である。また、Ｒ
１、Ｒ２、Ｒ３はそれぞれ抵抗素子であり、本発明の抵
抗素子が適用される。また、ＯＵＴは出力端子であり、
必要にトランジスタＱ２のエミッタとの間に出力用バッ
ファ回路が挿入される。

【００６５】この実施形態では、光伝送ケーブルを伝送
した光信号がフォトダイオードＰＤにより電気信号に変
換され、その信号が半導体回路３００の入力端子ＩＮを
介し、増幅用トランジスタＱ１及びＱ２により増幅され
て出力端子ＯＵＴから出力されるよう動作するものであ
る。

【００６６】図３６には、図３５に示したフォトダイオ
ードＰＤ及び前置増幅回路３００が集積された光伝送シ
ステムのフロントエンドモジュールを示す。図中４０１
は光ファイバー、４０２はレンズ、４０３はフォトダイ
オード、４０４は前置増幅器が形成された半導体集積回
路である。４０７はフォトダイオード及び前置増幅器４
０４が実装された基板であり、ダイオード及び増幅器等
を接続する配線４０６を介して出力端子４０６に接続さ
れている。また、４０８は金属ケースなどの気密封止パ
ッケージである。図示していないが、基板４０７条には
図３５に示すコンデンサ３０３も実装されているもので
ある。このように、フロントエンドを構成するフォトダ
イオード及び前置増幅器を同一のモジュールに構成する
ことにより、信号経路を短くすることができノイズの乗
りにくく寄生のＬ成分やＣ成分も小さく抑えることがで
きる。

【００６７】この実施形態は前述の方法により製造した
抵抗素子を、前置増幅回路に用い、これを集積回路チッ
プとし、フロントエンドモジュールに適用した例であ
る。光ファイバー４０１から入力した光信号はレンズ４
０２により集光されフォトダイオ−ドＩＣ４０３で電気
信号に変換される。電気信号は基板４０７上の配線４０
５を通して前置増幅器ＩＣ４０４で増幅され出力端子４
０６から出力される。

【００６８】図３７及び図３８には、図３５及び図３６
に示す前置増幅器及びフロントエンドモジュールを利用
した光伝送システムのシステム構成図を示す。

【００６９】図３７には、光伝送システムの送信側シス
テム５００を示している。伝送すべき電気信号５０１は
マルチプレクサＭＵＸに入力され例えば４：１などに多
重化され、その出力信号がドライバ５０２に伝達され
る。半導体レーザーＬＤは常時一定の強度の光を出力し
ており、ドライバ５０２により駆動される外部変調器５
０３がドライバ５０２の出力に応じて光を吸収あるいは
非吸収して光ファイバー５０４に伝送するよう構成され
ている。図３７に示す送信モジュールはいわゆる外部変
調型とよばれるものである。本実施例ではこれに変え
て、半導体レーザーの発光を直接制御する直接変調型を
採用することも可能であるが、一般的に外部変調型での
送信のほうがチャープによるスペクトル発振の広がりが
なく、高速、長距離の伝送に適する。

【００７０】図３８には、本実施例による光伝送システ
ムの光受信型モジュール５１０を示している。

【００７１】本図において、５２０はフロントエンドモ
ジュールであり、図３５及び図３６に示した本発明の実
施例を適用できるものである。フロントエンドモジュー
ルに５２０のプリアンプ５２２により増幅された電気信
号は、メインアンプ部５３０に入力され増幅される。メ
インアンプ部５３０は、光伝送の距離や製造偏差による
バラツキを避け、出力を一定に保つため、メインアンプ
５３２の出力が帰還される自動利得調整器５３１に入力
されるよう構成されている。なお、メインアンプ部は利
得を調整する構成の他、出力振幅を制限するリミットア
ンプを採用することもできる。識別器５４０は所定のク
ロックに同期して１ビットのアナログ‐ディジタル変換
を行うよう構成され、メインアンプ部の出力をディジタ
ル化し、分離器ＤＭＵＸにより例えば１：４に分離され
後段のディジタル信号処理回路５６０に入力され、所定
の処理が行われる。

【００７２】クロック抽出部５５０は、識別器５４０及
び分離器ＤＭＵＸの動作タイミングを制御するためのク
ロックを変換した電気信号から形成するためのものであ
り、メインアンプ部５３０の出力を全波整流器５５１に
より整流し、帯域の狭いフィルタ５５２によりフィルタ
リングしてクロック信号となる信号を抽出する。フィル
タ５５２の出力はフィルタ出力とアナログ信号の位相を
あわせるための位相器であり、予め定められた遅延量に
基づきフィルタ出力を遅延させるものである。

【００７３】本実施例による光通信システムにおいて
は、その各所に先に述べた構成のトランジスタ素子を用
いて回路を構成することができる。また、同様にメイン
アンプ５３２を構成する回路も図３５に示した回路によ
り構成することが可能である。

【００７４】＜発明の実施の形態６＞図３９は本発明の
第６の実施形態を示すものであり、本発明による抵抗素
子を適用した移動体無線端末の構成を示すものである。
本実施形態では上述した本発明の抵抗素子を用いて、低
雑音増幅器６０３、シンセサイザー６０６、ＰＬＬ(Ｐ
ｈａｓｅＬｏｃｋｅｄＬｏｏｐ：フェーズ・ロック
ド・ループ)６１１等の移動体無線携帯機の各ブロック
を構成する回路を形成することができるものである。

【００７５】この実施形態ではアンテナからの入力を低
雑音増幅器６０３で増幅し、シンセサイザ６０６から発
した周波数を発振器６０５から発振させ、低雑音増幅器
６０３からの信号を発振器６０５から発振した信号を用
いて、ダウンミキサ６０４でより低い周波数へダウンコ
ンバージョンする。さらに、ＰＬＬ６１１から発した周
波数を発振器６１０から発振させ、ダウンミキサ６０４
からの信号を発振器６１０から発振した信号を用いて、
復調器６０９で復調し、より低周波を扱うベースバンド
ユニット６１３で信号処理を行なう。また、ベースバン
ドユニット６１３から発せられた信号は変調器６１２
で、ＰＬＬ６１１からの信号を用いて変調され、さら
に、アップミキサ６０８においてシンセサイザ６０６か
らの信号を基に高周波へアップコンバートされ、電力増
幅器６０７において増幅されアンテナ６０１より送信さ
れる。また、６０２は信号の送信・受信を切り換えるス
イッチであり、ベースバンドユニット６１３から図示し
ない制御信号を受けその送信・受信が制御される。ま
た、ベースバンドユニット６１３には図示しないスピー
カ、マイク等が接続され音声信号の入出力が可能とされ
ている。

【００７６】上述の製造方法に従って製造した抵抗素子
及び半導体装置は、本実施例の各ブロック、特に低雑音
増幅器６０３、シンセサイザー６０６、ＰＬＬ６１１に
適用してそれぞれの回路を構成することができる。本発
明による抵抗素子は寄生容量を減少することが可能であ
るため、低雑音増幅器６０３、シンセサイザ６０６、Ｐ
ＬＬ６１１において、低雑音化、低消費電力化が図れ
る。これにより、システム全体として低雑音かつ長時間
使用可能な移動体無線携帯機を実現することができる。

【００７７】図４０は、移動体無線携帯機のＰＬＬのプ
リスケーラに用いるＤフリップフロップの回路図であ
り、その抵抗素子７１３乃至７１６として本発明の抵抗
素子を用いたものである。

【００７８】入力信号とクロック信号及び出力信号は高
電位と低電位の２状態のみを有する。入力信号と反転入
力信号をそれぞれ端子７１９と端子７２０に、また、ク
ロック信号と反転クロック信号をそれぞれ端子７２１と
端子７２２に入力し、端子７２３と端子７２４より出力
信号と反転出力信号を得る。電流源７１８と７１９を流
れる電流経路は、クロック信号によりそれぞれトランジ
スタ７０９か７１０、７１１か７１２のいずれかに切り
替わる。さらに、トランジスタ７０１から７０６のオン
オフは入力信号とクロック信号及び抵抗７１３と７１４
を流れる電流によって生じる抵抗下端の電位により決定
される。本回路においては出力信号は、クロック信号が
低電位から高電位に変化した場合に入力値を出力し、そ
れ以外の場合、前入力値を保持する。

【００７９】本発明による抵抗素子はその寄生容量を低
減できるため、移動体無線携帯機のＰＬＬの低消費電力
化が図れる。

【００８０】本発明の抵抗素子によれば寄生容量の小さ
い抵抗を得ることができ、かかる抵抗を用いることによ
り高速かつ低消費電力な回路及びシステムを構成するこ
とができる。また、本発明では抵抗素子として単結晶シ
リコンを用いてるため、ＬＳＩプロセスとの整合性がよ
く、信頼性の高い回路及びシステムを構成することが可
能となる。また、本発明の微細かつ高精度に形成できる
抵抗素子を用いることにより、回路及びシステムの専有
面積を縮小することが可能となる。

【００８１】

【発明の効果】前記した実施例から明らかなように、本
発明の代表的な実施形態によれば、酸化膜により電気的
に絶縁された低不純物濃度の単結晶シリコン層中に、高
不純物濃度の拡散層を設ける構造とするため、ＬＳＩプ
ロセスとの融合性が良く、抵抗値の制御が容易であるこ
と、特性ばらつきが少なく信頼性が高いなどの特長を有
する。更に、高濃度層と低濃度層を同一導電形とすれば
ＰＮ接合が形成されず、また、単結晶シリコン層は低不
純物濃度であるため空乏化しやすいことから、従来の多
結晶シリコン抵抗に比べ寄生容量を低減できる。また、
単結晶シリコン層に溝を設け、この単結晶シリコン層の
表面(凸部)及び溝底部(凹部)を抵抗層とし、この一対の
拡散層が並列となるように電気的に接続されているた
め、或いは抵抗層となる単結晶シリコン層の寸法がレジ
ストパタ−ンのピッチで決まるため、ホトエッチング時
の加工ばらつきを排除でき、従来に比べ微細で高精度な
抵抗を実現できる。従って、この抵抗を高性能な集積回
路に用いれば、回路性能を飛躍的に向上できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を示す断面
構造である

【図２】図１に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図３】本発明に係る半導体装置の別の実施例を示す断
面構造である

【図４】図３に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図５】本発明に係る半導体装置の別の実施例を示す断
面構造である

【図６】図５に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図７】本発明に係る半導体装置の別の実施例を示す断
面構造である

【図８】図７に示した本発明に係る半導体装置の平面構
造の概略を示すレイアウトパタ−ン図である。

【図９】従来の単結晶シリコン抵抗を示す断面構造図で
ある。

【図１０】図９に示した従来の半導体装置の平面構造の
概略を示すレイアウトパタ−ン図である。

【図１１】従来の多結晶シリコン抵抗断面構造図であ
る。

【図１２】図１１に示した従来の半導体装置の平面構造
の概略を示すレイアウトパタ−ン図である。

【図１３】本発明に係る半導体装置における加工ばらつ
きと仕上り寸法の関係を示す図である。

【図１４】図１に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図である。

【図１５】図１４に示した次の製造工程における断面構
造図である。

【図１６】図１５に示した次の製造工程における断面構
造図である。

【図１７】図１６に示した次の製造工程における断面構
造図である。

【図１８】図３に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図である。

【図１９】図１８に示した次の製造工程における断面構
造図である。

【図２０】図１９に示した次の製造工程における断面構
造図である。

【図２１】図２０に示した次の製造工程における断面構
造図である。

【図２２】図５に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図である。

【図２３】図２２に示した次の製造工程における断面構
造図である。

【図２４】図２３に示した次の製造工程における断面構
造図である。

【図２５】図２４に示した次の製造工程における断面構
造図である。

【図２６】図２５に示した次の製造工程における断面構
造図である。

【図２７】図２６に示した次の製造工程における断面構
造図である。

【図２８】図７に示した半導体装置の製造方法を説明す
るための途中工程における断面構造図である。

【図２９】図２８に示した次の製造工程における断面構
造図である。

【図３０】図２９に示した次の製造工程における断面構
造図である。

【図３１】図３０に示した次の製造工程における断面構
造図である。

【図３２】図３１に示した次の製造工程における断面構
造図である。

【図３３】図３２に示した次の製造工程における断面構
造図である。

【図３４】従来のバイポ−ラ集積回路に図１に示した半
導体装置を適用した場合の断面構造図である。

【図３５】本発明の第５の実施形態を示す光伝送システ
ムの前置増幅回路図。

【図３６】本発明の第５の実施形態を示す光伝送システ
ムのフロントエンドモジュールの構成図。

【図３７】本発明の第５の実施形態を示す光伝送システ
ムの構成図。

【図３８】本発明の第５の実施形態を示す光伝送システ
ムの構成図。

【図３９】本発明の第６の実施形態を示す移動体無線の
携帯機の構成図。

【図４０】本発明の第６の実施形態を示すＤフリップフ
ロップの回路図。

【符号の説明】

１…支持基板、２…単結晶シリコン、３，６…不純物拡
散層(抵抗領域）、４７，９，１０…Ｎ型不純物拡散
層、５，８-ａ，８-ｂ…Ｐ型不純物拡散層、１１，１
２，１３，１５，１６…二酸化シリコン(絶縁膜）、１
４，１７，１８…窒化シリコン、２１，２２…Ｎ型多結
晶シリコン、３１…アルミ電極、４０，４１…溝、４２
…コンタクト孔、５１，５２…レジスト。

───────────────────────────────────────────────────── フロントページの続き (72)発明者尾内享裕東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】支持基板上の第１の絶縁膜を介して配置し
た低不純物濃度の第１の単結晶シリコン層を有し、第１
の単結晶シリコン層は第１の絶縁膜並びに第１の絶縁膜
と接する第２の絶縁膜によって電気的に絶縁されてお
り、第１の単結晶シリコン層表面には複数の平行な溝を
有し、第１の単結晶シリコン層の支持基板と水平な表面
の少なくとも一部に第１の高不純物濃度層を有し、溝筋
の方向を電流が流れる方向となる様に、第１の単結晶シ
リコン層の一方の表面から取り出された引き出し電極
と、他方の表面から取り出された引き出し電極とから構
成されていることを特徴とする半導体装置。
【請求項２】前記第１の単結晶シリコン層の、少なくと
も一対の表面(凸部)拡散層と溝底部(凹部)拡散層が、電
気的に並列に接続されていることを特徴とする請求項１
に記載の半導体装置。
【請求項３】第１の単結晶シリコン層が低濃度の不純物
層であり、第１の高濃度不純物層と同一導電形であるこ
とを特徴とする請求項１又は請求項２に記載の半導体装
置。
【請求項４】第１の高濃度不純物層の引き出し電極に、
多結晶シリコンを用いることを特徴とする請求項１から
請求項３の何れか１項に記載の半導体装置。
【請求項５】第１の単結晶シリコン層の溝側面と溝底面
の一部のみに接するに絶縁膜を有することを特徴とする
請求項１から請求項４の何れか１項に記載の半導体装
置。
【請求項６】前記第１の単結晶シリコン層の、一対の凹
凸の支持基盤と水平な表面のみに、第１の高不純物濃度
層を有することを特徴とする請求項１から請求項５の何
れか１項に記載の半導体装置。
【請求項７】支持基板上の第１の絶縁膜を介して配置し
た第１の単結晶シリコン層を有し、第１の単結晶シリコ
ン層は第１の絶縁膜並びに第１の絶縁膜と接する第２の
絶縁膜によって電気的に絶縁されており、第１の単結晶
シリコン層が低濃度の不純物層であり、第１の単結晶シ
リコン層の表面に第１の高不純物濃度層を有し、第１の
高不純物濃度層の一方の表面から取り出された引き出し
電極と、他方の表面から取り出された引き出し電極とか
ら構成されていることを特徴とする半導体装置。
【請求項８】第１の高濃度不純物層の引き出し電極に、
多結晶シリコンを用いることを特徴とする請求項７に記
載の半導体装置。
【請求項９】支持基板上に第１の絶縁膜と低不純物濃度
の第１の単結晶シリコン層を順次堆体した状態にする工
程と、第１の単結晶シリコン層の一部を異方性エッチン
グし第１の絶縁膜に達する第１の溝を形成する工程と、
この第１の溝に第２の絶縁膜を埋め込み第１の単結晶シ
リコン層の一部を周囲と電気的に絶縁する工程と、この
単結晶シリコン層の一部を異方性エッチングして第１の
溝より浅い第２の溝を形成する工程と、支持基板に垂直
に不純物をイオン打ち込みし第１の高濃度不純物層を形
成する工程と、基板表面に第３の絶縁膜を堆積した後
に、これを所望形状にパタ−ンニングして引き出し電極
を形成する工程とから成ることを特徴とする半導体装置
の製造方法。
【請求項１０】前記第１の単結晶シリコン層を異方性エ
ッチングして第２の溝を形成した後に、基板表面に第４
の絶縁膜を堆積し、これを異方性エッチングし溝側面に
第４の絶縁膜を残す工程を付加して成る請求項９に記載
の半導体装置の製造方法。
【請求項１１】支持基板上に第１の絶縁膜と低不純物濃
度の第１の単結晶シリコン層を順次堆体した状態にする
工程と、第１の単結晶シリコン層の一部を異方性エッチ
ングし第１の絶縁膜に達する第１の溝を形成する工程
と、この第１の溝に第２の絶縁膜を埋め込み第１の単結
晶シリコン層の一部を周囲と電気的に絶縁する工程と、
第１の単結晶シリコン層の一部表面に第１の高濃度不純
物層を形成する工程と、基板表面に第３の絶縁膜を堆積
する工程と、この第１の高濃度不純物層の一部周辺を除
去するように第３の絶縁膜と第１の単結晶シリコン層の
一部を異方性エッチングして第１の溝より浅い第２の溝
を形成する工程と、支持基板に垂直に不純物をイオン打
ち込みし第２の溝底部に第２の高濃度不純物層を形成す
る工程と、基板表面に第４の絶縁膜を堆積した後に、こ
れを所望形状にパタ−ンニングして引き出し電極を形成
する工程とから成ることを特徴とする半導体装置の製造
方法。
【請求項１２】支持基板上に第１の絶縁膜と低不純物濃
度の第１の単結晶シリコン層と第２の絶縁膜とを順次堆
体した状態にする工程と、第２の絶縁膜の一部を異方性
エッチングして第１の単結晶シリコン層の一部を露出す
る工程と、レジストパタ−ンと第２の絶縁膜をマスクに
第１の単結晶シリコン層の一部を異方性エッチングして
第１の絶縁膜に達する第１の溝を形成する工程と、この
第１の溝及び第２の絶縁膜の段差に第３の絶縁膜を埋め
込む工程と、レジストパタ−ンと第３の絶縁膜をマスク
に第２の絶縁膜と第１の単結晶シリコン層の一部を異方
性エッチングして第１の絶縁膜に達する第２の溝を形成
する工程と、この第２の溝に第４の絶縁膜を埋め込む工
程と、支持基板に垂直に不純物をイオン打ち込みし第１
の高濃度不純物層を形成する工程と、基板表面に第５の
絶縁膜を堆積した後に、これを所望形状にパタ−ンニン
グして引き出し電極を形成する工程とから成ることを特
徴とする半導体装置の製造方法。
【請求項１３】基板表面に第３の絶縁膜を堆積した後
に、これを所望形状にパタ−ンニングした後に、第１の
高濃度不純物層と同一導電形の高不純物濃度の多結晶シ
リコンを堆積する工程と、この多結晶シリコンを所望形
状にパタ−ニングする工程を付加して成る請求項９から
請求項１２の何れか１項に記載の半導体装置の製造方
法。
【請求項１４】上記請求項１から請求項８の半導体装置
並びに上記項９から請求項１３の製造方法を用いた半導
体装置の、少なくとも何れかを備えることを特徴とする
大規模集積回路。