JPH10284614A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一半導体チップ上に遮断周波数および耐圧
の異なる各バイポーラトランジスタを形成した半導体集
積回路装置及びその製造方法を提供する。 【解決手段】 真性ベース層１０，１０’の厚さが異な
るバイポーラトランジスタを同一半導体基板１上に形成
する。このベース層の厚さは、ベース・コレクタ分離絶
縁膜４の開口部に埋め込んだ低濃度コレクタ層３から素
子分離絶縁膜７，７’までの距離と、素子分離絶縁膜を
埋め込む溝の幅とを設計することにより、同時に作製で
きる。 【効果】 バイポーラトランジスタを用いた回路の高性
能化が可能となる。耐圧を補うために用いていたダイオ
ードが不要となるため、ダイオード追加による寄生容量
の増加を防止でき、回路の高速動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
及びその製造方法に係り、特に単結晶シリコン・ゲルマ
ニウム層もしくは単結晶シリコン層を真性ベース層とし
て用いたバイポーラトランジスタからなる半導体集積回
路装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、この種の単結晶シリコン・ゲルマ
ニウム層を真性ベース層として用いたバイポーラトラン
ジスタからなる半導体集積回路装置として、図２に示す
断面構造を有するものが知られている。例えば、１９９
２年 ＩＥＤＭ テクニカルダイジェストの第３９７頁
〜第４００頁（IEDM 92, Technical Digest, pp.397-40
0）に記載されている。

【０００３】図２において、参照符号２１はシリコン基
板を示し、このシリコン基板２１上にコレクタとなる高
濃度ｎ型シリコン層２２および低濃度ｎ型シリコン層２
３を形成する。トランジスタの活性領域以外の部分にコ
レクタ・ベース分離絶縁膜２４を形成し、各トランジス
タ間にドライエッチングした溝の内壁に絶縁膜２５を形
成した後、溝の中にさらに絶縁膜２６を埋め込むことに
よって素子分離絶縁領域とする。コレクタ・ベース分離
絶縁膜２４上にベース引き出し電極となる多結晶シリコ
ン層２７を形成し、低濃度ｎ型シリコン層２３上に真性
ベースとなるｐ型シリコン・ゲルマニウム層２８をエピ
タキシャル成長する。エミッタ・ベース分離絶縁膜２９
を形成し、エミッタ開口部をエッチング除去する。エミ
ッタ電極となる高濃度ｎ型多結晶シリコン層３０を堆積
した後、アニールによって単結晶シリコン・ゲルマニウ
ム層２８内へｎ型ドーパントを拡散させることによって
エミッタ領域３１を形成する。コレクタ部分を開口し、
コレクタ引き出し電極となる高濃度ｎ型多結晶シリコン
３２を形成した後、絶縁物３３を形成する。絶縁物３３
の電極取り出し部分に開口部を設けた後、エミッタ電極
３４、ベース電極３５、コレクタ電極３６をそれぞれ形
成する。

【０００４】

【発明が解決しようとする課題】前述した単結晶シリコ
ン・ゲルマニウムをベース層に用いたバイポーラトラン
ジスタからなる従来の半導体集積回路装置では、各トラ
ンジスタの真性ベース層の厚さが等しくなるために、半
導体集積回路装置を形成したときにすべてのトランジス
タの特性がプロセスばらつきの範囲内で等しくなる。一
方、半導体集積回路装置に用いるトランジスタは、その
回路構成により高速性が求められるトランジスタと、耐
圧が求められるトランジスタに分けられる。しかし、ト
ランジスタの遮断周波数と耐圧はトレードオフの関係に
あるため、遮断周波数を上げるためにベース層を薄くし
たトランジスタで回路を構成すると耐圧が足りなくな
り、逆に耐圧を上げるためにベース層を厚くしたトラン
ジスタで回路を構成すると回路の高速動作ができないと
いう問題がある。

【０００５】また、ベース層を薄くして遮断周波数を上
げたトランジスタを用いている半導体集積回路装置で
は、耐圧を上げるためにコレクタ側にダイオードを形成
する必要がある。このため高耐圧が必要なトランジスタ
の寄生容量が実効的に増加し、半導体集積回路装置の動
作が低下してしまうという問題がある。

【０００６】そこで、本発明の目的は、単結晶シリコン
・ゲルマニウム層もしくは単結晶シリコン層をベース層
として用いたバイポーラトランジスタからなる半導体集
積回路装置において、遮断周波数および耐圧を各バイポ
ーラトランジスタごとに設計することが可能な半導体集
積回路装置とその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】前述した課題を解決する
ために、本発明に係る半導体集積回路装置は、シリコン
基板、例えば、図１で言えば、シリコン基板１と、該シ
リコン基板に設けられた高濃度第１導電型単結晶シリコ
ン層すなわち高濃度ｎ型単結晶シリコン層２と、該第１
導電型単結晶シリコン層上に設けられた開口部を有する
絶縁膜すなわちコレクタ・ベース分離絶縁膜４と、前記
開口部に埋め込んだ低濃度第１導電型単結晶シリコン層
すなわち低濃度ｎ型単結晶シリコン層３と、該低濃度第
１導電型単結晶シリコン層上に設けられた第１導電型と
反対導電型の第２導電型単結晶シリコン・ゲルマニウム
層すなわちｐ型シリコン・ゲルマニウム層１０、１０’
と、前記絶縁膜上に第２導電型単結晶シリコン・ゲルマ
ニウム層と接して設けられた第２導電型多結晶シリコン
・ゲルマニウム層すなわちｐ型多結晶シリコン・ゲルマ
ニウム層９、９’と、前記シリコン基板の前記開口部以
外の部分に設けられた素子分離絶縁領域とからなり、該
素子分離絶縁領域の幅すなわち溝の幅Ｗおよび前記開口
部からの距離すなわち低濃度ｎ型単結晶シリコン層３か
ら溝までの距離Ｄによって前記第２導電型単結晶シリコ
ン層の厚さが異なるバイポーラトランジスタを有するこ
とを特徴とするものである。

【０００８】この場合、前記第２導電型単結晶シリコン
・ゲルマニウム層の代わりに第２導電型単結晶シリコン
層を設けてもよい。そして更に、前記第２導電型多結晶
シリコン・ゲルマニウム層の代わりに第２導電型多結晶
シリコン層としてもよい。

【０００９】また、前述した半導体集積回路装置におい
て、前記シリコン基板に形成された素子分離絶縁領域の
幅Ｗは、少なくとも０．１μｍとすれば好適である。

【００１０】そして、本発明に係る半導体集積回路装置
の製造方法は、シリコン基板に高濃度第１導電型単結晶
シリコン層、例えば、図３で言えば、シリコン基板１に
高濃度ｎ型単結晶シリコン層３を形成する工程と、該高
濃度第１導電型単結晶シリコン層上に開口部を有する絶
縁膜すなわちコレクタ・ベース分離絶縁膜４を形成する
工程と、前記開口部に低濃度第１導電型単結晶シリコン
層すなわち低濃度ｎ型単結晶シリコン層３を埋め込む工
程と、前記開口部に第１導電型と反対導電型の第２導電
型単結晶シリコン・ゲルマニウム層すなわちｐ型単結晶
シリコン・ゲルマニウム層１０、１０’を形成すると共
に前記絶縁膜上に第２導電型単結晶シリコン・ゲルマニ
ウム層と接して第２導電型多結晶シリコン・ゲルマニウ
ム層すなわちｐ型多結晶シリコン・ゲルマニウム層９、
９’を形成するエピタキシャル成長工程と、前記シリコ
ン基板の前記開口部以外の部分に、幅Ｗ及び前記開口部
からの距離Ｄが異なる素子分離絶縁領域を形成する工程
とからなり、前記エピタキシャル成長工程が、低濃度第
１導電型単結晶シリコン層およびシリコン基板に設けら
れた素子分離絶縁領域を加熱することにより、第２導電
型単結晶シリコン・ゲルマニウム層をエピタキシャル成
長することを特徴とする半導体集積回路装置の製造方
法。

【００１１】また、前記半導体集積回路装置の製造方法
において、前記エピタキシャル成長工程の第２導電型単
結晶シリコン・ゲルマニウム層及び第２導電型多結晶シ
リコン・ゲルマニウム層の代わりに、第２導電型単結晶
シリコン層及び第２導電型多結晶シリコン層をエピタキ
シャル成長してもよい。

【００１２】

【発明の実施の形態】本発明に係る半導体集積回路装置
の好適な実施の形態は、例えば、図１に示すように、シ
リコン基板１と、このシリコン基板に設けられた高濃度
のｎ型単結晶シリコン層２と、この高濃度のｎ型単結晶
シリコン層２上に設けられた開口部を有するベース・コ
レクタ分離絶縁膜４と、前記開口部に埋め込んだ低濃度
のｎ型単結晶シリコン層３と、この低濃度のｎ型単結晶
シリコン層３上に設けられたｐ型の単結晶シリコン・ゲ
ルマニウム層１０、１０’と、ベース・コレクタ分離絶
縁膜４上にこのｐ型の単結晶シリコン・ゲルマニウム層
と接して設けられたｐ型の多結晶シリコン・ゲルマニウ
ム層９、９’と、シリコン基板１中の前記開口部以外の
部分に設けられた素子分離絶縁領域とから少なくとも構
成され、この素子分離絶縁領域の幅Ｗおよび開口部から
の距離Ｄによって真性ベースとなるｐ型単結晶シリコン
・ゲルマニウム層の厚さが異なるバイポーラトランジス
タを有する半導体集積回路装置である。

【００１３】このような同一半導体チップ上で真性ベー
ス層の厚さの異なるバイポーラトランジスタ、すなわ
ち、耐圧ＢＶ_CEOは低いが遮断周波数ｆ_Tが高いバイポー
ラトランジスタと、遮断周波数ｆ_Tは低いが耐圧ＢＶ_CEO
が高いバイポーラトランジスタといった特性の異なるバ
イポーラトランジスタを使用できる。従って、高速性を
求められるトランジスタと、耐圧が求められるトランジ
スタが混在する回路構成に対して、それぞれに最適な特
性を有するバイポーラトランジスタを用いることによ
り、回路の高速化や高性能化を図った半導体集積回路装
置を実現することができる。

【００１４】

【実施例】次に、本発明に係る半導体集積回路装置及び
その製造方法の更に具体的な実施例につき、添付図面を
参照しながら以下詳細に説明する。

【００１５】＜実施例１＞図１は、本発明に係る半導体
集積回路装置の一実施例を示す断面構造である。図１に
おいて、参照符号１はシリコン基板を示し、このシリコ
ン基板１上にコレクタとなる高濃度ｎ型シリコン層２お
よび低濃度ｎ型シリコン層３を形成する。トランジスタ
の活性領域以外の部分にコレクタ・ベース分離絶縁膜４
を形成し、各トランジスタ間にドライエッチングによっ
て溝を形成する。このとき、バイポーラトランジスタ回
路中の耐圧が必要なトランジスタの周辺に形成する素子
分離絶縁領域は、回路中の遮断周波数の高いトランジス
タの周辺の素子分離絶縁領域よりも幅を大きく、且つ、
コレクタ・ベース分離絶縁膜４の開口部からの距離を近
くする。溝の内壁に絶縁膜７、７’を形成した後、溝の
中にさらに絶縁膜８、８’を埋め込むことによって素子
分離領域を形成する。コレクタ・ベース分離絶縁膜４上
にベース引き出し電極となる多結晶シリコン層９、９’
を形成し、コレクタ・ベース分離絶縁膜４の開口部にあ
る低濃度ｎ型シリコン層３上のみに真性ベースとなるｐ
型シリコン・ゲルマニウム層１０、１０’をエピタキシ
ャル成長する。エミッタ・ベース分離絶縁膜１１を形成
し、エミッタ開口部をエッチング除去する。エミッタ電
極となる高濃度ｎ型多結晶シリコン層１２を形成した
後、アニールによって単結晶シリコン・ゲルマニウム層
１０、１０’内へｎ型ドーパントを拡散させることによ
ってエミッタ領域１３を形成する。コレクタ部分を開口
し、コレクタ引き出し電極となる高濃度ｎ型多結晶シリ
コン１４を形成した後、絶縁物１５を形成する。絶縁物
１５の電極取り出し部分に開口部を設けた後、エミッタ
電極１６、ベース電極１７、コレクタ電極１８をそれぞ
れ形成する。

【００１６】図３〜図６に、図１に示した構造を有する
半導体集積回路装置を実現するための素子分離絶縁領域
および真性ベース層の製造方法のフロー図を示す。

【００１７】先ず、シリコン基板１上にコレクタ層とな
る高濃度ｎ型単結晶シリコン層２を拡散またはイオン打
ち込み法により形成後、コレクタ・ベース分離絶縁膜４
とその開口部を形成し、開口部に低濃度コレクタ層とな
る低濃度ｎ型単結晶シリコン層３を選択エピタキシャル
成長により形成する（図３参照）。ここで、コレクタ・
ベース分離絶縁膜４としては、例えば熱酸化により形成
したＳｉＯ₂膜を用いることができる。尚、低濃度ｎ型
単結晶シリコン層３を全面エピタキシャル成長により形
成する場合には、高濃度ｎ型単結晶シリコン層２、低濃
度ｎ型単結晶シリコン層３、コレクタ・ベース分離絶縁
膜４の順で形成すればよい。この場合、低濃度ｎ型単結
晶シリコン層３の低濃度コレクタ層と成る部分を残すよ
うに選択酸化法によりコレクタ・ベース分離絶縁膜４を
形成する。

【００１８】次いで、バイポーラトランジスタ回路の中
で、耐圧を上げたい高耐圧トランジスタの周辺に素子分
離絶縁領域となる幅の広い溝５、例えば、コレクタ・エ
ミッタ間の耐圧ＢＶ_CEOとして７Ｖ程度を得たい場合に
は、幅１０μｍ程度の溝５をドライエッチングにより形
成する。これと同時に、遮断周波数ｆ_Tを上げたい高遮
断周波数トランジスタの周辺には同じく素子分離絶縁領
域となる溝５よりも幅の狭い溝６、例えば、遮断周波数
ｆ_Tとして１２０ＧＨｚ程度を得たい場合には、幅０．
５μｍ程度、深さ１μｍ程度の溝６を形成する（図４参
照）。尚、幅の広い溝と狭い溝を同時にドライエッチン
グする場合、幅１０μｍの溝の深さは、狭い溝の深さよ
りも少し深くなり１μｍ以上となる。

【００１９】次いで、溝５、６の内壁にそれぞれ絶縁膜
７、７’を形成した後、絶縁膜８、８’を埋め込んだ
後、平坦化を行って表面の絶縁膜をエッチング除去する
ことによって低濃度ｎ型単結晶シリコン層３の表面を露
出させる（図５参照）。例えば、絶縁膜７、７’として
は熱酸化により形成したＳｉＯ₂膜を用いることがで
き、絶縁膜８、８’としては塗布ガラス（ＳＯＧ）膜、
或いはＣＶＤ（Chemical Vapor Deposition）法による
ＳｉＯ₂膜を用いることができる。ＳＯＧ膜を用いる場
合は、熱処理により平坦化することができ、ＣＶＤ−Ｓ
ｉＯ₂膜を用いる場合にはエッチバック法により平坦化
することができる。勿論、ＣＭＰ（Chemical Mechanica
l Polishing）法によって平坦化を行うことも可能であ
る。

【００２０】次いで、コレクタ・ベース分離酸化膜４上
にベース引き出し多結晶シリコン層９、９’を、低濃度
ｎ型単結晶シリコン層３上に真性ベースとなるｐ型単結
晶シリコンゲルマニウム層１０、１０’を、ＭＢＥ（Mo
lecular Beam Epitaxy)法あるいはＣＶＤ法によりエピ
タキシャル成長する（図６参照）。

【００２１】ここで、素子分離絶縁領域の絶縁膜８、
８’を酸化膜（ＳｉＯ₂）とし、ｐ型単結晶シリコン・
ゲルマニウム層１０、１０’をエピタキシャル成長する
ためにシリコン基板１を５７５℃に加熱した場合の、低
濃度ｎ型単結晶シリコン層３の温度と低濃度ｎ型単結晶
シリコン層３から溝までの距離Ｄ（溝５に対してはｄ、
溝６に対してはｄ’に対応する）との関係を、素子分離
絶縁領域となる溝の幅Ｗ（溝５に対してはｗ、溝６に対
してはｗ’に対応する）をパラメータにして図７に示
す。酸化膜の赤外線の吸収波長や熱伝導率および熱容量
はシリコンとは異なっているために、シリコン基板１を
加熱すると、酸化膜はシリコンよりも高温になり、低濃
度ｎ型単結晶シリコン層３にとって酸化膜８、８’は熱
溜として作用する。従って、素子分離絶縁領域の溝の幅
Ｗを大きくし、さらに低濃度ｎ型単結晶シリコン層３と
の距離Ｄを短くすることによって、素子分離絶縁領域
８、８’からの熱伝導により低濃度ｎ型単結晶シリコン
層３の温度が上昇する。例えば、素子分離絶縁領域とな
る溝５の幅ｗが１０μｍで低濃度ｎ型単結晶シリコン層
３からの距離ｄが０．４μｍの場合、図７より低濃度ｎ
型単結晶シリコン層３の温度は約５９５℃となる。図８
に、シリコン・ゲルマニウム層のエピタキシャル成長速
度と成長温度の関係を示す。例えば、ｐ型単結晶シリコ
ン・ゲルマニウム層１０としてＳｉ_0.9Ｇｅ_0.1をエピタ
キシャル成長する場合、図８より成長速度は１２ｎｍ／
ｍｉｎとなることがわかる。一方、同時に形成する溝６
の幅ｗ’を０．５μｍとし、溝６と低濃度ｎ型単結晶シ
リコン層３との距離ｄ’を１μｍとすると、図７より低
濃度ｎ型単結晶シリコン層３の温度は５７５℃となり、
このときのＳｉ_0.9Ｇｅ_0.1膜の成長速度は図８から６ｎ
ｍ／ｍｉｎとなることがわかる。従って、例えば４．７
分間エピタキシャル成長を行った場合、高耐圧トランジ
スタでのｐ型単結晶シリコンゲルマニウム層１０の厚さ
は５６ｎｍとなり、高遮断周波数トランジスタを形成す
る部分のｐ型単結晶シリコンゲルマニウム層１０’の厚
さは２８ｎｍとなる。

【００２２】本実施例により、真性ベース層１０、１
０’の厚さが違うバイポーラトランジスタを同一半導体
基板上に同時に形成できる。このため、バイポーラトラ
ンジスタ集積回路装置に用いるトランジスタの耐圧およ
び遮断周波数を個別に設計することが可能となり、回路
の高速化・高性能化に有効である。このような構造のバ
イポーラトランジスタのベース不純物濃度Ｎ_Bを１×１
０¹⁹ｃｍ^-3としたときの、ベース幅Ｗ_Bと遮断周波数ｆ_T
の関係を図１６に、ベース幅Ｗ_Bと耐圧ＢＶ_CEOの関係を
図１７に示す。本実施例の場合のバイポーラトランジス
タの耐圧ＢＶ_CEOと遮断周波数ｆ_Tは、図１６及び図１７
より、高耐圧バイポーラトランジスタの耐圧ＢＶ_CEOお
よび遮断周波数ｆ_Tは、それぞれ６Ｖおよび３３ＧＨｚ
程度、高遮断周波数トランジスタの耐圧ＢＶ_CEOおよび
遮断周波数ｆ_Tは、それぞれ３Ｖおよび１２０ＧＨｚ程
度となることがわかる。

【００２３】＜実施例２＞図９に、本発明に係る半導体
集積回路装置を適用する回路の一実施例を示す。図９に
示した回路は、光伝送システムや大型計算機などに用い
られる論理回路である。図９において、参照符号Ｖ１、
Ｖ２、Ｖ３は、この論理回路を構成しているバイポーラ
トランジスタを駆動するための電圧を与える端子であ
り、Ｖｉｎ１、Ｖｉｎ２は入力端子、Ｖｏｕｔは出力端
子である。ＩＱ１、ＩＱ２は定電流源であり、Ｒ１、Ｒ
２は抵抗である。バイポーラトランジスタＱ１、Ｑ２、
Ｑ３は論理回路を構成するバイポーラトランジスタであ
る。例えば、図９に示した回路を４０Ｇｂｉｔ／ｓ光伝
送用のデジタル回路のドライバとして用いる場合、トラ
ンジスタＱ１、Ｑ２は遮断周波数ｆ_Tとして１００ＧＨ
ｚ程度の高速動作が要求されるが、耐圧ＢＶ_CEOとして
は２Ｖ程度あればよい。一方、トランジスタＱ３は、電
圧の変化が大きいため耐圧ＢＶ_CEOとして４Ｖ以上が要
求されるが、遮断周波数ｆ_Tとしては６０ＧＨｚ以上あ
ればよい。従って、図１６と図１７よりトランジスタＱ
１、Ｑ２のベース幅として２０ｎｍ、トランジスタＱ３
のベース幅として３８ｎｍが必要である。真性ベース層
の厚さとベース幅Ｗ_Bがほぼ等しいとすれば（尚、ベー
ス幅Ｗ_Bは実際には真性ベース層の厚さからエミッタ層
を引いた分であるが、ここでは説明を簡単にするために
ほぼ等しいとした）、実施例１と同様に溝５の幅ｗが１
０μｍで低濃度ｎ型単結晶シリコン層３からの距離ｄが
１μｍの場合、高耐圧トランジスタＱ３の真性ベース層
１０の厚さとして３８ｎｍを得るためには、例えば、真
性ベース層としてＳｉ_0.9Ｇｅ_0.1組成のｐ型単結晶シリ
コン・ゲルマニウム層をエピタキシャル成長する場合、
図８より成長速度は１１．４ｎｍ／ｍｉｎであるから、
シリコン基板温度５７５℃にて３．３分間の成長を行え
ばい。この時、高遮断周波数トランジスタＱ１、Ｑ２の
真性ベース層の厚さは２０ｎｍ程度となる。

【００２４】このように、トランジスタＱ１、Ｑ２のベ
ース層を薄く、トランジスタＱ３のベース層を厚くして
それぞれに要求される耐圧及び遮断周波数特性を満足し
たバイポーラトランジスタを同一チップ上で形成して回
路を構成できるので、単一の厚さのベース層を有する従
来のトランジスタで構成した場合に比べてドライバ回路
の性能が向上する。

【００２５】＜実施例３＞図１０に、本発明に係る半導
体集積回路装置を適用する回路の別の実施例を示す。図
１０に示した回路は、光伝送システムに用いられる前置
増幅回路である。周知のとおり、光伝送システムは、数
十Ｇｂｉｔ／ｓの高速伝送が必要であり、その前置増幅
回路は特に高速動作が要求されるものである。従って、
この増幅回路に本発明による半導体集積回路装置を採用
することにより、増幅回路全体での性能を著しく向上す
ることができる。

【００２６】図１０において、参照符号３００は単一の
半導体基板上に形成された前置増幅回路を構成する半導
体集積回路装置を示し、この半導体集積回路装置３００
は４０Ｇｂｉｔ／ｓ光伝送用の受信器に使用される。半
導体集積回路装置３００には、光伝送ケーブルを通して
送信されてくる光信号を受ける受光素子であるフォトダ
イオードＰＤと、電源ラインと接地ラインとの間に接続
され、交流成分をショートするためのディカップリング
容量３０３とが、外付けされる。

【００２７】半導体集積回路装置３００内のバイポーラ
トランジスタＱ１及びＱ２は、増幅回路を構成するバイ
ポーラトランジスタであり、前述した実施例１の構造を
有する素子が適用される。バイポーラトランジスタＱ１
は、バイポーラトランジスタＱ２よりも電圧振幅が大き
くなるために、耐圧を高くする必要がある。例えば、ト
ランジスタＱ２は耐圧ＢＶ_CEOとして４Ｖ、遮断周波数
ｆ_Tとして６０ＧＨｚ程度が要求され、トランジスタＱ
１は遮断周波数ｆ_Tとして１００ＧＨｚ程度が要求され
るが、耐圧ＢＶ_CEOは２Ｖ程度と低くてもよい。

【００２８】従って、図１６と図１７よりトランジスタ
Ｑ１のベース幅として２０ｎｍ、トランジスタＱ２のベ
ース幅として３８ｎｍが必要である。真性ベース層の厚
さとベース幅Ｗ_Bがほぼ等しいとすれば、実施例２と同
様に溝５の幅ｗが１０μｍで低濃度ｎ型単結晶シリコン
層３からの距離ｄが１μｍの場合、高耐圧トランジスタ
Ｑ２の真性ベース層１０の厚さとして３８ｎｍ得るため
には、例えば、真性ベース層としてＳｉ_0.9Ｇｅ_0.1組成
のｐ型単結晶シリコン・ゲルマニウム層をエピタキシャ
ル成長する場合、図８より成長速度は１１．４ｎｍ／ｍ
ｉｎであるから、シリコン基板温度５７５℃にて３．３
分間の成長を行えばよい。この時、高遮断周波数トラン
ジスタＱ１の真性ベース層の厚さは２０ｎｍ程度とな
る。このように、トランジスタＱ２のベース層をトラン
ジスタＱ１のベース層よりも厚くすることによって、従
来のような同じ厚さの真性ベース層でトランジスタＱ
１、Ｑ２を構成するよりも半導体集積回路装置３００の
高性能化を図ることができる。

【００２９】半導体集積回路装置３００内のダイオード
Ｄ１はレベルシフト用ダイオードであり、バイポーラト
ランジスタを利用し、そのベース・コレクタ間を短絡し
て形成することも可能であり、また、必要に応じて複数
個のダイオードを直列接続して適用することも可能であ
る。参照符号Ｒ１、Ｒ２、Ｒ３は、それぞれ抵抗であ
る。また、ＯＵＴは出力端子であり、必要に応じてトラ
ンジスタＱ２のエミッタとの間に出力用バッファ回路が
挿入される。

【００３０】本実施例では、光伝送ケーブルを伝送した
光信号がフォトダイオードＰＤにより電気信号に変換さ
れ、その信号が半導体集積回路装置３００の入力端子Ｉ
Ｎを介し、増幅用トランジスタＱ１及びＱ２により増幅
されて出力端子ＯＵＴから出力されるよう動作するもの
である。

【００３１】前記実施例１と同様に製造することによ
り、異なる耐圧及び異なる周波数特性のトランジスタを
同一チップ上に有する半導体集積回路装置を形成でき、
単一の厚さのベース層を有する従来のトランジスタで構
成した場合に比べて性能の向上した４０ＧＨｚ以上の帯
域を有する前置増幅器を実現することができる。

【００３２】ここで、図１０に示した前置増幅器が集積
された半導体集積回路装置３００を搭載した光伝送シス
テムのフロントエンドモジュールの概略構成図を図１１
に示す。図１１において、参照符号４０１は光ファイバ
ー、４０２は光ファイバーからの出射光をフォトダイオ
ード上に集光するためのレンズ、４０３は光ファイバー
からの光信号を電気信号に変換するフォトダイオード、
４０４は図１０に示した前置増幅器が形成された半導体
集積回路装置である。また、４０７はフォトダイオード
４０３及び前置増幅器４０４を実装する基板であり、フ
ォトダイオード４０３及び前置増幅器４０４等を接続す
る配線４０５を介して出力端子４０６に接続されてい
る。さらに、４０８は金属ケースなどの気密封止パッケ
ージである。図示していないが、基板４０７上には図１
０に示したコンデンサ３０３も実装されている。このよ
うに、光伝送用受信器のフロントエンド部を構成するフ
ォトダイオード４０２及び前置増幅器４０４を同一のモ
ジュールに構成することにより、信号経路を短くするこ
とができ、ノイズの乗りにくく、寄生のインダクタンス
（Ｌ）成分や寄生の容量（Ｃ）成分も小さく抑えること
ができる。

【００３３】本実施例は、前置増幅器を前記実施例１に
従って製造したバイポーラトランジスタを有する半導体
集積回路装置により構成し、この集積回路チップを光伝
送システムのフロントエンドモジュールに搭載した例で
ある。光ファイバー４０１から入力した光信号はレンズ
４０２により集光されフォトダイオ−ド４０３で電気信
号に変換される。この電気信号は、基板４０７上の配線
４０５を通して前置増幅器４０４で増幅され、出力端子
４０６から出力される。

【００３４】次に、図１２及び図１３に、図１０及び図
１１に示した前置増幅器及びフロントエンドモジュール
を利用した光伝送システムのシステム構成図を示す。図
１２は、光伝送システムの送信側システム５００を示し
ている。図１２において、伝送すべき電気信号５０１
は、多チャンネル入力信号を１つの出力信号に多重化す
る動作を行うマルチプレクサＭＵＸに入力される。マル
チプレクサＭＵＸでは、例えば４：１などに多重化（す
なわち、４入力信号を１出力信号に多重化）し、その出
力信号がドライバ５０２に伝達される。半導体レーザー
ＬＤは、常時一定の強度の光を出力しており、ドライバ
５０２により駆動される外部変調器５０３により、半導
体レーザＬＤ出力光をドライバ５０２の出力に応じて吸
収あるいは非吸収して変調し、変調した出力光を光ファ
イバー５０４に伝送するように送信側システム５００は
構成されている。

【００３５】この送信側システム５００のうち、電気信
号５０１を処理するマルチプレクサＭＵＸ、及び外部変
調器５０３を駆動するドライバ５０２には、電圧振幅が
大きくなるため耐圧を必要とするトランジスタと、高速
性が要求されるトランジスタとが混在する。例えば、４
０Ｇｂｉｔ／ｓ光伝送システムを想定した場合、マルチ
プレクサＭＵＸやドライバ５０２を構成している耐圧Ｂ
Ｖ_CEOとして４Ｖ以上が要求される高耐圧バイポーラト
ランジスタは、そのベース層の厚さを、遮断周波数ｆ_T
として１００ＧＨｚ以上を要求されている高遮断周波数
バイポーラトランジスタのベース層の厚さよりも厚くす
ることにより、回路の高性能化が可能となる。

【００３６】従って、実施例２で述べたように、図１６
と図１７より高遮断周波数トランジスタのベース幅とし
て２０ｎｍ、高耐圧トランジスタのベース幅として３８
ｎｍが必要である。真性ベース層の厚さとベース幅Ｗ_B
がほぼ等しいとすれば、実施例１と同様に溝５の幅ｗが
１０μｍで低濃度ｎ型単結晶シリコン層３からの距離ｄ
が１μｍの場合、高耐圧トランジスタの真性ベース層１
０の厚さとして３８ｎｍを得るためには、例えば、真性
ベース層としてＳｉ_0.9Ｇｅ_0.1組成のｐ型単結晶シリコ
ン・ゲルマニウム層をエピタキシャル成長する場合、図
８より成長速度は１１．４ｎｍ／ｍｉｎであるから、シ
リコン基板温度５７５℃にて３．３分間の成長を行えば
い。この時、高遮断周波数トランジスタの真性ベース層
の厚さは２０ｎｍ程度となる。このように設計すること
により、同一チップ上で耐圧と遮断周波数とがそれぞれ
異なる最適なトランジスタを用いてマルチプレクサＭＵ
Ｘおよびドライバ５０２をＩＣ化することができる。
尚、図１２に示した送信モジュールは、いわゆる外部変
調型とよばれるものである。これに変えて、半導体レー
ザーＬＤの発光を直接制御する直接変調型を採用するこ
とも可能であるが、一般的に外部変調型での送信の方が
チャープによるスペクトル発振の広がりがなく、高速、
長距離の伝送に適する。

【００３７】次に、光伝送システムの光受信型モジュー
ル５１０のブロック回路図を図１３に示す。図１３にお
いて、参照符号５２０はフロントエンドモジュールを示
し、このフロントエンドモジュール５２０には、図１０
に示した前置増幅器を備える図１１のフロントエンドモ
ジュールを適用できる。光ファイバ５４４を介して伝送
されてきた光信号は、フロントエンドモジュール５２０
の受光器５２１により電気信号に変換された後、プリア
ンプ（前置増幅器）５２２により増幅され、この電気信
号は、更にメインアンプ部５３０に入力されて増幅され
る。ここで、メインアンプ部５３０は、光伝送の距離や
製造偏差によるバラツキを避け、出力を一定に保つため
の自動利得調整器（ＡＧＣ）５３１と、メインアンプ５
３２とから構成され、メインアンプ５３２の出力はＡＧ
Ｃ５３１に帰還されると共に識別器５４０及びクロック
抽出部５５０へ入力される。なお、メインアンプ部は利
得を調整する構成の他、出力振幅を制限するリミットア
ンプを採用した構成とすることもできる。

【００３８】識別器５４０は所定のクロックに同期して
１ビットのアナログ−ディジタル変換を行うよう構成さ
れ、メインアンプ部５３０の出力をディジタル化し、送
信側で多重化された信号を元の多チャンネルの信号に分
離する分離器（デマルチプレクサ）ＤＭＵＸに入力され
る。識別器５４０からの入力信号は、分離器ＤＭＵＸ
で、例えば１：４に分離された後（すなわち、多重化さ
れた１入力信号を４チャンネルの出力信号に分離された
後）、後段のディジタル信号処理回路５６０に入力さ
れ、所定の処理が行われる。

【００３９】クロック抽出部５５０は、識別器５４０及
び分離器ＤＭＵＸの動作タイミングを制御するためのク
ロック信号を、光電変換した電気信号から形成するため
のものである。クロック抽出部５５０では、まず、メイ
ンアンプ部５３０の出力を全波整流器５５１により整流
し、帯域の狭いフィルタ５５２によりフィルタリングし
てクロック信号となる信号を抽出する。フィルタ５５２
の出力は、フィルタ出力とアナログ信号の位相をあわせ
るための位相器５５３を通る。この位相器５５３は、予
め定められた遅延量に基づきフィルタ出力を遅延させる
ものであり、位相器５５３の出力信号はリミットアンプ
５５４を介して識別器５４０へと送られる。ここで、全
波整流器５５１及びリミットアンプ５５４の回路を構成
するバイポーラトランジスタは、電圧振幅が大きいため
に耐圧を高くする必要がある。例えば、４０Ｇｂｉｔ／
ｓの伝送システムでは、識別器５４０、メインアンプ部
５３０のバイポーラトランジスタの耐圧ＢＶ_CEOとして
は２Ｖ程度が必要であるのに対して、全波整流器５５１
及びリミットアンプ５５４のバイポーラトランジスタの
耐圧ＢＶ_CEOは倍の４Ｖ程度が必要となる。このため、
実施例１で説明した製造方法を用いて、全波整流器５５
１及びリミットアンプ５５４の回路を構成しているバイ
ポーラトランジスタのベース層の厚さを、他の回路を構
成しているバイポーラトランジスタのベース層の厚さよ
りも厚くすることによって、同時にこれらの回路を同一
基板上に、従来の高耐圧トランジスタだけで構成するよ
りもチップサイズを小さくして作製することができる。
従って、光受信型モジュール５１０の低コスト化及び低
消費電力化が可能となる。

【００４０】前記実施例２に従って製造したバイポーラ
トランジスタを有する半導体集積回路装置は、遮断周波
数ｆ_T、及び最大遮断周波数ｆ_maxが１００ＧＨｚ以上の
超高速で動作可能なため、図１２及び図１３の回路構成
に適用することにより、１秒当たり４０Ｇビット以上の
信号を超高速で送受信することができる。また、従来こ
のような高速動作が必要な回路は、シリコンバイポーラ
トランジスタに比べて動作速度が速いＧａＡｓトランジ
スタで構成されていたが、本実施例により安価なシリコ
ントランジスタで構成することが可能となるため、シス
テム全体のコストを低減することが可能となる。

【００４１】＜実施例４＞図１４に、本発明に係る半導
体集積回路装置を適用するまた別の実施例を示す。図１
４に示した回路は、移動体無線携帯機の構成を示すブロ
ック回路図である。本実施例は、実施例１で述べた構造
のバイポーラトランジスタを有する半導体集積回路装置
の製造方法に従って製造した半導体装置を、低雑音増幅
器６０３、シンセサイザー６０６、ＰＬＬ(Phase Locke
d Loop：フェーズ・ロックド・ループ)６１１等の移動
体無線携帯機の各ブロックを構成する回路に適用した例
である。

【００４２】本実施例では、アンテナ６０１からの入力
を低雑音増幅器６０３で増幅し、シンセサイザ６０６で
合成した周波数により発振器６０５で発振させ、低雑音
増幅器６０３からの信号を、発振器６０５から発振した
信号を用いて、ダウンミキサ６０４において、より低い
周波数へダウンコンバージョンする。さらに、ＰＬＬ６
１１で生成した発振周波数を発振器６１０で発振させ、
ダウンミキサ６０４からの信号を、発振器６１０から発
振した信号を用いて、復調器６０９で復調し、より低周
波を扱うベースバンドユニット６１３において信号処理
を行なう。

【００４３】また、ベースバンドユニット６１３から発
せられた信号は、変調器６１２で、ＰＬＬ６１１で生成
した発振周波数に基づく発振器６１０からの信号を用い
て変調され、さらに、この変調器６１２の出力信号はア
ップミキサ６０８においてシンセサイザ６０６で構成し
た周波数に基づく発振器６０５からの信号を用いて高周
波へアップコンバートされる。このアップコンバートさ
れた信号は、電力増幅器６０７において増幅された後、
アンテナ６０１より送信される。ここで、スイッチ６０
２は、信号の送信・受信を切り換えるスイッチであり、
ベースバンドユニット６１３から図示しない制御信号を
受けてその送信・受信が制御される。また、ベースバン
ドユニット６１３には図示しないスピーカ、マイク等が
接続され音声信号の入出力が可能とされている。

【００４４】このように動作する移動体無線携帯機の各
回路ブロックのうち、特に低雑音増幅器６０３、シンセ
サイザー６０６、ＰＬＬ６１１、電力増幅器６０７に、
実施例１で述べた構造のバイポーラトランジスタを有す
る半導体集積回路装置を適用して、それぞれの回路を構
成すれば好適である。電力増幅器６０７に用いられてい
るバイポーラトランジスタは、電圧振幅が大きい信号を
処理するために耐圧を高くする必要がある。例えば、耐
圧ＢＶ_CEOとして４Ｖ程度、遮断周波数ｆ_Tとして１５Ｇ
Ｈｚ程度が必要とされる。これに対して、低雑音増幅器
６０３、シンセサイザ６０６、ＰＬＬ６１１は、遮断周
波数ｆ_Tとして３０ＧＨｚ以上の高遮断周波特性が要求
される一方、耐圧ＢＶ_CEOとしては２Ｖ程度でよい。従
って、同一基板上に異なるベース層の厚さを有するトラ
ンジスタを同時に形成できる実施例１で述べた製造方法
を用いて、電力増幅器６０７を構成しているバイポーラ
トランジスタのベース層の厚さを、低雑音増幅器６０
３、シンセサイザ６０６、ＰＬＬ６１１を構成している
バイポーラトランジスタのベース層の厚さよりも厚くす
ればよい。

【００４５】要求される耐圧と遮断周波数から、図１６
と図１７を用いて高遮断周波数トランジスタのベース幅
として４０ｎｍ、高耐圧トランジスタのベース幅として
５０ｎｍが必要である。真性ベース層の厚さとベース幅
Ｗ_Bがほぼ等しいとすれば、実施例１と同様に溝５の幅
ｗが５μｍで低濃度ｎ型単結晶シリコン層３からの距離
ｄが０．３μｍの場合、高耐圧トランジスタの真性ベー
ス層１０の厚さとして５０ｎｍを得るためには、例え
ば、真性ベース層としてＳｉ_0.9Ｇｅ_0.1組成のｐ型単結
晶シリコン・ゲルマニウム層をエピタキシャル成長する
場合、溝５の幅ｗが５μｍ、距離ｄが０．３μｍの時、
図７よりシリコン基板温度５７５℃では成長温度が５８
８℃となるから、図８より成長速度は１０ｎｍ／ｍｉｎ
である。従って、５分間の成長を行えばよい。この時、
図７より溝６の幅ｗ’が１μｍ、距離ｄ’が０．５μｍ
では成長温度が５８０℃であるから、図８より成長速度
は８ｎｍ／ｍｉｎである。従って、高遮断周波数トラン
ジスタの真性ベース層の厚さは、４０ｎｍとなる。この
ように設計することにより、同一チップ上で耐圧と遮断
周波数とがそれぞれ異なる最適なトランジスタを用いて
小さなチップサイズで各回路をＩＣ化することができ
る。従って、本実施例の移動体無線携帯機の高性能化が
可能となり、低コスト化及び低消費電力化が図れる。

【００４６】＜実施例５＞図１５に、本発明に係る半導
体集積回路装置を適用する更に別の実施例を示す。図１
５に示した回路は、移動体無線携帯機のＰＬＬのプリス
ケーラに用いるＤフリップフロップの回路図である。

【００４７】この回路では、入力信号とクロック信号及
び出力信号は高電位と低電位の２状態のみを有する。入
力信号と反転入力信号をそれぞれ端子７１９と端子７２
０に入力し、クロック信号と反転クロック信号をそれぞ
れ端子７２１と端子７２２に入力することにより、端子
７２３と端子７２４からり出力信号と反転出力信号を得
ることができる。電流源７１７と７１８を流れる電流経
路は、クロック信号によりそれぞれトランジスタ７０９
か７１０、トランジスタ７１１か７１２のいずれかに切
り替わる。さらに、トランジスタ７０１〜７０８のオン
オフは、入力信号とクロック信号及び抵抗７１３、７１
４、７１５及び７１６を流れる電流によって生じる抵抗
下端の電位により決定される。

【００４８】本回路における出力信号は、クロック信号
が低電位から高電位に変化した場合に入力値を出力し、
それ以外の場合、前入力値を保持する。ここで、トラン
ジスタ７０１〜７０８は電圧振幅が大きいため、耐圧を
高くする必要がある。例えば、トランジスタ７０９〜７
１２の耐圧ＢＶ_CEOとしては１．５Ｖ程度であればよい
のに対して、トランジスタ７０１〜７０８の耐圧ＢＶ
_CEOとしては２．５Ｖ以上が必要とされる。なお、遮断
周波数ｆ_Tとしては、高耐圧及び低耐圧トランジスタの
両者共、３０ＧＨｚ程度あればよい。従って、これらの
トランジスタ７０１〜７０８のベース層の厚さを、トラ
ンジスタ７０９〜７１２のベース層の厚さよりも厚くす
ることによって、周波数特性、耐圧を最適値に設計でき
るため回路の高性能化が図れる。この場合、図１６と図
１７から、高耐圧トランジスタのベース幅として２５ｎ
ｍ以上、低耐圧トランジスタのベース幅として１５ｎｍ
となる。真性ベース層の厚さとベース幅Ｗ_Bがほぼ等し
いとすれば、実施例１と同様に溝５の幅ｗが５μｍで低
濃度ｎ型単結晶シリコン層３からの距離ｄが０．３μｍ
の場合、例えば、真性ベース層としてＳｉ_0.9Ｇｅ_0.1組
成のｐ型単結晶シリコン・ゲルマニウム層をエピタキシ
ャル成長するとすると、図７より成長温度は５８８℃で
あるから、図８より成長速度は１０ｎｍ／ｍｉｎであ
る。従って、高耐圧トランジスタの真性ベース層１０の
厚さとして２５ｎｍ以上を得るためには、シリコン基板
温度５７５℃にて２．５分間の成長を行えばい。この
時、溝６の幅ｗ’を０．５μｍ、距離ｄ’を１μｍとす
ると、図７より成長温度は５７５℃であるから、図８よ
り成長速度は６ｎｍ／ｍｉｎである。従って、低耐圧ト
ランジスタの真性ベース層の厚さは、１５ｎｍ程度が得
られる。

【００４９】このように設計することにより、同一基板
上に同時にベース層の厚さの違うトランジスタを作製で
きるため、耐圧の異なる最適な素子サイズのトランジス
タでＤフリップフロップを構成できる。

【００５０】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。例えば、実施例中では真
性ベース層として単結晶シリコン・ゲルマニウム層を用
いた場合について説明したが、単結晶シリコン層を用い
てよいことは言うまでもない。また、簡易的に酸化膜で
充填された素子分離絶縁領域となる溝の幅Ｗをパラメー
タにして、低濃度コレクタ層の温度と距離Ｄとの関係を
示したが、熱溜としてはたらく素子分離絶縁領域の容積
をパラメータにしても同様の関係が求められることは勿
論である。

【００５１】

【発明の効果】前述した実施例より明らかなように、本
発明によれば、遮断周波数および耐圧の違うトランジス
タを同時に同一半導体基板上に作製することができる。
このため、バイポーラトランジスタを用いた半導体集積
回路の高性能化が可能となる。

【００５２】トランジスタの耐圧を補うために必要なダ
イオードの数が低減できることから、従来のダイオード
追加による高耐圧が必要なトランジスタの寄生容量が実
効的に増加してしまい回路動作が低減してしまうという
問題が解消できる。

【００５３】また、同一半導体基板上に同時にベース層
の厚さの異なるトランジスタを作製できるため、低消費
電力で高速に動作する各種回路が得られる。これを光伝
送システムの増幅回路および周辺回路に適用することに
より、大容量の信号を超高速で送受信することが可能と
なる。これを移動体無線携帯機に適用することにより、
低コスト、低消費電力な移動体無線携帯機を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の一実施例を
示す断面構造図である。

【図２】従来例の半導体集積回路装置を示す断面構造図
である。

【図３】図１に示した構造の半導体集積回路装置の製造
方法を示す断面構造図である。

【図４】図３に示した次の製造工程を示す断面構造図で
ある。

【図５】図４に示した次の製造工程を示す断面構造図で
ある。

【図６】図５に示した次の製造工程を示す断面構造図で
ある。

【図７】低濃度コレクタ層の温度と素子分離領域の幅お
よび素子分離領域と低濃度コレクタ層との距離の関係を
示す特性線図である。

【図８】Ｓｉ_1-xＧｅ_xエピタキシャル成長速度のアレニ
ウスプロットによる特性線図である。

【図９】本発明に係る半導体集積回路装置を適用する論
理回路の一実施例を示す回路図である。

【図１０】本発明に係る半導体集積回路装置を適用する
前置増幅回路の一実施例を示す回路図である。

【図１１】本発明に係る半導体集積回路装置を適用する
光伝送システムのフロントエンドモジュールの概略構成
図である。

【図１２】本発明に係る半導体集積回路装置を適用する
光伝送システムの送信側システムを示すブロック回路図
である。

【図１３】本発明に係る半導体集積回路装置を適用する
光伝送システムの光受信型モジュールを示すブロック回
路図である。

【図１４】本発明に係る半導体集積回路装置を適用する
移動体無線携帯機の構成を示すブロック回路図である。

【図１５】本発明に係る半導体集積回路装置を適用する
移動体無線携帯機のＰＬＬのプリスケーラに用いるＤフ
リップフロップの回路図である。

【図１６】バイポーラトランジスタのベース幅と遮断周
波数との関係を示す特性線図である。

【図１７】バイポーラトランジスタのベース幅と耐圧と
の関係を示す特性線図である。

【符号の説明】 １，２１…シリコン基板、 ２，２２…高濃度ｎ型埋込層、 ３，２３…低濃度ｎ型コレクタ層（単結晶シリコン）、 ４，２４…コレクタ・ベース分離絶縁膜、 ５，６…素子分離絶縁領域の溝、 ７，７’，８，８’，２５，２６…素子分離絶縁膜、 ９，２７…ベース引き出し層（ｐ型多結晶シリコンもし
くは多結晶シリコン・ゲルマニウム）、 １０，２８…真性ベース層（ｐ型単結晶シリコンもしく
は単結晶シリコン・ゲルマニウム）、 １１，２９…エミッタ・ベース分離絶縁膜、 １２，３０…エミッタ引き出し層（高濃度ｎ型多結晶シ
リコン）、 １３，３１…エミッタ領域、 １４，３２…コレクタ引き出し層（高濃度ｎ型多結晶シ
リコン）、 １５，３３…絶縁膜、 １６，３４…エミッタ電極、 １７，３５…ベース電極、 １８，３６…コレクタ電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鷲尾 勝由 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】シリコン基板と、該シリコン基板に設けら
   れた高濃度第１導電型単結晶シリコン層と、該高濃度第
   １導電型単結晶シリコン層上に設けられた開口部を有す
   る絶縁膜と、前記開口部に埋め込んだ低濃度第１導電型
   の単結晶シリコン層と、該低濃度第１導電型の単結晶シ
   リコン層上に設けられた第１導電型と反対導電型の第２
   導電型単結晶シリコン・ゲルマニウム層と、前記絶縁膜
   上に第２導電型単結晶シリコン・ゲルマニウム層と接し
   て設けられた第２導電型多結晶シリコン・ゲルマニウム
   層と、前記シリコン基板中の前記開口部以外の部分に設
   けられた素子分離絶縁領域とからなり、該素子分離絶縁
   領域の幅および前記開口部からの距離によって前記第２
   導電型単結晶シリコン・ゲルマニウム層の厚さが異なる
   バイポーラトランジスタを有することを特徴とする半導
   体集積回路装置。
2. 【請求項２】前記第２導電型単結晶シリコン・ゲルマニ
   ウム層の代わりに第２導電型単結晶シリコン層を設けて
   成る請求項１記載の半導体集積回路装置。
3. 【請求項３】前記第２導電型単結晶シリコン・ゲルマニ
   ウム層の代わりに第２導電型単結晶シリコン層を設け、
   前記第２導電型多結晶シリコン・ゲルマニウム層の代わ
   りに第２導電型多結晶シリコン層を設けて成る請求項１
   記載の半導体集積回路装置。
4. 【請求項４】前記シリコン基板に設けられた素子分離絶
   縁領域の幅が少なくとも０．１μｍである請求項１記載
   の半導体集積回路装置。
5. 【請求項５】シリコン基板に高濃度第１導電型単結晶シ
   リコン層を形成する工程と、 該高濃度第１導電型単結晶シリコン層上に開口部を有す
   る絶縁膜を形成する工程と、 前記開口部に低濃度第１導電型単結晶シリコン層を埋め
   込む工程と、 前記開口部に埋め込んだ低濃度第１導電型単結晶シリコ
   ン層上に第１導電型と反対導電型の第２導電型単結晶シ
   リコン・ゲルマニウム層を形成すると共に前記絶縁膜上
   に第２導電型単結晶シリコン・ゲルマニウム層と接して
   第２導電型多結晶シリコン・ゲルマニウム層を形成する
   エピタキシャル成長工程と、 前記シリコン基板の前記開口部以外の部分に、幅及び前
   記開口部からの距離が異なる素子分離絶縁領域を形成す
   る工程とからなり、 前記エピタキシャル成長工程が、低濃度第１導電型単結
   晶シリコン層およびシリコン基板に設けられた素子分離
   絶縁領域を加熱することにより、第２導電型単結晶シリ
   コン・ゲルマニウム層をエピタキシャル成長することを
   特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】前記エピタキシャル成長工程において、前
   記第２導電型単結晶シリコン・ゲルマニウム層及び第２
   導電型多結晶シリコン・ゲルマニウム層の代わりに、第
   ２導電型単結晶シリコン層及び第２導電型多結晶シリコ
   ン層をエピタキシャル成長する請求項５記載の半導体集
   積回路装置の製造方法。
7. 【請求項７】光信号を受け電気信号を出力する受光素子
   と、 受光素子からの電気信号を受ける第１の増幅回路と、 前記第１の増幅回路の出力を受ける第２の増幅回路と、 所定のクロック信号に同期して、前記第２の増幅回路の
   出力をディジタル信号に変換する識別器とを有する光受
   信システムであって、 前記第１の増幅回路は、前記受光素子にそのベースが接
   続された第１のバイポーラトランジスタと、該第１のバ
   イポーラトランジスタのコレクタにそのベースが接続さ
   れそのコレクタが前記第２の増幅回路の入力に接続され
   た第２のバイポーラトランジスタとを有し、前記第１又
   は第２のバイポーラトランジスタが請求項１記載の半導
   体集積回路装置により構成されたことを特徴とする光受
   信システム。
8. 【請求項８】前記第１及び第２のバイポーラトランジス
   タからなる第１の増幅回路は単一の半導体チップ上に形
   成され、前記受光素子と前記半導体チップとは単一の基
   板上に実装されて成る請求項７記載の光受信システム。