JPH11243095A - 半導体装置およびその製造方法および半導体装置を用いたシステム - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、超高速バイポーラトランジスタお
よびそれを用いた回路において、トランジスタ特性のば
らつきを低減し、低消費電力で高速に動作するトランジ
スタを得ること、それにより大容量の信号を超高速で送
受信することを目的とする。 【解決手段】 ベース領域114とベース多結晶シリコン
電極112とのつなぎ部分である多結晶シリコングラフト
ベース115に多結晶シリコン層あるいは高濃度の多結晶
シリコン層107を挿入する。 【効果】 ベース／コレクタ容量を増加させずに、ベー
ス抵抗を低減し、かつ、トランジスタ特性のばらつきを
低減した、高速に動作するトランジスタを得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に超高速バイポーラ型半導体装置並びにこれを有
する半導体集積回路装置、さらにはこれらを搭載した光
伝送システム装置に関する。

【０００２】

【従来の技術】従来のシリコン選択エピタキシャル法を
用いたバイポーラトランジスタに関しては、例えば日本
国特許出願公開公報：特開平5-315342号に記載されてい
る。当該公報に記載されたバイポーラトランジスタの断
面図を図２に示す。図２において、201はp型シリコン基
板、202はn⁺型埋め込み層、203はn^-型シリコンエピタキ
シャル成長層、204はLOCOS酸化膜、205はn⁺型リン拡散
層、206はシリコン窒化膜、207はp⁺型ベース電極用多結
晶シリコン、208はn⁺型コレクタ電極用多結晶シリコ
ン、209，214，220はシリコン窒化膜、210はn型埋め込
み層、211は単結晶シリコン・コレクタ、212は単結晶シ
リコン真性ベース層、213は多結晶シリコン・グラフト
ベース、215は単結晶シリコンエミッタ、216はアルミニ
ウム電極、219はn⁺型エミッタ電極用多結晶シリコンで
ある。

【０００３】なお、本明細書の図面を含めた開示におい
て、上記n型と表記された領域より上記n⁺型と表記され
た領域には高濃度の、上記n^-型と表記された領域には低
濃度のｎ型不純物が夫々含有されると定義する。この定
義は、ｐ型不純物に関しても同様とする。

【０００４】

【発明が解決しようとする課題】図２の従来技術では、
ベース抵抗低減のためにシリコン窒化膜206のサイドエ
ッチ量を増加させて、ベース多結晶シリコン電極207と
多結晶シリコングラフトベース213の接触面積を増加さ
せる程、ベース領域212とコレクタ低濃度層203との接合
面積が増加し、ベース／コレクタ容量が増加する。この
ように、図２の従来構造ではベース抵抗とベース／コレ
クタ容量とはトレードオフの関係があった。さらに、ベ
ース領域212には選択エピタキシャル特有のファセット
が生じ、ベース領域212とシリコン酸化膜206の間に空洞
が生じやすく、ベース領域212と多結晶シリコングラフ
トベース213との接触面積が減少し、かつ、そのばらつ
きも大きかった。

【０００５】即ち、n^-型シリコンエピタキシャル成長層
203及びLOCOS酸化膜（フィールド酸化膜）204を含めた
半導体基体（基板又はその主面上に成長させたエピタキ
シャル層）上にシリコン窒化膜206なる絶縁膜及びp⁺型
ベース電極用多結晶シリコン207なる多結晶半導体層を
この順に形成し、当該絶縁膜及び多結晶半導体層に開口
を設け、上記絶縁膜の側壁をサイドエッチで上記多結晶
半導体層の下面へ後退させた状態で上記開口から露出し
た半導体基体の主面上にベース領域212となる半導体領
域をエピタキシャル成長させると、当該半導体領域の側
面にはファセット特有の傾斜が生じる。この現象は、上
記半導体領域を上記絶縁膜及び多結晶半導体層に形成さ
れた開口で制限してエピタキシャル成長させる所謂選択
エピタキシャル成長の場合において不可避のものであ
り、その断面形状は図２のベース領域212が示すような
長方形状にならず、台形状になることを本発明者は発見
した。

【０００６】そして、上記半導体領域周縁部の上面と上
記多結晶半導体層の下面とを前者の成長により接合する
手法では上記傾斜がその接合面積を制限し、また両者の
間に隙間を設けてこれらを別の多結晶半導体層で埋め込
む手法でも上記傾斜により制限された前者の上面が当該
別の多結晶半導体層の形成を制限した。これを別の観点
で捉えれば、上記半導体領域周縁部又は上記別の多結晶
半導体層、上記多結晶半導体層下面及び上記絶縁膜側壁
の間に上記傾斜に起因する空洞が形成されることで、上
記多結晶半導体層（ベース引き出し層とも呼ばれる半導
体層）と上記半導体領域との電流経路が制限された。さ
らに、上記いずれの手法においても、上記傾斜による上
記半導体領域周縁部と上記多結晶半導体層との電流経路
の断面積の狭窄の程度は微妙なプロセス条件の変動によ
り可成りばらつき、これが上記バイポーラトランジスタ
の性能劣化のみならず、その製造の再現性及び製品性能
の信頼性をも損ねた。

【０００７】本発明は、以上の問題点の認識に基づき、
ベース／コレクタ容量を増加させずにベース抵抗を低減
し、且つトランジスタ特性のばらつきを低減した、特に
光伝送システム等で要求される高速動作に好適なトラン
ジスタ構成及びその製造方法を得ることを目的とする。

【０００８】

【課題を解決するための手段】従来、ベース多結晶シリ
コン電極（ベース領域とこれに電流を供給する金属電極
との間に配置されることから、「ベース引き出し層」と
も呼ばれる）とシリコン基板間には１層または２層の絶
縁膜が存在している。本発明ではこのベース多結晶シリ
コン電極の下部の絶縁膜間にベース多結晶シリコン電極
より広い開口部を有する多結晶シリコン層が挿入され、
その多結晶シリコン層とベース多結晶シリコン電極の間
の絶縁膜の開口部が多結晶シリコン層の開口部よりさら
に広いことを特徴としている。つまり、真性領域周辺の
膜構成は上からベース多結晶シリコン電極／第２の絶縁
膜／多結晶シリコン層／第１の絶縁膜であり、開口部の
大きさは、ベース多結晶シリコン電極＜多結晶シリコン
層＜第１の絶縁膜＜第２の絶縁膜とする。これに選択エ
ピタキシャルベースを用いることで、第１の絶縁膜の開
口部で決定されるベース／コレクタ接合面積を増加させ
ることなく、第２の絶縁膜の開口部で決定されるベース
多結晶シリコン電極／多結晶シリコングラフトベースの
接触面積を増加させることが可能になる。また、選択エ
ピタキシャルベース膜厚を第１の絶縁膜厚より薄くする
ことで、ベース層端の空洞も縮小できる。

【０００９】上述の観点に基づく本発明の第１の半導体
装置は、第１導電型の半導体基体（半導体基板又はその
主面上に成長させた半導体エピタキシャル層と定義す
る）と、上記半導体基体の主面部に接触して形成された
上記第１導電型と反対導電型の第２導電型の第１の半導
体領域と、上記第１の半導体領域に形成された第１導電
型の第２半導体領域と、上記半導体基体上に第１の絶縁
膜を介して堆積された第１の多結晶半導体層と、上記多
結晶半導体層上に第２の絶縁膜を介して堆積された第２
導電型の第２の多結晶半導体層と、上記第１の半導体領
域と第１の多結晶半導体層と第２の絶縁膜と第２の多結
晶半導体層とに接する第２導電型の第３の多結晶半導体
層とを有することを特徴とするものである。即ち、上記
半導体基体上にエピタキシャル成長等により形成される
上記第１半導体領域の周縁部の側方に上記第１の多結晶
半導体層を配し、さらに当該第１の多結晶半導体上に絶
縁膜を介して真性ベース領域となる第１の半導体領域と
これに電流を供給する金属電極又は配線層とを接続する
第２の多結晶半導体層を形成し、上記第１半導体領域の
周縁部と上記第１及び第２の多結晶半導体層とで形成さ
れる空間に上記第３の多結晶半導体層を配することで、
上記真性ベース領域と上記金属電極又は上記配線層との
電流経路を再現性よく確保する構成が本発明の第１の半
導体装置である。

【００１０】本発明の第１の半導体装置において、上記
半導体基体にバイポーラトランジスタのコレクタ領域
を、上記第１の半導体領域にベース領域を、上記第２の
半導体領域にエミッタ領域を設けて、順方向と呼ばれる
縦型バイポーラ・トランジスタを構成しても、また上記
コレクタ領域及びエミッタ領域との形成位置を逆転し
て、所謂逆方向の縦型バイポーラ・トランジスタを構成
しても本発明の実施を阻むものでない。また、上記縦型
バイポーラトランジスタを光伝送システムの特に光信号
受信回路に採用する際に要請される高速化の観点から、
上記第１の半導体領域の少なくとも一部をシリコン・ゲ
ルマニウムで構成することが推奨される。また、再現性
よく製造する観点から、上記第１の半導体領域の底面形
状を上記第１の絶縁膜の開口部により規定するとよい。
また上記２つの観点において、更に実用性を考慮すれ
ば、上記第１導電型をn型、上記第２導電型をp型とし、
上記第１の半導体領域、上記第２の半導体領域及び上記
第３の半導体領域をコレクタ、ベース及びエミッタ（又
はこの逆）としてバイポーラトランジスタを構成し、さ
らには上記第１の絶縁膜を酸化シリコンで、上記第２の
絶縁膜を窒化シリコンで構成することが推奨される。尤
も、上記第１の半導体領域、上記第２の半導体領域及び
上記第３の半導体領域のいずれかに不純物濃度の濃淡を
つけ、又は界面沿いに不純物を導入しない領域を構成
し、コレクタ、ベース、エミッタ間のキャリアの移動特
性を改善してもよい。

【００１１】上述の観点に基づく本発明の第２の半導体
装置は、第１導電型の半導体基体と、上記半導体基体の
主面部に接触して形成された第１の開口部を有する第１
の絶縁膜と、上記半導体基体の主面部の第１の開口部に
接触して形成された上記第１導電型と反対導電型の第２
導電型の第１の半導体領域と、上記第１の半導体領域に
形成された第１導電型の第２半導体領域と、上記第１の
絶縁膜を介して堆積された上記第１の開口部に含まれる
第２の開口部を有する第１の多結晶半導体層と、上記多
結晶半導体層上に上記第２の開口部を含む第３の開口部
を有する第２の絶縁膜を介して堆積された上記第１の開
口部に含まれる第４の開口部を有する第２導電型の第２
の多結晶半導体と、上記第１の半導体領域と第１の多結
晶半導体層と第２の絶縁膜と第２の多結晶半導体層とに
接する第２導電型の第３の多結晶半導体層とを有するこ
とを特徴とするものである。

【００１２】本発明の第２の半導体装置において、上記
第１乃至第４の開口を例えば同心円状に形成する場合、
第１の開口部に含まれる第２の開口部及び第１の開口部
に含まれる第４の開口部という規定は、第２及び第４の
開口部の口径が第１の開口部より小さいことを意味す
る。換言すれば、これら開口部の形状に限らず、上記第
１の開口を構成する上記第１の絶縁膜の壁面は上記第２
及び第４の開口部を有する上記第１及び第２の多結晶半
導体層の下方に位置する必然性を意味する。上記第１の
開口部の周縁部を上記第１の多結晶半導体層の下に凹ま
せることは、当該第１の多結晶半導体層の第１の開口部
を構成する壁面を上記第１の半導体領域の周縁部に近づ
ける上で要請されるものであり、その理由は既述のとお
り当該第１の半導体領域の周縁部に生じる傾斜したファ
セット（結晶端面）にある。

【００１３】一方、本発明の第２の半導体装置におい
て、第２の開口部を含む第３の開口部とは上記同心円の
例で第３の開口部の口径を第２の開口部より大きくする
ことを意味する。換言すれば、これら開口部の形状に限
らず、上記第３の開口を構成する上記第２の絶縁膜の壁
面は上記第４の開口部を有する上記第２の多結晶半導体
層の下方に位置する必然性を意味し、その根拠は当該第
２の多結晶半導体層の下面と上記第３の多結晶半導体層
との電気的なコンタクトを確保することにある。

【００１４】本発明の第２の半導体装置においても、第
１の半導体装置と同様、上記半導体基体にバイポーラト
ランジスタのコレクタ領域を、上記第１の半導体領域に
ベース領域を、上記第２の半導体領域にエミッタ領域を
設けて、順方向と呼ばれる縦型バイポーラ・トランジス
タを構成しても、また上記コレクタ領域及びエミッタ領
域との形成位置を逆転して、所謂逆方向の縦型バイポー
ラ・トランジスタを構成してもよく、また、光伝送シス
テムへの応用、製造の再現性及び実用性の観点から、上
述の付加的な構成仕様を導入してもよい。

【００１５】さらに、冒頭で説明した如く、上述した本
発明の半導体装置の夫々において、上記第１の絶縁膜の
膜厚を上記第１の半導体領域の膜厚より薄くし、当該第
１の半導体領域の上面のみならず、側面をも電流経路に
提供してベース抵抗を低減することが推奨される。

【００１６】本発明による上述の半導体装置の製造方法
は、半導体基板上に形成された第１導電型の半導体基体
表面に第１の絶縁膜を形成する第１の工程と、上記第１
の絶縁膜上に第1の多結晶半導体層を形成する第２の工
程と、上記第１多結晶半導体層上に第２の絶縁膜層を形
成する第３の工程と、上記第２の絶縁膜上に第２の多結
晶半導体層を形成する第４の工程と、上記第２の多結晶
半導体層と第２の絶縁膜層をエッチングすることにより
第１の開口部を形成する第５の工程と、上記第１の開口
部を通して上記第１の多結晶半導体層にサイドエッチす
る第６の工程と、上記第１の開口部を通して上記第１の
絶縁膜を上記半導体基体が露出するまでエッチングする
第７の工程と、上記第１の開口部を通して上記半導体基
体表面に選択的に第1の半導体領域と同時に上記第２の
半導体領域と第１の多結晶半導体層と第２の多結晶半導
体層に接する第３の多結晶半導体を形成する第８の工程
とを有することを特徴とする。その具体例は、後述の実
施例１及び２で言及するが、上記製造方法において、上
記第１導電型の半導体領域はバイポーラトランジスタの
コレクタ領域であり、上記第８の工程により形成された
第１の半導体領域はバイポーラトランジスタのベース領
域を形成するものであり、上記第８の工程の後にバイポ
ーラトランジスタのエミッタ領域を形成する工程をさら
に有するようにしてもよい。

【００１７】本発明の半導体装置の応用形態の一つは、
光信号を受け電気信号を出力する受光素子と、上記受光
素子からの電気信号を受ける第１の増幅回路と、上記第
１の増幅回路の出力を受ける第２の増幅回路と、所定の
クロック信号に同期して上記第２の増幅回路の出力をデ
ィジタル信号に変換する識別器とを有し、上記第１の増
幅回路を上記受光素子にそのベースが接続された第１の
バイポーラトランジスタと当該第１のバイポーラトラン
ジスタのコレクタにベースが接続された第２のバイポー
ラトランジスタとで構成し、当該第２のバイポーラトラ
ンジスタのコレクタを上記第２の増幅回路の入力に接続
してなる光受信システム（光信号を受信して電気信号に
置き換え、これに情報の復号化等の処理をするシステ
ム）において、上記第１又は第２のバイポーラトランジ
スタの少なくとも１つを、上記本発明の第１又は第２の
半導体装置で構成することを特徴とする。上記第１及び
第２のバイポーラトランジスタのいずれも、本発明の第
１又は第２の半導体装置で構成してもよく、また上記第
１及び第２のバイポーラトランジスタを単一の半導体チ
ップ上に形成して上記受光素子と上記半導体チップとを
単一の基板上に実装してもよい。これらの詳細について
は、追って実施例５乃至７で説明する。

【００１８】

【発明の実施の形態】以下、本発明の具体的な実施の形
態を実施例１乃至７及びこれらの関連図面を参照して説
明する。実施例１乃至４においては、本発明の半導体装
置の製造工程を中心に、また実施例５乃至７において
は、本発明の半導体装置の動作をこの利点が最も期待で
きる光伝送システムへの応用例において説明する。な
お、各実施例間で共通又は等価な構成要件には、原則と
して同じ参照番号を付してある。

【００１９】（実施例１）図１に本発明の第１の実施例
の断面図を示す。図１において、101はp型シリコン基
板、102は高濃度コレクタ埋込み層、103は低濃度コレク
タ層、104、105、106、112、116、119はシリコン酸化
膜、107は第１多結晶半導体グラフトベース、108はシリ
コン窒化膜、111はベース多結晶シリコン電極、113は多
結晶半導体グラフトベース、114は単結晶半導体ベース
層、115は第２の多結晶半導体グラフトベース、117はエ
ミッタ多結晶シリコン電極、118はエミッタ領域であ
る。図３から図６に本発明の第１の実施例の製造方法を
示す。

【００２０】高濃度n型コレクタ埋込層102はシリコン基
盤101上に熱拡散により形成した後、シリコンエピタキ
シャル成長により低濃度n型コレクタ層103を形成する。
平面上で高濃度n型コレクタ埋込層を囲むように深さ3μ
mの溝を形成し、シリコン酸化膜104を埋め込む。（図3
(a)） 低濃度n型コレクタ層103を900℃以下の熱酸化により30n
mのシリコン酸化膜105、CVD法により200nmのシリコン酸
化膜106を形成し、真性領域形成予定部分をウェットエ
ッチによりシリコン酸化膜106を除去する。その後、40n
mの多結晶シリコン膜107を形成し、真性領域形成予定周
辺のみをのぞいて除去する。その上に30nmのシリコン窒
化膜108を形成する。（図3(b)） シリコン窒化膜108、シリコン酸化膜106、シリコン酸化
膜105をドライエッチングにより開孔し、n型不純物をイ
オン注入し、n型層109を形成する。その後、コレクタ多
結晶シリコン電極110を形成する。（図3(c)） 200nmのp型多結晶シリコン膜111を堆積し、ベース多結
晶シリコン電極パターンに加工する。その上に200nmの
シリコン酸化膜112を積層する。（図4(a)） トランジスタの真性領域を定めるレジスト膜をマスクと
して、シリコン酸化膜112、ベース多結晶シリコン電極1
11のエッチングを行う。その後、シリコン酸化膜113を1
00nm堆積後、ドライエッチングによりサイドウォールを
形成する。（図4(b)） シリコン窒化膜108をドライエッチングした後、多結晶
シリコン108をドライエッチングまたはウェットエッチ
ングにより200nmサイドエッチする。（図4(c)）シリコ
ン窒化膜108をウェットエッチにより50nmサイドエッチ
し、真性領域付近のシリコン酸化膜105をウェット除去
する。（図5(a)） 選択成長法により、p型単結晶半導体層114とp型多結晶
半導体グラフトベース115を同時に形成する。（図5
(b)） シリコン酸化膜116を堆積し、異方性のドライエッチン
グによりシリコン酸化膜のサイドウォール116を形成
し、その後、全面に高濃度のn型多結晶シリコンを堆積
し、エミッタ領域周辺部を覆うパターンのレジストマス
クを用いてエッチングし、多結晶シリコンエミッタ電極
117を形成する。次に、900℃、30秒程度の熱処理を行
い、多結晶シリコンエミッタ電極よりn型不純物をベー
ス層114表面に拡散し、エミッタ領域118を形成する。
（図6(a)） シリコン酸化膜119を堆積し、エミッタ、ベース、コレ
クタの各多結晶シリコン電極上のシリコン酸化膜119を
ドライエッチングにより開孔し、タングステンによりエ
ミッタ電極120、ベース電極121、コレクタ電極122を形
成する。以上の製造方法により図1に示す構造になる。
（図6(b)） （実施例２）図10に本発明の第２の実施例の断面図を示
す。図10において134はLOCOSシリコン酸化膜である。図
7から図10の本発明の第２の実施例の製造方法を示す。

【００２１】高濃度n型コレクタ埋込層102はシリコン基
盤101上に熱拡散により形成した後、シリコンエピタキ
シャル成長により低濃度n型コレクタ層103を形成する。
その後、全面を熱酸化し、20nmのシリコン酸化膜132を
形成する。その上に200nmのシリコン窒化膜133を堆積
し、真性領域形成予定箇所以外をドライエッチにより除
去する。（図7(a)） 熱酸化を行い、200nmのLOCOS酸化膜134を形成する。平
面上で高濃度n型コレクタ埋込層を囲むように、 LOCOS
酸化膜134とシリコン基板101に深さ3μmの溝を形成し、
シリコン酸化膜104を埋め込む。（図7(b)） 40nmの多結晶シリコン膜107を形成し、真性領域形成予
定周辺のみをのぞいて除去する。その上に30nmのシリコ
ン窒化膜108を形成する。（図7(c)） シリコン窒化膜108、シリコン酸化膜106、シリコン酸化
膜105をドライエッチングにより開孔し、n型不純物をイ
オン注入し、n型層109を形成する。その後、コレクタ多
結晶シリコン電極110を形成する。（図8(a)） 200nmのp型多結晶シリコン膜111を堆積し、ベース多結
晶シリコン電極パターンに加工する。その上に200nmの
シリコン酸化膜112を積層する。（図8(b)） トランジスタの真性領域を定めるレジスト膜をマスクと
して、シリコン酸化膜112、ベース多結晶シリコン電極1
11のエッチングを行う。その後、シリコン酸化膜113を1
00nm堆積後、ドライエッチングによりサイドウォールを
形成する。（図8(c)） シリコン窒化膜108をドライエッチングした後、多結晶
シリコン108をドライエッチングまたはウェットエッチ
ングにより200nmサイドエッチする。（図9(a)） シリコン窒化膜108をウェットエッチにより50nmサイド
エッチし、真性領域付近のシリコン酸化膜105をウェッ
ト除去する。その後、選択成長法により、p型単結晶半
導体層114とp型多結晶半導体グラフトベース115を同時
に形成する。（図9(b)） シリコン酸化膜116を堆積し、異方性のドライエッチン
グによりシリコン酸化膜のサイドウォール116を形成
し、その後、全面に高濃度のn型多結晶シリコンを堆積
し、エミッタ領域周辺部を覆うパターンのレジストマス
クを用いてエッチングし、多結晶シリコンエミッタ電極
117を形成する。次に、900℃、30秒程度の熱処理を行
い、多結晶シリコンエミッタ電極よりn型不純物をベー
ス層114表面に拡散し、エミッタ領域118を形成する。
（図10(a)） シリコン酸化膜119を堆積し、エミッタ、ベース、コレ
クタの各多結晶シリコン電極上のシリコン酸化膜119を
ドライエッチングにより開孔し、タングステンによりエ
ミッタ電極120、ベース電極121、コレクタ電極122を形
成する。以上の製造方法により図10に示す構造になる。
（図10(b)） （実施例３）図11に本発明の第3の実施例の断面図を示
す。本実施例はシリコン基板101上にシリコン酸化膜13
0、単結晶シリコン層131を有するSOI基板を用いて、第
１の実施例と同様な製造方法を使用する。これより、コ
レクタ／基板容量は第１の実施例に比べて1/2となる。

【００２２】（実施例４）図12に本発明の第4の実施例
の断面図を示す。本実施例はシリコン基板101上にシリ
コン酸化膜130、単結晶シリコン層131を有するSOI基板
を用いて、第２の実施例と同様な製造方法を使用する。
これより、コレクタ／基板容量は第２の実施例に比べて
1/2となる。

【００２３】（実施例５）図13は本発明の第５の実施例
を示す光伝送システムの前置増幅回路図である。本実施
例は前記実施例に従って製造した半導体装置を回路上の
増幅トランジスタ301、バッファ回路のトランジスタ302
および303に用いた例である。フォトダイオード306から
入力を増幅し、トランジスタ301、302、303と抵抗304、
305からなる増幅回路を経て、出力バッファ307から出力
を行う回路である。前記実施例に従って製造した半導体
装置を用いることで本回路は40GHz以上の帯域を有す
る。

【００２４】（実施例６）図14は本発明の第６の実施例
を示す光受信モジュール中のフォトダイオードと前置増
幅器を含むフロントエンドモジュールである。本実施例
は前記実施例に従って製造した半導体装置を、前記第５
実施例のの前置増幅回路を用い、これを集積回路チップ
とし、フロントエンドモジュールに適用した例である。
光ファイバー401から入力した光信号はレンズ402により
集光されフォトダイオードIC403で電気信号に変換され
る。電気信号は基板407上の配線405を通して前置増幅器
IC404で増幅され出力端子406から出力される。

【００２５】（実施例７）図15は本発明の第７の実施例
を示す光伝送システム構成図である。本実施例は前記実
施例に従って製造した半導体装置を、データを超高速で
送信する光送信モジュール513、および受信する光受信
モジュール514の両伝送システムに適用した例である。

【００２６】本実施例では前記実施例に従って製造した
半導体装置により送信側電気信号510を処理する多重変
換デジタル回路501、および半導体レーザ503を駆動する
ための半導体レーザ駆動アナログ回路502からなる光送
信モジュール513、更には送信された光信号511をフォト
ダイオード504により変換した受信側電気信号512を増幅
する前置増幅器505、および自動利得制御増幅器506、ク
ロック抽出回路507、識別回路508の各アナログ回路、お
よびデジタル回路である分離変換回路509等で構成され
る光受信モジュール514を構成する。ここで、フォトダ
イオード504、前置増幅器505は前記実施例に従って製造
した半導体装置は遮断周波数、および最大遮断周波数が
100GHzと超高速で動作が可能なため、1秒当たり40Gビッ
トと大容量の信号を超高速で送受信することができる。

【００２７】

【発明の効果】ベース／コレクタ容量を増加させること
なく、ベース抵抗の低減が可能であり、かつ、そのばら
つきを低減することが可能である。これにより、信頼性
の高い低消費電力で高速に動作するトランジスタが得ら
れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のバイポーラトランジス
タの断面図。

【図２】従来のバイポーラトランジスタの断面図。

【図３】本発明の第１の実施例のバイポーラトランジス
タの製造工程を示す断面図（その１）。

【図４】本発明の第１の実施例のバイポーラトランジス
タの製造工程を示す断面図（その２）。

【図５】本発明の第１の実施例のバイポーラトランジス
タの製造工程を示す断面図（その３）。

【図６】本発明の第１の実施例のバイポーラトランジス
タの製造工程を示す断面図（その４）。

【図７】本発明の第２の実施例のバイポーラトランジス
タの製造工程を示す断面図（その１）。

【図８】本発明の第２の実施例のバイポーラトランジス
タの製造工程を示す断面図（その２）。

【図９】本発明の第２の実施例のバイポーラトランジス
タの製造工程を示す断面図（その３）。

【図１０】本発明の第２の実施例のバイポーラトランジ
スタの製造工程を示す断面図（その４）。

【図１１】本発明の第３の実施例のバイポーラトランジ
スタの断面図。

【図１２】本発明の第４の実施例のバイポーラトランジ
スタの断面図。

【図１３】本発明の第５の実施例の光伝送システムの前
置増幅器。

【図１４】本発明の第６の実施例の光伝送システムのフ
ロントエンドモジュール。

【図１５】本発明の第７の実施例の光伝送システムの構
成図。

【符号の説明】

101…シリコン基板、102…高濃度n型コレクタ領域、103
…低濃度n型コレクタ領域、104，105，106，112，116，
119，133…シリコン酸化膜、107…第１の多結晶シリコ
ンのグラフトベース、108、133…シリコン窒化膜、111
…ベース多結晶シリコン電極、114…単結晶半導体ベー
ス層、115…第２の多結晶半導体のグラフトベース、117
…エミッタ多結晶シリコン電極、118…エミッタ領域、1
20…エミッタ電極、121…ベース電極、122…コレクタ電
極、131…単結晶シリコン層、134…LOCOS酸化膜、201…
p型シリコン基板、202…n⁺型埋込層、203…n^-型シリコ
ンエピタキシャル層、204…LOCOS酸化膜、205…n⁺型リ
ン拡散層、206…シリコン窒化膜、207…p⁺型ベース電極
用多結晶シリコン、208…n⁺型コレクタ電極用多結晶シ
リコン、209，214，220…シリコン窒化膜、210…n型埋
込層、211…単結晶シリコン・コレクタ、212…単結晶シ
リコン真性ベース層、213…多結晶シリコン・グラフト
ベース、215…単結晶シリコン・エミッタ、216…Al系電
極、219…n⁺型エミッタ電極用多結晶シリコン、301，30
2，303…トランジスタ、304，305…抵抗、306…フォト
ダイオード、307…出力バッファ、401…光ファイバー、
402…レンズ、403…フォトダイオード、404…前置増幅
器IC、405…配線、406…出力端子、407…基板、408…パ
ッケージ、501…多重変換デジタル回路、502…半導体レ
ーザ駆動アナログ回路、503…半導体レーザ、504…フォ
トダイオード、505…前置増幅器、506…自動利得制御増
幅器、507…クロック抽出回路、508…識別回路、509…
分離変換回路、510…送信側電気信号、511…送信された
光信号、512…受信側電気信号、513…光送信モジュー
ル、514…光受信モジュール。

フロントページの続き (72)発明者 小田 克矢 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 近藤 将夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 島本 裕巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 増田 徹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (16)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基体と、上記半導体基
   体の主面部に接触して形成された上記第１導電型と反対
   導電型の第２導電型の第１の半導体領域と、上記第１の
   半導体領域に形成された第１導電型の第２半導体領域
   と、上記半導体基体上に第１の絶縁膜を介して堆積され
   た第１の多結晶半導体層と、上記多結晶半導体層上に第
   ２の絶縁膜を介して堆積された第２導電型の第２の多結
   晶半導体と、上記第１の半導体領域と第１の多結晶半導
   体層と第２の絶縁膜と第２の多結晶半導体層とに接する
   第２導電型第３の多結晶半導体層とを有することを特徴
   とする半導体装置。
2. 【請求項２】上記半導体基体はバイポーラトランジスタ
   のコレクタ領域であり、上記第１の半導体領域はベース
   領域であり、上記第２の半導体領域はエミッタ領域であ
   ることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】上記第１の半導体領域はシリコン・ゲルマ
   ニウムからなることを特徴とする請求項２に記載の半導
   体装置。
4. 【請求項４】上記第１の半導体領域は、上記第１の絶縁
   膜の開口部によりその底面形状が規定されたことを特徴
   とする請求項１に記載の半導体装置。
5. 【請求項５】上記第１導電型はn型であり、上記第２導
   電型はp型であり、上記半導体装置は上記第１の半導体
   領域および上記第２の半導体領域および上記第３の半導
   体領域によりバイポーラトランジスタが構成されるよう
   に成したことを特徴とする請求項１に記載の半導体装
   置。
6. 【請求項６】上記第１の絶縁膜が酸化シリコンにより構
   成され、上記第２の絶縁膜が窒化シリコンにより構成さ
   れることを特徴とする請求項１に記載の半導体装置。
7. 【請求項７】第１導電型の半導体基体と、上記半導体基
   体の主面部に接触して形成された第１の開口部を有する
   第１の絶縁膜と、上記半導体基体の主面部の第１の開口
   部に接触して形成された上記第１導電型と反対導電型の
   第２導電型の第１の半導体領域と、上記第１の半導体領
   域に形成された第１導電型の第２半導体領域と、上記第
   １の絶縁膜を介して堆積された上記第１の開口部に含ま
   れる第２の開口部を有する第１の多結晶半導体層と、上
   記多結晶半導体層上に上記第２の開口部を含む第３の開
   口部を有する第２の絶縁膜を介して堆積された上記第１
   の開口部に含まれる第４の開口部を有する第２導電型の
   第２の多結晶半導体と、上記第１の半導体領域と第１の
   多結晶半導体層と第２の絶縁膜と第２の多結晶半導体層
   とに接する第２導電型第３の多結晶半導体層とを有する
   ことを特徴とする半導体装置。
8. 【請求項８】上記第１の絶縁膜の膜厚が、上記第１の半
   導体領域の膜厚より薄いことを特徴とする請求項７に記
   載の半導体装置。
9. 【請求項９】上記半導体基体はバイポーラトランジスタ
   のコレクタ領域であり、上記第１の半導体領域はベース
   領域であり、上記第２の半導体領域はエミッタ領域であ
   ることを特徴とする請求項７又は請求項８に記載の半導
   体装置。
10. 【請求項１０】上記第１の半導体領域はシリコン・ゲル
    マニウムからなることを特徴とする請求項９に記載の半
    導体装置。
11. 【請求項１１】上記第１の絶縁膜が酸化シリコンにより
    構成され、上記第２の絶縁膜が窒化シリコンにより構成
    されることを特徴とする請求項７又は請求項８に記載の
    半導体装置。
12. 【請求項１２】半導体基板上に形成された第１導電型の
    半導体基体表面に第１の絶縁膜を形成する第１の工程
    と、上記第１の絶縁膜上に第1の多結晶半導体層を形成
    する第２の工程と、上記第１多結晶半導体層上に第２の
    絶縁膜層を形成する第３の工程と、上記第２の絶縁膜上
    に第２の多結晶半導体層を形成する第４の工程と、上記
    第２の多結晶半導体層と第２の絶縁膜層をエッチングす
    ることにより第１の開口部を形成する第５の工程と、上
    記第１の開口部を通して上記第１の多結晶半導体層にサ
    イドエッチする第６の工程と、上記第１の開口部を通し
    て上記第１の絶縁膜を上記半導体基体が露出するまでエ
    ッチングする第７の工程と、上記第１の開口部を通して
    上記半導体基体表面に選択的に第1の半導体領域と同時
    に上記第２の半導体領域と第１の多結晶半導体層と第２
    の多結晶半導体層に接する第３の多結晶半導体を形成す
    る第８の工程とを有することを特徴とする半導体装置の
    製造方法。
13. 【請求項１３】上記第１導電型の半導体領域はバイポー
    ラトランジスタのコレクタ領域であり、上記第８の工程
    により形成された第１の半導体領域はバイポーラトラン
    ジスタのベース領域を形成するものであり、上記第８の
    工程の後にバイポーラトランジスタのエミッタ領域を形
    成する工程をさらに有することを特徴とする請求項１１
    に記載の半導体装置の製造方法。
14. 【請求項１４】光信号を受け電気信号を出力する受光素
    子と、受光素子からの電気信号を受ける第１の増幅回路
    と、上記第１の増幅回路の出力を受ける第２の増幅回路
    と、所定のクロック信号に同期して、上記第２の増幅回
    路の出力をディジタル信号に変換する識別器とを有する
    光受信システムであって、上記第１の増幅回路は、上記
    受光素子にそのベースが接続された第１のバイポーラト
    ランジスタと、該第１のバイポーラトランジスタのコレ
    クタにそのベースが接続されそのコレクタが上記第２の
    増幅回路の入力に接続された第２のバイポーラトランジ
    スタを有し、上記第１又は第２のバイポーラトランジス
    タの少なくとも１つは、請求項１又は請求項７に記載さ
    れた半導体装置により構成されたことを特徴とする光受
    信システム。
15. 【請求項１５】上記第１又は第２のバイポーラトランジ
    スタのいずれもが、請求項１又は請求項７に記載された
    半導体装置により構成されたことを特徴とする光受信シ
    ステム。
16. 【請求項１６】上記第１及び第２のバイポーラトランジ
    スタは単一の半導体チップ上に形成され、上記受光素子
    と上記半導体チップとは単一の基板上に実装されたこと
    を特徴とする請求項１４又は請求項１５に記載の光受信
    システム。