JP4100474B2 - 光半導体装置及びその製造方法 - Google Patents

Description

本発明は、受光素子とトランジスタが同一基板上に混載された光半導体装置及びその製造方法に関する。

受光素子は、光信号を電気信号に変換する素子であり、様々な分野で用いられている。中でもＣＤやＤＶＤ等の光ディスク分野において、光ディスク上に記録されている信号を読み書きする光ピックアップ装置のキーデバイスとして重要である。近年、高性能化・高集積化の要請により、受光素子であるフォトダイオードと、バイポーラトランジスタ、抵抗、容量等の各種電子素子とを同一基板上に混載したいわゆる光電子集積回路（ＯＥＩＣ）がある。このＯＥＩＣにおいては、高受光感度・高速・低ノイズ特性を有した受光素子と、高速・高性能のバイポーラトランジスタとの混載が要求されている。

以下、従来の光半導体装置について説明する。

図８は、従来技術における光半導体装置（ＯＥＩＣ）の断面図である。このＯＥＩＣは、半導体基板としてシリコン基板、バイポーラトランジスタとしてバーティカルＰＮＰトランジスタ（Ｖ−ＰＮＰトランジスタ）、受光素子としてｐｉｎフォトダイオードが同一基板上に構成されている。１は低濃度ｐ型のシリコン基板、２はシリコン基板１上に形成されたｎ型エピタキシャル層、３はｎ型エピタキシャル層２において形成されたＶ−ＰＮＰトランジスタ、４はｎ型エピタキシャル層２において形成されたｐｉｎフォトダイオードである。

Ｖ−ＰＮＰトランジスタ３において、５は高濃度ｐ型のエミッタ層、６はエミッタ層５の下部に形成されたｎ型のベース層、７はベース層８の下部に形成されたｐ型コレクタ層、８はコレクタ層７の下部に形成された高濃度のｎ型埋め込み層、９はエミッタ電極、１０はベース電極、１１はコレクタ電極である。エミッタ層５、ベース層６、コレクタ層７に流れる電流はそれぞれ、エミッタ電極９、ベース電極１０、コレクタ電極１１から外部に取り出される。

１２はＶ−ＰＮＰトランジスタ３やフォトダイオード４等の素子間を電気的に絶縁分離する高濃度ｐ型の分離層である。

フォトダイオード４において、１３はｎ型エピタキシャル層２からなるカソード層、１４はカソード層１３上に形成された高濃度ｎ型のカソードコンタクト層、１５はカソードコンタクト層１４上に形成されたカソード電極である。

１６は分離層と兼用した高濃度ｐ型のアノードコンタクト層、１７はアノードコンタクト層１６上に形成されたアノード電極である。アノード領域はカソード層１３の下部の低濃度ｐ型のシリコン基板１の領域であり、正孔に対してはアノードコンタクト層１６を介してアノード電極１７から、電子に対してはカソードコンタクト層１４を介してカソード電極１５から電流として外部に取り出される。１８はカソードコンタクト層１４の上部に形成された受光面であり、しばしば入射光の界面での反射を低減するために反射防止膜が設けられる。

以上のように構成されたＯＥＩＣについて、以下にその動作を説明する。

受光面１８から光が入射し、カソード層１３とアノードであるシリコン基板１で吸収され、電子・正孔対が発生する。このとき、フォトダイオード４に逆バイアスを印加すると、低不純物濃度であるシリコン基板１側に空乏層が広がり、空乏層近傍で発生した電子・正孔対のうち、電子はカソードコンタクト層１４に、正孔はアノードコンタクト層１６に拡散とドリフトによりそれぞれ分離されて到達し、光電流が発生する。この光電流を受けて、Ｖ−ＰＮＰトランジスタ３や抵抗素子や容量素子により形成された電子回路により、増幅や信号処理されて出力され、光ディスクの記録や再生信号となる。

しかしこの構造では、Ｖ−ＰＮＰトランジスタ３の耐圧を確保するためには、通常、ｎ型エピタキシャル層２は、２．５μｍ以上の膜厚が必要である。一方、フォトダイオード４における光電流は、拡散電流成分とドリフト電流成分に大きく分けられるが、拡散電流は少数キャリアの空乏層端までの拡散に支配されるため、空乏層内の電界によるドリフト電流成分に比べて応答速度が遅く、フォトダイオード４の周波数特性を低下させる要因となる。したがって、フォトダイオード４を高速化するためには、ＰＮ接合近傍を完全に空乏化させる必要があり、ｎ型エピタキシャル層２の膜厚は薄い方が有利である。通常は１．０μｍ以下である。したがって、高速のＶ−ＰＮＰトランジスタ３と、高速のフォトダイオード４を同一基板上に集積するのは困難である。

この問題を解決する方法として、フォトダイオード部のエピタキシャル層を選択的にエッチングする技術が提案されている。

以下、図９を参照しながら、フォトダイオード部のエピタキシャル層を選択的にエッチングする従来技術の光半導体装置について説明する（特許文献１参照）。

１９はフォトダイオード４のｎ型エピタキシャル層２を選択的にエッチングすることにより形成したエッチング領域である。この構造では、エッチング領域１９の深さを変えることにより、ｎ型エピタキシャル層２の膜厚とは独立してカソード層１３の膜厚を容易に制御でき、１．０μｍ以下の薄膜化も可能となる。つまり、Ｖ−ＰＮＰトランジスタ３部のｎ型エピタキシャル層２の厚膜と、カソード層１３の薄膜が同時に実現できる。カソード層１３の厚みは薄い方が有利である（通常は１．０μｍ以下）。したがって、高速のＶ−ＰＮＰトランジスタ３と高速のフォトダイオード４を同一基板上に集積することが可能となる。

また、図８の従来技術において、第２の問題として、例えばシリコンに対して赤外光等が入射した場合には、吸収係数が小さいため表面から約３０μｍ程度の深くまで光が進入する。通常、空乏層はアノード側に延びているが、その長さはせいぜい１０μｍ以下である。したがって、赤外光が入射した場合には、空乏層外で発生したキャリアが拡散で空乏層端まで到達し電流となるため、拡散電流が発生し、遅い成分となり、高速化できないということが問題である。

この問題を解決するために、更なるＯＥＩＣの高速化に対して、シリコン基板中に高濃度の埋め込み層を形成する技術が提案されている。

以下、図１０を参照しながら、フォトダイオード部のエピタキシャル層を選択的にエッチングする従来技術の光半導体装置について説明する（特許文献２参照）。

２０はシリコン基板１上に形成された高濃度のｐ型埋め込み層、２１はシリコン基板１上に形成されたｐ型エピタキシャル層である。

この構造では、ｐ型エピタキシャル層２１は低濃度で数〜１０μｍ程度の膜厚を選択することによって、フォトダイオード４の動作電圧で完全空乏化される。また、ｐ型埋め込み層２０をシリコン基板１に対して２桁以上高濃度で形成すると、深くまで進入する赤外光等の光によってシリコン基板１中で形成されたキャリアは、濃度差によって発生するポテンシャルバリアにより再結合し、電流成分にはならない。つまり、光電流は、アノード側のキャリア伝導においても、ドリフト電流成分が支配的になり、高速化に有利である。
特開２００３−３７２５９号公報（第４頁、第１−３図） 特開平９−２１９５３４号公報（第４−５頁、第３−５図）

しかしながら、図９の場合、エッチング領域１９は数μｍ程度の段差が生じるため、カソードコンタクト層１４やカソード電極１５の形成工程が複雑になる。パターン形成に使用するレジスト膜厚はカバレッジのために厚いことが要求され、特にパターンの微細化は困難である。また、段差部に配線等が形成される場合、配線の段切れが発生しやすくなり、フォトダイオード４のパターンの自由度も制限されるという問題が起きる。

また、複数のフォトダイオード４が隣接したパターンが良く用いられるが、その場合、光を横方向にスキャンしたときの光電流特性（スキャン特性）が重要となる。しかしながら、エッチング領域１９の段差部に光が当たると乱反射を生じ、フォトダイオード４内への光の入射が不安定になり、安定したスキャン特性が得られないという問題が発生する。

また、図１０の場合、ｐ型エピタキシャル層２１は、赤外光に対し受光感度を向上させるためには、通常、低濃度で数〜１０μｍ程度の膜厚が必要であるが、アノードコンタクト層１６は注入等で形成するため、５μｍ以上深く形成することは困難である。よって、アノードコンタクト層１６とｐ型埋め込み層２０との間に低濃度であるｐ型エピタキシャル層２１が介在することになり、フォトダイオード４のシリーズ抵抗を低減することができない。したがって、ＣＲ積に左右される周波数特性も高速化できないという問題が発生する。

本発明は、上記従来技術の問題点を解決するもので、高速のトランジスタと高受光感度・高速の受光素子を同一基板上に適切に搭載した光半導体装置及びその製造方法を提供することを目的とする。

本発明による第１の光半導体装置は、
受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置であって、
ｐ型の半導体基板上に膜厚１．０μｍ以上で、かつ低不純物濃度で形成されたｐ型の第１のエピタキシャル層と、
前記第１のエピタキシャル層上に膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で形成されたｎ型の第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層において形成された前記受光素子と、
前記半導体基板及び前記第１及び第２のエピタキシャル層において形成された前記バーティカルＰＮＰトランジスタと、
前記バーティカルＰＮＰトランジスタの領域において形成されたｎ型の第１の埋め込み層及びｐ型の第２の埋め込み層とを備え、
前記第１の埋め込み層は前記半導体基板中に該上方から形成され、及び前記第２の埋め込み層は前記第１のエピタキシャル層中に該上方から形成される構成となっている。

この光半導体装置の特徴は、半導体基板の上に形成された第１のエピタキシャル層の導電型が半導体基板と同じであり、第１のエピタキシャル層上に形成された第２のエピタキシャル層の導電型が第１のエピタキシャル層および半導体基板の導電型とは逆の導電型となっていることである。

従来技術においては、受光素子のＰＮ接合を半導体基板とその上のエピタキシャル層とで形成するか、半導体基板に対して同一導電型の高濃度埋め込み層を介して分離された互いに導電型を異にする第１および第２のエピタキシャル層で形成している。これに対して、本発明の上記構成においては、受光素子のＰＮ接合を、半導体基板とは別に、互いに導電型を異にする第１のエピタキシャル層と第２のエピタキシャル層とで形成している。半導体基板と第１のエピタキシャル層との間には高濃度埋め込み層はない。

ＰＮ接合を形成する第１のエピタキシャル層と第２のエピタキシャル層との合計膜厚について、トランジスタの活性領域の深さを十分確保するに足る膜厚とし、トランジスタの高耐圧化等の高性能特性を確保する。この場合に、上位の第２のエピタキシャル層の膜厚を薄くすれば、受光素子のカソード層も薄くなり、カソード側で吸収されるキャリア量が減少する。つまり、拡散電流成分が低下し光電流はドリフト電流成分が支配的となるため、受光素子の高速応答を可能とする。

以上の相乗により、高速の受光素子と高速・高性能のトランジスタとを同一基板上に形成できる。しかも、受光素子の表面は平坦に形成され段差が生じないので、工程を簡略化でき、かつ微細化も可能となる。更に光のスキャン特性も安定化する。

上記において、前記半導体基板と前記第１及び第２のエピタキシャル層は、通常はシリコンで構成されている。

また、ＰＮ接合を形成するエピタキシャル層の膜厚については、ＰＮ接合の上位のエピタキシャル層は薄い方が好ましい。

ＰＮ接合を形成する第１のエピタキシャル層と第２のエピタキシャル層はトランジスタの活性領域の深さに関係し、両エピタキシャル層の合計膜厚が大きいほどトランジスタの高耐圧化等の高性能特性が確保される。この場合に、上位のエピタキシャル層の膜厚を薄くすれば、受光素子のカソード層も薄くなり、カソード側で吸収されるキャリア量が減少する。つまり、拡散電流成分が低下し光電流はドリフト電流成分が支配的となるため、受光素子の高速応答を可能とする。この条件を満たす上で、下位のエピタキシャル層の膜厚は１．０μｍ以上が好ましく、上位のエピタキシャル層の膜厚が１．０μｍ以下であることが好ましい。

本発明による第１の光半導体装置の製造方法は、
受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置の製造方法であって、
ｐ型の半導体基板中にイオン注入しｎ型の第１の埋め込み層を選択的に形成する工程と、
前記半導体基板上にｐ型の第１のエピタキシャル層を膜厚１．０μｍ以上で、かつ低不純物濃度で成長する工程と、
前記第１のエピタキシャル層中にイオン注入しｐ型の第２の埋め込み層を選択的に形成する工程と、
前記第１のエピタキシャル層上にｎ型の第２のエピタキシャル層を膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で成長する工程と、
前記第２のエピタキシャル層において前記受光素子を形成する工程と、
前記第１及び第２のエピタキシャル層において前記バーティカルＰＮＰトランジスタを形成する工程とを含み、
前記バーティカルＰＮＰトランジスタの領域において前記第１の埋め込み層及び前記第２の埋め込み層が形成されるものである。

この製造方法によれば、半導体基板の上に半導体基板と同じ導電型の第１のエピタキシャル層が形成され、さらにその上に異なる導電型の第２のエピタキシャル層が形成され、その上で受光素子およびトランジスタが形成された光半導体装置が得られる。したがって、高速の受光素子と高速・高性能のトランジスタとを有し、受光素子の表面が平坦で、光のスキャン特性も安定化した上記の第１の光半導体装置の製造を効果的に進めることができる。

本発明による第２の光半導体装置の製造方法は、
受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置の製造方法であって、
ｐ型の半導体基板中に、ｐ型のドーパントを高エネルギー注入し高濃度埋め込み層を形成する工程と、
前記半導体基板中にイオン注入しｎ型の第１の埋め込み層を選択的に形成する工程と、
前記半導体基板上にｐ型の第１のエピタキシャル層を膜厚１．０μｍ以上で、かつ低不純物濃度で成長する工程と、
前記第１のエピタキシャル層中にイオン注入しｐ型の第２の埋め込み層を選択的に形成する工程と、
前記第１のエピタキシャル層上にｎ型の第２のエピタキシャル層を膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で成長する工程と、
前記第２のエピタキシャル層において前記受光素子を形成する工程と、
前記第１及び第２のエピタキシャル層において前記バーティカルＰＮＰトランジスタを形成する工程とを含み、
前記バーティカルＰＮＰトランジスタの領域において前記第１の埋め込み層及び前記第２の埋め込み層が形成されるものである。

上記の第２の製造方法では半導体基板と同じ導電型の埋め込み層を形成するのにドーパントの高エネルギー注入で行い、埋め込み層を半導体基板中に形成する。これに対して第３の製造方法では、特に高エネルギーは必要でなく、通常の注入で半導体基板上に埋め込み層を形成する。

この第２の製造方法によれば、半導体基板中に半導体基板と同じ導電型の高濃度埋め込み層が埋め込み形成された上で、半導体基板の上に半導体基板と同じ導電型の第１のエピタキシャル層が形成され、さらにその上に異なる導電型の第２のエピタキシャル層が形成され、その上で受光素子およびトランジスタが形成された光半導体装置が得られる。したがって、高速の受光素子と高速・高性能のトランジスタとを有し、受光素子の表面が平坦で、光のスキャン特性も安定化し、さらには、特に赤外光に対する受光感度が高い上記の第２の光半導体装置の製造を効果的に進めることができる。

本発明における光半導体装置または光半導体装置の製造方法によれば、トランジスタ部のエピタキシャル層の膜厚を厚く、受光素子部の膜厚を薄く同時に実現し、高速のトランジスタと高速の受光素子を同一基板上に集積化できる。また、半導体表面を段差のない平坦な表面とし、工程の簡略化とさらなる微細化を進めることができる。更に光のスキャン特性も安定化できる。また、高エネルギー条件での注入により高濃度のアノードコンタクト埋め込み層を形成するので、受光素子のシリーズ抵抗を低減して高速化が可能となる。層分離用の埋め込み層を形成するときは、赤外光に対して高速応答・高受光感度を両立することができる。

以下、本発明にかかわる光半導体装置（ＯＥＩＣ）の実施の形態を図面に基づいて詳細に説明する。

（光半導体装置の実施の形態１）
図１は、本発明における光半導体装置の実施の形態１の構成を示す断面図である。図１において、１は低濃度ｐ型のシリコン基板、２２はシリコン基板１上に形成された低濃度のｐ型の第１のエピタキシャル層、２３はｐ型の第１のエピタキシャル層２２上に形成されたｎ型の第２のエピタキシャル層である。

３はＶ−ＰＮＰトランジスタ、４はフォトダイオード、５はエミッタ層、６はベース層、７はコレクタ層、８はｎ型埋め込み層、９はエミッタ電極、１０はベース電極、１１はコレクタ電極である。１２は分離層、１３はカソード層、１４はカソードコンタクト層、１５はカソード電極である。１６はアノードコンタクト層、１７はアノード電極、１８は受光面であり、これらは従来の構成と同じである。

以上のように構成された本実施形態の光半導体装置について、以下にその動作を説明する。

基本的な動作は、図８での説明と同様である。受光面１８より光が入射すると、カソード層１３とアノードである低濃度ｐ型の第１のエピタキシャル層２２及びシリコン基板１で吸収され、電子・正孔対が発生し、電子はカソードコンタクト層１４に、正孔はアノードコンタクト層１６に拡散とドリフトに分離されて到達し、光電流が発生する。例えば、ｎ型の第２のエピタキシャル層２３の濃度をｐ型の第１のエピタキシャル層２２に対して１桁以上高濃度にすると、カソード層１３とｐ型の第１のエピタキシャル層２２の界面、すなわちＰＮ接合付近において、空乏層はｐ型の第１のエピタキシャル層２２側に延び、カソード層１３側にはほとんど延びない。ここで、ｎ型の第２のエピタキシャル層２３を薄くする（例えば１．０μｍ以下）とカソード層１３も薄くなり、カソード側で吸収されるキャリア量が減少する。つまり、拡散電流成分が低下し光電流はドリフト電流成分が支配的となるため、フォトダイオード４の高速応答が可能となる。

一方、本実施形態では、ｐ型の第１のエピタキシャル層２２上とｎ型の第２のエピタキシャル層２３の膜厚は独立で決定できるため、ｐ型の第１のエピタキシャル層２２の膜厚を厚くすることにより（例えば１．５μｍ以上）、Ｖ−ＰＮＰトランジスタ３の活性領域の深さ（例えば１．５μｍ以上）を十分確保することができるため、高耐圧化等の高性能特性の実現が容易となる。

以上の結果、高速のフォトダイオード４と高速・高性能のＶ−ＰＮＰトランジスタ３とを同一基板上に形成することが可能となる。つまり、各素子の特性向上を最大限に発揮するような構造が可能となり、ＯＥＩＣとして特性向上が図れる。

また、フォトダイオード４の表面に段差が生じないので、段差がある場合に比べて工程を簡略化でき、かつ微細化も可能となる。更に光のスキャン特性も安定化することができる。

（光半導体装置の参考例１）
図２は、本発明における光半導体装置の参考例１の構成を示す断面図である。図２において、２４はシリコン基板１中に注入等で形成された高濃度であるｐ型埋め込み層、２５はシリコン基板１上に形成されたｐ型の第１のエピタキシャル層、２６はｐ型の第１のエピタキシャル層２５上に形成されたｐ型の第２のエピタキシャル層である。２７はｐ型の第２のエピタキシャル層２６上に形成されたｎ型の第３のエピタキシャル層である。２８はｐ型の第１のエピタキシャル層２５中に選択的に形成された高濃度ｐ型であるアノードコンタクト埋め込み層、２９はフォトダイオード４のｐ型の第１のエピタキシャル層２５とｐ型の第２のエピタキシャル層２６で形成されるアノード領域である。

参考例１では、アノード領域２９は通常、フォトダイオード４の動作電圧で十分空乏化されるように、低濃度で形成する。また、ｐ型埋め込み層２４はシリコン基板１よりも２桁以上高濃度にし、シリコン基板１中で形成されたキャリアは、濃度差によって発生するポテンシャルバリアにより再結合され、拡散電流成分を低減し高速化を図っている。また、アノードコンタクト埋め込み層２８は、フォトダイオード４の抵抗成分を低減するために、アノードコンタクト層１６とｐ型埋め込み層２４に接続する。赤外光に対して高受光感度を獲得するためには、アノード領域２９の膜厚は数〜１０μｍ程度必要である。ここで、ｐ型の第２のエピタキシャル層２６の膜厚を数μｍとすることにより、ｐ型の第１のエピタキシャル層２５の膜厚は５μｍ以下で形成でき、高エネルギー条件で注入することにより、アノードコンタクト埋め込み層２８をｐ型の第１のエピタキシャル層２５の表面から２μｍの位置にピーク濃度がくるように形成することができ、ｐ型埋め込み層２４に接続することが可能となる。

この構造によれば、光吸収によって空乏層で発生した正孔は、ｐ型埋め込み層２４からアノードコンタクト埋め込み層２８、アノードコンタクト層１６を経由して、アノード電極１７から取り出される。それぞれ層は高濃度に設定されているため、抵抗成分は小さくなり、フォトダイオード４の高速化が可能となる。

（光半導体装置の製造方法の実施の形態１）
図３は本発明における光半導体装置の製造方法の実施の形態１の各工程を示す断面図である。３０は低濃度ｐ型のシリコン基板、３１は分離層用のｐ型埋め込み層、３２はトランジスタ領域用のｎ型埋め込み層、３３はｐ型の第１のエピタキシャル層、３４はコレクタ層用のｐ型埋め込み層、３５はトランジスタ領域用のｎ型埋め込み層、３６はｎ型の第２のエピタキシャル層である。

まず、シリコン基板３０中に分離層用のｐ型埋め込み層３１とトランジスタ領域用のｎ型埋め込み層３２をイオン注入等により選択的に形成する（図３（ａ））。

次に、シリコン基板３０上にｐ型の第１のエピタキシャル層３３を成長する（図３（ｂ））。

次いで、ｐ型の第１のエピタキシャル層３３中にコレクタ層用のｐ型埋め込み層３４とトランジスタ領域用のｎ型埋め込み層３５をイオン注入等により選択的に形成する（図３（ｃ））。

更に、ｐ型の第１のエピタキシャル層３３上にｎ型の第２のエピタキシャル層３６を成長する（図３（ｄ））。

最後にｎ型の第２のエピタキシャル層３６において、Ｖ−ＰＮＰトランジスタ３とフォトダイオード４を形成する（図３（ｅ））。

（光半導体装置の製造方法の実施の形態２）
図４は本発明における光半導体装置の製造方法の実施の形態２の各工程を示す断面図である。３７は層分離用のｐ型埋め込み層である。

まず、シリコン基板３０中に高エネルギー条件を用いたイオン注入により、層分離用のｐ型埋め込み層３７を形成する（図４（ａ））。このときｐ型埋め込み層３７のピーク濃度の位置はシリコン基板３０の表面から数μｍ深い位置に選択的に形成する。

次に、シリコン基板３０中に分離層用のｐ型埋め込み層３１とトランジスタ領域用のｎ型埋め込み層３２をイオン注入等により選択的に形成する（図４（ｂ））。

更に、シリコン基板３０上にｐ型の第１のエピタキシャル層３３を成長する（図４（ｃ））。

次いで、ｐ型の第１のエピタキシャル層３３中にコレクタ層用のｐ型埋め込み層３４とトランジスタ領域用のｎ型埋め込み層３５をイオン注入等により選択的に形成する（図４（ｄ））。

更に、ｐ型の第１のエピタキシャル層３３上にｎ型の第２のエピタキシャル層３６を成長する（図４（ｅ））。最後にｎ型の第２のエピタキシャル層３６において、Ｖ−ＰＮＰトランジスタ３とフォトダイオード４を形成する（図４（ｆ））。

（光半導体装置の製造方法の参考例３）
図５は本発明における光半導体装置の製造方法の参考例３の各工程を示す断面図である。

まず、シリコン基板３０中にイオン注入等より、層分離用のｐ型埋め込み層３７を形成する（図５（ａ））。

次に、シリコン基板３０上にｐ型の第１のエピタキシャル層３３を成長する（図５（ｂ））。

次に、ｐ型の第１のエピタキシャル層３３中に高エネルギー条件を用いたイオン注入により、分離層用のｐ型埋め込み層３１とトランジスタ領域用のｎ型埋め込み層３２を、ピーク濃度の位置はシリコン基板３０の表面から数μｍ深い位置になるように選択的に形成する（図５（ｃ））。

次いで、ｐ型の第１のエピタキシャル層３３中にコレクタ層用のｐ型埋め込み層３４とトランジスタ領域用のｎ型埋め込み層３５をイオン注入等により選択的に形成する（図５（ｄ））。

更に、ｐ型の第１のエピタキシャル層３３上にｎ型の第２のエピタキシャル層３６を成長する（図５（ｅ））。

最後にｎ型の第２のエピタキシャル層３６において、Ｖ−ＰＮＰトランジスタ３とフォトダイオード４を形成する（図５（ｆ））。

（光半導体装置の製造方法の参考例１）
図６は本発明における光半導体装置の製造方法の参考例１の各工程を示す断面図である。３８はｐ型の第１のエピタキシャル層、３９はｐ型の第２のエピタキシャル層、４０はｎ型の第３のエピタキシャル層である。

まず、シリコン基板３０中にイオン注入等より、層分離用のｐ型埋め込み層３７を形成する（図６（ａ））。次に、シリコン基板３０上にｐ型の第１のエピタキシャル層３８を成長する（図６（ｂ））。次に、ｐ型の第１のエピタキシャル層３８中にイオン注入等により、分離層用のｐ型埋め込み層３１とトランジスタ領域用のｎ型埋め込み層３２を選択的に形成する（図６（ｃ））。更に、ｐ型の第１のエピタキシャル層３８上にｐ型の第２のエピタキシャル層３９を成長する（図６（ｄ））。次いで、ｐ型の第２のエピタキシャル層３９中にコレクタ層用のｐ型埋め込み層３４とトランジスタ領域用のｎ型埋め込み層３５をイオン注入等により選択的に形成する（図６（ｅ））。更に、ｐ型の第２のエピタキシャル層３９上にｎ型の第３のエピタキシャル層４０を成長する（図６（ｆ））。最後にｎ型の第３のエピタキシャル層４０において、Ｖ−ＰＮＰトランジスタ３とフォトダイオード４を形成する（図６（ｇ））。

（光半導体装置の製造方法の参考例２）
図７は本発明における光半導体装置の製造方法の参考例２の各工程を示す断面図である。４１は高濃度ｐ型のアノードコンタクト埋め込み層である。

まず、シリコン基板３０中にイオン注入等より、層分離用のｐ型埋め込み層３７を形成する（図７（ａ））。

次に、シリコン基板３０上にｐ型の第１のエピタキシャル層３８を成長する（図７（ｂ））。

次に、ｐ型の第１のエピタキシャル層３８中に高エネルギー条件を用いたイオン注入により、アノードコンタクト埋め込み層４１を形成する。アノードコンタクト埋め込み層４１のピーク濃度の位置はシリコン基板３０の表面から数μｍ深い位置になるように選択的に形成する。

更に、分離層用のｐ型埋め込み層３１とトランジスタ領域用のｎ型埋め込み層３２を選択的に形成する（図７（ｃ））。

更に、ｐ型の第１のエピタキシャル層３８上にｐ型の第２のエピタキシャル層３９を成長する（図７（ｄ））。

次いで、ｐ型の第２のエピタキシャル層３９中にコレクタ層用のｐ型埋め込み層３４とトランジスタ領域用のｎ型埋め込み層３５をイオン注入等により選択的に形成する（図７（ｅ））。

更に、ｐ型の第２のエピタキシャル層３９上にｎ型の第３のエピタキシャル層４０を成長する（図７（ｆ））。

最後にｎ型の第３のエピタキシャル層４０において、Ｖ−ＰＮＰトランジスタ３とフォトダイオード４を形成する（図７（ｇ））。

なお、上記の実施の形態の説明においては、シリコン基板を用いたが、必ずしもシリコン基板に限定されるものではなく、例えば長波長域で広く用いられているゲルマニウム基板や、化合物半導体であってもよい。

また、上記の説明では、受光素子としてｐｉｎフォトダイオードを用いたが、通常のｐｎ型フォトダイオード、アバランシェフォトダイオード、フォトトランジスタについても適用可能であることは言うまでもない。また、トランジスタとしてＶ−ＰＮＰトランジスタを用いたが。ＮＰＮトランジスタ、ＭＯＳトランジスタについても適用可能であることは言うまでもない。

［産業上の利用可能性］

本発明の光半導体装置または光半導体装置の製造方法は、高速・高性能のトランジスタと高速・高受光感度の受光素子を同一基板上に集積したいわゆるＯＥＩＣ（光電子集積回路）等に有用である。

本発明における光半導体装置の実施の形態１の構成を示す断面図 本発明における光半導体装置の参考例１の構成を示す断面図 本発明における光半導体装置の製造方法の実施の形態１の各工程を示す断面図 本発明における光半導体装置の製造方法の実施の形態２の各工程を示す断面図 本発明における光半導体装置の製造方法の参考例３の各工程を示す断面図 本発明における光半導体装置の製造方法の参考例１の各工程を示す断面図 本発明における光半導体装置の製造方法の参考例２の各工程を示す断面図 従来技術における光半導体装置の構成を示す断面図 別の従来技術における光半導体装置の構成を示す断面図 さらに別の従来技術における光半導体装置の構成を示す断面図

符号の説明

１ シリコン基板
２ ｎ型エピタキシャル層
３ Ｖ−ＰＮＰトランジスタ
４ フォトダイオード（受光素子）
５ エミッタ層
６ ベース層
７ コレクタ層
８ ｎ型埋め込み層
９ エミッタ電極
１０ ベース電極
１１ コレクタ電極
１２ 分離層
１３ カソード層
１４ カソードコンタクト層
１５ カソード電極
１６ アノードコンタクト層
１７ アノード電極
１８ 受光面
１９ エッチング領域
２０ ｐ型埋め込み層
２１ ｐ型エピタキシャル層
２２ ｐ型の第１のエピタキシャル層
２３ ｎ型の第２のエピタキシャル層
２４ ｐ型埋め込み層
２５ ｐ型の第１のエピタキシャル層
２６ ｐ型の第２のエピタキシャル層
２７ ｎ型の第３のエピタキシャル層
２８ アノードコンタクト埋め込み層
２９ アノード領域
３０ シリコン基板
３１ 分離層用のｐ型埋め込み層
３２ トランジスタ領域用のｎ型埋め込み層
３３ ｐ型の第１のエピタキシャル層
３４ コレクタ層用のｐ型埋め込み層
３５ トランジスタ領域用のｎ型埋め込み層
３６ ｎ型の第２のエピタキシャル層
３７ 層分離用のｐ型埋め込み層
３８ ｐ型の第１のエピタキシャル層
３９ ｐ型の第２のエピタキシャル層
４０ ｎ型の第３のエピタキシャル層
４１ アノードコンタクト埋め込み層

Claims (4)

1. 受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置であって、
   ｐ型の半導体基板上に膜厚１．０μｍ以上で、かつ低不純物濃度で形成されたｐ型の第１のエピタキシャル層と、
   前記第１のエピタキシャル層上に膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で形成されたｎ型の第２のエピタキシャル層と、
   前記第１及び第２のエピタキシャル層において形成された前記受光素子と、
   前記半導体基板及び前記第１及び第２のエピタキシャル層において形成された前記バーティカルＰＮＰトランジスタと、
   前記バーティカルＰＮＰトランジスタの領域において形成されたｎ型の第１の埋め込み層及びｐ型の第２の埋め込み層とを備え、
   前記第１の埋め込み層は前記半導体基板中に該上方から形成され、及び前記第２の埋め込み層は前記第１のエピタキシャル層中に該上方から形成される光半導体装置。
2. 前記半導体基板と前記第１及び第２のエピタキシャル層がシリコンで構成されている請求項１に記載の光半導体装置。
3. 受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置の製造方法であって、
   ｐ型の半導体基板中にイオン注入しｎ型の第１の埋め込み層を選択的に形成する工程と、
   前記半導体基板上にｐ型の第１のエピタキシャル層を膜厚１．０μｍ以上で、かつ低不純物濃度で成長する工程と、
   前記第１のエピタキシャル層中にイオン注入しｐ型の第２の埋め込み層を選択的に形成する工程と、
   前記第１のエピタキシャル層上にｎ型の第２のエピタキシャル層を膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で成長する工程と、
   前記第２のエピタキシャル層において前記受光素子を形成する工程と、
   前記第１及び第２のエピタキシャル層において前記バーティカルＰＮＰトランジスタを形成する工程とを含み、
   前記バーティカルＰＮＰトランジスタの領域において前記第１の埋め込み層及び前記第２の埋め込み層が形成される光半導体装置の製造方法。
4. 受光素子とバーティカルＰＮＰトランジスタとが同一基板上に形成された光半導体装置の製造方法であって、
   ｐ型の半導体基板中に、ｐ型のドーパントを高エネルギー注入し高濃度埋め込み層を形成する工程と、
   前記半導体基板中にイオン注入しｎ型の第１の埋め込み層を選択的に形成する工程と、
   前記半導体基板上にｐ型の第１のエピタキシャル層を膜厚１．０μｍ以上で、かつ低不純物濃度で成長する工程と、
   前記第１のエピタキシャル層中にイオン注入しｐ型の第２の埋め込み層を選択的に形成する工程と、
   前記第１のエピタキシャル層上にｎ型の第２のエピタキシャル層を膜厚１．０μｍ以下で、かつ前記第１のエピタキシャル層の濃度に対して１桁以上高濃度で成長する工程と、
   前記第２のエピタキシャル層において前記受光素子を形成する工程と、
   前記第１及び第２のエピタキシャル層において前記バーティカルＰＮＰトランジスタを形成する工程とを含み、
   前記バーティカルＰＮＰトランジスタの領域において前記第１の埋め込み層及び前記第２の埋め込み層が形成される光半導体装置の製造方法。

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