WO2019186750A1 - 固体撮像素子 - Google Patents

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WO2019186750A1
WO2019186750A1 PCT/JP2018/012686 JP2018012686W WO2019186750A1 WO 2019186750 A1 WO2019186750 A1 WO 2019186750A1 JP 2018012686 W JP2018012686 W JP 2018012686W WO 2019186750 A1 WO2019186750 A1 WO 2019186750A1
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region
layer
solid
light
state imaging
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PCT/JP2018/012686
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賢太郎 中西
三佳 森
祐輔 坂田
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パナソニックＩｐマネジメント株式会社
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • a solid-state imaging device using a compound semiconductor is known as a solid-state imaging device having high spectral sensitivity characteristics in near-infrared light (hereinafter referred to as IR light) (for example, see Patent Document 1).
  • the solid-state imaging device described in Patent Document 1 is formed on a semiconductor substrate (InP substrate), and includes a first light-receiving layer made of a single-layer compound semiconductor InGaAsN and light on a longer wavelength side than the first light-receiving layer. And a second light receiving layer having a quantum well structure (InP / InAsP) with high absorption efficiency.
  • a semiconductor substrate InP substrate
  • a second light receiving layer having a quantum well structure (InP / InAsP) with high absorption efficiency InP substrate
  • a solid-state imaging device using such a compound semiconductor, a high wafer cost can be mentioned. Moreover, the process cost for manufacturing a solid-state image sensor is also high. For this reason, a solid-state imaging device has been proposed in which a silicon substrate with a low wafer cost and process cost is used, and a depletion layer is designed thick in order to ensure IR light detection efficiency.
  • the solid-state imaging device having such a structure is premised on high voltage driving, and suppresses both power consumption and detection efficiency of both IR light and visible light (especially blue light having a short wavelength). It becomes difficult to improve.
  • This disclosure is intended to provide a solid-state imaging device that improves the detection efficiency of different wavelengths.
  • the solid-state imaging device has a plurality of pixel regions arranged in an array on a substrate, each of the plurality of pixel regions photoelectrically converts received light, and the plurality of pixel regions A first pixel region including a first photoelectric conversion layer that photoelectrically converts light in one wavelength region and multiplies charges by avalanche multiplication; and a second wavelength region different from the first wavelength region. And a second pixel region including a second photoelectric conversion layer for photoelectrically converting light and multiplying charges by avalanche multiplication, and the plurality of pixel regions are separated by an element isolation region.
  • the solid-state imaging device According to the solid-state imaging device according to an aspect of the present disclosure, it is possible to improve the detection efficiency of different wavelengths.
  • FIG. 1 is a top view illustrating a structure of a solid-state imaging device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a cross section of the solid-state imaging device according to the embodiment of the present disclosure, taken along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view showing a cross section of the solid-state imaging device according to the embodiment of the present disclosure, taken along line III-III in FIG. 4 is a cross-sectional view showing a cross section of the solid-state imaging device according to the embodiment of the present disclosure, taken along line IV-IV in FIG.
  • FIG. 1 is a top view illustrating a structure of a solid-state imaging device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a cross section of the solid-state imaging device according to the embodiment of the present disclosure, taken along the line II-II in FIG.
  • FIG. 3 is a cross-sectional view showing a cross section of the
  • FIG. 5A is a cross-sectional view for describing a first example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along the line II-II in FIG.
  • FIG. 5B is a cross-sectional view for describing a first example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along line III-III in FIG. 1.
  • FIG. 5C is a cross-sectional view for explaining a first example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along line IV-IV in FIG. 1.
  • FIG. 6A is a cross-sectional view for describing a second example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along the line II-II in FIG. 6B is a cross-sectional view for describing a second example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along line III-III in FIG.
  • FIG. 6C is a cross-sectional view for describing a second example of the method for manufacturing the solid-state imaging element according to the embodiment of the present disclosure, taken along the line IV-IV in FIG.
  • FIG. 7 is a diagram illustrating a trench isolation structure that is a first example of an element isolation region included in a solid-state imaging device according to an embodiment of the present disclosure.
  • FIG. 8 is a diagram illustrating an injection isolation structure that is a second example of an element isolation region included in the solid-state imaging element according to the embodiment of the present disclosure.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute space recognition.
  • the terms “upper” and “lower” are used not only when two components are spaced apart from each other and there is another component between the two components.
  • the present invention is also applied when two components are in close contact with each other and are in contact with each other.
  • the “upper surface” indicates the light receiving side of the solid-state imaging device.
  • plan view indicates a case where the solid-state imaging device is viewed from the light receiving surface side.
  • depth indicates the length in the normal direction of the main surface of the substrate.
  • FIG. 1 is a top view showing a structure of a solid-state imaging device 100 according to an embodiment of the present disclosure.
  • the solid-state imaging device 100 is an APD (Avalanche Photo Diode) having a structure for multiplying charges by avalanche multiplication.
  • the solid-state imaging device 100 has a plurality of pixel regions arranged in an array on the substrate.
  • each of the plurality of pixel regions photoelectrically converts received light.
  • the plurality of pixel regions are different from the first wavelength region and the first pixel region including a first photoelectric conversion layer that photoelectrically converts light in the first wavelength region and multiplies charges by avalanche multiplication.
  • a second pixel region including a second photoelectric conversion layer that photoelectrically converts light in the second wavelength region and multiplies charges by avalanche multiplication For example, a color filter (not shown) that transmits light of a specific wavelength is disposed on the light receiving surface side of the solid-state imaging device 100.
  • the plurality of pixel regions are separated by the element isolation region 5.
  • the first wavelength region is a region on the longer wavelength side than the second wavelength region.
  • the light in the first wavelength region is near infrared light
  • the light in the second wavelength region is visible light.
  • the first pixel region has a smaller area than the second pixel region.
  • the solid-state imaging device 100 is composed of four avalanche multiplication regions.
  • the solid-state imaging device 100 includes a pixel region (first pixel region) 1 that is an avalanche multiplication region for near infrared light (IR light) and red light (R light) of visible light.
  • a pixel region (second pixel region) 2 that is an avalanche multiplication region for the region
  • a pixel region (third pixel region) 3 that is an avalanche multiplication region for green (G light) of visible light
  • a pixel region (fourth pixel region) 4 which is an avalanche multiplication region for blue light (B light) of visible light.
  • Each of the pixel regions 1 to 4 is electrically isolated by the element isolation region 5.
  • the element isolation region 5 is an isolation portion that electrically isolates each pixel region formed by a trench isolation method or an implantation isolation method.
  • a DTI Deep Trench Isolation
  • the element isolation region 5 around the pixel region 1 has a larger separation width (that is, the width in plan view) as a countermeasure against color mixing than those around the other pixel regions 2 to 4.
  • a transistor 6 is arranged in a region inside the element isolation region 5 that exists between the pixel region 1 and the pixel region 2. Specifically, the transistor 6 is provided between the plurality of pixel regions 1 to 4 in plan view. The transistor 6 is surrounded by the element isolation region in plan view.
  • the transistor 6 is a transistor for reading out electric charges generated by photoelectric conversion in at least one of the plurality of pixel regions 1 to 4.
  • the transistor 6 is, for example, a transistor such as a read transistor, a reset transistor, or an amplification transistor.
  • transistors 6 are formed for the four pixel regions 1 to 4, but the number of transistors 6 for the pixel region is at least one transistor for one pixel region. There is no particular limitation as long as it is present.
  • FIG. 2 is a cross-sectional view showing a cross section of the solid-state imaging device 100 taken along the line II-II in FIG.
  • the solid-state imaging device 100 includes a Psub substrate (substrate) 7, a P ⁇ layer 8, a P + layer 9, N + layers 10 a and 10 b, and a control circuit 17.
  • the Psub substrate 7 is a second conductivity type semiconductor substrate.
  • the Psub substrate 7 is, for example, a P-type silicon substrate.
  • the P ⁇ layer 8 epitaxially grown on the main surface 7a of the Psub substrate 7 is an APD multiplication region in each of the pixel regions 1 to 4, and is a second conductivity type semiconductor layer.
  • the P + layer 9 is a second conductivity type semiconductor layer having a higher impurity concentration than the P ⁇ layer 8, and is, for example, a P type layer.
  • the N + layers 10a and 10b are first conductivity type semiconductor layers, for example, N-type layers.
  • the solid-state imaging device 100 may have a structure in which P-type and N-type described below are all inverted. That is, the first conductivity type may be P type and the second conductivity type may be N type.
  • the N + layers 10a and 10b and the P ⁇ layer 8 and the P + layer 9 photoelectrically convert the received light, and the photoelectrically converted charges are read out to the transistor 6.
  • the impurity concentration of each layer the P + layer 9 is 1E17 cm ⁇ 3 or more, the P ⁇ layer 8 is 1E15 cm ⁇ 3 , and the N + layers 10a and 10b are 1E17 cm ⁇ 3 .
  • the impurity concentration of each layer is not particularly limited.
  • the N + layer 10c (see FIG. 3) and the N + layer 10d (see FIG. 4) described below are also N-type semiconductor layers, and the impurity concentration is 1E17 cm ⁇ 3 .
  • Each layer of the P ⁇ layer 8, the P + layer 9, and the N + layers 10a and 10b is, for example, the same material as the Psub substrate 7, and is exemplified by silicon.
  • the pixel region 1 is, for example, a region that receives near-infrared light (that is, IR light, for example, light having a wavelength of 700 nm to 1100 nm) and photoelectrically converts it, and includes a P + layer 9a and a P ⁇ layer ( (Second semiconductor region) 8a and N + layer (first semiconductor region) 10a.
  • the P ⁇ layer 8 a epitaxially grown on the Psub substrate 7 is a part of the P ⁇ layer 8 and is an avalanche multiplication region in the pixel region 1.
  • the P + layer 9a is a part of the P + layer 9 and is a P-type layer having an impurity concentration higher than that of the P ⁇ layer 8a.
  • the N + layer 10a is an N-type layer.
  • the P-layer 8a and the P-layer 8, and the P + layer 9a and the Psub substrate 7 are the same constituent elements (that is, the same material), but whether or not they are constituent elements of the pixel region 1.
  • the notation is changed due to the difference.
  • the photoelectric conversion layer (first photoelectric conversion layer) 15a is a layer that photoelectrically converts received light by the N + layer 10a and the P ⁇ layer 8a.
  • the charge generated by photoelectric conversion by the photoelectric conversion layer 15 a is read out to one of the plurality of transistors 6.
  • the pixel region 2 is, for example, a region that receives red light (that is, R light, for example, light having a wavelength of 600 nm or more and less than 700 nm) and performs photoelectric conversion, and includes a P + layer 9b and a P ⁇ layer (fourth layer). Semiconductor region) 8b and an N + layer (third semiconductor region) 10b.
  • the P ⁇ layer 8 b epitaxially grown on the Psub substrate 7 is a part of the P ⁇ layer 8 and is an avalanche multiplication region in the pixel region 2.
  • the P + layer 9b is a part of the P + layer 9, and is a P-type layer having a higher impurity concentration than the P ⁇ layer 8b.
  • the N + layer 10b is an N-type layer.
  • the P ⁇ layer 8b and the P ⁇ layer 8, and the P + layer 9b and the Psub substrate 7 are the same constituent elements (that is, the same material), but whether or not they are constituent elements of the pixel region 2.
  • the notation is changed due to the difference.
  • the photoelectric conversion layer (second photoelectric conversion layer) 15b is a layer that photoelectrically converts received light by the N + layer 10b and the P ⁇ layer 8b.
  • the charge generated by photoelectric conversion by the photoelectric conversion layer 15 b is read out to one of the plurality of transistors 6.
  • the P-layer 8a and the P-layer 8b have different thicknesses. Specifically, the thickness (depth) of the P-layer 8a is thicker (deeper) than the thickness (depth) of the P-layer 8b. That is, the P-layer 8a that photoelectrically converts light in the longer wavelength region side is thicker than the P-layer 8b.
  • the thickness of the P-layer 8a is, for example, 10 ⁇ m, and the thickness of the P-layer 8b is, for example, 5 ⁇ m.
  • the thickness of each layer is not limited to these thicknesses.
  • the pixel region 1 has a diffusion layer (that is, a P ⁇ layer) that is an avalanche multiplication region so that the width of a depletion layer formed between the N + layer 10a and the P ⁇ layer 8a is thick. It is important to form 8a) thick.
  • the width of the element isolation region 5 between the pixel region 1 and the pixel region 2 is It is formed wider than the width of the element isolation region 5 between the pixel regions 2 to 4.
  • the control circuit 17 is a circuit for applying a variable voltage to the Psub substrate 7.
  • the control circuit 17 is configured to be able to apply different voltages to the Psub substrate 7.
  • the control circuit 17 is realized by a power supply circuit including a converter and the like.
  • the control circuit 17 generates a predetermined voltage based on electric power received from an external power source such as a commercial power source, and applies the generated voltage to the Psub substrate 7.
  • the voltage applied by the control circuit 17 determines whether or not avalanche multiplication occurs in each of the pixel regions 1 to 4.
  • control circuit 17 is omitted in each figure other than FIG. In FIGS. 3 to 8 to be described later, the description of the transistor 6 is omitted.
  • FIG. 3 is a cross-sectional view showing a cross section of the solid-state imaging device 100 taken along the line III-III in FIG.
  • the pixel region 3 is, for example, a region that receives green light (that is, G light, for example, light having a wavelength of 500 nm or more and less than 600 nm) and performs photoelectric conversion, and includes a P + layer 9c and a P ⁇ layer (eighth). Semiconductor region) 8c and an N + layer (seventh semiconductor region) 10c.
  • the P ⁇ layer 8 c epitaxially grown on the Psub substrate 7 is a part of the P ⁇ layer 8 and is an avalanche multiplication region in the pixel region 3.
  • the P + layer 9c is a part of the P + layer 9 and is a P-type layer having a higher impurity concentration than the P ⁇ layer 8c.
  • the N + layer 10c is an N-type layer.
  • the P ⁇ layer 8c and the P ⁇ layer 8, and the P + layer 9c and the Psub substrate 7 are the same constituent elements (that is, the same material), but whether or not they are constituent elements of the pixel region 3.
  • the notation is changed due to the difference.
  • the P-layer 8a is formed thicker than the P-layer 8c. That is, the P-layer 8a that photoelectrically converts light in the longer wavelength region side is thicker than the P-layer 8c.
  • the thickness of the P-layer 8c is exemplified by 3 ⁇ m, but is not limited to this thickness.
  • the photoelectric conversion layer (third photoelectric conversion layer) 15c is a layer that photoelectrically converts received light by the N + layer 10c and the P ⁇ layer 8c.
  • the electric charge generated by photoelectric conversion by the photoelectric conversion layer 15 c is read out to one of the plurality of transistors 6.
  • FIG. 4 is a cross-sectional view showing a cross section of the solid-state imaging device 100 taken along line IV-IV in FIG.
  • the pixel region 4 is, for example, a region that receives blue light (that is, B light, for example, light having a wavelength of 400 nm or more and less than 500 nm) and performs photoelectric conversion, and includes a P + layer 9d and a P ⁇ layer (10th layer). Semiconductor region) 8d and an N + layer (9th semiconductor region) 10d.
  • the P ⁇ layer 8 d epitaxially grown on the Psub substrate 7 is a part of the P ⁇ layer 8 and is an avalanche multiplication region in the pixel region 4.
  • the P + layer 9d is a part of the P + layer 9 and is a P-type layer having a higher impurity concentration than the P ⁇ layer 8d.
  • the N + layer 10d is an N-type layer.
  • the P-layer 8d and the P-layer 8, and the P + layer 9d and the Psub substrate 7 are the same constituent elements (that is, the same material), but whether or not they are constituent elements of the pixel region 3.
  • the notation is changed due to the difference.
  • the P-layer 8a is formed thicker than the P-layer 8d. That is, the P-layer 8a that photoelectrically converts light in the longer wavelength region side is thicker than the P-layer 8d.
  • the thickness of the P-layer 8d is exemplified by 1 ⁇ m, but is not limited to this thickness.
  • the photoelectric conversion layer (fourth photoelectric conversion layer) 15d is a layer that photoelectrically converts received light by the N + layer 10d and the P ⁇ layer 8d.
  • the electric charge generated by photoelectric conversion by the photoelectric conversion layer 15 d is read out to one of the plurality of transistors 6.
  • the width of the element isolation region 5 disposed between the pixel regions 1 to 4 in plan view is, for example, 2 ⁇ m.
  • the width of the element isolation region 5 in the region between the pixel region 1 and the pixel region 2 is 2 ⁇ m, for example.
  • the width of the element isolation region 5 in the region between the pixel region 1 and the pixel region 3 and the width of the element isolation region 5 in the region between the pixel region 1 and the pixel region 4 are 1.0 ⁇ m.
  • the width of the element isolation region 5 in the region between the pixel region 2 and the pixel region 3 and the width of the element isolation region 5 in the region between the pixel region 2 and the pixel region 4 are 0.5 ⁇ m. . Note that the width of the element isolation region 5 in plan view is not limited to these widths.
  • the width of the element isolation region 5 in plan view is a value that should be set according to the color mixture tolerance of each of the pixel regions 1 to 4 and the target value of detection efficiency. As the width of the element isolation region 5 in plan view is increased, the color mixing tolerance is increased. However, the area of each of the pixel regions 1 to 4 is relatively reduced, which causes a decrease in detection efficiency.
  • FIG. 5A is a cross-sectional view for explaining a first example of a manufacturing method of the solid-state imaging device 100 taken along the line II-II in FIG.
  • FIG. 5B is a cross-sectional view for explaining a first example of a method for manufacturing the solid-state imaging device 100, taken along line III-III in FIG.
  • FIG. 5C is a cross-sectional view for describing a first example of a method for manufacturing the solid-state imaging device 100, taken along line IV-IV in FIG.
  • FIGS. 5A to 5C will be described assuming that they are steps common to FIGS. 5A to 5C, that is, the same stage in the manufacturing process.
  • an element isolation region 5 is formed on a Psub substrate 7 in which a P-layer 8 is epitaxially grown on the Psub substrate 7.
  • an avalanche multiplication region for R light, an APD multiplication region for G light, and an avalanche multiplication region for B light are to be formed.
  • the P + layer 9 is formed on the Psub substrate 7.
  • the P + layer 9 is formed by performing multi-stage implantation of 5 MeV to 8 MeV (in increments of 1 MeV) and 5E12 cm ⁇ 2 .
  • the ultrahigh boron concentration is selectively increased only in the regions where the avalanche multiplication region for the G light and the avalanche multiplication region for the B light are to be formed.
  • a P + layer 91 is formed on the P + layer 9.
  • the P + layer 91 is formed by performing multi-stage implantation of 3 MeV to 4 MeV (in increments of 1 MeV) and 5E12 cm ⁇ 2 .
  • an ultrahigh energy implantation of boron is selectively performed only in a region where an avalanche multiplication region for B light is to be formed, thereby forming a P + layer.
  • a P + layer 92 is formed on 91.
  • the P + layer 92 is formed by performing multi-stage implantation of 1 MeV to 2 MeV (in increments of 1 MeV) and 5E12 cm ⁇ 2 .
  • As (arsenic) implantation is selectively performed only in the region where each avalanche multiplication region is to be formed.
  • N + layers 10 a to 10 d are formed on the surface of the P ⁇ layer 8 by performing implantation of 150 keV and 2E12 cm ⁇ 2 .
  • the region sandwiched between the N + layer and the P + layer is the P ⁇ layer.
  • the impurity concentration of the P-layer is defined by the concentration of the atmosphere at the time of epitaxial growth, but if it is desired to adjust the impurity concentration individually, the boron implantation amount may be changed individually.
  • the P-layer 8a of the pixel region 1 for IR light can be formed to be the thickest, and the P-layer 8a for R light, the P-layer 8b for G light, and the B light
  • the P-layer 8 can be formed thin (shallow) in the order of the P-layer 8c.
  • the P-layer 8a, P-layer 8b, P-layer 8c, and P-layer 8d can be formed to have a thickness of about 10 ⁇ m, 5 ⁇ m, 3 ⁇ m, and 1 ⁇ m, respectively.
  • the manufacturing method of the solid-state imaging device 100 it is possible to secure and improve detection efficiency for each of IR light and visible light (specifically, R light, G light, and B light). It becomes.
  • IR light and visible light specifically, R light, G light, and B light.
  • a depletion layer can be formed thick with respect to IR light, so that the detection efficiency can be improved.
  • FIGS. 6A to 6C are cross-sectional views for explaining a second example of the method for manufacturing the solid-state imaging device 100, taken along the line II-II in FIG. 6B is a cross-sectional view for explaining a second example of the method for manufacturing the solid-state imaging device 100, taken along line III-III in FIG. 6C is a cross-sectional view for explaining a second example of the method for manufacturing the solid-state imaging device 100, taken along the line IV-IV in FIG.
  • FIGS. 6A to 6C will be described assuming that they are steps common to FIGS. 6A to 6C, that is, the same stage in the manufacturing process.
  • the avalanche multiplication region for R light and the G light for the Psub substrate 7 obtained by epi-growing the P ⁇ layer 8 on the Psub substrate 7.
  • the P + layer 9 is formed on the Psub substrate 7 by selectively performing ultrahigh energy implantation of boron only in the avalanche multiplication region and the region where the avalanche multiplication region for B light is to be formed.
  • the P + layer 9 is formed by performing multi-stage implantation of 1 MeV to 4 MeV (in increments of 1 MeV) 5E12 cm ⁇ 2 .
  • the P ⁇ layer 10 is formed by performing additional epitaxial growth so as to increase the thickness of 5 ⁇ m.
  • the avalanche multiplication region for the G light and the avalanche multiplication region for the B light are to be formed.
  • the P + layer 91 is formed on the P + layer 9 by selectively performing an ultrahigh energy implantation of boron selectively.
  • the P + layer 91 is formed by performing multi-stage implantation of 3 MeV to 4 MeV (in increments of 1 MeV) and 5E12 cm ⁇ 2 .
  • the ultrahigh energy implantation of boron is selectively performed only in the region where the avalanche multiplication region for the B light is to be formed.
  • a P + layer 92 is formed on the layer 91.
  • the P + layer 92 is formed by performing multi-stage implantation of 1 MeV to 2 MeV (in increments of 1 MeV) and 5E12 cm ⁇ 2 .
  • each avalanche multiplication region is to be formed.
  • N + layers 10a to 10d are formed on the surface of the Psub substrate 7 (specifically, the surface of the P ⁇ layer 8 on the main surface 7a (see FIG. 2) side).
  • the region sandwiched between the N + layer and the P + layer is the P ⁇ layer.
  • the impurity concentration of the P + layer 9 is defined by the concentration of the atmosphere at the time of epitaxial growth, but if it is desired to adjust the concentration individually, the impurity implantation may be changed individually.
  • the following effects can be expected in addition to the effects described in the first example.
  • the difference in the P-layer thickness (specifically, the P-layer 8a and the P-layer 8d shown in FIG. 4) between the IR light region and the B light region described in the first example of the manufacturing method. Cannot be 9 ⁇ m or more. That is, the P ⁇ layer 8a cannot be formed at the same time while forming the P ⁇ layer 8a deeper.
  • the P ⁇ layer 8a is formed thickly (that is, depletion is performed) in order to further increase the IR light detection efficiency by combining additional epitaxial growth and ultrahigh energy implantation.
  • the P ⁇ layer 8d can be formed at the same time. Thereby, it is possible to improve the detection efficiency of visible light such as B light while increasing the detection efficiency of IR light.
  • the solid-state imaging device 100 can be formed by repeating ultra-high energy injection with an existing injector and additional epitaxial growth, thereby increasing the process cost. It becomes possible to suppress to the minimum.
  • FIG. 7 is a diagram illustrating a trench isolation structure that is a first example of the element isolation region 5 included in the solid-state imaging device 100 according to the embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view corresponding to the cross section taken along the line II-II in FIG.
  • the element isolation region 5 has the same conductivity type as that of the P ⁇ layer 8a and the P ⁇ layer 8b, and has the same impurity concentration.
  • the solid-state imaging device 100 has a trench (groove portion 16) that is a space recessed in a direction orthogonal to the main surface 7a of the Psub substrate 7. ) Is provided.
  • the element isolation region 5 is formed by filling the groove 16 with the insulating member 14 filling the groove 16.
  • the insulating member 14 is a member for forming electrical insulation between adjacent photoelectric conversion layers (in FIG. 7, the photoelectric conversion layer 15a and the photoelectric conversion layer 15b). Insulating member 14 is, for example, SiO 2. FIG. 7 shows a state in which the groove 16 is filled with the insulating member 14.
  • a P + layer (fifth semiconductor region) 12 which is a P + type layer is formed in a region near the groove 16. Specifically, the P + layer 12 is formed in a region around the groove 16 (the region where the insulating member 14 is formed in FIG. 7) in the element isolation region 5.
  • the N + layers 10 a and 10 b and the P ⁇ layers 8 a and 8 b are formed in a region around the groove portion 16, which is a region where damage due to etching at the time of forming the groove portion 16 remains. An effect of suppressing the depletion layer extending to the element isolation region 5 can be expected.
  • boron implantation is performed as sidewall implantation immediately after the groove 16 is formed by etching.
  • FIG. 8 is a diagram illustrating an injection separation structure that is a second example of the element isolation region 5 included in the solid-state imaging device 100 according to the embodiment of the present disclosure. 8 is a cross-sectional view corresponding to a cross section taken along line II-II in FIG.
  • the element isolation region 5 shown in FIG. 2 has the same conductivity type as that of the P ⁇ layer 8a and the P ⁇ layer 8b, and has the same impurity concentration.
  • an implantation isolation region which is a P layer is formed by boron implantation.
  • a P-type layer having an impurity concentration higher than that of the P-layer 8a and the P-layer 8b is formed as the element isolation region 13.
  • the element isolation region 13 is a P + layer.
  • boron implantation conditions for example, multi-stage implantation of 50 keV to 250 keV (in increments of 100 keV) and 2E12 cm ⁇ 2 is assumed, but is not limited to this condition.
  • the element isolation regions 5 and 13 are formed.
  • a part of the P ⁇ layer located between the pixel region 1 and the pixel region 2 is formed as the element isolation region 5 or the element isolation region 13, but the pixel region 1 and The entire P ⁇ layer located between the pixel regions 2 may be formed as the element isolation region 5 or the element isolation region 13.
  • the element isolation region 5 or the element isolation region 13 may be in contact with the main surface 7 a of the Psub substrate 7.
  • a plurality of element isolation regions 5 or element isolation regions 13 extending in a direction orthogonal to the main surface 7 a of the Psub substrate 7 are formed between the pixel region 1 and the pixel region 2. It may be.
  • the transistor 6 may be disposed between 3 in a plurality of element isolation regions. In this case, not the element isolation region 5 but the P ⁇ layer may be located on the Psub substrate 7 side of the transistor 6.
  • the solid-state imaging device 100 has a plurality of pixel regions arranged in an array on the Psub substrate 7. Each of the plurality of pixel regions photoelectrically converts received light.
  • the plurality of pixel regions include a pixel region 1 including a photoelectric conversion layer 15a that photoelectrically converts light in the first wavelength region and multiplies charges by avalanche multiplication, and a second wavelength different from the first wavelength region.
  • a pixel region 2 including a photoelectric conversion layer 15b that photoelectrically converts light in the region and multiplies charges by avalanche multiplication.
  • the plurality of pixel regions are separated by the element isolation region 5.
  • the solid-state imaging device 100 can detect light in a plurality of wavelength regions by avalanche multiplication. Therefore, according to the solid-state imaging device 100, the detection efficiency of different wavelengths can be improved.
  • the photoelectric conversion layer 15a includes a first conductivity type N + layer 10a and a second conductivity type P ⁇ layer 8a different from the first conductivity type.
  • the photoelectric conversion layer 15b includes a first conductivity type N + layer 10b and a second conductivity type P- layer 8b.
  • the P-layer 8a and the P-layer 8b have different thicknesses.
  • the amount of charge to be avalanche-multiplied can be changed depending on the wavelength region of the light to be detected. Therefore, according to such a configuration, it is possible to multiply the charge amount suitable for detecting each of the plurality of wavelength regions by avalanche multiplication.
  • the first wavelength region is a longer wavelength region than the second wavelength region, and the thickness of the P-layer 8a is thicker than the thickness of the P-layer 8b.
  • the detection efficiency of the solid-state imaging device 100 decreases as the light has a longer wavelength. Therefore, by increasing the thickness of the P ⁇ layer 8a that detects light in the long wavelength region, the charge can be increased more by avalanche multiplication.
  • the first conductivity type is N type
  • the second conductivity type is P type
  • the first conductivity type is P-type
  • the second conductivity type can be easily manufactured as compared to the N-type.
  • the pixel area 1 has a smaller area than the pixel area 2 in plan view.
  • the width of the element isolation region 5 between the pixel region 1 and the pixel region 2 is formed wider than the width of the element isolation region 5 between the pixel regions 2 to 4.
  • IR light is more likely to cause color mixing than visible light. Therefore, according to such a configuration, it is possible to suppress color mixture between the pixel region 1 and the pixel region 2.
  • the element isolation region 5 is provided with a groove 16 that is recessed in a direction perpendicular to the main surface 7 a of the Psub substrate 7.
  • the solid-state imaging device 100 further includes an insulating member 14 filled in the groove 16.
  • the electrical insulation between the pixel region 1 and the pixel region 2 can be further improved.
  • a P + layer 12 that is a P + type layer is formed in a region near the groove 16.
  • the N + layers 10a and 10b and the P ⁇ are formed in the region around the groove 16 where the damage due to etching when the groove 16 is formed remains.
  • the depletion layer formed by the layers 8 a and 8 b can be prevented from extending to the element isolation region 5.
  • the element isolation region 5 is a P-type layer having a higher impurity concentration than the P-layer 8a and the P-layer 8b.
  • the element isolation region 13 can be formed with fewer steps compared to the case where the groove 16 is formed.
  • the solid-state imaging device 100 is further provided between a plurality of pixel regions (for example, the pixel region 1 and the pixel region 2) in plan view, and at least one of the plurality of pixel regions has a photoelectric function. It has a transistor 6 for reading out the electric charge generated by the conversion. In this case, the transistor 6 is surrounded by the element isolation region 5 in plan view.
  • the solid-state imaging device 100 does not need to provide a region for arranging the transistor 6 separately. Therefore, according to such a configuration, the solid-state imaging device 100 can be reduced in size.
  • the solid-state imaging device 100 further includes a control circuit 17 that applies a variable voltage to the Psub substrate 7.
  • a depletion layer can be formed thick with respect to IR light, so that the detection efficiency can be improved.
  • the detection efficiency can be improved by the avalanche multiplication region.
  • the detection efficiency can be improved.
  • the light in the first wavelength region is IR light
  • the light in the second wavelength region is visible light.
  • the solid-state imaging device 100 can particularly improve the detection efficiency of both IR light and visible light.
  • the solid-state imaging device 100 can improve both the detection efficiency of IR light and visible light (particularly blue light having a short wavelength).
  • the wavelength regions of the light received by each pixel region of the solid-state imaging device may partially overlap each other.
  • the solid-state imaging device may have, for example, only a pixel region that receives and photoelectrically converts IR light and R light, or receives IR light, R light, and G light. Only the pixel area to be converted may be included, and the combination of the pixel areas included in the solid-state imaging device is not particularly limited.
  • the solid-state imaging device of the present disclosure can be used for a CMOS (Complementary Metal Oxide Semiconductor) image sensor or the like that is effective in an environment with only weak light, such as a vehicle camera for nighttime and a security (night vision and / or surveillance) camera.
  • CMOS Complementary Metal Oxide Semiconductor

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Abstract

固体撮像素子（１００）は、基板（７）にアレイ状に配列された複数の画素領域（１～４）を有し、複数の画素領域（１～４）のそれぞれは、受光した光を光電変換し、複数の画素領域（１～４）は、第１の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第１の光電変換層（１５ａ）を含む第１の画素領域（１）と、第１の波長領域とは異なる第２の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第２の光電変換層（１５ｂ）を含む第２の画素領域（２）と、を含み、複数の画素領域（１～４）は、素子分離領域（５）により分離されている。

Description

固体撮像素子
　本開示は、固体撮像素子に関する。
　近赤外光（以下、ＩＲ光と表記）に高い分光感度特性を有する固体撮像素子として、化合物半導体を用いた固体撮像素子が知られている（例えば、特許文献１参照）。
　特許文献１に記載された固体撮像素子は、半導体基板（ＩｎＰ基板）上に形成され、単層の化合物半導体ＩｎＧａＡｓＮからなる第１の受光層と、第１の受光層よりも長波長側の光吸収効率が高い量子井戸構造（ＩｎＰ／ＩｎＡｓＰ）からなる第２の受光層とを備えている。
特開２００８－１５３３１１号公報
　このような化合物半導体を用いた固体撮像素子の課題として、ウエハコストが高いことがあげられる。また、固体撮像素子を製造するためのプロセスコストも高い。そのため、ウエハコスト及びプロセスコストが安くなるシリコン基板を用い、かつ、ＩＲ光の検出効率を確保するために空乏層を厚く設計した固体撮像素子が提案されている。
　しかしながら、このような構造の固体撮像素子は、高電圧駆動が前提であり、消費電力を抑制しつつ、且つ、ＩＲ光と可視光（特に、波長の短い青色光）との検出効率を両方とも向上させることが困難となる。
　本開示は、異なる波長の検出効率をそれぞれ向上させる固体撮像素子を提供することを目的とする。
　本開示に係る固体撮像素子は、基板にアレイ状に配列された複数の画素領域を有し、前記複数の画素領域のそれぞれは、受光した光を光電変換し、前記複数の画素領域は、第１の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第１の光電変換層を含む第１の画素領域と、前記第１の波長領域とは異なる第２の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第２の光電変換層を含む第２の画素領域と、を含み、前記複数の画素領域は、素子分離領域により分離されている。
　本開示の一態様に係る固体撮像素子によれば、異なる波長の検出効率をそれぞれ向上させることができる。
図１は、本開示の実施の形態に係る固体撮像素子の構造を示す上面図である。 図２は、図１のＩＩ－ＩＩ線における、本開示の実施の形態に係る固体撮像素子の断面を示す断面図である。 図３は、図１のＩＩＩ－ＩＩＩ線における、本開示の実施の形態に係る固体撮像素子の断面を示す断面図である。 図４は、図１のＩＶ－ＩＶ線における、本開示の実施の形態に係る固体撮像素子の断面を示す断面図である。 図５Ａは、図１のＩＩ－ＩＩ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第１例を説明するための断面図である。 図５Ｂは、図１のＩＩＩ－ＩＩＩ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第１例を説明するための断面図である。 図５Ｃは、図１のＩＶ－ＩＶ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第１例を説明するための断面図である。 図６Ａは、図１のＩＩ－ＩＩ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第２例を説明するための断面図である。 図６Ｂは、図１のＩＩＩ－ＩＩＩ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第２例を説明するための断面図である。 図６Ｃは、図１のＩＶ－ＩＶ線における、本開示の実施の形態に係る固体撮像素子の製造方法の第２例を説明するための断面図である。 図７は、本開示の実施の形態に係る固体撮像素子が有する素子分離領域の第１例であるトレンチ分離構造を説明する図である。 図８は、本開示の実施の形態に係る固体撮像素子が有する素子分離領域の第２例である注入分離構造を説明する図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本開示は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素について説明される。
　なお、各図は模式図であり、必ずしも厳密に図示されたものではない。また、実質的に同一の構成に対する重複説明は省略する場合がある。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではない。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、「上面」とは、固体撮像素子の光の受光側を示す。
　また、「平面視」とは、固体撮像素子を受光面側から見た場合を示す。
　また、本明細書において、「深さ」又は「厚さ」とは、基板の主面の法線方向における長さを示す。
　（実施の形態）
　［構成］
　まず、本実施の形態に係る固体撮像素子の構成について説明する。
　図１は、本開示の実施の形態に係る固体撮像素子１００の構造を示す上面図である。
　固体撮像素子１００は、アバランシェ増倍によって電荷を増倍する構造を有するＡＰＤ（Ａｖａｌａｎｃｈｅ　Ｐｈｏｔｏ　Ｄｉｏｄｅ）である。具体的には、固体撮像素子１００は、基板にアレイ状に配列された複数の画素領域を有する。また、複数の画素領域のそれぞれは、受光した光を光電変換する。複数の画素領域は、第１の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第１の光電変換層を含む第１の画素領域と、第１の波長領域とは異なる第２の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第２の光電変換層を含む第２の画素領域と、を含む。例えば、固体撮像素子１００の受光面側には、特定の波長の光を透過させる図示しないカラーフィルタが配置されている。
　また、複数の画素領域は、素子分離領域５により分離されている。例えば、第１の波長領域は、第２の波長領域よりも長波長側の領域である。具体的には、第１の波長領域の光は、近赤外光であり、第２の波長領域の光は、可視光である。
　また、平面視において、第１の画素領域は、第２の画素領域よりも面積が小さい。
　本実施の形態においては、固体撮像素子１００は、４つのアバランシェ増倍領域から構成されている。具体的には、固体撮像素子１００は、近赤外光（ＩＲ光）向けのアバランシェ増倍領域である画素領域（第１の画素領域）１と、可視光のうちの赤色光（Ｒ光）向けのアバランシェ増倍領域である画素領域（第２の画素領域）２と、可視光のうちの緑色（Ｇ光）向けのアバランシェ増倍領域である画素領域（第３の画素領域）３と、可視光のうちの青色光（Ｂ光）向けのアバランシェ増倍領域である画素領域（第４の画素領域）４と、を有する。
　画素領域１～４のそれぞれは、素子分離領域５で電気的に分離されている。
　素子分離領域５は、トレンチ分離法又は注入分離法で形成される各画素領域をそれぞれ電気的に分離する分離部である。トレンチ分離法で形成される素子分離領域５としては、例えば、ＤＴＩ（Ｄｅｅｐ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造が採用される。
　また、画素領域１の周りの素子分離領域５は、他の画素領域２～４の周りのものに比べて、混色対策として分離幅（つまり、平面視における幅）が厚くなっている。
　素子分離領域５の製造方法の詳細については、後述する。
　また、画素領域１と画素領域２との間に存在する素子分離領域５の内側の領域には、トランジスタ６が配置されている。具体的には、トランジスタ６は、平面視において、複数の画素領域１～４の間に設けられている。また、トランジスタ６は、平面視において、素子分離領域に囲まれている。
　トランジスタ６には、複数の画素領域１～４のうちの少なくとも１つで光電変換されることで生成された電荷を読み出すためのトランジスタである。なお、トランジスタ６は、例えば、読み出しトランジスタ、リセットトランジスタ、増幅トランジスタ等のトランジスタである。
　なお、図１には、４つの画素領域１～４に対して９つのトランジスタ６が形成されているが、画素領域に対するトランジスタ６の数は、１つの画素領域に対して、少なくとも１つのトランジスタがあればよく、特に限定されない。
　図２は、図１のＩＩ－ＩＩ線における、固体撮像素子１００の断面を示す断面図である。
　固体撮像素子１００は、Ｐｓｕｂ基板（基板）７と、Ｐ－層８と、Ｐ＋層９と、Ｎ＋層１０ａ、１０ｂと、制御回路１７とを有する。
　Ｐｓｕｂ基板７は、第２導電型の半導体基板である。Ｐｓｕｂ基板７は、例えば、Ｐ型のシリコン基板である。
　Ｐｓｕｂ基板７の主面７ａ上にエピタキシャル成長されたＰ－層８は、各画素領域１～４におけるＡＰＤ増倍領域であり、第２導電型の半導体層である。
　Ｐ＋層９は、Ｐ－層８よりも不純物濃度が高い第２導電型の半導体層であり、例えば、Ｐ型の層である。
　Ｎ＋層１０ａ、１０ｂは、第１導電型の半導体層であり、例えば、Ｎ型の層である。
　なお、以下では、第１導電型をＮ型、第２導電型をＰ型として説明する。固体撮像素子１００は、以下で説明するＰ型及びＮ型が、全て反転した構造でもよい。つまり、第１導電型がＰ型であり、第２導電型がＮ型でもよい。
　Ｎ＋層１０ａ、１０ｂと、Ｐ－層８及びＰ＋層９とによって、受光した光を光電変換し、光電変換した電荷は、トランジスタ６に読み出される。
　ここで、「＋（プラス）」及び「－（マイナス）」は相対的な不純物の濃度の違いを示している。各層の不純物濃度としては、Ｐ＋層９は、１Ｅ１７ｃｍ－３以上であり、Ｐ－層８は、１Ｅ１５ｃｍ－３であり、Ｎ＋層１０ａ、１０ｂは、１Ｅ１７ｃｍ－３が例示される。なお、各層の不純物濃度は、特に限定される訳ではない。なお、以下で説明するＮ＋層１０ｃ（図３参照）及びＮ＋層１０ｄ（図４参照）もまた、Ｎ型の半導体層であり、不純物濃度もまた、いずれも１Ｅ１７ｃｍ－３が例示される。
　Ｐ－層８と、Ｐ＋層９と、Ｎ＋層１０ａ、１０ｂとの各層は、例えば、Ｐｓｕｂ基板７と同一の材料であり、シリコンが例示される。
　画素領域１は、例えば、近赤外光（つまり、ＩＲ光であり、例えば、波長が７００ｎｍ以上１１００ｎｍ以下の光）を受光して光電変換する領域であり、Ｐ＋層９ａと、Ｐ－層（第２の半導体領域）８ａと、Ｎ＋層（第１の半導体領域）１０ａと、から構成されている。
　Ｐｓｕｂ基板７上にエピタキシャル成長されたＰ－層８ａは、Ｐ－層８の一部であり、画素領域１におけるアバランシェ増倍領域である。
　Ｐ＋層９ａは、Ｐ＋層９の一部であり、Ｐ－層８ａよりも不純物濃度が高いＰ型の層である。
　Ｎ＋層１０ａは、Ｎ型の層である。
　つまり、Ｐ－層８ａ及びＰ－層８と、Ｐ＋層９ａ及びＰｓｕｂ基板７とは、それぞれ同一の構成要素（つまり、同一の材料）であるが、画素領域１の構成要素であるか否かの違いにより表記を変えている。
　光電変換層（第１の光電変換層）１５ａは、Ｎ＋層１０ａと、Ｐ－層８ａとによって、受光した光を光電変換する層である。光電変換層１５ａにより光電変換されて生成した電荷は、複数のトランジスタ６のうちの１つに読み出される。
　画素領域２は、例えば、赤色光（つまり、Ｒ光であり、例えば、波長が６００ｎｍ以上７００ｎｍ未満の光）を受光して光電変換する領域であり、Ｐ＋層９ｂと、Ｐ－層（第４の半導体領域）８ｂと、Ｎ＋層（第３の半導体領域）１０ｂと、から構成されている。
　Ｐｓｕｂ基板７上にエピタキシャル成長されたＰ－層８ｂは、Ｐ－層８の一部であり、画素領域２におけるアバランシェ増倍領域である。
　Ｐ＋層９ｂは、Ｐ＋層９の一部であり、Ｐ－層８ｂよりも不純物濃度が高いＰ型の層である。
　Ｎ＋層１０ｂは、Ｎ型の層である。
　つまり、Ｐ－層８ｂ及びＰ－層８と、Ｐ＋層９ｂ及びＰｓｕｂ基板７とは、それぞれ同一の構成要素（つまり、同一の材料）であるが、画素領域２の構成要素であるか否かの違いにより表記を変えている。
　光電変換層（第２の光電変換層）１５ｂは、Ｎ＋層１０ｂと、Ｐ－層８ｂとによって、受光した光を光電変換する層である。光電変換層１５ｂにより光電変換されて生成した電荷は、複数のトランジスタ６のうちの１つに読み出される。
　ここで、Ｐ－層８ａと、Ｐ－層８ｂとは、厚さが異なる。具体的には、Ｐ－層８ｂの厚さ（深さ）に比べて、Ｐ－層８ａの厚さ（深さ）は厚く（深く）形成されている。つまり、より長波長領域側の光を光電変換するＰ－層８ａの方が、Ｐ－層８ｂよりも厚い。
　Ｐ－層８ａの厚さは、例えば、１０μｍであり、Ｐ－層８ｂの厚さは、例えば、５μｍである。なお、各層の厚さは、これらの厚さに限定される訳ではない。画素領域１は、検出効率を確保するため、Ｎ＋層１０ａとＰ－層８ａとの間に形成される空乏層幅が厚くなるように、アバランシェ増倍領域である拡散層（つまり、Ｐ－層８ａ）を厚く形成することが重要である。
　また、平面視において、画素領域１と画素領域２との混色対策、及び、トランジスタ６を配置する領域の確保のため、画素領域１と画素領域２との間の素子分離領域５の幅は、画素領域２～４の間の素子分離領域５の幅よりも、広く形成されている。
　制御回路１７は、Ｐｓｕｂ基板７に可変電圧を印加するための回路である。言い換えると、制御回路１７は、異なる電圧をＰｓｕｂ基板７に印加可能な構成となっている。制御回路１７は、具体的には、コンバータ等を含む電源回路で実現される。例えば、制御回路１７は、商用電源等の外部電源から受けた電力に基づいて所定の電圧を生成して、生成した電圧をＰｓｕｂ基板７に印加する。制御回路１７によって印加される電圧によって、各画素領域１～４において、アバランシェ増倍が発生するか否かが決定される。
　なお、図２以外の各図においては、制御回路１７の図示を省略している。また、後述する図３～８においては、トランジスタ６の記載を省略している。
　図３は、図１のＩＩＩ－ＩＩＩ線における、固体撮像素子１００の断面を示す断面図である。
　画素領域３は、例えば、緑色光（つまり、Ｇ光であり、例えば、波長が５００ｎｍ以上６００ｎｍ未満の光）を受光して光電変換する領域であり、Ｐ＋層９ｃと、Ｐ－層（第８の半導体領域）８ｃと、Ｎ＋層（第７の半導体領域）１０ｃと、から構成されている。
　Ｐｓｕｂ基板７上にエピタキシャル成長されたＰ－層８ｃは、Ｐ－層８の一部であり、画素領域３におけるアバランシェ増倍領域である。
　Ｐ＋層９ｃは、Ｐ＋層９の一部であり、Ｐ－層８ｃよりも不純物濃度が高いＰ型の層である。
　Ｎ＋層１０ｃは、Ｎ型の層である。
　つまり、Ｐ－層８ｃ及びＰ－層８と、Ｐ＋層９ｃ及びＰｓｕｂ基板７とは、それぞれ同一の構成要素（つまり、同一の材料）であるが、画素領域３の構成要素であるか否かの違いにより表記を変えている。
　また、Ｐ－層８ｃの厚さに比べて、Ｐ－層８ａの厚さは厚く形成されている。つまり、より長波長領域側の光を光電変換するＰ－層８ａの方が、Ｐ－層８ｃよりも厚い。
　Ｐ－層８ｃの厚さは、３μｍが例示されるが、この厚さに限定される訳ではない。
　光電変換層（第３の光電変換層）１５ｃは、Ｎ＋層１０ｃと、Ｐ－層８ｃとによって、受光した光を光電変換する層である。光電変換層１５ｃにより光電変換されて生成した電荷は、複数のトランジスタ６のうちの１つに読み出される。
　図４は、図１のＩＶ－ＩＶ線における、固体撮像素子１００の断面を示す断面図である。
　画素領域４は、例えば、青色光（つまり、Ｂ光であり、例えば、波長が４００ｎｍ以上５００ｎｍ未満の光）を受光して光電変換する領域であり、Ｐ＋層９ｄと、Ｐ－層（第１０の半導体領域）８ｄと、Ｎ＋層（第９の半導体領域）１０ｄと、から構成されている。
　Ｐｓｕｂ基板７上にエピタキシャル成長されたＰ－層８ｄは、Ｐ－層８の一部であり、画素領域４におけるアバランシェ増倍領域である。
　Ｐ＋層９ｄは、Ｐ＋層９の一部であり、Ｐ－層８ｄよりも不純物濃度が高いＰ型の層である。
　Ｎ＋層１０ｄは、Ｎ型の層である。
　つまり、Ｐ－層８ｄ及びＰ－層８と、Ｐ＋層９ｄ及びＰｓｕｂ基板７とは、それぞれ同一の構成要素（つまり、同一の材料）であるが、画素領域３の構成要素であるか否かの違いにより表記を変えている。
　また、Ｐ－層８ｄの厚さに比べて、Ｐ－層８ａの厚さは厚く形成されている。つまり、より長波長領域側の光を光電変換するＰ－層８ａの方が、Ｐ－層８ｄよりも厚い。
　Ｐ－層８ｄの厚さは、１μｍが例示されるが、この厚さに限定される訳ではない。
　光電変換層（第４の光電変換層）１５ｄは、Ｎ＋層１０ｄと、Ｐ－層８ｄとによって、受光した光を光電変換する層である。光電変換層１５ｄにより光電変換されて生成した電荷は、複数のトランジスタ６のうちの１つに読み出される。
　また、平面視における各画素領域１～４の間に配置される素子分離領域５の幅としては、例えば、画素領域１と画素領域２との間の領域における素子分離領域５の幅は、２μｍであり、画素領域１と画素領域３との間の領域における素子分離領域５の幅、及び、画素領域１と画素領域４との間の領域における素子分離領域５の幅は、１．０μｍであり、画素領域２と画素領域３との間の領域における素子分離領域５の幅、及び、画素領域２と画素領域４との間の領域における素子分離領域５の幅は、０．５μｍである。なお、平面視における素子分離領域５の幅は、これらの幅に限定されない。
　また、平面視における素子分離領域５の幅は、各画素領域１～４の混色耐性と、検出効率の目標値に応じて、設定されるべき値である。平面視における素子分離領域５の幅は、広くするほど混色耐性は高まるが、各画素領域１～４の面積が相対的に減少するため、検出効率の低下をもたらす。
　［製造方法］
　続いて、固体撮像素子１００の製造方法について説明する。
　＜第１例＞
　まず、図５Ａ～図５Ｃを参照して、固体撮像素子１００の製造方法の第１例について詳細に説明する。
　図５Ａは、図１のＩＩ－ＩＩ線における、固体撮像素子１００の製造方法の第１例を説明するための断面図である。図５Ｂは、図１のＩＩＩ－ＩＩＩ線における、固体撮像素子１００の製造方法の第１例を説明するための断面図である。図５Ｃは、図１のＩＶ－ＩＶ線における、固体撮像素子１００の製造方法の第１例を説明するための断面図である。
　なお、図５Ａ～図５Ｃの（ａ）～（ｅ）は、それぞれ図５Ａ～図５Ｃで共通のステップ、つまり、製造工程における同一の段階であるものとして説明する。
　まず、図５Ａ～図５Ｃの（ａ）に示すように、Ｐｓｕｂ基板７上にＰ－層８をエピタキシャル成長させたＰｓｕｂ基板７に対して、素子分離領域５を形成する。
　次に、図５Ａ～図５Ｃの（ｂ）に示すように、Ｒ光向けのアバランシェ増倍領域、Ｇ光向けのＡＰＤ増倍領域、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ選択的にＢ（ボロン）の超高エネルギー注入を行うことで、Ｐｓｕｂ基板７上にＰ＋層９を形成する。例えば、５ＭｅＶ～８ＭｅＶ（１ＭｅＶ刻み）、５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９は、形成される。
　次に、図５Ａ～図５Ｃの（ｃ）に示すように、Ｇ光向けのアバランシェ増倍領域、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ、選択的にボロンの超高エネルギー注入を行うことで、Ｐ＋層９上にＰ＋層９１を形成する。例えば、３ＭｅＶ～４ＭｅＶ（１ＭｅＶ刻み）、５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９１は、形成される。
　次に、図５Ａ～図５Ｃの（ｄ）に示すように、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ、選択的にボロンの超高エネルギー注入を行うことで、Ｐ＋層９１上にＰ＋層９２を形成する。例えば、１ＭｅＶ～２ＭｅＶ（１ＭｅＶ刻み）、５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９２は、形成される。
　最後に、図５Ａ～図５Ｃの（ｅ）に示すように、各アバランシェ増倍領域が形成されるべき領域にのみ選択的にＡｓ（ヒ素）注入を行う。例えば、１５０ｋｅＶ、２Ｅ１２ｃｍ－２の注入を実施することで、Ｐ－層８の表面にＮ＋層１０ａ～１０ｄを形成する。各アバランシェ増倍領域に関して、Ｎ＋層とＰ＋層とに挟まれた領域がＰ－層となる。
　Ｐ－層の不純物濃度は、エピタキシャル成長する際の雰囲気の濃度により規定されるが、不純物濃度を個別に調整したい場合は、個別にボロンの注入量を変更すればよい。
　本製造方法によれば、ＩＲ光向けの画素領域１のＰ－層８ａを最も厚く形成することができ、Ｒ光向けのＰ－層８ａ、Ｇ光向けのＰ－層８ｂ、Ｂ光向けのＰ－層８ｃの順番にＰ－層８を薄く（浅く）形成することができる。具体的には、Ｐ－層８ａ、Ｐ－層８ｂ、Ｐ－層８ｃ、及び、Ｐ－層８ｄの厚さは、それぞれ、１０μｍ、５μｍ、３μｍ、及び、１μｍ程度に形成することができる。
　固体撮像素子１００の製造方法の第１例によれば、ＩＲ光、及び、可視光（具体的には、Ｒ光、Ｇ光、Ｂ光）それぞれに対して、検出効率の確保及び向上が可能となる。例えば、Ｐｓｕｂ基板７に、制御回路１７（図２参照）によって高電圧を印加する高電圧駆動時は、ＩＲ光に対しては空乏層を厚く形成できるので、検出効率が向上され得る。
　また、可視光（特に、Ｂ光）に対しては、アバランシェ増倍領域により、検出効率の向上が期待できる。また、ＩＲ光の検出効率が要求されない状況下では、Ｐｓｕｂ基板７に印加する電圧を低下させることで（低電圧駆動時）、消費電力を抑制しつつ、且つ、Ｂ光を含む可視光に対しても、検出効率を向上できる。
　＜第２例＞
　続いて、第１例で説明した固体撮像素子１００製造方法とは別の形態の製造方法を、図６Ａ～図６Ｃを参照して、詳細に説明する。図６Ａは、図１のＩＩ－ＩＩ線における、固体撮像素子１００の製造方法の第２例を説明するための断面図である。図６Ｂは、図１のＩＩＩ－ＩＩＩ線における、固体撮像素子１００の製造方法の第２例を説明するための断面図である。図６Ｃは、図１のＩＶ－ＩＶ線における、固体撮像素子１００の製造方法の第２例を説明するための断面図である。
　なお、図６Ａ～図６Ｃの（ａ）～（ｅ）は、それぞれ図６Ａ～図６Ｃで共通のステップ、つまり、製造工程における同一の段階であるものとして説明する。
　まず、図６Ａ～図６Ｃの（ａ）に示すように、Ｐｓｕｂ基板７上にＰ－層８をエピ成長させたＰｓｕｂ基板７に対して、Ｒ光向けのアバランシェ増倍領域、Ｇ光向けのアバランシェ増倍領域、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ、選択的にボロンの超高エネルギー注入を行うことで、Ｐｓｕｂ基板７上にＰ＋層９を形成する。例えば、１ＭｅＶ～４ＭｅＶ（１ＭｅＶ刻み）５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９は、形成される。
　次に、図６Ａ～図６Ｃの（ｂ）に示すように、例えば、５μｍの厚さを増やすように、追加でエピタキシャル成長を行うことで、Ｐ－層１０を形成する。
　次に、図６Ａ～図６Ｃの（ｃ）に示すように、素子分離領域５を形成した後、Ｇ光向けのアバランシェ増倍領域、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ、選択的にボロンの超高エネルギー注入をさらに行うことで、Ｐ＋層９上にＰ＋層９１を形成する。例えば、３ＭｅＶ～４ＭｅＶ（１ＭｅＶ刻み）、５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９１は、形成される。
　次に、図６Ａ～図６Ｃの（ｄ）に示すように、Ｂ光向けのアバランシェ増倍領域が形成されるべき領域にのみ、選択的にボロンの超高エネルギー注入をさらに行うことで、Ｐ＋層９１上に、Ｐ＋層９２を形成する。例えば、１ＭｅＶ～２ＭｅＶ（１ＭｅＶ刻み）、５Ｅ１２ｃｍ－２の多段注入を実施することで、Ｐ＋層９２は、形成される。
　最後に、図６Ａ～図６Ｃの（ｅ）に示すように、各アバランシェ増倍領域が形成されるべき領域にのみ選択的にＡｓ注入を行う。例えば、１５０ｋｅＶ、２Ｅ１２ｃｍ－２の注入を実施することで、Ｐｓｕｂ基板７の表面（具体的には、主面７ａ（図２参照）側のＰ－層８の表面）にＮ＋層１０ａ～１０ｄを形成する。各アバランシェ増倍領域に関して、Ｎ＋層とＰ＋層とに挟まれた領域がＰ－層となる。
　Ｐ＋層９の不純物濃度は、エピタキシャル成長時の雰囲気の濃度により規定されるが、濃度を個別に調整したい場合は、個別に不純物の注入を変更すればよい。
　固体撮像素子１００の製造方法の第２例によれば、第１例で説明した効果に加えて、以下の効果が期待できる。
　超高エネルギー注入は、現在、８ＭｅＶ以上は実施が困難である。そのため、製造方法の第１例で説明したＩＲ光向け領域とＢ光向け領域とのＰ－層の厚さ（具体的には、図４に示すＰ－層８ａとＰ－層８ｄ）の差分を、９μｍ以上とすることができない。すなわち、Ｐ－層８ａをさらに深く形成しつつ、且つ、Ｐ－層８ｄを同時に形成することができない。
　一方、製造方法の第２例のように、追加で行うエピタキシャル成長と超高エネルギー注入とを組み合わせることで、ＩＲ光のさらなる検出効率を高めるべく、Ｐ－層８ａを厚く形成しつつ（つまり、空乏層幅を広げつつ）、且つ、Ｐ－層８ｄを同時に形成することができる。これにより、ＩＲ光の検出効率を高めつつ、且つ、Ｂ光等の可視光の検出効率も高めることができる。
　また、８ＭｅＶまで注入できる注入機がない場合でも、既存の注入機での超高エネルギー注入と追加で行うエピタキシャル成長とを繰り返すことで固体撮像素子１００を形成することができるため、プロセスコストの上昇を最低限に抑制することが可能となる。
　［素子分離領域］
　続いて、素子分離領域５の構造の詳細及び形成方法について、説明する。
　なお、図７及び図８における素子分離領域５の形成方法の説明においては、例えば、図２に示す固体撮像素子１００における、素子分離領域５以外の構造がすでに形成されているものとして説明する。
　＜トレンチ分離＞
　図７は、本開示の実施の形態に係る固体撮像素子１００が有する素子分離領域５の第１例であるトレンチ分離構造を説明する図である。なお、図７は、図１のＩＩ―ＩＩ線における断面に対応する断面図である。
　まず、固体撮像素子１００は、例えば、図２に示す素子分離領域５以外の構造がすでに形成されている。このとき、素子分離領域５は、Ｐ－層８ａ及びＰ－層８ｂと同様の導電型であり、且つ、同様の不純物濃度となっている。
　次に、Ｎ＋層１０ａと、Ｎ＋層１０ｂとの間の領域をエッチングすることで、固体撮像素子１００には、Ｐｓｕｂ基板７の主面７ａに直交する方向に凹んだ空間であるトレンチ（溝部１６）が設けられている。
　次に、溝部１６を充填する絶縁性部材１４が、溝部１６に充填されることで、素子分離領域５が形成される。
　絶縁性部材１４は、隣り合う光電変換層（図７においては、光電変換層１５ａ及び光電変換層１５ｂ）の間の電気的な絶縁を形成するための部材である。絶縁性部材１４は、例えば、ＳｉＯ２である。なお、図７には、溝部１６に絶縁性部材１４が充填されている状態を図示している。
　また、溝部１６近傍の領域には、Ｐ＋型の層であるＰ＋層（第５の半導体領域）１２が形成されている。具体的には、素子分離領域５における溝部１６（図７においては、絶縁性部材１４が形成されている領域）の周りの領域には、Ｐ＋層１２が形成されている。
　Ｐ＋層１２が形成されることで、溝部１６を形成する際のエッチングによる損傷が残存する領域である溝部１６の周囲の領域に、Ｎ＋層１０ａ、１０ｂとＰ－層８ａ、８ｂとにより形成される空乏層が素子分離領域５に伸びてくるのを抑制する効果が期待できる。
　Ｐ＋層１２の形成条件としては、例えば、溝部１６をエッチングにより形成した直後の段階で、側壁注入として、ボロン注入を実施する。
　具体的な条件としては、例えば、２０ｋｅＶ、５Ｅ１３ｃｍ－２が想定されるが、この条件に限定される訳ではない。また、ＰＮ接合間のブレークダウンを抑制する目的で、Ｐ＋層９ａ、９ｂと、Ｎ＋層１０ａ、１０ｂとを離して形成することが重要となる。
　＜注入分離＞
　図８は、本開示の実施の形態に係る固体撮像素子１００が備える素子分離領域５の第２例である注入分離構造を説明する図である。なお、図８は、図１のＩＩ―ＩＩ線における断面に対応する断面図である。
　まず、固体撮像素子１００は、例えば、図２に示す素子分離領域５以外の構造がすでに形成されている。このとき、図２に示す素子分離領域５は、Ｐ－層８ａ及びＰ－層８ｂと同様の導電型であり、且つ、同様の不純物濃度となっている。
　次に、ボロン注入によりＰ層である注入分離領域（素子分離領域１３）を形成する。これにより、素子分離領域１３として、Ｐ－層８ａ及びＰ－層８ｂよりも、不純物濃度が高いＰ型の層が形成される。例えば、素子分離領域１３は、Ｐ＋層である。
　ボロン注入条件としては、例えば５０ｋｅＶ～２５０ｋｅＶ（１００ｋｅＶ刻み）、２Ｅ１２ｃｍ－２の多段注入が想定されるが、この条件に限定されるわけではない。
　以上、図７及び図８で説明したように、素子分離領域５、１３は形成される。
　なお、図７及び図８においては、画素領域１及び画素領域２の間に位置するＰ－層の一部が、素子分離領域５又は素子分離領域１３として形成されているが、画素領域１及び画素領域２の間に位置するＰ－層の全部が、素子分離領域５又は素子分離領域１３として形成されていてもよい。例えば、素子分離領域５又は素子分離領域１３は、Ｐｓｕｂ基板７の主面７ａに接しているとよい。
　また、トランジスタ６を形成するために、Ｐｓｕｂ基板７の主面７ａに直交する方向に延在する素子分離領域５又は素子分離領域１３が、画素領域１及び画素領域２の間に、複数形成されていてもよい。例えば、複数の素子分離領域に３の間に、トランジスタ６は、配置されていてもよい。この場合、トランジスタ６のＰｓｕｂ基板７側には、素子分離領域５ではなく、Ｐ－層が位置していてもよい。
　［効果等］
　以上のように、本実施の形態に係る固体撮像素子１００は、Ｐｓｕｂ基板７にアレイ状に配列された複数の画素領域を有する。複数の画素領域のそれぞれは、受光した光を光電変換する。複数の画素領域は、第１の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する光電変換層１５ａを含む画素領域１と、第１の波長領域とは異なる第２の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する光電変換層１５ｂを含む画素領域２と、を含む。複数の画素領域は、素子分離領域５により分離されている。
　このような構成によれば、固体撮像素子１００は、複数の波長領域の光を、アバランシェ増倍によって検出することができる。そのため、固体撮像素子１００によれば、異なる波長の検出効率をそれぞれ向上させることができる。
　例えば、光電変換層１５ａは、第１導電型のＮ＋層１０ａと、第１導電型とは異なる第２導電型のＰ－層８ａと、を備える。また、例えば、光電変換層１５ｂは、第１導電型のＮ＋層１０ｂと、第２導電型のＰ－層８ｂと、を備える。例えば、Ｐ－層８ａと、Ｐ－層８ｂとは、厚さが異なる。
　このような構成によれば、検出する光の波長領域によって、アバランシェ増倍させる電荷の量を変更することができる。そのため、このような構成によれば、複数の波長領域のそれぞれを検出するのに適した電荷量をアバランシェ増倍によって増倍することができる。
　また、例えば、第１の波長領域は、第２の波長領域よりも長波長領域であり、Ｐ－層８ａの厚さは、Ｐ－層８ｂの厚さよりも厚い。
　固体撮像素子１００は、光が長波長である程、検出効率が低下する。そこで、長波長領域の光を検出するＰ－層８ａの厚さを厚くすることで、アバランシェ増倍によって電荷をより多く増倍することができる。
　また、例えば、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。
　このような構成によれば、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である場合と比較して、簡便に製造され得る。
　また、例えば、平面視において、画素領域１は、画素領域２よりも面積が小さい。言い換えると、画素領域１と画素領域２との間の素子分離領域５の幅は、画素領域２～４の間の素子分離領域５の幅よりも、広く形成されている。
　例えば、ＩＲ光は、可視光よりも混色を起こしやすい。そのため、このような構成によれば、画素領域１と画素領域２との混色を抑制することができる。
　また、例えば、素子分離領域５には、Ｐｓｕｂ基板７の主面７ａに直交する方向に凹んだ溝部１６が設けられている。この場合、例えば、固体撮像素子１００は、さらに、溝部１６内に充填されている絶縁性部材１４を有する。
　このような構成によれば、画素領域１と画素領域２との間の電気的な絶縁性をより向上させることができる。
　また、例えば、溝部１６近傍の領域には、Ｐ＋型の層であるＰ＋層１２が形成されている。
　このような構成によれば、Ｐ＋層１２が形成されることで、溝部１６を形成する際のエッチングによる損傷が残存する領域である溝部１６の周囲の領域に、Ｎ＋層１０ａ、１０ｂとＰ－層８ａ、８ｂとにより形成される空乏層が素子分離領域５に伸びてくるのを抑制することができる。
　また、例えば、素子分離領域５は、Ｐ－層８ａ及びＰ－層８ｂよりも、不純物濃度が高いＰ型の層である。
　このような構成によれば、溝部１６を形成する場合と比較して、少ない工程で素子分離領域１３を形成することができる。
　また、例えば、固体撮像素子１００は、さらに、平面視において、複数の画素領域（例えば、画素領域１及び画素領域２）の間に設けられ、当該複数の画素領域のうちの少なくとも１つで光電変換されることで生成された電荷を読み出すためのトランジスタ６を有する。この場合、トランジスタ６は、平面視において、素子分離領域５に囲まれている。
　このような構成によれば、固体撮像素子１００は、別途トランジスタ６を配置する領域を設ける必要がなくなる。そのため、このような構成によれば、固体撮像素子１００は、小型化され得る。
　また、例えば、固体撮像素子１００は、さらに、Ｐｓｕｂ基板７に可変電圧を印加する制御回路１７を有する。
　このような構成によれば、例えば、Ｐｓｕｂ基板７に、制御回路１７によって高電圧を印加する高電圧駆動時は、ＩＲ光に対しては空乏層を厚く形成できるので、検出効率が向上され得る。また、可視光（特に、Ｂ光）に対しては、アバランシェ増倍領域により、検出効率を向上できる。また、ＩＲ光の検出効率が要求されない状況下では、Ｐｓｕｂ基板７に印加する電圧を低下させることで（低電圧駆動時）、消費電力を抑制しつつ、且つ、Ｂ光を含む可視光に対しても、検出効率を向上できる。
　また、第１の波長領域の光は、ＩＲ光であり、第２の波長領域の光は、可視光である。
　つまり、固体撮像素子１００は、特に、ＩＲ光及び可視光の双方の検出効率を向上できる。言い換えると、固体撮像素子１００は、ＩＲ光と可視光（特に、波長の短い青色光）との検出効率を両方とも向上させることができる。
　（その他の実施の形態）
　以上、本開示の実施の形態に係る固体撮像素子ついて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、又は異なる実施の形態における構成要素を組み合わせて構築される形態も、一つ又は複数の態様の範囲内に含まれてもよい。
　例えば、固体撮像素子が有する各画素領域が受光する光の波長領域は、互いに一部が重なっていてもよい。
　また、上記実施の形態では、固体撮像素子１００が有する画素領域１～４の一例として、ＩＲ光、Ｒ光、Ｇ光、及び、Ｂ光を受光して光電変換する例について説明した。しかしながら、固体撮像素子は、例えば、ＩＲ光、及び、Ｒ光を受光して光電変換する画素領域のみを有していてもよいし、ＩＲ光、Ｒ光、及び、Ｇ光を受光して光電変換する画素領域のみを有していてもよく、固体撮像素子が有する画素領域の組み合わせは、特に限定されない。
　本開示の固体撮像素子は、夜間用車載カメラ、セキュリティ（暗視及び／又は監視）カメラ等、微弱な光しかない環境下で有効なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等に利用できる。
　１　画素領域（第１の画素領域）
　２　画素領域（第２の画素領域）
　３　画素領域（第３の画素領域）
　４　画素領域（第４の画素領域）
　５、１３　素子分離領域
　６　トランジスタ
　７　Ｐｓｕｂ基板（基板）
　７ａ　主面
　８、１０　Ｐ－層
　８ａ　Ｐ－層（第２の半導体領域）
　８ｂ　Ｐ－層（第４の半導体領域）
　８ｃ　Ｐ－層（第８の半導体領域）
　８ｄ　Ｐ－層（第１０の半導体領域）
　９、９ａ、９ｂ、９ｃ、９ｄ、９１、９２　Ｐ＋層
　１０ａ　Ｎ＋層（第１の半導体領域）
　１０ｂ　Ｎ＋層（第３の半導体領域）
　１０ｃ　Ｎ＋層（第７の半導体領域）
　１０ｄ　Ｎ＋層（第９の半導体領域）
　１２　Ｐ＋層（第５の半導体領域）
　１４　絶縁性部材
　１５ａ　光電変換層（第１の光電変換層）
　１５ｂ　光電変換層（第２の光電変換層）
　１５ｃ　光電変換層（第３の光電変換層）
　１５ｄ　光電変換層（第４の光電変換層）
　１６　溝部
　１７　制御回路
　１００　固体撮像素子

Claims (11)

  1. 　基板にアレイ状に配列された複数の画素領域を有し、
    　前記複数の画素領域のそれぞれは、受光した光を光電変換し、
    　前記複数の画素領域は、
    　第１の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第１の光電変換層を含む第１の画素領域と、
    　前記第１の波長領域とは異なる第２の波長領域の光を光電変換し、アバランシェ増倍によって電荷を増倍する第２の光電変換層を含む第２の画素領域と、を含み、
    　前記複数の画素領域は、素子分離領域により分離されている
    　固体撮像素子。
  2. 　前記第１の光電変換層は、第１導電型の第１の半導体領域と、前記第１導電型とは異なる第２導電型の第２の半導体領域と、を備え、
    　前記第２の光電変換層は、前記第１導電型の第３の半導体領域と、前記第２導電型の第４の半導体領域と、を備え、
    　前記第２の半導体領域と、前記第４の半導体領域とは、厚さが異なる
    　請求項１に記載の固体撮像素子。
  3. 　前記第１の波長領域は、前記第２の波長領域よりも長波長領域であり、
    　前記第２の半導体領域の厚さは、前記第４の半導体領域の厚さよりも厚い
    　請求項２に記載の固体撮像素子。
  4. 　前記第１導電型は、Ｎ型であり、
    　前記第２導電型は、Ｐ型である
    　請求項２又は３に記載の固体撮像素子。
  5. 　平面視において、前記第１の画素領域は、前記第２の画素領域よりも面積が小さい
    　請求項１～４のいずれか１項に記載の固体撮像素子。
  6. 　前記素子分離領域には、前記基板の主面に直交する方向に凹んだ溝部が設けられており、
    　前記固体撮像素子は、さらに、前記溝部内に充填されている絶縁性部材を有する
    　請求項１～５のいずれか１項に記載の固体撮像素子。
  7. 　前記溝部近傍の領域には、Ｐ＋型の層が形成されている
    　請求項６に記載の固体撮像素子。
  8. 　前記素子分離領域は、前記第２の半導体領域及び前記第４の半導体領域よりも、不純物濃度が高いＰ型の層である
    　請求項１～５のいずれか１項に記載の固体撮像素子。
  9. 　さらに、平面視において、前記複数の画素領域の間に設けられ、前記複数の画素領域のうちの少なくとも１つで光電変換されることで生成された電荷を読み出すためのトランジスタを有し、
    　前記トランジスタは、平面視において、前記素子分離領域に囲まれている
    　請求項１～８のいずれか１項に記載の固体撮像素子。
  10. 　さらに、前記基板に可変電圧を印加する制御回路を有する
    　請求項１～９のいずれか１項に記載の固体撮像素子。
  11. 　前記第１の波長領域の光は、近赤外光であり、
    　前記第２の波長領域の光は、可視光である
    　請求項１～１０のいずれか１項に記載の固体撮像素子。
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