JP2004319576A - アバランシェ・フォトダイオード - Google Patents
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Abstract
【解決手段】APD10は、N型基板11上に、CMOSプロセスのPウェルとほぼ同等な濃度(濃度1E15〜1E17cm−3)であるP−領域(Pウェル)12が形成され、このPウェル12内にP型拡散層であるアバランシェ領域(P層)15と高濃度のN+型拡散層である表面高濃度層14が積層形成され、かつ、表面高濃度層14に対し素子分離膜13で分離された表面位置に高濃度のP+層16が形成されている。APD10は、CMOSプロセスとよく適合する構造を備え、50V以下の低電圧で動作し、CMOSFETとの一体化が容易である。
【選択図】 図1
Description
【発明の属する技術分野】
本発明はアバランシェ・フォトダイオードに係り、特に光吸収領域で発生したキャリアをアバランシェ領域で増倍するアバランシェ・フォトダイオードに関する。
【0002】
【従来の技術】
図20は従来のアバランシェ・フォトダイオード(APD:Avalanche Photo Diode)の一例の構造断面図を示す。この従来のアバランシェ・フォトダイオードは、例えば、特許文献1に記載された構造であり、縦方向に下から濃度が1E19cm−3〜5E20cm−3である埋め込み高濃度P+層1、光吸収領域である薄いP−層2、光吸収領域よりは濃度の高いアバランシェ領域としてのP層3、濃度が1E19cm−3〜5E20cm−3である表面N+層4の順に積層されている。P−層(光吸収領域)2は通常はエピタキシャル層であり、濃度が1E13cm−3〜5E15cm−3程度、厚さは5〜20μm程度であり、また、P層(アバランシェ領域)3は、濃度が1E15cm−3〜1E17cm−3程度、厚さは2μm以下である。
【0003】
また、N+層4とP層3の周縁部にはガードリング5が形成され、ガードリング5は電極6に接続されている。また、N+層4の上には保護膜又は反射防止膜7が形成され、P+層1の底面には電極8が設けられている。
【0004】
この構造の従来のAPDは、電極6と電極8を介して、アバランシェ・ブレークダウンが起こるぎりぎりの逆バイアス電圧を、表面N+層4と埋め込みP+層1との間にかけて使用するが、それにより最も電界が集中し易い個所は、表面N+層4の端の部分である。この端の部分でブレークダウン(エッジ・ブレークダウン)する電圧では、他の大部分のところでは電界の強さが十分でなく、アバランシェ増倍効果が小さいので、この端の部分にガードリング5という低い濃度のN−領域を設け、電界の集中を緩和し、エッジ・ブレークダウンが起こらないようにする。この結果、面積の広い中央部で高い電圧をかけられるようにし、アバランシェ増倍効果が起こるようにする。
【0005】
また、表面N+層4の下には、P−層2に比べて濃度が濃いP層3を設ける。このようにすると、このP層3に電界が集中するようになり、アバランシェ増倍効果はこのP層3で起こる。このP層3をアバランシェ領域と呼ぶことにする。
【0006】
このような形状におけるAPD動作の過程は次のようである。まず、表面N+層4と埋め込みP+層1の間に、電極6と電極8を介して高い逆バイアス電圧をかけると、アバランシェ領域(P層)3と光吸収領域(P−層)2が空乏化する。このように空乏層が広がる結果、APDの容量はPINフォトダイオードと同じくらい小さい。
【0007】
図20の上方から入射した光は、大部分が光吸収領域(P−層)2で吸収され、電子−ホール対を発生させる。発生した電子−ホール対のうち、電子が表面N+層4へ、ホールは埋め込みP+層1へ向かう。電子がアバランシェ領域(P層)3に達すると、高電界によりエネルギーの高いホットエレクトロンになり、それがシリコン格子とぶつかり、新たな電子−ホール対を発生させ、それがさらなる電子−ホール対を発生させるという循環を起こし、最初に発生した電子−ホール対よりも多くの電荷が発生する(アバランシェ増倍)。このように最初の光吸収したのち電子が移動し、特定の領域でアバランシェ増倍するような構造のAPDをリーチスルー型といい、よく用いられる。
【0008】
また、このリーチスルー型APDは、バイポーラトランジスタやCMOSからなる信号処理回路と同一チップ上に集積化されることにより、例えば、温度補償回路をAPDと共に集積化した場合は、環境温度の変動を補償し、直線性や応答性に優れた光検出特性を有して高感度に光量測定を行うことができる受光素子を構成することができることが知られている(例えば、特許文献2参照)。
【0009】
【特許文献1】
特開平7−221341号公報(図8)
【特許文献2】
特開平9−232621号公報(図1、第5頁)
【0010】
【発明が解決しようとする課題】
しかるに、上記のアバランシェ・フォトダイオード(APD)は、光を光電効果で電荷に変換し、発生した電荷をアバランシェ増倍させることにより、高感度検出を実現する魅力的な素子であるが、APDの駆動電圧は50V以上、たいていは100V〜300V程度の高電圧であるため、CMOS型電界効果トランジスタ(FET)と1チップ化するためには素子構造が非常に複雑になるという問題がある。それはAPDで高電圧(50V以上、普通は100〜300V)を用いるために、素子分離をしっかり行わなければいけないからである。
【0011】
例えば、上記の特許文献2記載の半導体装置は、図20で説明したリーチスルー型APDとCMOSFET、バイポーラトランジスタを同一チップ上に一体に形成した構成であるが、基板エッチングやエピタキシャル層形成、分離のための深い拡散領域などが必要となり、構造は非常に複雑であり、また、分離領域に面積をとられるため、微細化が難しく、その結果、小さなAPDを多数敷き詰めるといった構造は難しい。
【0012】
本発明は以上の点に鑑みなされたもので、CMOSプロセスとよく適合する構造を備え、50V以下の低電圧で動作し、CMOSFETとの一体化が容易なアバランシェ・フォトダイオードを提供することを目的とする。
【0013】
本発明の他の目的は、従来に比べて微細な構造であり、多数敷き詰めることが可能なアバランシェ・フォトダイオードを提供することにある。
【0014】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、光吸収領域で発生したキャリアをアバランシュ領域で増倍するアバランシェ・フォトダイオードにおいて、第1の導電型の基板の表面に設けた第2の導電型のウェルと、この第2の導電型のウェル内の表面に設けた第1の導電型の表面高濃度層と、表面高濃度層の直下で、かつ、第2の導電型のウェル内に設けられた第2の導電型のアバランシェ領域とからなり、第2の導電型のウェルと表面高濃度層のPN接合に逆バイアスをかけて第2の導電型のウェル内に広がった空乏層を光吸収領域とし、埋め込み高濃度層を持たない構成としたものである。
【0015】
この発明では、第2の導電型のウェル内に第1の導電型の表面高濃度層と第2の導電型のアバランシェ領域とを設け、第2の導電型のウェルと表面高濃度層のPN接合に逆バイアスをかけて第2の導電型のウェル内に広がった空乏層を光吸収領域とするようにしたため、従来に比べて、低い逆バイアス電圧でアバランシェ効果が得られると共に、従来に比べて狭い空乏層幅を持つアバランシェ・フォトダイオードを実現できる。
【0016】
また、上記の目的を達成するため、本発明は、基板と同一基板上にCMOS回路が形成されると共に、CMOS回路のウェルが第2の導電型のウェルと分離された構造の組が、一又は二以上基板上に形成されていることを特徴とする。この発明では、複数個の本発明のアバランシェ・フォトダイオードの第2の導電型のウェルを近接配置することにより、実質上、一つの大きなアバランシェ・フォトダイオードと同等の受光部面積を持つフォトダイオードを構成できる。また、各APDは電気的には分離されているので、高速動作を維持したまま、全体として大きなAPDと同じ動作をすることができる。
【0017】
【発明の実施の形態】
次に、本発明の一実施の形態について図面と共に説明する。図1は本発明になるアバランシェ・フォトダイオードの一実施の形態の構造断面図を示す。同図において、本実施の形態のAPD10は、N型基板11上に、CMOSプロセスのPウェルとほぼ同等な濃度(濃度1E15〜1E17cm−3)であるP−領域(以後APD用Pウェル、又は単にPウェルと呼ぶ)12が形成され、このPウェル12内にP型拡散層であるアバランシェ領域(P層)15と高濃度のN+型拡散層である表面高濃度層14が積層形成され、かつ、表面高濃度層14に対し素子分離膜13で分離された表面位置に高濃度のP+型拡散層(P+層)16が形成されている。また、表面高濃度層14には電極18が接続され、P+層16には電極19が接続されている。
【0018】
かかる構造の本実施の形態のAPD10が、従来のAPDと最も大きく異なる構造上の相違点は、埋め込み層を持たないことである。その代わりに、本実施の形態のAPD10は、APD用Pウェル12の中に表面高濃度N+層14と、アバランシェ領域15を持つ。表面高濃度N+層14のエッジ部分にはガードリングを設けてもよいが、基本的には持たなくてもよい。
【0019】
次に、本実施の形態のAPD10の製造方法について、図2乃至図5の素子構造断面図と共に説明する。なお、各数値はシミュレーションに使った数字であり、必ずしもこの通りに作らなくてはいけないということではない。以下のシミュレーションはプロセス・デバイス・シミュレータとして、(株)富士総合研究所の2次元シミュレータ、VEGAを使用している。
【0020】
まず、図2(a)に示すように、N型基板11上に公知の方法で300Å〜500Å程度の薄い酸化膜22とレジスト23を積層形成した後、フォトリソグラフィ技術を適用してレジスト23の特定の領域を除去して酸化膜22を露出させた後、イオン注入法を適用してP型不純物として例えばボロンを、加速エネルギー80KeV、ドーズ量2E12cm−2の条件で酸化膜22を通してイオン注入する。
【0021】
続いて、図2(b)に示すように、イオン注入されたボロンを活性化するために、1150℃、12時間の熱処理をすることにより、深さ約4.5μm、ピーク濃度9E15cm−3程度の低濃度のAPD用Pウェル12を形成する。
【0022】
続いて、図3(a)に示すように、シリコン窒化膜24を全面に形成後、フォトリソグラフィ技術を適用して特定の領域をエッチングにより除去した後、素子分離用のフィールド酸化膜(素子分離膜)13を形成する。この素子分離膜13の膜厚は例えば、400nmとする。この時、素子分離膜13の下に1E17〜1E19cm−3程度の濃度の高濃度P領域を形成することもある。素子分離膜13の形成後、シリコン窒化膜24は除去する。
【0023】
続いて、図3(b)に示すように、レジスト25を上面に被覆形成後、フォトリソグラフィ技術を適用して特定の領域を選択除去して、特定の領域26の薄い酸化膜22を露出した後、イオン注入法を適用してN型不純物として例えばひ素を、加速エネルギー50KeV、ドーズ量4E14cm−2の条件で酸化膜22を通してイオン注入する。熱処理後、図3(b)に示すように、Pウェル12の上部に表面高濃度N+層14が形成される。
【0024】
素子分離膜13と表面高濃度N+層14との位置関係は、素子分離膜13下に分離用高濃度領域を形成しない場合は、接触していてもブレークダウン耐圧に原理的には問題ない。しかし、バーズビーク付近では結晶欠陥や結晶ひずみもあり、ブレークダウン耐圧が減少する可能性があるので、図3(b)に示すように、表面高濃度N+層14の端を素子分離膜13からXd1離した方がよい。Xd1の値は、例えば0.4μmに設計する。イオン注入後、レジスト25は公知の方法で除去される。
【0025】
続いて、図4(a)に示すように、レジスト27を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度N+層14の上方で、かつ、表面高濃度N+層14の端からXd2以上内側の特定の領域28を選択除去して、薄い酸化膜22を露出した後、イオン注入法を適用してP型不純物として例えばボロンを、加速エネルギー70KeV、ドーズ量3.5E12cm−2の条件で薄い酸化膜22を通してイオン注入する。
【0026】
イオン注入されたボロンを活性化するために、所定の条件で熱処理を行うことにより、図4(a)に示すように、Pウェル12内で、かつ、表面高濃度N+層14の直下にP型拡散層のアバランシェ領域15が形成される。なお、上記のXd2の値は、例えば0.7μm程度である。このXd2の値は、不純物注入条件、活性化熱処理条件により異なるので、シミュレーション、実験により求める必要がある。イオン注入後、レジスト27は除去される。
【0027】
続いて、図4(b)に示すように、レジスト29を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度N+層14の上方特定の領域30を選択除去して、薄い酸化膜22を露出した後、イオン注入法を適用してN型不純物として例えばひ素を、加速エネルギー50KeV、ドーズ量2E15cm−2の条件で薄い酸化膜22を通してイオン注入して、メタルコンタクト用のN+高濃度領域31を形成する。なお、このN+高濃度領域31の図示はこれ以降の工程では省略する。
【0028】
続いて、図5(a)に示すように、レジスト32を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度N+層14に隣接する2つの素子分離膜13の間の特定の領域33を選択除去して、薄い酸化膜22を露出した後、イオン注入法を適用してP型不純物として例えば2フッ化ボロンBF2を、加速エネルギー30KeV、ドーズ量1.5E15cm−2の条件で薄い酸化膜22を通してイオン注入する。
【0029】
その後、レジスト32及び薄い酸化膜22を除去した後、図5(b)に示すように、全体を60nm程度の膜厚の酸化膜34で覆い、900℃、30分のアニールを行い、注入不純物の活性化を行うことにより、表面高濃度N+層14に対して素子分離膜13で分離されたPウェル12の表面にP型高濃度拡散層であるPウェルコンタクト用のP+層16が形成される。
【0030】
その後、公知の配線技術を適用して図1に示したように、表面高濃度N+層14の前記高濃度領域31に接続された電極18と、P+層16に接続された電極19とを形成することで、本実施の形態のAPD10の製造が完了する。なお、図5(b)の酸化膜34は図1では保護膜17として示されている。
【0031】
以上の製造方法により製造された本実施の形態のAPD10は、図1に一点鎖線Iで示す縦方向に、図6のような不純物プロファイルを有する。図6に示すように、表面高濃度N+層14の不純物濃度140が最も高く、以下、P型アバランシェ領域15の不純物濃度150、Pウェル12の不純物濃度120の順で濃度が低下し、N型基板11の不純物濃度110とPウェル12の不純物濃度120とが、N型基板11とPウェル12の境界の深さ4.4804μmで最小となる。
【0032】
次に、本実施の形態のAPD10の動作について説明する。まず、電極18を介して表面高濃度N+層14に正の電圧を印加すると、図1に示すように空乏層20が広がる。20Vを印加したときの表面高濃度N+層14付近の電位分布は、図7に示すようになる。図7から分かるように、本実施の形態のAPD10では、空乏層が2μm程度広がる。
【0033】
これに対し、従来型APDでは、図20に示したように、基板深い位置に高濃度の埋込み層1を設けてその底面に電極8を設け、表面高濃度層4に接続された電極6との間に50V〜数100Vをかけ、上下電極間の広い範囲に空乏層が広がるようにしており、本実施の形態と大きく異なる。
【0034】
本実施の形態では、電界の分布は図8に示すようになる。同図中、図1と同一構成部分には同一符号を付してある。図8に示すように、本実施の形態のAPD10では、アバランシェ領域15において高電界であり、そうでないところでは低い電界になっている。電界が0V/cmのところまで空乏層が広がっている。
【0035】
空乏層20に光が入ると、光の量に応じて電子・ホール対が発生する。電子は電圧の高い方、すなわちアバランシェ領域15の方へ移動する。電子がアバランシェ領域15に達すると、高電界によりアバランシェ増倍を起こす。一方、ホールはP+層16及び電極19を通してAPDから出て行く。
【0036】
本実施の形態で、ガードリングが必要ない理由は、表面高濃度N+層14のエッジでは29V程度でブレークダウンするのに対して、アバランシェ領域15では25Vでブレークダウンするような設計になっているからである。このようなAPDの特性を以下にシミュレーション結果により示す。
【0037】
(1)APDの増倍率
光エネルギーを10mW/cm2一定の条件で、バイアス0Vの時の電流値を1として、表面高濃度N+層14の電圧を上げていった時の増倍率を図9に示す。同図に示すように、20Vで増倍率は20倍となり、24V弱で100倍となる。しかしながら、24V付近での制御は難しいので、実用的な増倍率は20V〜22V付近の20倍〜30倍と予想される。
【0038】
(2)分光特性
光エネルギーを10mW/cm2一定の条件での分光特性で、ピーク値を1とした相対感度は図10に示される。空乏層の広がり方により、分光特性は異なる。表面高濃度N+層14への電圧が0Vの時には、空乏層が殆ど広がっていないので、表面でしか光電効果が生じていない。従って、分光特性のピークは短波長側の青色470nm程度になっている。一方、表面高濃度N+層14に23Vまでかけた時には空乏層が広がるので、図10に示すように、分光特性のピークは580nm程度となる。
【0039】
一方、波長毎に0Vのときを1として、23Vのときと比較した増倍率は、図11のようになる。傾向としては長波長側の増倍率が高くなる。図11から分かるように、波長が300nm〜800nm全体での増倍率の平均は50倍程度であるが、500nm以下の短波長側では50倍以下と低く、500nm以上の長波長側では50倍以上となっている。これは、空乏層のあまり広がっていない0Vの状態では、長波長側の光電変換量が少なく、比較している元々の値が小さいからだと考えられる。
【0040】
(3)容量特性
本実施の形態のAPD10の容量特性を図12に示す。同図に示すように、表面高濃度N+層14のバイアス電圧を上げていくにつれて空乏層が広がり、容量が減少する。通常、APDの容量特性は、基板奥の埋め込み層に達したところで一定になる。しかしながら、本実施の形態の場合は、埋込み層がないので、バイアス電圧を上げるほど、容量が減少していく特性を示す。
【0041】
容量は空乏層が広がるほど減少するが、本実施の形態の場合、従来のAPDの空乏層幅5〜10μm程度に対して、最大でも2μm程度しかない。従って、本実施の形態の方が従来のAPDに比べて、単位面積当たりの容量はそれだけ増加する。高速な動作が要求される場合、容量が大きいことは不利である。しかしながら、面積を減らせば、容量も減少するので、小さなAPDを多数並べるという場合には必ずしも不利とはならない。
【0042】
(4)応答時間
従来のAPDでは、光吸収領域には一定の電界がかかっている。これに対し、本実施の形態のAPD10の場合は、図8に示した電界分布のように光吸収領域では電界が一様になっておらず、基板奥の空乏層の端21では、電界は0に近い非常に小さな値となる。このような場合、基板奥の電界が弱い部分で発生した電子は弱い電界により速度上昇に時間がかかるため、表面高濃度N+層14に達するまでに一定の時間がかかり、その結果、この電荷の移動時間が応答速度を決定する可能性がある。
【0043】
そこで、ステップ状に光を当てて、過渡応答を見た結果が図13である。光を当てた状態を1n秒続けた後に、光をオフにする。すると、図13に示すように、信号が90%減衰する時間は0.15n秒(周波数換算6.6GHz)である。これはCMOS回路の動作速度よりも十分速いと考えられるので、電荷の移動時間の影響は無視できるものと思われる。従って、実際の応答時間は、本実施の形態のAPD10を回路に組んだ時のRC時定数により、応答速度の限界が決まるものと思われる。
【0044】
このような本実施の形態のAPD10の特性は、従来構造のAPDの特性に対して、次のような特徴を持つ。
【0045】
▲1▼ 従来型のAPDが50V以上の電圧を必要とするのに対して、本実施の形態のAPDは20V〜30V程度でアバランシェ効果をもつ。
【0046】
▲2▼ 従来型のAPDが5〜10μmの空乏層幅を持つのに対して、本実施の形態のAPDではたかだか数μmしか広がらない。このことは長波長側の光電変換効率で不利である。しかしながら、微細化には有利である。従来構造の場合、元々APDの面積が数100μm角以上のような大きな素子を1つだけ形成する場合が多く、微細化して、1つのチップに多数集積することは考えていない。一方、本実施の形態の場合は、数μm〜数十μm角の素子を多数並べることが可能となる。
【0047】
本実施の形態では、APDをCMOSプロセス対応にし、APDとCMOS回路の1チップ化を目的としている。さらには、そのようなAPDとCMOS回路のセットを複数用意し、1チップ化することを目的としている。
【0048】
そこで、次に、そのような回路例を示す。図14はフォトダイオードとオペアンプを組み合わせた電流電圧変換回路の一例の回路図を示す。この電流電圧変換回路は、非常によく使われているもので、その動作は次のようになる。まず、フォトダイオードPDのP型側を、帰還抵抗RLが接続されているオペアンプOPの反転入力端子に接続し、PDのN型側に高い逆バイアス電圧Vpdを印加する。PDのP型の電位はオペアンプOPの非反転入力端子に印加されている電圧Vrに等しくなる。
【0049】
フォトダイオードPDに光が入ると、光電効果により発生したキャリアによりフォトダイオードPDに電流iが流れ、それが抵抗RLに流れ、Vout=i・RLの電圧がオペアンプOPの出力端子に発生する。この電流電圧変換回路で重要なのは、帰還をかけているため、オペアンプOPの入力インピーダンスZinがRL/Aとなることである(ここで、Aはオペアンプの増幅率である。)。この結果、フォトダイオードPDはRC時定数が小さくなるので、高い周波数で動作できる。
【0050】
さて、この電流電圧変換回路でフォトダイオードPDにAPDを用いても、勿論よい。APDのN型側に高い逆バイアス電圧をかけて、アバランシェ増倍効果が起こるようにすればよい。
【0051】
図15は1つの基板にAPDとCMOS回路を作り込んだときの一例の構造断面図を示す。簡単のため、図15では配線等の細部を省略し、CMOS回路はNMOS部のみを示している。同図において、N型基板35に2つのPウェル36及び37が分離して形成され、一方のPウェル36にはN型拡散層39が形成され、そのN型拡散層39の両側及びPウェル36と37間に、フィールド酸化膜38が形成されている。また、Pウェル37の上方には図示しない酸化膜を介してゲート電極40が形成され、このゲート電極40はP型拡散層36に接続されている。
【0052】
上記のPウェル36はAPD部Pウェルを構成し、Pウェル37はCMOS回路用Pウェルを構成しており、両者はN型基板35によるNウェルにより分離されている。ここで、従来のAPD構造では、素子分離構造が非常に複雑になるが、本発明の場合は図15に示すように、CMOSプロセスのウェル分離、フィールド酸化素子分離がそのまま使え、非常に簡便な構造であることが分かる。
【0053】
さらに、「APD+オペアンプ」のセットを複数並べる時も同様で、ウェル分離、フィールド酸化により、各素子を分離し、図16の構造断面図に示すように、ウェル分離を行えば、そのまま並べることが可能である。同図中、N型基板41にPウェル42、43、44及び45が互いに分離して形成され、Pウェル42、44にはN型拡散層46、48が形成され、Pウェル43、45の上方にはゲート電極47、49が形成されている。また、50は素子分離用フィールド酸化膜である。
【0054】
図16において、Pウェル42、44はAPD部用Pウェルであり、Pウェル43、45はCMOS回路用Pウェルである。Pウェル42及び43と拡散層45及びゲート電極47等は第1のAPDとCMOS回路のセットを構成しており、Pウェル44及び45と拡散層48及びゲート電極49等は第2のAPDとCMOS回路のセットを構成している。
【0055】
この図16に示す構造においては、従来構造にない重要な特徴が示される。すなわち、従来構造で複数のAPDを1チップ化した時、例えば特開平2000−252507号公報に記載の従来構造のように、APDの埋め込み電極の方を共通電極にするのが普通である。このようにしないと、分離用に使う面積が非常に大きくなったり、構造が複雑になったりしまうからである。従って、APD電極はN型、P型の一方しか用いることができない。
【0056】
これに対し、本発明では、CMOSプロセスのウェル分離で簡単にAPD部用Pウェル42、44とCMOS回路用Pウェル43、45との分離ができるため、全てのAPDで、両方の電極を独立に取り出すことが可能である。従って、図14の回路図ではフォトダイオードのP型から信号を取り出しているが、N型側から信号を取り出しても、電流の向きが逆になるだけで、同じことである。
【0057】
ただ、本発明の欠点の一つは、通常のAPDよりも空乏層幅が狭いために、単位面積当たりの容量が大きいことである。そのため、動作周波数によりその面積が限られるということが起こり得る。面積が小さくなると、APDの感度が落ちてしまい、目的の性能が得られない可能性がある。しかしながら、本発明のAPDは複数のAPD、CMOS回路を並べて配置することが可能であり、この特性を用いて大規模面積APDに相当する回路を作ることができる。それを図17で示す。
【0058】
図17において、n個のアバランシェ・フォトダイオードAPD(1)〜APD(n)は、それぞれ図1に示した断面構造を有する本実施の形態のAPDで、それぞれ1対1に対応して設けられたオペアンプAMP(1)〜AMP(n)の反転入力端子に、P型側端子が接続されている。各APD(1)〜APD(n)の面積は目標とする容量以下の面積になっているので、動作周波数に問題はないとする。オペアンプAMP(1)〜AMP(n)は、同一の帰還抵抗RLを有し、またその非反転入力端子には同一の電圧Vrが印加されている。
【0059】
更に、オペアンプAMP(1)〜AMP(n)の各出力端子は、それぞれ抵抗RLを介して出力用オペアンプAMP(out)の反転入力端子に共通接続されている。この出力用オペアンプAMP(out)も帰還抵抗RLを有し、またその非反転入力端子には同一の電圧Vrが印加されている。
【0060】
かかる構成の回路において、APD(1)〜APD(n)にそれぞれ光が入射すると、その受光量に応じた電流i(1)〜i(n)がAPD(1)〜APD(n)に発生し、電流に応じた電圧i(1)・RL〜i(n)・RLがオペアンプAMP(1)〜AMP(n)の各出力端子から出力される。この各出力電圧は帰還抵抗と同じ値の抵抗RLで電流変換された後、共通接続された次段の出力用オペアンプAMP(out)に供給されて全電流足しあわされ、再び電流電圧変換されて電圧Voutとして出力される。
【0061】
この構成により、APD(1)〜APD(n)は電気的には分離されているので、高速動作を維持したまま、全体として大きなAPDと同じ動作をすることになる。例えば、図18のように、基板52上に例えば4個のAPD(1)〜APD(4)を近接させて配置することにより、これらにより一つの大きなAPDと同じ動作をする受光部全体53を構成できる。受光部全体53の面積は、APDの数を増やすことにより、好きな大きさに設定できる。なお、図18では抵抗RLの図示は省略している。
【0062】
また、このように分割することにより、別のメリットも発生する。従来、APD受光部面積を大きくなると、結晶欠陥を含む確率が高くなり、その結果高い電圧がかけられなくなり、歩留まり低下を招きやすかった。ところが、本発明のように多数のAPDに分割して構成すると、あるAPDに結晶欠陥があっても、その部分から出力をしないようにすれば、他のAPDは使える。APDの数が減るだけ感度は落ちるが、低グレード品として販売が可能となる。
【0063】
また、本発明では、APDとCMOS回路を容易に同じチップ内に収めることができるので、図19に示すように、APD55とアンプ56とスイッチ57を含んだ画素PX11〜PX33を形成し、これら画素PX11〜PX33を3行3列のマトリックス状に配列し、各画素PX11〜PX33の動作をコントロールするコントロール回路58と、出力後の処理回路(例えばA/D変換回路59−1、59−2、59−3)などを1チップ化し、高感度のエリアイメージセンサを1チップで作ることができる。
【0064】
このようなAPDを使ったエリアイメージセンサは、Bi−CMOSプロセスでは例があったが、CMOSプロセスでは例がなかったものである。なお、図19では3行3列ではあるが、n行n列(nは2又は4以上の整数)に展開できるのは勿論のことである。また、図19のような2次元ではなく直線状に上記の構成の画素を複数個配置して、リニア・イメージセンサを形成できることは勿論である。
【0065】
【発明の効果】
以上説明したように、本発明によれば、第2の導電型のウェル内に第1の導電型の表面高濃度層と第2の導電型のアバランシェ領域とを設け、第2の導電型のウェルと表面高濃度層のPN接合に逆バイアスをかけて第2の導電型のウェル内に広がった空乏層を光吸収領域とすることにより、従来に比べて、低い逆バイアス電圧でアバランシェ効果が得られると共に、従来に比べて狭い空乏層幅を持つアバランシェ・フォトダイオードを実現できるようにしたため、50V以下の低電圧で動作し、CMOSFETとの一体化が容易で、微細化も適合したアバランシェ・フォトダイオードを提供することができる。
【0066】
また、本発明によれば、複数個の本発明のアバランシェ・フォトダイオードの第2の導電型のウェルを近接配置することにより、実質上、一つの大きなアバランシェ・フォトダイオードと同等の受光部面積を持つフォトダイオードを構成でき、各APDは電気的には分離されているので、高速動作を維持したまま、全体として大きなアバランシェ・フォトダイオードと同じ動作をすることができるため、大規模面積のアバランシェ・フォトダイオードに相当する回路を得ることができると共に、個々のアバランシェ・フォトダイオードの結晶欠陥による全体の大規模面積のアバランシェ・フォトダイオードに与える歩留まり低下の影響を低減できる。
【図面の簡単な説明】
【図1】本発明のAPDの一実施の形態の構造断面図である。
【図2】本発明のAPDの製造方法の一実施の形態の説明用素子構造断面図(その1)である。
【図3】本発明のAPDの製造方法の一実施の形態の説明用素子構造断面図(その2)である。
【図4】本発明のAPDの製造方法の一実施の形態の説明用素子構造断面図(その3)である。
【図5】本発明のAPDの製造方法の一実施の形態の説明用素子構造断面図(その4)である。
【図6】本発明の一実施の形態の不純物プロファイルを示す図である。
【図7】本発明の一実施の形態に所定電圧を印加したときの表面高濃度N+層付近の一例の電位分布図である。
【図8】本発明の一実施の形態の一例の電界分布図である。
【図9】本発明の一実施の形態の表面高濃度N+層の電圧を上げていった時の増倍率の一例を示す図である。
【図10】本発明の一実施の形態の光エネルギーを10mW/cm2一定の条件での分光特性で、ピーク値を1とした相対感度を示す図である。
【図11】本発明の一実施の形態において、各波長毎に0Vのときを1として、23Vのときと比較した増倍率を示す図である。
【図12】本発明の一実施の形態の容量特性図である。
【図13】本発明の一実施の形態にステップ状に光を当てた時の一例の過渡応答特性図である。
【図14】フォトダイオードとオペアンプを組み合わせた電流電圧変換回路の一例の回路図である。
【図15】1つの基板にAPDとCMOS回路を作り込んだときの構造断面図である。
【図16】「APD+オペアンプ」のセットを複数並べるため、ウェル分離、フィールド酸化により、各素子を分離した様子を示した構造断面図である。
【図17】本発明のAPDは複数のAPD、CMOS回路を並べて配置し、大規模面積APDに相当する一例の回路の回路図である。
【図18】各APDを近接させて配置して、一つの大きなAPDと同じ動作する一例の回路の配置図である。
【図19】本発明の一実施の形態のAPDとアンプとスイッチを含んだ画素にてエリア状にならべ、各画素の動作をコントロールする回路と、出力後の処理回路(例えばA/D変換回路)などを1チップ化した図である。
【図20】従来のリーチスルー型のAPDの一例の構造断面図である。
【符号の説明】
10 本発明の一実施の形態のアバランシェ・フォトダイオード(APD)
11、35 N型基板
12、36、37、42〜45 Pウェル
13 素子分離膜
14 表面高濃度N+層
15 アバランシェ領域(P層)
16 P+層
17 保護膜又は反射防止膜
18、19 電極
20 空乏層
21 空乏層端
38、50 フィールド酸化膜
39、46、48 N型拡散層
40、47、49 ゲート電極
APD(1)〜APD(n) 本発明のアバランシェ・フォトダイオード
OP、AMP(1)〜AMP(n) オペアンプ
PX11〜PX33 本発明のAPDを含む画素
Claims (2)
- 光吸収領域で発生したキャリアをアバランシュ領域で増倍するアバランシェ・フォトダイオードにおいて、
第1の導電型の基板の表面に設けた第2の導電型のウェルと、該第2の導電型のウェル内の表面に設けた前記第1の導電型の表面高濃度層と、該表面高濃度層の直下で、かつ、前記第2の導電型のウェル内に設けられた前記第2の導電型のアバランシェ領域とからなり、前記ウェルと前記表面高濃度層のPN接合に逆バイアスをかけて前記ウェル内に広がった空乏層を光吸収領域としたことを特徴とするアバランシェ・フォトダイオード。 - 前記基板と同一基板上にCMOS回路が形成されると共に、該CMOS回路のウェルが前記第2の導電型のウェルと分離された構造の組が、一又は二以上前記基板上に形成されていることを特徴とする請求項1記載のアバランシェ・フォトダイオード。
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