JPWO2019189700A1 - 光検出器 - Google Patents
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Abstract
Description
まず、図1及び図2を参照しながら、実施の形態1に係る光検出器の構造を説明する。
図6は、本開示の実施の形態1に係る光検出器の変形例1を示す断面図である。
続いて、図8及び図9を参照しながら、実施の形態2に係る光検出器の構造を説明する。
続いて、図15〜図22を参照しながら、実施の形態2に係る光検出器100aのエピタキシャル層及び半導体層の変形例について説明する。
図15は、本開示の実施の形態2に係る光検出器100aの変形例1を示す平面図である。図16は、図15のXVI−XVI線における、本開示の実施の形態2に係る光検出器100aの変形例1を示す断面図である。図17は、図16のXVIIA−XXIIA線上における、本開示の実施の形態2に係る光検出器100aの変形例1の不純物濃度プロファイルを示す図である。
図18は、本開示の実施の形態2に係る光検出器100aの変形例2を示す平面図である。図19は、図18のXIX−XIX線における、本開示の実施の形態2に係る光検出器100aの変形例2を示す断面図である。図20は、図19のXXA−XXA線上における、本開示の実施の形態2に係る光検出器100aの変形例2の不純物濃度プロファイルを示す図である。
図21は、本開示の実施の形態2に係る光検出器の変形例3を示す平面図である。図22は、図21のXXII−XXII線における、本開示の実施の形態2に係る光検出器の変形例3を示す断面図である。
続いて、図23〜図35を参照しながら、本開示に係る光検出器が備える画素をアレイ化した際の画素アレイの配置レイアウトについて説明する。なお、図23〜35においては、画素アレイが有する第1半導体層、分離トランジスタ、及び、垂直信号線等の構成要素を図示し、画素アレイの構成要素の一部の図示を省略している。また、図23〜図35に示す画素アレイには、上述した画素6、63、6a、6c、及び、6dのいずれが採用されてもよい。つまり、図23〜図35で説明する画素アレイは、実施の形態1に係る光検出器100、実施の形態2に係る光検出器100a及びその変形例のいずれに採用されてもよい。
図23は、本開示に係る光検出器の画素の配置レイアウトの第1例を示す平面図である。
図24は、本開示に係る光検出器の画素の配置レイアウトの第2例を示す平面図である。
図25は、本開示に係る光検出器の画素の配置レイアウトの第3例を示す平面図である。
図26は、本開示に係る光検出器の画素の配置レイアウトの第4例を示す平面図である。
図27は、本開示に係る光検出器の画素の配置レイアウトの第5例を示す平面図である。
図28は、本開示に係る光検出器の画素の配置レイアウトの第6例を示す平面図である。
図29は、本開示に係る光検出器の画素の配置レイアウトの第7例を示す平面図である。
図30は、本開示に係る光検出器の画素の配置レイアウトの第8例を示す平面図である。
図31は、本開示に係る光検出器の画素の配置レイアウトの第9例を示す平面図である。
図32は、本開示に係る光検出器の画素の配置レイアウトの第10例を示す平面図である。
図33は、本開示に係る光検出器の画素の配置レイアウトの第11例を示す平面図である。
図34は、本開示に係る光検出器の画素の配置レイアウトの第12例を示す平面図である。図35は、図34のXXXV−XXXV線における、本開示に係る光検出器の画素の配置レイアウトの第12例を示す断面図である。
続いて、図36〜図38を参照しながら、本開示の一態様に係る光検出器の回路構成の変形例1について説明する。
続いて、図39〜図42を参照しながら、本開示の一態様に係る光検出器の回路構成の変形例について説明する。
続いて、図43〜図45を参照しながら、本開示に係る光検出器のパッケージ構成について説明する。
図43は、本開示に係る光検出器30の第1例を示す断面図である。
図44は、本開示に係る光検出器31の第2例を示す断面図である。
図45は、本開示に係る光検出器32のパッケージPKG2の第3例を示す断面図である。
続いて、図46〜図52を参照しながら、本開示に係る光検出器の製造方法について説明する。
続いて、図53〜図56を参照しながら、実施の形態3に係る光検出器の構造を説明する。
続いて、実施の形態3に係る光検出器1000の変形例について説明する。なお、変形例の説明においては、光検出器1000との差異点を中心に説明し、実質的に同様の構成については同様の符号を付し、説明を一部簡略化又は省略する場合がある。
図57は、本開示の実施の形態3に係る光検出器の変形例1を示す断面図である。
図58は、本開示の実施の形態3に係る光検出器の変形例2を示す断面図である。
以上、本開示の実施の形態に係る光検出器について、実施の形態1、実施の形態2、実施の形態3及び各変形例に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、又は異なる実施の形態における構成要素を組み合わせて構築される形態も、一つ又は複数の態様の範囲内に含まれてもよい。
2 配線層
3 半導体基板層
4 透明金属
5 支持基板
6、6a、6c、6d、6e、6f、60、61、62、63 画素
9〜20、21、22、23、23a 画素アレイ
30〜32、100、100a、100b、100c、100d、1000、1001、1002、1003 光検出器
101、101a、101b、101c 第1半導体層
102、102a、102b、1020、1020a 第2半導体層
103、1030 分離領域
104 第1ウェル(回路領域)
105 第2ウェル(回路領域)
107、107a 第4半導体層
201 分離トランジスタ
202 第1コンタクト
203 第1配線
204 第2コンタクト
205 列信号線
301 増倍領域
302 光電変換層
401 APD
402 転送トランジスタ
403 水平信号線
404 垂直信号線
406 垂直走査回路
407 読み出し回路
408 水平走査回路
409 バッファアンプ
410 リセットトランジスタ
411 ソースフォロワトランジスタ
412 選択トランジスタ
413 浮遊拡散容量
501、501a 金属板
501b 金属線
600、601、602、6000、6001 半導体基板
700 第2導電型層
701 コンタクト
702 成長基板
703 エピタキシャル層
704 第2半導体層
705 第1半導体層
706 ウェル
707 ゲート電極
708、711 絶縁膜
709 コンタクト
710 第1配線
B 電源
S1 第1主面
S2 成長面
S3 第2主面
PKG1、PKG2 パッケージ
Claims (30)
- 第1主面及び前記第1主面の反対側の第2主面を有する半導体基板と、
前記半導体基板における前記第1主面側に形成された第1導電型を有する第1半導体層と、
前記半導体基板における、前記第1半導体層及び前記第2主面の間に形成された前記第1導電型とは異なる導電型である第2導電型を有する第2半導体層と、
前記半導体基板で光電変換により発生した電荷を、前記第1半導体層及び前記第2半導体層においてアバランシェ増倍する増倍領域と、
前記第1主面に平行な方向において前記第1半導体層と並んで形成された回路領域と、
前記回路領域に形成された1以上の分離トランジスタと、
前記第1半導体層及び前記回路領域の間に形成された分離領域と、
前記第1半導体層上に形成された1以上の第1コンタクトと、
前記第1コンタクト及び前記分離トランジスタのソースを接続する第1配線と、
前記分離トランジスタのドレインに接続され、前記半導体基板で光電変換により発生した電荷のうち、第1の電荷を読み出す読み出し回路と、を備える
光検出器。 - さらに、前記第2主面に形成された第2コンタクトを有し、
前記第1半導体層及び前記第2半導体層の間で光電変換により発生した電荷のうち、前記第1の電荷とは極性が異なる第2の電荷は、前記第2コンタクトを介して、前記半導体基板の外部に流れる
請求項1に記載の光検出器。 - 前記分離領域は、ポテンシャルによって前記第1半導体層及び前記回路領域を分離する
請求項1又は2に記載の光検出器。 - 前記ポテンシャルは、前記アバランシェ増倍により発生した電荷による前記第1半導体層の電圧変化よりも大きい
請求項3に記載の光検出器。 - 前記分離領域は、空乏化されている
請求項1〜4のいずれか1項に記載の光検出器。 - 前記第1半導体層及び前記分離領域が形成された領域には、STI(Shallow Trench Isolation)又はコンタクトは、形成されていない
請求項1〜5のいずれか1項に記載の光検出器。 - 前記第2半導体層の不純物濃度は、深さ方向へ向かうにつれて増加する
請求項1〜6のいずれか1項に記載の光検出器。 - 前記第2半導体層は、前記第1主面の全面に形成されている
請求項1〜7のいずれか1項に記載の光検出器。 - 前記第2半導体層の不純物濃度分布は、
前記第1主面に平行な方向において、略一定である
請求項7又は8に記載の光検出器。 - さらに、前記回路領域に形成された少なくとも1つの第1ウェルを備え、
前記第1ウェルは、前記第1導電型であり、前記第1ウェルと前記第2半導体層との境界において、前記第1半導体層よりも不純物濃度が低い
請求項7〜9のいずれか1項に記載の光検出器。 - 前記第1ウェルは、前記第1半導体層よりも前記第2主面側まで形成されている
請求項10に記載の光検出器。 - 前記第2半導体層の不純物濃度分布は、
前記第1主面から前記第2主面に向かって、濃度勾配が急峻となる
請求項7〜11のいずれか1項に記載の光検出器。 - 前記第1半導体層と前記第2半導体層との界面は、前記第2半導体層の上面の一部よりも、前記第2主面側に形成されている
請求項1〜12のいずれか1項に記載の光検出器。 - 前記第1半導体層と前記第2半導体層との界面を含む領域において、前記第1半導体層の不純物濃度は、前記第2半導体層の不純物濃度より大きい
請求項1〜13のいずれか1項に記載の光検出器。 - 前記第2半導体層の不純物濃度は、1016cm−3以上である
請求項1〜14のいずれか1項に記載の光検出器。 - 前記第1半導体層の不純物濃度は、深さ方向に向かうにつれて増加する領域を有する
請求項1〜15のいずれか1項に記載の光検出器。 - 前記第1半導体層は、前記半導体基板の第1主面と接する、第2導電型層を含む
請求項1〜16のいずれか1項に記載の光検出器。 - 前記光検出器は、複数の前記第1コンタクトと、複数の前記第1コンタクトのいずれかにそれぞれ接続された複数の前記分離トランジスタと、を備え、
複数の前記分離トランジスタは、1つの前記回路領域内に形成されている
請求項1〜17のいずれか1項に記載の光検出器。 - 複数の前記分離トランジスタのうち、少なくとも2つの分離トランジスタは、前記読み出し回路を共有する
請求項18に記載の光検出器。 - 少なくとも2つの前記分離トランジスタは、前記読み出し回路と接続されるドレインを共有する
請求項18又は19に記載の光検出器。 - 平面視において、前記第1半導体層は、M(Mは2以上の自然数)回回転対称性を有するN(Nは3以上の自然数)角形内に、M回回転対称性を保持するように、N個形成され、
前記回路領域は、
前記M回回転対称性を有するN角形の回転対称中心に形成され、
前記回路領域内には、N個の前記分離トランジスタが形成される
請求項1〜20のいずれか1項に記載の光検出器。 - 前記読み出し回路は、前記回路領域内に、
前記分離トランジスタのドレインに接続され、前記分離トランジスタを介して前記第1半導体層をリセットするリセットトランジスタと、
前記分離トランジスタからの出力信号を読み出すソースフォロワトランジスタと、
前記ソースフォロワトランジスタと接続された選択トランジスタと、を備える
請求項1〜21のいずれか1項に記載の光検出器。 - 第1主面及び前記第1主面の反対側の第2主面を有する半導体基板と、
前記半導体基板における前記第1主面側に形成された第1導電型を有する第1半導体層と、
前記半導体基板における、前記第1半導体層及び前記第2主面の間に形成された前記第1導電型とは異なる導電型である第2導電型を有する第2半導体層と、
前記半導体基板で光電変換により発生した電荷を、前記第1半導体層及び前記第2半導体層においてアバランシェ増倍する増倍領域と、
少なくとも2つの前記増倍領域を分離する分離領域と、を備える
光検出器。 - さらに、前記第2主面に形成された第2コンタクトを備え、
前記第1半導体層及び前記第2半導体層の間で光電変換により発生した第1の電荷及び前記第1の電荷とは極性が異なる第2の電荷のうちの一方は、前記第2コンタクトを介して、前記半導体基板の外部に流れる
請求項23に記載の光検出器。 - 前記分離領域は、ポテンシャルによって少なくとも2つの前記増倍領域を分離する
請求項23又は24に記載の光検出器。 - 前記ポテンシャルは、前記アバランシェ増倍により発生した電荷による前記第1半導体層の電圧変化よりも大きい
請求項25に記載の光検出器。 - 前記分離領域は、空乏化されている
請求項23〜26のいずれか1項に記載の光検出器。 - 前記第1半導体層及び前記分離領域が形成された領域には、STI(Shallow Trench Isolation)又はコンタクトは、形成されていない
請求項23〜27のいずれか1項に記載の光検出器。 - 前記第2半導体層は、平面視で、前記第1半導体層と同一の形状、又は、前記第1半導体層よりも広い
請求項23〜28のいずれか1項に記載の光検出器。 - さらに、前記第1半導体層を複数備え、
前記第2半導体層は、平面視で複数の前記第1半導体層と重なるように連続して前記半導体基板に形成される
請求項23〜29のいずれか1項に記載の光検出器。
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