JP6145655B2 - 半導体光検出器 - Google Patents

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Description

本発明は半導体光検出器に関し、特に微弱な光を検出する半導体光検出器に関する。
近年、医療、バイオ、放射線計測などのさまざまな分野で、１フォトンに至る微弱光を正確に計測する光検出器が必要とされている。現在、微弱光を検出する光検出器として光電子増倍管（Ｐｈｏｔｏｍｕｌｔｉｐｌｉｅｒ Ｔｕｂｅ；ＰＭＴ）が広く利用されている。しかし、真空管デバイスであるＰＭＴは、１つの大きさが、小さくても１０ｍｍ×１０ｍｍほどであるため多画素化が難しい。また、ＰＭＴを用いて２次元のイメージングを行うには、被写体をＸＹ面内で走査し、被写体の各点の情報を集めてから画像化する必要がある。そのため、被写体をリアルタイムで撮影することが難しい。このような中、微弱光を検出する光検出器の多画素化と高速化とを同時に実現するために、光検出器を固体素子にすることが要望されている。
微弱光を検出する光検出器のひとつとして、アバランシェフォトダイオード（Ａｖａｌａｎｃｈｅ Ｐｈｏｔｏｄｉｏｄｅ；ＡＰＤ）を利用したフォトン・カウント型の光検出器が提案されている。この光検出器は、ＡＰＤに入射したフォトンをカウントし、デジタル値の信号としてカウント結果を画素の外に伝送する。
例えば、特許文献１に記載されているように、フォトン・カウント型の光検出器の構造は、負荷抵抗が接続され、降伏電圧より少し低い、または、降伏電圧以上の高電圧が印加された複数のＡＰＤがアレイ状に配列されている。当該光検出器では、以下に示す動作原理により、ＡＰＤに１個のフォトンが入射するとパルス信号が発生し、当該パルス信号によってカウンタのカウント値を１だけ増加する。これにより、ＡＰＤに入射したフォトンがカウントされる。
以下、ＡＰＤの動作原理について簡単に説明する。
ＡＰＤにフォトンが入射すると電子−正孔対が発生する。発生した電子と正孔の一方、または両方は、ＡＰＤ両端にかかる電圧に応じてＡＰＤ内部に発生する電界によって加速され、結晶格子と衝突して新たな電子−正孔対を発生させる。この現象を衝突イオン化という。この衝突イオン化を繰り返して起こすことで電荷が増倍される。
ＡＰＤには線形モードとガイガーモードという２つの動作モードがある。
線形モードは、ＡＰＤに印加する電圧をＡＰＤの降伏電圧よりやや低くして、電子と正孔の一方のみが衝突イオン化を起こすようにした動作モードである。線形モードでは、衝突イオン化は有限の回数だけ起こるため、出力される電流は入射フォトン数に比例する。
ガイガーモードは、ＡＰＤに印加する電圧をＡＰＤの降伏電圧以上にして、電子と正孔の両方が衝突イオン化を起こすようにした動作モードである。ガイガーモードでは、電子と正孔の両方が衝突イオン化をなだれ的に繰り返して起こり、出力される電流が急激に増加する。そのため、通常は、デバイスが破壊されないように負荷抵抗をＡＰＤに直列に接続して使用される。この場合、大きな電流が負荷抵抗に流れると負荷抵抗の両端に電圧が生じ、生じた電圧分だけ、ＡＰＤの両端にかかる電圧が降下する。ＡＰＤの両端の電圧が降伏電圧を大きく下回ったところで衝突イオン化は停止し、出力される電流も瞬時に減衰する。このため、ガイガーモードでは、出力される電流はパルス信号となり、ＡＰＤから出力される電流値は入射フォトン数に比例しない。
特許文献１に記載されている光検出器は、ガイガーモードのＡＰＤが用いられる。
米国特許第７２６２４０２号明細書
ＡＰＤはフォトンの入射で生成される電荷だけでなく、熱的な励起といった、フォトンの入射以外で生成される電荷も増倍し、暗時ノイズの原因となる。従来のフォトン・カウント型の光検出器は高い増倍率のガイガーモードＡＰＤを用いているため、暗時ノイズが極めて大きい。そのため、１回の検出だけではフォトンの入射で生成された電荷による信号と暗時ノイズとの区別がつかなくなり、信号（Ｓ）及びノイズ（Ｎ）の比で与えられるＳ／Ｎ比が著しく低いという課題がある。
また、ＡＰＤの増倍による電流は、電荷が結晶格子と衝突する過程で発生するというランダムな現象によるものであるため、ショットノイズに起因する増倍ノイズが発生する。ガイガーモードＡＰＤは高い増倍率（通常、１０５倍以上）で動作するため、増倍率の分だけ、増倍ノイズが大きくなる。
ガイガーモードＡＰＤでは、光源と同期した検出回路によるサンプリング回数分だけデータを積算することで、１回分のデータによる検出に比べて、Ｓ／Ｎ比を改善することができる。しかし、この方法は、光源の発光タイミングと信号検出のタイミングとを同期させる必要があるため、ランダム光の検出（例えば、放射線計測など）には利用できない。ランダム光の検出を可能にするためには、ランダムノイズであるデバイスの暗電流発生を極限まで抑えることが必要である。
本発明は、上記課題に鑑み、暗時ノイズと増倍ノイズを従来に比べて大幅に低減することにより、ランダム光を含む微弱光を検出できる半導体光検出器を提供する。
上記課題を解決するため、本発明の一形態に係る半導体光検出器は、光電変換部と、電荷蓄積部と、検出回路とを有する単位画素を少なくとも１つ有する。電荷蓄積部は、入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する。電荷蓄積部は、光電変換部に接続され、光電変換部からの信号電荷を蓄積する。検出回路は、電荷蓄積部に接続され、電荷蓄積部に蓄積された信号電荷を電圧に変換し、増幅部を通して増幅して出力する。
本発明によれば、増倍ノイズと暗電流ノイズを極限まで抑えることにより、ランダム光を含む微弱光が検出できる半導体光検出器を実現できる。
図１は、本発明の第１の実施形態に係る半導体光検出器の単位画素の断面図である。 図２は、第１の実施形態に係る半導体光検出器の単位画素の断面図と平面図（一部透視図）の関係を示す図である。 図３は、第１の実施形態に係る半導体光検出器の等価回路を示す図である。 図４は、第１の実施形態に係る光検出器の集積化の概念図である。 図５は、第１の実施形態に係る画素分離のポテンシャル形状を示す図である。 図６は、第１の実施形態に係る第１の検出回路の構成例を示す回路図である。 図７は、第１の実施形態に係る第１の検出回路におけるタイミングチャートである。 図８は、第１の実施形態に係る第２の検出回路の構成例を示す回路図である。 図９は、第１の実施形態に係る第２の検出回路におけるタイミングチャートである。 図１０は、第１の実施形態に係るリセット回路部の構成図である。 図１１は、第１の実施形態に係る演算回路部の論理回路図である。 図１２Ａは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｂは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｃは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｄは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｅは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｆは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｇは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｈは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１２Ｉは、第１の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。 図１３は、本発明の第２の実施形態に係る半導体光検出器の単位画素の断面図である。 図１４は、第２の実施形態に係る半導体光検出器の等価回路を示す図である。
以下、本発明に係る実施形態について、図面を参照しながら、具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。なお、本発明は以下の実施形態に限定されない。なお、技術的な矛盾が無ければ、異なる実施形態に係る構成同士を組み合せても良い。
（第１の実施形態）
まず、図１と図２を参照しながら、本発明の第１の実施形態に係る半導体光検出器の単位画素の構造を説明する。なお、図２は平面視における本実施形態に係る半導体光検出器の配置を明確に示すため、一部透視図としている。なお、本明細書において、「平面視」とは、光電変換部１０１の受光面の法線方向から見ることを指す。
本実施形態に係る半導体光検出器１００は、複数の単位画素が半導体基板２１上に行列状に配置されている。複数の単位画素はそれぞれ、光電変換部１０１と、検出回路部２０１とを有し、光電変換部１０１と検出回路部２０１とは接合部３０１によって電気的に接続されている。
まず、光電変換部１０１について説明する。
光電変換部１０１は、入射光が入射する側の第１の表面Ｓ１と、第１の表面Ｓ１と対向する第２の表面Ｓ２とを有するｐ−型の半導体層１１を有する。さらに光電変換部１０１は、半導体層１１内に、ｐ＋型の第１の半導体部１２とｎ＋型の第２の半導体部１３とｐ型の第３の半導体部１４とｎ−型の第４の半導体部１５とを有する。ｐ型を第１導電型、ｎ型を第２導電型とする。
第１の半導体部１２は、半導体層１１における第１の表面Ｓ１側に配置されてアノードを構成する。第１の半導体部１２は、第１の表面Ｓ１全面に形成され、複数の単位画素に亘って形成されている。
第２の半導体部１３は、半導体層１１における第２の表面Ｓ２側の一部に配置されてカソードを構成する。第２の半導体部１３は、単位画素ごとに形成され、隣接する単位画素の第２の半導体部１３同士は、互いに分離されている。
第３の半導体部１４は、半導体層１１の内部であって、平面視において、第２の半導体部１３と重なるように配置される。第３の半導体部１４は、単位画素ごとに形成され、隣接する単位画素の第３の半導体部１４同士は、互いに分離されている。本実施の形態においては、平面視において、第２の半導体部１３は第３の半導体部１４よりも大きく形成されている。これにより、隣接する単位画素に信号が漏れることを低減できる。
第４の半導体部１５は、第２の表面Ｓ２側、且つ、第２の半導体部１３が配置されていない領域に配置される。第４の半導体部１５は、隣接する単位画素の第２の半導体部１３同士を分離するものである。
さらに、光電変換部１０１は、保護酸化膜１６と電極１７（第１の電極とする）と層間絶縁膜１８と第１のコンタクトプラグ１９と第１の画素電極２０とを有する。
保護酸化膜１６は、第１の半導体部１２の入射光が入射する側の表面上に配置される。すなわち、保護酸化膜１６は、半導体層１１の第１の表面Ｓ１上に配置される。
電極１７は、保護酸化膜１６が配置されていない領域であって、第１の表面Ｓ１上に配置される。電極１７は、第１の半導体部１２と電気的に接続され、保護酸化膜１６を画素ごとに分離するように、格子状に配置されている。
層間絶縁膜１８は、第２の半導体部１３及び第３の半導体部１４に接するように配置される。すなわち、層間絶縁膜１８は、半導体層１１の第２の表面Ｓ２上に配置される。第１の画素電極２０（第２の電極とする）は、層間絶縁膜１８の上に配置され、層間絶縁膜１８内に配置された第１のコンタクトプラグ１９によって、第２の半導体部１３に電気的に接続される。第１の画素電極２０および第１のコンタクトプラグ１９は、単位画素ごとに形成されている。
第４の半導体部１５は、隣接する単位画素を分離する画素分離領域として機能する。すなわち、第４の半導体部１５は、隣接する第２の半導体部１３を分離する。本実施形態の変形例として、第４の半導体部１５の代わりに絶縁部を設けた構造としてもよい。この場合、絶縁部は、例えば、ＣＭＯＳ ＬＳＩで用いられるシャロートレンチ分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）などを用いることができる。
本実施形態の変形例として、第４の半導体部１５の導電型を、第２の半導体部１３と異なる導電型にして画素分離を実現しても良い。具体的には、第４の半導体部１５の導電型をｐ型あるいはｐ−型とすれば良い。
電極１７は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）のいずれかを主に含む金属で構成される。第１のコンタクトプラグ１９は、例えば、タングステン（Ｗ）を含む金属で構成される。
第１の半導体部１２の不純物濃度は第３の半導体部１４の不純物濃度より高い。また、第３の半導体部１４の不純物濃度は半導体層１１の不純物濃度より高い。この構成によれば、単位画素内の有効領域にのみ選択的にアバランシェ増倍領域（電荷増倍領域）ＡＭを形成できるため、必要な電荷のみ増倍することができる。具体的には、第３の半導体部１４と第２の半導体部１３との間に電荷増倍領域ＡＭを形成できる。
次に、検出回路部２０１について説明する。
検出回路部２０１は、ｐ型の半導体基板２１とｎ−型の電荷蓄積部２２と第２の画素電極２３と第２のコンタクトプラグ２４と配線層間膜２５とを有する。電荷蓄積部２２は、ｐ型の半導体基板２１内に配置され、光電変換部１０１からの信号電荷を蓄積する。配線層間膜２５は、光電変換部１０１側の半導体基板２１の表面上に配置される。第２の画素電極２３は、配線層間膜２５の光電変換部１０１側の表面上に配置される。第２のコンタクトプラグ２４は、配線層間膜２５内に配置され、電荷蓄積部２２と第２の画素電極２３とを電気的に接続する。配線層間膜２５は、絶縁膜で構成される。検出回路部２０１は、後述するリセット回路部６０や増幅部５０で構成される検出回路を有する（図１、図２では省略）。
第２の画素電極２３は、例えば、Ａｌ、Ｃｕ、Ｔｉのいずれかを主に含む金属で構成され、第２のコンタクトプラグ２４は、例えば、主にＷを含む金属で構成される。図１において、電荷蓄積部２２の光電変換部１０１側の表面は、半導体基板２１の光電変換部１０１側の表面と同一平面である。これに対して、電荷蓄積部２２を半導体基板２１内部に埋め込んで配線層間膜２５と接触しないように配置してもよい。この場合、配線層間膜２５と電荷蓄積部２２との界面で生じる暗電流の発生を抑えられる。電荷蓄積部２２を半導体基板２１の内部に埋め込む方法としては、電荷蓄積部２２が第２のコンタクトプラグ２４と接触する領域以外の半導体基板２１の表面に、電荷蓄積部２２に注入される不純物とは逆の導電型の不純物（本実施形態ではＰ型の不純物）を注入する方法がある。また、光電変換部１０１の第２の半導体部１３は、平面視において、第２の画素電極２３と重なるように配置されている。
次に、接合部３０１について説明する。
接合部３０１は、光電変換部１０１と検出回路部２０１とを電気的に接続する。接合部３０１は、接合バンプ金属３１と、光電変換部１０１側の第１の接合下地金属３２と、検出回路部２０１側の第２の接合下地金属３３とを有する。接合バンプ金属３１は、例えば、スズ（Ｓｎ）と銀（Ａｇ）との合金で構成される。当該合金は融点が２２０℃以下と低いため、光電変換部１０１と検出回路部２０１とを低温で接合できる。そのため、接合の際に、光電変換部１０１と検出回路部２０１とが温度による悪影響を受けにくい。また、接合バンプ金属３１は、Ａｕを含む合金で構成してもよい。当該合金はめっき法や蒸着法などにより容易に狭ピッチのバンプを形成できるため、狭ピッチの画素アレイを有する光電変換部１０１と検出回路部２０１との接合に適している。
また、光電変換部１０１と、検出回路部２０１と、接合部３０１とで囲まれる空間は樹脂３４で満たされている。当該空間が樹脂３４により満たされている場合は、当該空間が満たされていない場合に比べて、半導体光検出器１００の強度が増す。なお、当該空間は樹脂３４等により満たされていなくても良い。
次に、半導体光検出器１００による入射光の読み出しについて説明する。
第２の半導体部１３と第３の半導体部１４とで挟まれた領域の電界強度が所定の値以上になると、電荷増倍領域ＡＭが発生する。この所定の値は、材料と、第２の半導体部１３と第３の半導体部１４との距離とＡＰＤに印加する電圧に応じて変化する。例えば、半導体層１１の材料がシリコンであり、当該距離が約０．５μｍの場合、電極１７に２０Ｖの電圧を印加すると電荷増倍領域ＡＭの電界強度は約４×１０５Ｖ／ｃｍとなる。この所定の値は、降伏電圧よりやや低く、ＡＰＤは線形モードで動作し、この電界強度では、電子のみがアバランシェ増倍を起こす。
光電変換部１０１の上方から入射した光子ｈνは、保護酸化膜１６と第１の半導体部１２を透過して半導体層１１に到達し、そこで吸収されて電荷（電子−正孔対）を発生させる。発生した電荷のうちの電子は電荷増倍領域ＡＭへと移動し、アバランシェ増倍を起こす。発生した増倍電子は第２の半導体部１３を介して検出回路部２０１側へ出力される。一方、発生した電荷のうちの正孔は、増倍されることなく電極１７を介して排出される。
このように、本実施形態では、電荷増倍領域ＡＭ内で増倍される電荷は電子のみであり、信号電荷となる電子と逆向きに移動する正孔は増倍されない。そのため、電荷が結晶格子と衝突することで発生する新たな電子−正孔対の空間的、且つ、時間的なばらつきが抑えられ、増倍ノイズを低減できる。導電型を入れ替え、増倍される電荷が正孔のみである場合も同様に増倍ノイズを低減できる。
第３の半導体部１４は、平面視において、第４の半導体部１５と重ならないように配置されている。この構成により、電荷増倍領域ＡＭが画素分離領域で発生することを防止でき、第４の半導体部１５と層間絶縁膜１８との界面で発生する暗電流の増倍を抑えられる。
第２の半導体部１３と層間絶縁膜１８との界面、及び第４の半導体部１５と層間絶縁膜１８との界面で発生し、暗電流の原因となる電子は、電荷増倍領域ＡＭによって増倍されることなく、電荷蓄積部２２に移動した後、後述するリセット回路部６０から出力されるリセットパルス信号によって、定期的に排出される。
第２の半導体部１３と層間絶縁膜１８との界面で発生し、暗電流の原因となる正孔は、第２の半導体部１３の多数キャリアである電子と再結合して消滅する。さらに、第４の半導体部１５と層間絶縁膜１８との界面で発生し、暗電流の原因となる正孔は増倍されることなく電極１７を介して排出される。従って、暗電流の原因となる電子、及び、正孔も増倍されることなく消滅するか排出されるため、ノイズが抑制される。
なお、本実施形態では光電変換部１０１で発生した電子−正孔対のうちの電子を信号電荷として読み出す、いわゆる電子読出し方式を採用している。しかし、本実施形態において、ｐ型をｎ型に置き換えるとともにｎ型をｐ型に置き換え、電圧条件を変えることで、正孔を信号電荷として読み出す、いわゆる正孔読出し方式を採用することも可能である。
図２に示すように、電極１７は第１の半導体部１２の入射光の入射側の表面上に格子状に配置されている。そのため、電極１７が光の入射を妨げることなく、外部電源電圧を画素領域全体に供給できる。電極１７の線幅をＷＬ、平面視における単位画素の一辺をＷＧとすると、例えば、１／３０≦ＷＬ／ＷＧ≦１／５であれば、十分な受光量を確保しつつ、十分な外部電源電圧を画素領域全体に供給できる。例えば、ＷＬ／ＷＧ＝１／１０のとき、単位画素あたりの開口率は８１％となるため、十分な受光量を得られる。電極１７の材料を遮光性のある材料とすると、電極１７が遮光機能を有し、隣接する単位画素との混色を低減できる。
なお、電極１７を光電変換部１０１の入射光側の表面の全面に配置しても良い。その場合、電極１７には光を透過する透明導電膜を用い、保護酸化膜１６は不要である。透明導電膜は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成される。
これらの構成によれば、光の入射を妨げることなく外部電源電圧を画素領域全体に供給することができる。
次に、図３を用いて、本実施形態に係る半導体光検出器１００の信号検出の方式について説明する。図３は本実施形態に係る半導体光検出器１００の等価回路図である。図３のＡＰＤ、及び、電荷蓄積部Ｃはそれぞれ、図１における光電変換部１０１、及び、電荷蓄積部２２に相当する。
ＡＰＤに光が入射するとＡＰＤ内部で信号電荷が発生し、それに応じて増倍電流ｉが流れる。電荷蓄積部２２にはＱ＝∫ｉｄｔの電荷が蓄積される。増加した信号電荷Ｑは電荷蓄積部２２の容量Ｃで表される電圧変化量Ｖｃ＝Ｑ／Ｃとして検出される。微細加工技術で容量Ｃの小さい電荷蓄積部２２を作成すれば、電圧変化量Ｖｃを大きくできる。
例えば、半導体光検出器１００の単位画素サイズを２５μｍ×２５μｍとし、電荷蓄積部２２のサイズを１０μｍ×１０μｍ、厚み（光電変換部１０１の受光面に垂直な方向の一辺の長さ）を１μｍとすると、キャパシタ容量Ｃはおよそ１０ｆＦとなる。降伏電圧ＶＢＤより小さい電圧で駆動する線形モード動作において、ＡＰＤの増倍率を１００倍とすると、フォトン１個が入射して信号電荷が生成されて増倍された後の電荷量はＱ＝１．６×１０−１７［Ｃ］となる。従って、電荷蓄積部２２における電圧変化量はＶｃ＝Ｑ／Ｃ＝１．６［ｍＶ］と検出可能な値として出力される。このように、ＡＰＤからの信号電荷Ｑを容量負荷型の検出回路を用いて検出することによって、特許文献１に示すようなガイガーモード動作を行うＡＰＤよりも低い電圧駆動であっても微弱光を検出でき、暗時ノイズと増倍ノイズを大幅に低減できる。
次に、図４を用いて、本実施形態に係る半導体光検出器１００の集積化について説明する。図４に示すように、本実施形態に係る半導体光検出器１００は、光電変換部１０１と検出回路部２０１とが異なる層に配置されている。つまり、光電変換部１０１が検出回路部２０１上に積層された構造を有する単位画素が、行列状に配列されている。この構成では、検出回路部２０１に含まれる電荷蓄積部や出力回路を画素領域の外に配置しなくてよいため、画素領域の面積を大きくできる。言い換えると、検出回路部２０１が光電変換部１０１に積層されているため、検出回路部２０１と光電変換部１０１が同一平面にある場合よりも、半導体光検出器１００の面積を小さくできる。
また、隣接する複数の単位画素の光検出データを積算することで、信号（Ｓ）及びノイズ（Ｎ）レベルをそれぞれ平均化して相対的にＳ／Ｎ比を補うこともできる。そのため、１つの光検出器を走査する従来技術で行っていた、光源との同期を取ってＳ／Ｎ比を補うということは不要である。つまり、本実施形態に係る半導体光検出器１００は、ランダム光の検出も実現できる。
次に、図５を用いて、本実施形態に係る半導体光検出器１００の画素分離のポテンシャル形状について説明する。図５に示すように、本実施形態では、第２の半導体部１３と第４の半導体部１５のポテンシャル差を利用して画素分離を実現する。第２の半導体部１３の不純物濃度は、第４の半導体部１５の不純物濃度の１０倍以上、１０４倍以下であることが好ましい。より好ましくは、第２の半導体部１３の不純物濃度は、第４の半導体部１５の不純物濃度の１０２倍以上、１０３倍以下である。
例えば、第２の半導体部１３のｎ＋型の不純物濃度を１０１９［／ｃｍ３］、第４の半導体部１５のｎ−型の不純物濃度を１０１７［／ｃｍ３］とすると、ポテンシャル差は室温下でΔＶ＝ｋＴｌｎ（ｎ＋／ｎ−）＝１２０［ｍＶ］となる。ここで、ｋはボルツマン定数、Ｔは温度である。他方、単位画素に入射するフォトン数が１フォトン／フレームであるとし、ＡＰＤの増倍率を１００倍とすると、増倍後の信号電荷Ｑは、Ｑ＝１．６×１０−１７［Ｃ］となる。ＡＰＤの接合容量ＣＪを１０［ｆＦ］とすると、信号電荷Ｑによる電圧変化はＶｃ＝Ｑ／ＣＪ＝１．６［ｍＶ］となるため、信号電荷Ｑによる電圧変化Ｖｃはポテンシャル障壁より十分小さい値になる。それゆえ、信号電荷Ｑがポテンシャル障壁を乗り越えて隣接する単位画素へ漏れ出ることはなくなるため、混色の発生を抑えられる。
第２の半導体部１３と第４の半導体部１５とが異なる導電型である場合は、例えば、第２の半導体部１３は上記実施形態と同様に不純物濃度が１０１９［／ｃｍ３］のｎ＋型とし、第４の半導体部１５の不純物濃度を１０１７［／ｃｍ３］のｐ型とすれば良い。
次に、図６〜図１１を用いて、本実施形態に係る半導体光検出器１００の検出回路について説明する。
図６は、本実施形態に係る第１の検出回路の構成例を示す回路図である。図６において、各単位画素は、光電変換部ＡＰＤと電荷蓄積部Ｃに加え、リセットトランジスタＲＴと、選択トランジスタＳＬと、増幅トランジスタＳＦと、電流負荷トランジスタＬＧとを有する。増幅トランジスタＳＦと電流負荷トランジスタＬＧとは、信号電荷を電圧に変換して検出するソースフォロア型の増幅部５０を構成する。
図６に示す回路では、ＡＰＤに光が入射すると、ＡＰＤ内部で電荷が発生し、それに応じて電荷蓄積部Ｃに信号電荷が蓄積される。信号電荷はソースフォロア型の増幅部５０によって増幅されて出力される。
なお、図６では電流負荷トランジスタＬＧを画素内に配置したが、画素の外の列信号線６４の一端に接続する構成としてもよい。
次に、図６の回路図の動作を、図６の回路図、および、図７のタイミングチャートを用いて説明する。
まず時刻ｔ０において、制御信号ＶＲＴ１がハイレベルになることによって、リセットトランジスタＲＴをオン状態にする。これにより、電荷蓄積部Ｃの電荷がＶｄｄに排出され、リセットされる。このとき、選択トランジスタＳＬはオフ状態にする。この時刻ｔ０を１フレームの開始時間とする。
時刻ｔ０から時刻ｔ２までの露光期間中、フォトンの入射以外で電荷が発生すると、電荷蓄積部Ｃにノイズ成分の電荷が蓄積され、電圧変化量ＶＣは少しずつ増加する。時刻ｔ０から時刻ｔ２までの露光期間中、時刻ｔ１においてフォトンが入射して信号ＳＩＧ１が発生すると、電荷蓄積部Ｃの蓄積電荷は瞬時に増加するため電圧変化量ＶＣも増加する。図７のタイミングチャートでは、１フレームの間にさらに２回のフォトンが入射して信号ＳＩＧ２及び信号ＳＩＧ３が発生した例を示している。
次に時刻ｔ２に選択トランジスタＳＬをオン状態にすることで、増幅トランジスタＳＦと負荷トランジスタＬＧとで構成される増幅部５０によって、電荷蓄積部Ｃに蓄積された信号電荷による電圧変化量ＶＣを出力信号として読み出す。
そして、時刻ｔ３で選択トランジスタＳＬをオフ状態にし、リセットトランジスタＲＴをオン状態にすることによって、電圧変化量ＶＣをリセットする。以上で１フレーム期間が完了する。
本実施形態では蓄積容量Ｃの小さい電荷蓄積部を用いることで高い電荷−電圧変換効率の検出回路が形成できるので、ＡＰＤに印加する電圧を極端に高くして増倍率を上げる必要はない。本実施形態では、ＡＰＤに印加する電圧をＡＰＤの降伏電圧よりやや低い電圧にして線形モードで動作させる。この場合、ＡＰＤの暗時ノイズと増倍ノイズを、ガイガーモードで動作させる場合に比べて大幅に低減でき、Ｓ／Ｎ比が向上する。
次に、図８〜図１１を用いて、本実施形態に係る第２の検出回路の構成例について説明する。図８は、第２の検出回路の構成例を示す回路図である。図８において、各単位画素は、光電変換部ＡＰＤと、電荷蓄積部Ｃと、リセットトランジスタＲＴと、選択トランジスタＳＬと、増幅トランジスタＳＦと、電流負荷トランジスタＬＧと、リセット回路部６０と、比較器６１と、カウンタ６３とを有する。
増幅トランジスタＳＦと電流負荷トランジスタＬＧとは、信号電荷を電圧に変換して検出するソースフォロア型の増幅部５０を構成する。リセットトランジスタＲＴと、電荷蓄積部Ｃに蓄積された電荷を排出するためのリセット信号を生成するリセット回路部６０とは、ノイズ抑圧回路を構成する。
比較器６１は、電荷蓄積部Ｃからの出力値に閾値を設ける。カウンタ６３は、比較器６１の後段に設けられ、比較器６１からの出力値をカウントする。
上記の構成により、熱的な励起等、フォトンの入射以外で生成されるノイズ電荷をノイズ抑圧回路で取り除くことができ、それによりＳ／Ｎ比の改善が可能となる。また、増幅部５０の後段に比較器６１とカウンタ６３を備えることで、比較器６１からの出力値を、カウンタ６３によりデジタル値としてカウントすることができる。
リセットトランジスタＲＴのゲートには、ＯＲ回路が接続されている。ＯＲ回路は、リセット回路部６０からの制御信号ＶＲＴ２とリセット制御線６８からの制御信号ＶＲＴ１のいずれかが入力されると、リセットトランジスタＲＴを駆動する。リセット回路部６０は比較器６１からの信号Ｖｓｉｇを検出すると、制御信号ＶＲＴ２の出力を停止し、リセットトランジスタＲＴのリセット動作を停止する。あるいは、リセット回路部６０の制御を比較器６１からの信号ではなく、カウンタ６３の信号を用いることも可能である。カウンタ６３からのＮビットの出力信号は、選択トランジスタＳＬを介して、列信号線６４に出力される。列信号線６４は、同じ列に配置された単位画素に共通に接続される。
なお、各画素のカウンタ６３のＮビットの出力信号を、シフトレジスタを用いて順次出力部に転送する方法もある。
図８ではカウンタ６３を画素内に配置したが、これを画素の外の列信号線６４の一端に接続する構成としてもよい。
次に、図８の回路図の動作を、図８の回路図、および、図９のタイミングチャートを用いて説明する。
リセット回路部６０は、検出対象のフォトンの典型的な入射間隔ΔｔＰ１、ΔｔＰ２よりも短くなるように適宜設定された時間間隔ΔｔＲでパルス信号を出力する。時間間隔ΔｔＲは、電荷蓄積部Ｃに蓄積されるノイズ電荷による出力値が、比較器６１で設けた閾値を超えない間隔に設定する。この場合、リセット回路部６０は、比較器６１からの信号を受信していない期間中は、リセットトランジスタＲＴにリセットパルス信号を時間間隔ΔｔＲで繰り返し出力する。これにより、電荷蓄積部Ｃに蓄積されたフォトン入射以外で発生する電荷を定期的に排出する。
まず時刻ｔ０において、制御信号ＶＲＴ１がハイレベルになることによって、リセットトランジスタＲＴをオン状態にする（第１のリセット動作）。このとき、選択トランジスタＳＬはオフ状態にする。この時刻ｔ０を１フレームの開始時間とする。フォトンの入射がない間は、リセット回路部６０からの制御信号ＶＲＴ２が定期的にハイレベルになることによって、電荷蓄積部Ｃは定期的に蓄積された電荷を排出する（第２のリセット動作）。つまり、比較器６１からの信号Ｖｓｉｇを受信していない期間に、第２のリセット動作により、電荷蓄積部Ｃが繰り返しリセットされるため、暗電流等によって蓄積されるノイズ電荷を定期的に排出でき、Ｓ／Ｎ比を向上できる。その結果、１つの光検出器を走査する従来技術で行っていた、光源との同期を取ってＳ／Ｎ比を補うということは不要であり、ランダム光の検出も精度良く実現できる。
次に時刻ｔ１において、フォトンが入射して信号ＳＩＧ１が発生すると、電荷蓄積部Ｃの蓄積電荷は瞬時に増加するため、電圧変化量ＶＣも増加する。ＶＣの値が閾値Ｖｒｅｆを越えると、比較器６１は所定の電圧信号Ｖｓｉｇを出力する。
リセット回路部６０は、比較器６１からの信号Ｖｓｉｇを受信している期間は、定期的に出力していた制御信号ＶＲＴ２を停止し、電荷蓄積部Ｃに蓄積された電荷の排出を期間Ｔ１だけ停止する。この期間Ｔ１中に、比較器６１からの信号Ｖｓｉｇをカウンタ６３がカウントする。当該カウントとともに、リセット回路部６０はカウンタ６３からの信号Ｖｃｎｔを受信する。リセット回路部６０が、信号Ｖｓｉｇを受信している期間が終了すると同時に、制御信号ＶＲＴ２の出力を再開することにより、リセットトランジスタＲＴは電荷蓄積部Ｃに蓄積された電荷の排出を再開する。
以上の動作は１フレーム内の露光期間中、繰り返される。本実施形態に係る図９のタイミングチャートでは、１フレームの間にさらに２回フォトンが入射して、信号ＳＩＧ２及び信号ＳＩＧ３が発生した例を示している。
次に、時刻ｔ２に選択トランジスタＳＬをオン状態にすることによって、カウンタ６３から出力されるデジタル信号を列信号線６４に転送する。この時、図９のように制御信号ＶＲＴ１がハイレベルになることによって、リセットトランジスタＲＴをオンしても良いし、制御信号ＶＲＴ１はローレベルのままであっても良い。
時刻ｔ３に選択トランジスタＳＬをオフ状態にすることによって、カウント値をリセットする。以上で１フレーム期間が完了する。この時、制御信号ＶＲＴ１がハイレベルになることによって、リセットトランジスタＲＴもオンする。そして、次の１フレーム期間がスタートする。
このように、本実施形態に係る第２の検出回路の構成例では第１のリセット動作と、第２のリセット動作を行う。第１のリセット動作は、増幅部５０からの出力信号の読み出しを行う第１の期間（転送期間：ｔ２〜ｔ３）の終了と同時に電荷蓄積部Ｃをリセットする。第２のリセット動作は、該第１の期間よりも短い間隔で電荷蓄積部Ｃを繰り返しリセットし、フォトンの入射後の一定の期間は、該繰り返しリセットを停止する。
この構成により、信号電荷が発生しない期間中は、電荷蓄積部Ｃが繰り返しリセットされるため、フォトンの入射以外で発生する電荷の蓄積を防止できる。
なお、半導体光検出器１００において、リセット回路部６０は、比較器６１からの信号を受信している期間中は、リセットトランジスタＲＴへのパルス信号の出力を停止してもよい。この構成によれば、比較器６１からの出力値がカウンタ６３によってカウントされる前に信号電荷がリセットされることを防止できる。
なお、半導体光検出器１００において、リセット回路部６０は、カウンタ６３から信号Ｖｃｎｔを受信すると同時に、リセットトランジスタＲＴへの制御信号ＶＲＴ２の出力を開始してもよい。この構成により、第２のリセット動作の再開を早めることができる。
図１０は、本実施形態に係るリセット回路部６０の構成図である。リセット回路部６０は、パルス発生回路部８１と、演算回路部８２と、制御トランジスタＳＷ１とを有する。パルス発生回路部８１は、パルス信号を生成する。演算回路部８２は、パルス発生回路部８１からパルス信号が出力される期間を演算する。制御トランジスタＳＷ１は、演算回路部８２からの出力値Ｖｏｕｔを入力電圧とする。演算回路部８２は、比較器６１からの出力信号Ｖｓｉｇとカウンタ６３からの出力信号Ｖｃｎｔを入力とし、その演算結果を出力値Ｖｏｕｔとして制御トランジスタＳＷ１に出力する。
図１１は演算回路部８２の論理回路図である。ＶｓｉｇとＶｃｎｔの２つを入力値とし、ＩＮＶ回路とＯＲ回路を図１１のように接続する。
この構成によれば、比較器６１からの信号Ｖｓｉｇとカウンタ６３からの信号Ｖｃｎｔの両方の受信がない期間、即ち、光入射がない期間では、制御トランジスタＳＷ１はオン状態になり、パルス発生回路部８１で生成される制御信号ＶＲＴ２がパルス状にリセットトランジスタＲＴに繰り返し出力される。
次に、カウンタ６３からの信号Ｖｃｎｔがない状態のまま、比較器６１からの信号Ｖｓｉｇを受信すると、制御トランジスタＳＷ１はオフ状態に変わり、リセット回路部６０からの制御信号ＶＲＴ２の出力が停止する。
続いて、比較器６１からの信号Ｖｓｉｇを受信した状態で、カウンタ６３からの信号Ｖｃｎｔを受信すると、制御トランジスタＳＷ１は再びオン状態に変わり、リセット回路部６０からの制御信号ＶＲＴ２の出力が再開される。
なお、図８では、検出回路としてソースフォロア型の増幅部５０を配置しているのに対して、インバータ型の検出回路に置き換えることで、後段の比較器６１の機能も兼ね備えた検出回路を構成することも可能である。
次に、図１２Ａ〜図１２Ｉを用いて、本実施形態に係る光検出器の製造方法の一例について説明する。図１２Ａ〜図１２Ｉに示す製造方法ではＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて本実施形態に係る半導体光検出器を製造する。
まず図１２Ａは、シリコンベース基板３０と、保護酸化膜１６と、第１の半導体部１２と、シリコンエピタキシャル成長層である半導体層１１とを有するＳＯＩ基板を準備する。
次に図１２Ｂに示すように、イオン注入プロセスで半導体層１１に第２の半導体部１３と、第３の半導体部１４と、第４の半導体部１５とを形成する。画素分離領域としてＳＴＩを形成する場合は、第４の半導体部１５が形成される箇所に通常のＳＴＩ形成プロセスを適用すれば良い。
次に図１２Ｃに示すように、半導体層１１のシリコンベース基板３０とは反対側の表面に、酸化膜からなる層間絶縁膜１８を形成し、層間絶縁膜１８の一部を開口してコンタクトホールを形成する。
次に図１２Ｄに示すように、コンタクトホールを埋めるようにコンタクトプラグ１９を形成する。
次に図１２Ｅに示すように、層間絶縁膜１８の表面上に、コンタクトプラグ１９を覆う第１の画素電極２０を形成する。
次に図１２Ｆに示すように、画素電極２０の上に接合下地金属３２と接合バンプ金属３１を形成する。
次に図１２Ｇに示すように、光電変換部１０１を含む基板１０２と、検出回路部２０１とを接合する。
次に図１２Ｈのように、シリコンベース基板３０を除去して保護酸化膜１６を露出させる。このとき、保護酸化膜１６がエッチングストップ層となるため、シリコンベース基板３０を容易に除去できる。
最後に、図１２Ｉのように、保護酸化膜１６の一部を開口して第１の半導体部１２を露出した領域に電極１７を形成する。
本実施形態に係る半導体光検出器１００の製造方法では、エッチングストップ層である保護酸化膜１６があるため、複雑なエッチングプロセスを用いる必要がない。そのため、光電変換部と検出回路部とを積層した積層型の光検出器を容易に製造できる。また、ドライエッチングプロセスを用いることなく、ウェットエッチングだけで製造できるため、半導体光検出器１００へのダメージが低減できる。
（第２の実施形態）
次に、図１３と図１４を参照しながら、本発明の第２の実施形態に係る半導体光検出器５００の単位画素の構造を説明する。
本実施形態に係る半導体光検出器５００は、複数の単位画素が半導体基板５１６上に行列状に配置されている。複数の単位画素はそれぞれ、光電変換部５０２と、検出回路部５０４とを有し、光電変換部５０２と検出回路部５０４とは画素電極５０６及びコンタクトプラグ５１４を介して電気的に接続されている。
光電変換部５０２は光伝導材料からなる半導体部５０８で構成される。半導体部５０８の入射側の表面には電極５１０が形成される。
光伝導材料として、Ｓｅを含む半導体、化合物半導体ＣｕＩｎｘＧａ１−ｘＳｙＳｅ１−ｙ（０≦ｘ≦１，０≦ｙ≦１）、あるいは、光伝導材料はＩＩＩ−Ｖ族の化合物半導体等が挙げられる。これらの光伝導材料では、その組成と膜厚とで決まる所定の電圧を印加することでアバランシェ増倍が発生する。例えば、光伝導材料５０８がアモルファス型のＳｅで、その厚みが２μｍであった場合、光伝導材料５０８に約３００Ｖの電圧を印加すると光伝導材料５０８内部でアバランシェ増倍が発生する。
電極５１０は半導体部５０８の光入射側の表面に格子状に配置されていても良いし、表面の全面に配置されていても良い。全面に配置される場合は、電極５１０は入射光を透過する透明導電膜で構成することが望ましい。電極５１０の材料は、第１の実施形態と同様の材料を用いればよい。
検出回路部５０４は、半導体基板５１６と、半導体基板５１６に形成された電荷蓄積部５１２を有する。光電変換部５０２と検出回路部５０４との間には層間絶縁膜５１８が配置されている。
図１４は本実施形態に係る半導体光検出器５００の等価回路図である。図１４のＰＣＤ、及び、電荷蓄積部Ｃはそれぞれ、図１３における、光伝導材料からなる光電変換部５０２、及び、電荷蓄積部５１２に相当する。
図１４のＰＣＤに光が入射するとＰＣＤ内部で信号電荷が発生し、それに応じて増倍電流ｉが流れる。キャパシタにはＱ＝∫ｉｄｔの電荷が蓄積される。その蓄積電荷はキャパシタ容量Ｃで表される電圧変化量Ｖｃ＝Ｑ／Ｃとして検出される。微細加工技術で容量Ｃの小さい電荷蓄積部を作成すれば、電圧変化量Ｖｃを大きくできる。
また、図１３の半導体光検出器５００の製造方法は、半導体基板５１６から順次、電荷蓄積部５１２、層間絶縁膜５１８、画素電極５０６、半導体部５０８、電極５１０を形成すれば良い。
本実施形態によれば、ｐｎ接合を用いずに光電変換部を形成できるので、ｐｎ接合界面の表面露出に起因した暗電流の発生が抑えられる。
本開示に係る光検出器は、放射線検出などランダムな発光事象の微弱光を検出する光検出装置に有効である。
１１ 半導体層
１２ 第１の半導体部
１３ 第２の半導体部
１４ 第３の半導体部
１５ 第４の半導体部
１６ 保護酸化膜
１７ 電極
１８ 層間絶縁膜
１９，２４ コンタクトプラグ
２０，２３ 画素電極
２１ 半導体基板
２２ 電荷蓄積部
２５ 配線層間膜
５０ 増幅部
６０ リセット回路部
６１ 比較器
６３ カウンタ
６４ 列信号線
６８ リセット制御線
８１ パルス発生回路部
８２ 演算回路部
１００ 半導体光検出器
１０１ 光電変換部
２０１ 検出回路部
３０１ 接合部
５００ 半導体光検出器
５０２ 光電変換部
５０４ 検出回路部
５０６ 画素電極
５１０ 電極
５１２ 電荷蓄積部
５１４ コンタクトプラグ
５１６ 半導体基板
５１８ 層間絶縁膜
ＡＭ 電荷増倍領域

Claims (14)

  1. 行列状に配置された複数の単位画素を備え、
    前記複数の単位画素は、それぞれ、
    入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する光電変換部と、
    前記光電変換部に接続され、前記光電変換部からの信号電荷を蓄積する電荷蓄積部と、
    前記電荷蓄積部に接続され、前記電荷蓄積部に蓄積された前記信号電荷を電圧に変換し、増幅部を通して増幅して出力する検出回路と、
    前記電荷蓄積部に接続され、前記電荷蓄積部において発生するノイズを抑圧するノイズ抑圧回路とを有し、
    前記光電変換部は、
    入射光の入射側の第１の表面と、前記第１の表面と対向する第２の表面とを有する半導体層と、
    前記半導体層の前記第１の表面側に形成された第１の半導体部と、
    前記半導体層の前記第２の表面側の一部に形成された第２の半導体部と、
    前記半導体層の内部であって、平面視において、前記第２の半導体部と重なる位置に形成された第３の半導体部と、
    前記半導体層の前記第２の表面側であって、且つ、前記第２の半導体部が形成されていない領域に形成され、前記第２の半導体部と不純物濃度および導電型のうち少なくとも一方が異なる第４の半導体部とを備え、
    前記半導体層の前記第１の表面上には、前記第１の半導体部と電気的に接続された第１の電極が配置され、
    前記半導体層の前記第２の表面上には、前記第２の半導体部と電気的に接続された第２の電極が配置され、
    前記第４の半導体部は、隣接する単位画素間を分離する画素分離領域であり、
    前記ノイズ抑圧回路は、
    前記増幅部に接続され、前記電荷蓄積部をリセットするリセットトランジスタと、
    前記リセットトランジスタにリセットパルス信号を出力するリセット回路部とを備え、
    前記増幅部からの出力信号の読み出しを第１の期間に行い、
    前記第１の期間の終了と同時に前記電荷蓄積部をリセットする第１のリセット動作と、
    前記第１の期間よりも短い間隔で前記電荷蓄積部を繰り返しリセットする、第２のリセット動作とを行う
    半導体光検出器。
  2. 前記第２の半導体部と前記第４の半導体部とは、接している
    請求項１に記載の半導体検出器。
  3. 前記半導体層、前記第１の半導体部、前記第３の半導体部及び前記第４の半導体部は第１導電型であり、
    前記第２の半導体部は前記第１導電型と異なる第２導電型である
    請求項１又は２に記載の半導体光検出器。
  4. 前記半導体層、前記第１の半導体部及び前記第３の半導体部は第１導電型であり、
    前記第２の半導体部及び前記第４の半導体部は、前記第１導電型とは異なる第２導電型
    であり、
    前記第２の半導体部の不純物濃度は、前記第４の半導体部の不純物濃度よりも高い
    請求項１又は２に記載の半導体光検出器。
  5. 前記第２の半導体部の不純物濃度は、前記第４の半導体部の不純物濃度の１０倍以上、
    且つ、１０４倍以下である
    請求項４に記載の半導体光検出器。
  6. 前記半導体層の不純物濃度は、前記第１の半導体部、前記第３の半導体部の不純物濃度よりも低い
    請求項４に記載の半導体光検出器。
  7. 前記増幅部の後段に比較器とカウンタを備える
    請求項１に記載の半導体光検出器。
  8. 前記リセット回路部は、前記比較器の出力信号でリセット動作を行う
    請求項７に記載の半導体光検出器。
  9. 前記第２のリセット動作において、フォトンの入射後、一定の期間、前記繰り返しリセットを停止する
    請求項１から８のいずれかに記載の半導体光検出器。
  10. 前記リセット回路部は、
    前記比較器からの信号を受信していない期間中は、前記リセットトランジスタへのリセットパルス信号を繰り返し出力する
    請求項１から９のいずれかに記載の半導体光検出器。
  11. 前記リセット回路部は、前記比較器からの信号を受信している期間中は、前記リセットトランジスタへのリセットパルス信号の出力を停止する
    請求項１から１０のいずれかに記載の半導体光検出器。
  12. 前記リセット回路部は、前記カウンタから信号を受信すると同時に、前記リセットトランジスタへのリセットパルス信号の出力を開始する
    請求項１から９のいずれかに記載の半導体光検出器。
  13. 前記アバランシェ増倍を起こす電荷は電子、あるいは、正孔のいずれか一方である
    請求項１から１２のいずれかに記載の半導体光検出器。
  14. 前記光電変換部で発生する前記アバランシェ増倍は線形モードである
    請求項１から１３のいずれかに記載の半導体光検出器。
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