JP7379119B2 - 光電変換装置、光電変換システム、移動体、光電変換装置の検査方法 - Google Patents

光電変換装置、光電変換システム、移動体、光電変換装置の検査方法 Download PDF

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Description

本発明は光電変換装置、光電変換システム、移動体、光電変換装置の検査方法に関する。
光電変換によって生じた電荷に基づくデジタル信号を生成する光電変換装置が知られている。
特許文献１、２には、画素回路にデジタル信号を保持する保持部を備えた光電変換装置が記載されている。
特許文献３には、画素回路にアドレス信号を形成するようにアナログ信号を入力する構成が記載されている。このアナログ信号に対応する信号が入力された後段の回路が、どの画素行から出力された信号であるかを識別可能にすることが、特許文献３に記載されている。
特開２０１９－９７６８号公報 特開２０１８－１４８５２８号公報 特開２０１８－６１２３５号公報
画素回路がデジタル信号を保持する保持部を備える構成において、アドレス信号を画素回路に入力する好適な構成、検査方法を、特許文献１～３は見出していない。
本発明は上記の課題を鑑みて為されたものであり、一の態様は、制御線と、前記制御線による制御を受ける画素回路であって、光電変換部を備え、前記光電変換部が生成した電荷に基づくデジタル信号を出力する有効画素回路と、前記制御線による制御を前記有効画素回路とともに受ける画素回路であって、前記画素回路の外部から入力されるデジタル信号を保持する保持部を有する参照画素回路と、所定の値の第１のデジタル信号を前記保持部に保持させるように前記保持部に信号を出力する信号出力部と、前記第１のデジタル信号を保持するように制御された前記保持部からデジタル信号を読み出す読出し制御部とを有することを特徴とする光電変換装置である。
また、別の一の態様は、制御線と、前記制御線による制御を受ける画素回路であって、光電変換部を備え、前記光電変換部が生成した電荷に基づくデジタル信号を出力する有効画素回路と、前記制御線による制御を前記有効画素回路とともに受ける画素回路であって、前記画素回路の外部から入力されるデジタル信号を保持する保持部を有する参照画素回路を備える光電変換装置の検査方法であって、所定の値の第１のデジタル信号を前記保持部に保持させるように前記保持部に信号を出力し、前記第１のデジタル信号を保持するように制御された前記保持部から読み出されるデジタル信号と、前記第１のデジタル信号とを比較することによって前記光電変換装置を検査することを特徴とする光電変換装置の検査方法である。
本発明により、デジタル信号を保持する保持部を画素回路が備える場合における、光電変換装置の検査を好適に行える構成、検査方法を提供することができる。
撮像装置の構成を示す図 有効画素回路、遮光画素回路のカウンタの構成を示す図 参照画素回路のカウンタの構成を示す図 撮像装置の動作を示すタイミング図 撮像装置の構成を示す図 参照画素回路のカウンタの構成を示す図 撮像装置の動作を示すタイミング図 光電変換システムの構成を示す図 移動体の構成、動作を示す図
以下、図面を参照しながら各実施例を説明する。
以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。ただし、各実施形態は、撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。
また、以下に述べる実施形態に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施形態中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。
例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施例中の説明に対し逆転させるようにすればよい。また、以下に述べる実施例中に記載される半導体領域の導電型についても一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。
（第１実施形態）
第１実施形態による撮像装置について、図１、図２および図３を用いて説明する。図１は、本実施形態による撮像装置を示すブロック図である。
図１に示すように、本実施形態による撮像装置１００は、垂直走査回路１０１と、タイミングジェネレータ（ＴＧ：Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）１０２と、列メモリ部１０３と、水平走査回路１０４とを備えている。また、撮像装置１００は、行列状に配置された複数の画素回路１１、１２、１３、１４を備えている。
撮像装置１００は画素アレイＰＡを備える。画素アレイＰＡは、有効画素領域１２０、遮光画素領域１２１、遮光画素領域１２２、参照画素領域１２３を有する。ここでは、簡略化のため、有効画素領域１２０は、４つの有効画素回路１１ａ～ｄを有するものとして示している。また、遮光画素領域１２１は、遮光画素回路１２ａ、１２ｂを有するものとして示している。また、遮光画素領域１２２は、遮光画素回路１３ａ～ｃを有するものとして示している。遮光画素領域１２２の各行には、有効画素回路１１は配されていない。一方、遮光画素領域１２１に含まれる遮光画素回路１２は、有効画素回路１１が配された各行に配されている。遮光画素遮光画素回路１２ａ、１２ｂ、１３ａ～ｃのそれぞれは、遮光されたアバランシェダイオード１１１ｂを有する。また、参照画素領域１２３は、参照画素回路１４ａ～ｃを有するものとして示している。図１では画素アレイＰＡに１２画素が配置された例を示しているが、他の例として、さらに多くの画素回路が画素アレイＰＡに備えられていてもよい。例えば、数千行、数千列にわたって有効画素回路１１を配することもできる。遮光画素回路１２もまた、有効画素回路１１が配された各行に設けるようにすることができる。遮光画素回路１３もまた、さらに多くの行の遮光画素回路１３を設けるようにすることができる。参照画素回路１４もまた、有効画素回路１１が配された各行と、遮光画素回路１３が配された各行に設けるようにすることができる。
ＴＧ１０２は、撮像装置１００の各部を制御するための信号を生成する制御回路である。ＴＧ１０２は、垂直走査回路１０１、列メモリ部１０３に対して各種の制御信号等を供給する。また、ＴＧ１０２は、水平走査回路１０４に対して制御信号ＨＣＬＫを供給する。さらに、ＴＧ１０２は、各々の画素回路１１～１４に対して、転送制御信号ＷＲＴ、及び、リセット制御信号ＲＥＳをそれぞれ供給する。
各々の画素回路１１～１４は、アバランシェダイオード（以下、ＡＶＤとも表記する）１１１、クエンチ素子１１２、波形整形回路の一例であるインバータ１１３、カウンタ１１４、転送スイッチ１１５、画素メモリ１１６、行選択スイッチ１１７を有する。なお、図１では、有効画素回路１１、遮光画素回路１２～１３が有するカウンタ１１４には、１１４－１の符号を付し、参照画素回路１４が有するカウンタ１１４には１１４－２の符号を付している。インバータ１１３の入力ノードは、クエンチ素子１１２、ＡＶＤ１１１に接続されている。インバータ１１３の出力ノードは、カウンタ１１４の入力ノードに接続されている。カウンタ１１４の出力ノードは、転送スイッチ１１５を介して、画素メモリ１１６の入力ノードに接続されている。画素メモリ１１６の出力ノードは、行選択スイッチ１１７を介して垂直信号線１０５に接続されている。行選択スイッチ１１７は、画素メモリ１１６と垂直信号線１０５との間の接続状態を、信号ＲＥＡＤに基づいて制御する。
クエンチ素子１１２の一方のノードは、ＡＶＤ１１１に接続される。そして、クエンチ素子１１２の他方のノードにはＶｂｉａｓノードが接続される。ＡＶＤ１１１には、クエンチ素子１１２を介してＡＶＤ１１１の降伏電圧より大きいバイアス電圧がＶｂｉａｓノードから印加される。これにより、ＡＶＤ１１１に光子（フォトン）が入射するとアバランシェ増倍現象が生じる。つまり、ＡＶＤ１１１はＶｂｉａｓノードから供給されるバイアス電圧が印加されることによって、ガイガーモードで動作する。
アバランシェ増倍現象によってアバランシェ電流が生じると、クエンチ素子１１２において電圧降下が生じ、ＡＶＤ１１１のカソード電位が低下する。カソード電位がＡＶＤ１１１の降伏電圧以下になるとアバランシェ増倍現象が停止する。その結果、アバランシェ電流が流れなくなり、ＡＶＤ１１１のカソードには、Ｖｂｉａｓノードからのバイアス電圧が印加される。クエンチ素子１１２は、ＡＶＤ１１１のアバランシェ増倍現象を停止させるための抵抗素子である。この抵抗素子は、ＭＯＳトランジスタで構成してもよいし、ポリシリコンなどの導電膜で構成してもよい。
Ｖｂｉａｓノードのバイアス電圧は、例えば＋２０Ｖ程度とすることができるが、これに限定されるものではない。例えば、ＡＶＤ１１１のアノードを負の電位に接続するようにしてもよい。つまり、上述したようにＡＶＤ１１１のアノードとカソードの電位差は降伏電圧よりも大きい電圧となっていればよく、本実施形態では２０Ｖ以上になるようにしている。
上記、バイアス電圧はＶｂｉａｓ生成回路１１８により生成される。Ｖｂｉａｓ生成回路１１８は撮像装置１００の外部に設けている。つまり、バイアス電圧は、撮像装置１００の外部より供給されている。なお、撮像装置１００の内部でバイアス電圧を生成するようにしても良い。
ＡＶＤ１１１のカソードは、インバータ１１３の入力ノードに接続される。ＡＶＤ１１１に光子が入射することでアバランシェ増倍が生じると、ＡＶＤ１１１のカソードの電位が低下する（アバランシェ動作）。このカソードの電位の低下によって、インバータ１１３の出力が変化する。具体的には、まず定常状態ではインバータ１１３の入力ノードはＶｂｉａｓノードから供給されるバイアス電圧となっている。そして、アバランシェ増倍によって生じる電流（以下、アバランシェ電流）により、ＡＶＤ１１１のカソードの電位が低下し、インバータ１１３の閾値以下の電位となる。これにより、インバータ１１３の出力が変化する。また、カソードの電位が低下することによって、ＡＶＤ１１１のアノード・カソード間の電位差が降伏電圧未満となって、ＡＶＤ１１１は非ガイガーモードとなる。よって、ＡＶＤ１１１にはアバランシェ電流が流れなくなる。その後、ＡＶＤ１１１のカソードの電位はＶｂｉａｓノードから供給されるバイアス電圧と、クエンチ素子１１２とによって供給される電流によって、次第にバイアス電圧に戻る（復帰動作）。これにより、インバータ１１３の出力は再び変化する。このように、ＡＶＤ１１１ではアバランシェ動作と、復帰動作とが繰り返される。また、インバータ１１３は、入力ノードの電位、つまりＡＶＤ１１１のカソードの電位の変化に基づいて、パルス信号を生成している。つまり、インバータ１１３は、ＡＶＤ１１１のカソードの電位をパルス信号に変換する波形整形回路である。また、ＡＶＤ１１１に入射する光子に基づいてインバータ１１３が生成するパルス信号を第１パルス信号とする。
カウンタ１１４は、インバータ１１３から出力されるパルス信号のパルス数をカウントする。カウンタ１１４のビット幅（ビット数）は、例えば１６である。ビット幅が１６のカウンタ１１４のカウント値の上限は１０進数表記で６５５３５となる。カウンタ１１４には、ＴＧ１０２からリセット制御信号ＲＥＳが入力される。カウンタ１１４のカウント値は、リセット制御信号ＲＥＳによってリセットされる。カウンタ１１４は、所定期間、第１パルス信号をカウントする。これにより、当該所定期間にＡＶＤ１１１に入射した光子の数に対応するカウント値を、デジタル信号として得ることができる。カウンタ１１４は、光電変換部が生成した電荷に対応するデジタル信号を保持する保持部である。また、画素メモリ１１６は、保持部であるカウンタ１１４が保持したデジタル信号を保持する第２保持部である。
転送スイッチ１１５は、ＴＧ１０２から出力される転送制御信号ＷＲＴによって制御される。転送制御信号ＷＲＴがＨｉｇｈレベルになると、転送スイッチ１１５がオンする。これにより、カウンタ１１４が保持したデジタル信号が、画素メモリ１１６に転送される。有効画素回路１１が画素メモリ１１６を備えることによって、各行の画素メモリ１１６からデジタル信号を読み出す走査を行う期間に、カウンタ１１４によるカウント動作を行うことができる。これにより、高フレームレート化を実現できる。また、カウント動作を行うことができない不感期間を設けることなく、グローバルシャッタを行うことが可能である。なぜなら、画素メモリ１１６を設けない場合には、カウンタ１１４が保持したデジタル信号の読出しが終了するまでは、次のカウント動作を行うことができない。このため、画素メモリ１１６を有しない複数の画素を用いてグローバルシャッタを行う場合には、すべての有効画素回路１１のカウンタ１１４からのデジタル信号の読出しが終了するまで待機する、不感期間を設ける必要がある。一方、画素回路１１に画素メモリ１１６を設けたことによって、有効画素回路１１からのデジタル信号の読出しの終了を待たずにカウンタ１１４が次のカウント動作を行うことができる。よって、画素メモリ１１６を備える複数の画素を用いることによって、不感期間を設けずにグローバルシャッタを実現することができる。
なお、参照画素回路１４では、後述するが、インバータ１１３とカウンタ１１４は接続されていない構成としている。また、参照画素回路１４のカウンタ１１４には、信号ＲＥＳの代わりに、不図示の信号ＳＥＴ０、ＳＥＴ１、ｒｅｓｅｔ０、ｒｅｓｅｔ１がＴＧ１０２（信号出力部）から入力される構成となっている。
垂直走査回路１０１には、画素回路１１～１４の行ごとに配された読出し制御線ＲＥＡＤが接続される。
読出し制御線ＲＥＡＤは、行選択スイッチ１１７を制御する。読み出し制御線ＲＥＡＤがＨｉｇｈレベルになると、行選択スイッチ１１７がオンする。これにより、画素メモリ１１６から垂直信号線１０５へのデジタル信号の読出しが行われる。垂直走査回路１０１による垂直走査により、順次、画素回路１１～１４の行ごとにデジタル信号の読出しが行われる。つまり、垂直走査回路１０１は、各画素回路からデジタル信号を読み出す読出し制御部である。なお、選択される行は必ずしも１行である必要はない。例えば、垂直信号線１０５を１列の画素回路に対して複数組備える場合には、複数行を同時に選択することも可能である。
また、図１では垂直信号線１０５は、デジタル信号を伝送するバスとして１本の線で簡略化して示している。垂直信号線１０５は、画素メモリ１１６からパラレル転送でデジタル信号を読み出す場合には、カウンタ１１４および画素メモリ１１６のビット幅に応じた本数が必要となる。例えば、カウンタ１１４のビット幅が１６ビットの場合には、垂直信号線１０５ｎ、１０５ｎ＋１はそれぞれ１６本設けられる。なお、デジタル信号をシリアル転送で画素メモリ１１６から読出す場合には、垂直信号線１０５を１本の信号線で構成することも可能である。また、パラレル転送であっても、複数のグループに分割して読み出す場合には、垂直信号線１０５を１６本設ける必要はない。
列メモリ部１０３には、複数の垂直信号線１０５が接続されている。個々の信号線について説明するため、複数の垂直信号線１０５のうち、２つの垂直信号線１０５ｎ，１０５ｎ＋１を用いることとする。垂直信号線１０５ｎ，１０５ｎ＋１はそれぞれ、列メモリ部１０３に接続される。列メモリ部１０３は、各々の画素回路１１～１４から読み出された各列の画素信号値をそれぞれ保持する。
水平走査回路１０４は、ＴＧ１０２より入力される制御信号ＨＣＬＫに基づき、列選択信号ＰＨｍ～ＰＨｍ＋３を順位、対応する列メモリ部１０３に出力する。アクティブな列選択信号ＰＨが入力された列メモリ部１０３は、保持された各々の列のデジタル信号を、処理部１０６に出力する。処理部１０６に出力されたデジタル信号は、出力線Ｏｕｔｐｕｔを介して順次、撮像装置の外部に出力される。
以上が、画素回路１１～１４からのデジタル信号の読出し動作である。有効画素回路１１からは、入射光に基づくデジタル信号が読み出される。この入射光に基づくデジタル信号の生成、読出しの動作を「通常動作」と表記することとする。
図２は、図１に示した有効画素回路１１ａ～ｄが備えるカウンタ１１４として、カウンタ１１４－１の構成を示した図である。
カウンタ１１４－１は、ここでは説明簡略化のために２ビットのカウンタとして説明する。当然、カウンタ１１４はさらに多くのビット数を持つカウンタであっても良いし、１ビットのカウンタであっても良い。
カウンタ１１４－１は、２つのＤ型フリップフロップ回路を備えている。
カウンタ１１４－１の入力端子ＩＮには、インバータ１１３が出力するパルスが入力される。カウンタ１１４－１は、このインバータ１１３が出力するパルスの立ち上がりエッジに応答してカウント動作を行う。
図２において、ＣＯＵＮＴ［０］、ＣＯＵＮＴ［１］は２ビットカウンタの最下位ビット出力（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、最上位ビット出力（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を示している。
２つのＤ型フリップフロップ回路のそれぞれは、リセット端子Ｒ、セット端子Ｓを有する。リセット端子Ｒにハイレベルの信号が入力されることにより、出力端子Ｑの出力がローレベルに初期化される。また、セット端子Ｓにハイレベルを入力することにより、出力端子Ｑの出力がハイレベルに初期化される。
リセット端子Ｒ、セット端子Ｓは同時にハイレベルにはならないよう、それぞれの端子への入力信号が設定される。
有効画素回路１１のカウンタ１１４－１は、ＴＧ１０２からのハイレベルのリセット信号ＲＥＳがリセット端子Ｒに入力されることによって、カウンタ１１４－１のカウント値が０に初期化される。その後、カウンタ１１４－１は、インバータ１１３から出力されるパルスの立ち上がりエッジに応じて０→１→２→３とカウントを行う。
有効画素回路１１のカウンタ１１４－１では、Ｄ型フリップフロップ回路のセット端子Ｓに供給される信号はローレベルに設定される。図２では、ローレベルとして接地電位としている。
一方、図３は、参照画素回路１４が有するカウンタ１１４として、カウンタ１１４－２の構成を示した図である。
カウンタ１１４－２と、カウンタ１１４－１との違いについて説明する。まず、カウンタ１１４－２が有するＤ型フリップフロップ回路のリセット端子Ｒ、セット端子Ｓのそれぞれには、所定のレベルの信号が入力される。また、１段目のＤ型フリップフロップ回路のクロック端子ＣＫには、接地電位が与えられている。２段目のＤ型フリップフロップ回路のクロック端子ＣＫには、１段目のフリップフロップ回路の反転出力端子Ｑ－（図面では「Ｑ」の上に「―」を表記している）の出力が入力されている。２段目のＤ型フリップフロップ回路のクロック端子ＣＫに入力される信号は、ローレベル（接地電位）としている。カウンタ１１４－２は、ＴＧ１０２から出力される信号ｓｅｔ０、ｓｅｔ１の信号値に基づいて、ＣＯＵＮＴ［０］、ＣＯＵＮＴ［１］の値が設定される。したがって、参照画素回路１４が有するカウンタ１１４－２は、パルスの計数を行う機能を有していないので、実質的にはカウンタではなく、デジタル信号を保持する役割を担う回路である。
この参照画素回路１４のカウンタ１１４－２が保持する所定の値のデジタル信号は、各参照画素回路１４が位置する行位置を示すデジタル信号（アドレス信号）である。ｎ行目に位置する参照画素回路１４のカウンタ１１４－２には、ＴＧ１０２が出力する信号ｓｅｔ０、ｓｅｔ１を、例えば両方ともローレベルとして、ＣＯＵＮＴ［０］、ＣＯＵＮＴ［１］の値がともに０のデジタル信号を保持させる。そして、ｎ＋１行目に位置する参照画素回路１４のカウンタ１１４－２には、ＴＧ１０２が出力する信号ｓｅｔ０をローレベル、信号ｓｅｔ１をハイレベルとする。これにより、ＣＯＵＮＴ［０］は０、ＣＯＵＮＴ［１］が１のデジタル信号を保持させる。同様に、ｎ＋２行目に位置する参照画素回路１４のカウンタ１１４－２には、ＴＧ１０２が出力する信号ｓｅｔ０をハイレベル、信号ｓｅｔ１をローレベルとする。これにより、ＣＯＵＮＴ［０］は１、ＣＯＵＮＴ［１］が０のデジタル信号を保持させる。同様に、ｎ＋３行目に位置する参照画素回路１４のカウンタ１１４－２には、ＴＧ１０２が出力する信号ｓｅｔ０、ｓｅｔ１をともにハイレベルとする。これにより、ＣＯＵＮＴ［０］、ＣＯＵＮＴ［１］がともに１のデジタル信号を保持させる。このように、参照画素回路１４のカウンタ１１４－２は、信号ｓｅｔ０、ｓｅｔ１の信号レベルによって、行ごとに異なる値のデジタル信号を保持する。よって、参照画素回路１４が保持するデジタル信号は、その参照画素回路１４が位置する行位置を示すアドレス信号として機能する。各参照画素回路１４のカウンタ１１４－２が保持したデジタル信号は、信号ＷＲＴがハイレベルになると、対応する画素メモリ１１６に出力される。なお、本実施例では、保持部であるカウンタ１１４－２にアドレス信号を保持させる信号としてアドレス信号を、信号出力部であるＴＧ１０２がカウンタ１１４－２に出力している。他の例として、保持部がアドレス信号を保持するようにＴＧ１０２が所定の制御信号をカウンタ１１４－２に出力するようにしても良い。（例えば第２実施形態の例がある）図４は、図１に示した撮像装置の動作を示したタイミング図である。
時刻ｔ０に、ＴＧ１０２は、信号ＲＥＳをハイレベルにする。これにより、有効画素回路１１、遮光画素回路１２、１３のそれぞれのカウンタ１１４のカウント値がリセットされる。一方、参照画素回路１４のカウンタ１１４には、所定の値のカウント信号が保持されている。
時刻ｔ１にＴＧ１０２は、信号ＲＥＳをローレベルにする。これにより、有効画素回路１１、遮光画素回路１２、１３のそれぞれのカウンタ１１４のリセットが解除される。有効画素回路１１、遮光画素回路１２、１３のそれぞれのカウンタ１１４は、各々が有するインバータ１１３が出力するパルスのカウントを行う。
時刻ｔ＿ｅｘに、ＴＧ１０２は、信号ＷＲＴをハイレベルにした後、ローレベルにする。これにより、有効画素回路１１、遮光画素回路１２、１３のそれぞれのカウンタ１１４のカウント値が、各々の画素メモリ１１６に保持される。また、参照画素回路１４は、カウンタ１１４－２が保持しているデジタル信号（アドレス信号）が、参照画素回路１４の画素メモリ１１６に保持される。
時刻ｔ２に、垂直走査回路１０１は、ｎ行目の画素回路に出力する信号ＲＥＡＤｎをハイレベルにする。これにより、図１に示したｎ行目に位置する、遮光画素回路１３ａ、１３ｂ、１３ｃ、参照画素回路１４ａの各画素メモリ１１６から、対応する垂直信号線１０５ｎ～１０５ｎ＋３に、デジタル信号が出力される。遮光画素回路１３ａ～１３ｃの画素メモリ１１６から出力されるデジタル信号は、ダークレベルに対応するデジタル信号である。一方、参照画素回路１４の画素メモリ１１６から出力されるデジタル信号は、ｎ行目の画素位置であることを示すデジタル信号（アドレス信号）である。各列の列メモリ部１０３は、対応する垂直信号線１０５ｎ～１０５ｎ＋３から出力されたデジタル信号を保持する。
その後、水平走査回路１０４が、信号ＰＨｍ～ＰＨｍ＋３を順次ハイレベルとする。これにより、列メモリ部１０３の各列から、デジタル信号が処理部１０６に出力される。
その後、垂直走査回路１０１は、ｎ行目の画素回路の制御と同様に、ｎ＋１行目の画素回路、ｎ＋２行目の画素回路を行単位で順次制御する。これにより、各画素回路が保持したデジタル信号が処理部１０６に出力される。
図４では、処理部１０６が出力するデジタル信号を、Ｄ１１～Ｄ１４、Ｄ２１～Ｄ２４、Ｄ３１～Ｄ３４、Ｄ４１～Ｄ４４として示している。デジタル信号Ｄ１１～Ｄ１４は、ｎ行目の画素回路が出力するデジタル信号である。つまり、デジタル信号Ｄ１１、Ｄ１２、Ｄ１３は順に、遮光画素回路１３ａ、１３ｂ、１３ｃが出力するデジタル信号である。また、デジタル信号Ｄ１４は、参照画素回路１４ａが出力するデジタル信号である。
デジタル信号Ｄ２１～Ｄ２４は、ｎ＋１行目の画素回路が出力するデジタル信号である。つまり、デジタル信号Ｄ２１、Ｄ２２、Ｄ２３は順に、有効画素回路１１ａ、１１ｂ、遮光画素回路１２ａが出力するデジタル信号である。デジタル信号Ｄ２４は、参照画素回路１４ｂが出力するデジタル信号である。
デジタル信号Ｄ３１～Ｄ３４は、ｎ＋２行目の画素回路が出力するデジタル信号である。つまり、デジタル信号Ｄ３１、Ｄ３２、Ｄ３３は順に、有効画素回路１１ｃ、１１ｄ、遮光画素回路１２ｂが出力するデジタル信号である。デジタル信号Ｄ３４は、参照画素回路１４ｃが出力するデジタル信号である。
つまり、デジタル信号Ｄ１４、Ｄ２４、Ｄ３４のそれぞれは、参照画素回路１４ａ～１４ｃが出力するアドレス信号である。
処理部１０６は、アドレス信号であるデジタル信号Ｄ１４、Ｄ２４、Ｄ３４が、参照画素回路１４ａ～ｃに出力した信号に対応しているかを確認する。つまり、処理部１０６は、入力されたで至る信号と期待値とを比較する比較部である。このデジタル信号Ｄ１４、Ｄ２４、Ｄ３４がすべて、参照画素回路１４ａ～ｃに出力した信号に対応している場合には、撮像装置は正常に動作していると判定される。
一方、デジタル信号Ｄ１４、Ｄ２４、Ｄ３４のうちの少なくとも１つが、参照画素回路１４ａ～ｃに出力した信号に対応しないことが検出された場合、撮像装置は不良していると判定される。そして、デジタル信号Ｄ１４、Ｄ２４、Ｄ３４のうち、参照画素回路１４ａ～ｃに出力した信号に対応しない信号がどのデジタル信号であるかを特定することによって、不良が生じている画素行を特定することができる。例えば、デジタル信号Ｄ１４が、参照画素回路１４ａに出力した信号に対応しない場合（一致しない場合や、デジタル信号の少なくとも１ビットが欠損している場合等）、制御線、あるいは垂直走査回路１０１の制御の不良がｎ行目に生じていることが特定される。この制御線とは、信号ＲＥＳ、信号ＷＲＴ、信号ＲＥＳを伝送するいずれかの制御線である。制御線の不良とは、例えば、断線や、他の制御線との接触などがある。垂直走査回路１０１の制御の不良は、画素行を制御する信号（本実施形態では信号ＲＥＡＤｎ）の生成、出力に関わる回路の不良である。なお、後述するローリングシャッタ動作を行う撮像装置では、垂直走査回路１０１による画素行ごとの制御は、信号ＲＥＡＤだけでなく、信号ＲＥＳ、信号ＷＲＴについても行われることとなる。この場合には、信号ＲＥＳ、信号ＷＲＴに不良が生じた場合についても、ｎ行目の画素行で不良が生じていることが特定される。
また、本実施形態の撮像装置は、参照画素回路１４に入力するアドレス信号として、デジタル信号を用いている。特許文献１には、参照画素回路に入力するアナログ信号を参照画素回路ごとに異ならせることで、少なくとも１つの参照画素回路で、アドレス信号を形成できることが記載されている。しかし、アナログ信号を参照画素回路ごとに異ならせるには、高精度に信号レベルを調整できるアナログ信号出力回路を設けなければならない課題がある。また、アナログ信号に重畳されるノイズによって、撮像装置に不良が生じていないにも関わらず不良と判定する誤判定が生じやすくなる、という課題もある。一方、本実施形態の撮像装置は、参照画素回路に出力する信号をデジタル信号としているため、ノイズによる影響を受けにくくすることができる。また、デジタル信号の信号レベルの精度は、アナログ信号に比べて低い精度でも許容されやすい傾向がある。よって、本実施形態の撮像装置は、不良判定の精度の向上と、アドレス信号生成の簡易化を実現できるという、有利な効果を有する。
また、特許文献１には、画素行を特定するアドレス信号を２値化する例も記載されている。この場合には、３行以上の画素行を特定するアドレス信号を参照画素回路に保持させるには、複数の参照画素回路が必要になる。一方、本実施形態の撮像装置では、参照画素回路１４が複数ビットのデジタル信号を保持することができる。これにより、本実施形態の撮像装置は、アドレス信号を保持するための参照画素回路の数を減らすことができるという、有利な効果を有する。
このように、本実施形態の撮像装置は，デジタル信号のアドレス信号を保持する参照画素回路１４ａ～ｃを備える。そして、このアドレス信号と、参照画素回路１４ａ～ｃが出力するデジタル信号とが対応するか否かを判定することにより、光電変換装置（撮像装置）に不良が生じているか否かを検出することができる。そして、撮像装置に不良が生じている場合には、その不良が生じている画素行を特定することができる。
なお、本実施形態では、複数行、複数列の有効画素回路１１の露光期間の開始と終了をそれぞれ同時とする、いわゆるグローバルシャッタ動作を説明した。本実施形態はこの例に限定されるものではなく、有効画素回路１１の画素行ごとに順次、露光期間の開始と終了が制御される、いわゆるローリングシャッタ動作であっても良い。ローリングシャッタ動作を行うには、信号ＲＥＳ、ＷＲＴを、信号ＲＥＡＤｎのように、画素行ごとに制御線を分離する。そして、画素行ごとに信号ＲＥＳのローレベルのタイミングと、信号ＷＲＴのローレベルのタイミングとを異ならせることによって、ローリングシャッタ動作を実現できる。
また、本実施形態では、各画素回路がスイッチ１１５、画素メモリ１１６を有する形態を説明した。本実施形態は、この例に限定されるものではなく、各画素回路が、スイッチ１１５、画素メモリ１１６を有しなくても良い。この形態の場合には、カウンタ１１４には、信号ＲＥＡＤｎで制御されるスイッチ１１７が接続される。このスイッチ１１７が、カウンタ１１４と垂直信号線１０５との間の接続状態を信号ＲＥＡＤに基づいて制御することとなる。この構成であっても、本実施形態の撮像装置は、撮像動作を行うことができる。特にグローバルシャッタを行うモードを有しない撮像装置であれば、スイッチ１１５、画素メモリ１１６を省略することによって、画素回路の縮小化を実現することができる。また、表面照射型の撮像装置であれば、スイッチ１１５、画素メモリ１１６の省略によって、アバランシェダイオード１１１の面積の拡大を行うこともできる。一方、グローバルシャッタ動作を行う撮像装置では、高フレームレート化を実現する上で、スイッチ１１５、画素メモリ１１６を備えるのが良い。この画素メモリ１１６を備えることによって、全行の画素回路からのデジタル信号の読出しを終える前に、カウンタ１１４が次の露光期間のカウント動作を行うことができる。これにより、高フレームレートのグローバルシャッタ動作を実現することができる。
また本実施形態では、参照画素回路１４が複数行に設けている例を説明した。この例に限定されるものではなく、図５に示すように、参照画素回路１４が複数列に設けられているようにしても良い。この構成の場合、垂直信号線１０５ｎの不良、水平走査回路１０４による走査不良、列メモリ部１０３の不良が生じているか否かを検出することができる。
なお、本実施形態では、画素回路の各々がカウンタ１１４、画素メモリ１１６を備える構成を示した。本実施形態はこの形態に限定されるものではなく、複数の画素回路で、１つのカウンタ１１４、１つの画素メモリ１１６を共有するようにしても良い。また、複数の光電変換部で、１つのカウンタ１１４、１つの画素メモリ１１６を共有するようにしても良い。
なお、本実施形態では、有効画素回路１１、遮光画素回路１２、１３、参照画素回路１４の各々が備える光電変換部がアバランシェダイオードである例を説明した。本実施形態はこの例に限定されるものではなく、画素回路がデジタル信号を保持する保持部を備える構成全般に適用することができる。つまり、光電変換部が、光電変換によって生じた電荷を蓄積するフォトダイオードであっても良い。この構成の場合には、フォトダイオードが蓄積した信号電荷に基づくデジタル信号を生成するＡＤ変換部を各画素回路が備える。そして、このＡＤ変換部が生成したデジタル信号を、各画素回路が備える保持部が保持する構成であればよい。なお、複数の画素回路で１つのＡＤ変換部、１つの保持部を共有する構成であってもよい。また、複数の光電変換部で、１つのＡＤ変換部、１つの保持部を共有する構成であってもよい。
（第２実施形態）
本実施形態について、第１実施形態と異なる点を中心に説明する。本実施形態は、参照画素回路１４が有するカウンタ１１４の構成が、第１実施形態と異なる。
図６は、本実施形態の参照画素回路１４が、第１実施形態のカウンタ１１４－２の代わりに備えるカウンタ１１４－３の構成を示した図である。本実施形態のカウンタ１１４－３は、信号ｓｅｌ＿ｓｅｔ０が入力される選択回路ＳＥＬ１、信号ｓｅｌ＿ｓｅｔ１が入力される選択回路ＳＥＬ２を有する。また、カウンタ１１４－３はさらに、信号ｓｅｌ＿ｒｅｓｅｔ０が入力される選択回路ＳＥＬ３、信号ｓｅｌ＿ｒｅｓｅｔ１が入力される選択回路ＳＥＬ４を有する。選択回路ＳＥＬ１は、フリップフロップ回路ＦＦ１のセット端子Ｓに接続される。また、選択回路ＳＥＬ２は、フリップフロップ回路ＦＦ２のセット端子Ｓに接続される。選択回路ＳＥＬ３は、フリップフロップ回路ＦＦ１のリセット端子Ｒに接続される。また、選択回路ＳＥＬ４は、フリップフロップ回路ＦＦ２のリセット端子Ｒに接続される。この信号ｓｅｌ＿ｓｅｔ０、信号ｓｅｌ＿ｓｅｔ１、信号ｓｅｌ＿ｒｅｓｅｔ０、信号ｓｅｌ＿ｒｅｓｅｔ１は、ＴＧ１０２から供給される。この例では、信号出力部であるＴＧ１０２は、カウンタ１１４－３が所定の値のデジタル信号を保持するように出力する信号として、制御信号を出力している。なお、信号出力部は光電変換装置の外部に設けても良い。この場合、光電変換装置の外部から、信号ｓｅｌ＿ｓｅｔ０、信号ｓｅｌ＿ｓｅｔ１、信号ｓｅｌ＿ｒｅｓｅｔ０、信号ｓｅｌ＿ｒｅｓｅｔ１が供給される。
また、本実施形態では、フリップフロップ回路ＦＦ１のクロック端子に信号ＤＩＮが入力される。信号ＤＩＮは、ＴＧ１０２からパルスが入力されても良いし、参照画素回路１４の内部にパルス信号を生成する生成回路を設けても良い。また、信号ＤＩＮは、光電変換装置の外部から供給されるようにしても良い。
カウンタ１１４－３は、信号ｓｅｌ＿ｓｅｔ０、信号ｓｅｌ＿ｓｅｔ１の信号レベルに応じて、フリップフロップ回路ＦＦ１、ＦＦ２のＳ端子に出力される信号がハイレベルとローレベルのいずれかが選択回路ＳＥＬ１、ＳＥＬ２によって選択される構成を備える。これにより、参照画素回路１４が保持するアドレス信号を適宜変更することができる。例えば、あるフレームでは参照画素回路１４ａは００の値のアドレス信号を保持し、別のフレームでは、別の値のアドレス信号を保持することができる。これにより、参照画素回路１４のカウンタ１１４－３の不良の検出精度を向上させることができる。また、垂直走査回路１０１、信号ＲＥＳ、信号ＷＲＴ、信号ＲＥＳを伝送するいずれかの制御線の不良の検出精度を向上させることができる。
また、本実施例は検査を行う際の時間の短縮も可能である。以下、説明する。
図７は、図６に示したカウンタ１１４－３の動作を中心に示したタイミング図である。ここではカウンタ１１４－３の動作を中心に説明しており、他の回路の動作は、図４に示した動作を踏襲することができる。
ここでは、カウンタ１１４－３が保持するアドレス信号の最大値と、その次に保持するアドレス信号に関する検査を行う。
時刻ｔ０において、アドレス信号の最大値―１ＬＳＢの値をカウンタ１１４－３に書き込む。
そして、時刻ｔ１において、フリップフロップ回路ＦＦ１のクロック端子に入力する信号ＤＩＮをトグルさせる。これにより、カウンタ１１４－３が保持するデジタル信号の値は１ＬＳＢ大きくなることにより、デジタル信号が最大値（ＭＳＢからＬＳＢに至るまで全ビットが１）となる。
時刻ｔ２において、再度、信号ＤＩＮをトグルさせる。これにより、カウンタ１１４－３について、最大値―１ＬＳＢ、最大値、０と遷移する動作を検査することができる。なお、本実施形態では時刻ｔ２においてカウンタ１１４－３が保持するデジタル信号の値は０としている。他の例として、カウンタ１１４－３に所定の値（例えば最大値）にデジタル信号をクリップするクリップ回路が備わる場合は、カウンタ１１４－３は、最大値―１、最大値、最大値とデジタル信号値が遷移する事を検査できる。このように、所定の値のデジタル信号を保持部であるカウンタ１１４に保持させた後、デジタル信号を変化させるパルス信号である、トグルされた信号ＤＩＮを供給する。これにより、保持部であるカウンタ１１４の動作が正常であるか検査することができる。
処理部１０６には、参照画素回路１４のカウンタ１１４－３が出力したデジタル信号が入力される。処理部１０６は、入力されたデジタル信号と期待値と比較することで、カウンタ１１４－３の不良が生じていないか検査をすることができる。なお。このカウンタ１１４－３の出力と期待値との比較は光電変換装置の外部で行うようにしても良い。
なお、ここではデジタル信号の最大値に関わる検査の例を示した。他の例として信号ｓｅｌ＿ｒｅｓｅｔ０、ｓｅｌ＿ｒｅｓｅｔ１、ｓｅｌ＿ｓｅｔ０、ｓｅｌ＿ｓｅｔ１の駆動を適宜変更することによって、最大値以外の任意の値に関する検査もまた可能である。
なお、ここでは参照画素回路１４のカウンタ１１４－３の検査について説明した。他の例として、有効画素回路１１、遮光画素回路１２においても、カウンタ１１４の構成を選択回路ＳＥＬ１～４を設けるようにすることによって、カウンタ１１４の検査を行うことができる。この場合には、信号ＤＩＮとして、インバータ１１３の出力を用いるようにしても良い。つまり、アバランシェダイオード１１１（遮光画素回路１２の場合はアバランシェダイオード１１１ｂ）の出力を用いるようにしても良い。
また、垂直信号線１０５、列メモリ部１０３の検査を効率的に行う場合には、垂直信号線１０５にデジタル信号の最大値と最小値が交互に出力されるように、画素回路のカウンタ１１４にデジタル信号を書き込むと良い。つまり、図１に示した構成であれば、例えば１行目、１列目に位置する遮光画素回路１３ａのカウンタ１１４－１にはデジタル信号の最小値である、全ビットが０のデジタル信号を書き込む。隣の２列目の遮光画素回路１３ｂのカウンタ１１４－１には、デジタル信号の最大値である、全ビットが１のデジタル信号を書き込む。隣の３列目の遮光画素回路１３ｃのカウンタ１１４－１には、デジタル信号の最小値である、全ビットが０のデジタル信号を書き込む。
２行目、１列目に位置する有効画素回路１１ａのカウンタ１１４－１にはデジタル信号の最大値である、全ビットが１のデジタル信号を書き込む。２行目、２列目に位置する有効画素回路１１ｂのカウンタ１１４－１にはデジタル信号の最小値である、全ビットが０のデジタル信号を書き込む。２行目、３列目に位置する遮光画素回路１２ａのカウンタ１１４－１にはデジタル信号の最大値である、全ビットが１のデジタル信号を書き込む。
垂直走査回路１０１が１行目の画素回路を選択すると、垂直信号線１０５ｎには、最小値のデジタル信号が出力される。対応する列メモリ部１０３は、最小値のデジタル信号を保持する。また、１行目の画素回路の信号を読み出すと、垂直信号線１０５ｎ＋１には、最大値のデジタル信号が出力される。対応する列メモリ部１０３は、最大値のデジタル信号を保持する。また、１行目の画素回路の信号を読み出すと、垂直信号線１０５ｎ＋２には、最小値のデジタル信号が出力される。対応する列メモリ部１０３は、最小値のデジタル信号を保持する。水平走査回路１０４が信号ＰＨｍ～ｍ＋３を順次ハイレベルにすると、列メモリ部１０３から、デジタル信号の最大値と最小値が交互に出力される。列メモリ部１０３からデジタル信号の最大値と最小値が交互に出力される動作は、列メモリ部１０３と処理部１０６との間の転送経路に大きな負荷がかかる動作である。このため、列メモリ部１０３と処理部１０６との間の転送経路について、高い負荷が生じても問題なく動作するか否かを好適に検査することができる。
次に、垂直走査回路１０１が２行目の画素回路を選択すると、垂直信号線１０５ｎには、最大値のデジタル信号が出力される。対応する列メモリ部１０３は、最大値のデジタル信号を保持する。この１列目の垂直信号線１０５ｎに着目すると、１行目の画素回路からの信号読み出しでは、最小値のデジタル信号が出力されていた。そして、２行目の画素回路からの信号の読出しでは、最大値のデジタル信号が出力される。つまり、垂直信号線１０５は、デジタル信号の最小値と最大値が交互に出力される。列メモリ部１０３についても同様に、デジタル信号の最小値と最大値を交互に保持することとなる。他の列の垂直信号線１０５、列メモリ部１０３についても同様に、デジタル信号の最小値、最大値が交互に出力される。これにより、垂直信号線１０５に大きな負荷が生じることとなる。これにより、垂直信号線１０５に高い負荷が生じても問題なく動作するか否かを好適に検査することができる。また、垂直信号線１０５が、複数ビットの信号をパラレルに転送するために複数本の転送線を備えるバスである場合がある。本例の検査では、１行目と２行目の読出しで全ビットの信号が書き換えられる動作であるため、複数本の転送線のすべてが問題なく動作しているか否かを検査することができる。また、列メモリ部１０３では、メモリの全ビットでデータの書き換えが行われることとなる。これにより、列メモリ部１０３の全てのビットメモリに対して、信号の保持動作を問題なく行えるか否かを検査することができる。
（第３実施形態）
本実施形態による光電変換システムについて、図８を用いて説明する。図８は、本実施形態による光電変換システムの概略構成を示すブロック図である。
上記第１、第２実施形態で述べた撮像装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。図８には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
図８に例示した光電変換システムは、撮像装置１００４、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通過する光量を可変にするための絞り１００３、レンズ１００２の保護のためのバリア１００１を有する。レンズ１００２及び絞り１００３は、撮像装置１００４に光を集光する光学系である。撮像装置１００４は、上記のいずれかの実施形態の光電変換装置（撮像装置）であって、レンズ１００２により結像された光学像を電気信号に変換する。
光電変換システムは、また、撮像装置１００４より出力される出力信号の処理を行うことで画像を生成する画像生成部である信号処理部１００７を有する。信号処理部１００７は、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部１００７は、撮像装置１００４が設けられた半導体基板に形成されていてもよいし、撮像装置１００４とは別の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
光電変換システムは、更に、画像データを一時的に記憶するためのメモリ部１０１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１０１３を有する。更に光電変換システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１０１２、記録媒体１０１２に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１０１１を有する。なお、記録媒体１０１２は、光電変換システムに内蔵されていてもよく、着脱可能であってもよい。
更に光電変換システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１００９、撮像装置１００４と信号処理部１００７に各種タイミング信号を出力するタイミング発生部１００８を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された出力信号を処理する信号処理部１００７とを有すればよい。
撮像装置１００４は、撮像信号を信号処理部１００７に出力する。信号処理部１００７は、撮像装置１００４から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部１００７は、撮像信号を用いて、画像を生成する。
このように、本実施形態によれば、上記のいずれかの実施形態の光電変換装置（撮像装置）を適用した光電変換システムを実現することができる。
なお、第１実施形態では、参照画素回路１４が出力するデジタル信号と期待値とを処理部１０６が比較する例を示した。この参照画素回路１４が出力するデジタル信号と期待値とを比較する比較部を光電変換装置（撮像装置）の外部に設ける場合には、例えば信号処理部１００７が比較部として動作することができる。なお、信号処理部１００７とは別に、比較部を設けるようにしても良い。
（第４実施形態）
本実施形態の光電変換システム及び移動体について、図９を用いて説明する。図９は、本実施形態の光電変換システム及び移動体の構成を示す図である。
図９（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、光電変換システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、光電変換システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
光電変換システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、光電変換システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム３００で撮像する。図９（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の光電変換システムを示した。車両情報取得装置３２０が、光電変換システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態に含まれる。
また、上記第３実施形態、第４実施形態に示した光電変換システムは、光電変換装置を適用しうる光電変換システム例を示したものであって、本発明の光電変換装置を適用可能な光電変換システムは図８及び図９に示した構成に限定されるものではない。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１１ 有効画素回路
１２、１３ 遮光画素回路
１４ 参照画素回路
１０１ 垂直走査回路
１０２ タイミングジェネレータ
１０３ 列メモリ部
１０５ 垂直信号線
１１１ 光電変換部（フォトダイオード、アバランシェダイオード）
１１２ クエンチ素子
１１３ インバータ（波形整形回路）
１１４ カウンタ
１１６ 画素メモリ

Claims (16)

  1. 制御線と、
    前記制御線による制御を受ける画素回路であって、光電変換部を備え、前記光電変換部が生成した電荷に基づくデジタル信号を出力する有効画素回路と、
    前記制御線による制御を前記有効画素回路とともに受ける画素回路であって、前記画素回路の外部から入力されるデジタル信号を保持する保持部を有する参照画素回路と、
    所定の値の第１のデジタル信号を前記保持部に保持させるように前記保持部に信号を出力する信号出力部と、
    前記第１のデジタル信号を保持するように制御された前記保持部からデジタル信号を読み出す読出し制御部とを有することを特徴とする光電変換装置。
  2. 前記光電変換部が、アバランシェダイオードであることを特徴とする請求項１に記載の光電変換装置。
  3. 前記光電変換装置は、前記有効画素回路からデジタル信号が出力される第１出力線を有し、
    前記有効画素回路は、前記アバランシェダイオードに接続されたクエンチ素子と、
    前記アバランシェダイオードに入力ノードが接続された波形整形回路と、
    前記波形整形回路の出力ノードに、入力ノードが接続されたカウンタとを備え、
    前記カウンタの出力ノードと前記第１出力線との接続状態を前記制御線が制御することを特徴とする請求項２に記載の光電変換装置。
  4. 前記光電変換装置は、前記有効画素回路からデジタル信号が出力される第１出力線を有し、
    前記有効画素回路は、前記アバランシェダイオードに接続されたクエンチ素子と、
    前記アバランシェダイオードに入力ノードが接続された波形整形回路と、
    前記波形整形回路の出力ノードに、入力ノードが接続されたカウンタと、
    前記カウンタの出力ノードに、入力ノードが接続された第２保持部とを備え、
    前記第２保持部の出力ノードと前記第１出力線との接続状態を前記制御線が制御することを特徴とする請求項２に記載の光電変換装置。
  5. 前記光電変換装置は、前記参照画素回路の前記保持部からデジタル信号が出力される第２出力線を有し、
    前記参照画素回路の前記保持部の出力ノードと前記第２出力線との接続状態を前記制御線が制御することを特徴とする請求項１～４のいずれか１項に記載の光電変換装置。
  6. 前記保持部に所定の値のデジタル信号を保持させた後、前記保持部のデジタル信号を変化させるパルス信号を供給することによって、前記保持部が保持するデジタル信号を変化させることを特徴とする請求項１～５のいずれか１項に記載の光電変換装置。
  7. 複数の前記有効画素回路が複数行および複数列のそれぞれに配されており、
    複数の前記参照画素回路が複数行のそれぞれに配されており、
    前記第１のデジタル信号が複数ビットのデジタル信号であって、前記第１のデジタル信号が、前記参照画素回路が配された行を示す信号であることを特徴とする請求項１～６のいずれか１項に記載の光電変換装置。
  8. 複数の前記有効画素回路が複数行および複数列のそれぞれに配されており、
    複数の前記参照画素回路が複数行のそれぞれに配されており、
    前記第１のデジタル信号が複数ビットのデジタル信号であって、前記第１のデジタル信号が、前記参照画素回路が配された行を示すアドレス信号であることを特徴とする請求項１～６のいずれか１項に記載の光電変換装置。
  9. 前記複数の有効画素回路の各々は、前記電荷に対応するデジタル信号を保持する第３保持部を備え、
    前記複数の有効画素回路が配された複数列のそれぞれに各々が対応するように配され、前記第３保持部が保持したデジタル信号が出力される、複数の信号線をさらに有し、
    前記複数行のうちの第１行の有効画素回路の前記第３保持部に、所定の値である第１の値のデジタル信号を保持させ、
    前記複数行のうちの第２行の有効画素回路の前記第３保持部に、前記第１の値とは異なる所定の値である第２の値のデジタル信号を保持させ、
    前記複数の信号線に、前記第１行の有効画素回路から前記第１の値のデジタル信号を出力させた後、続いて前記第２行の有効画素回路から前記第２の値のデジタル信号を出力させることを特徴とする請求項８に記載の光電変換装置。
  10. 前記参照画素回路から出力されるデジタル信号と、期待値とを比較する比較部をさらに有することを特徴とする請求項１～９のいずれか１項に記載の光電変換装置。
  11. 前記第１のデジタル信号が複数ビットのデジタル信号であることを特徴とする請求項１～１０のいずれか１項に記載の光電変換装置。
  12. 複数の前記有効画素回路が１つのＡＤ変換部を共有することを特徴とする請求項１～１１のいずれか１項に記載の光電変換装置。
  13. 請求項１～１２のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を用いて画像を生成する信号処理部とを有することを特徴とする光電変換システム。
  14. 請求項１～９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置が出力する信号を用いて画像を生成する信号処理部と、
    前記光電変換装置が出力する、前記参照画素回路から出力されたデジタル信号と、期待値とを比較する比較部と、を有することを特徴とする光電変換システム。
  15. 請求項１～１２のいずれか１項に記載の光電変換装置を備える移動体であって、
    前記光電変換装置が出力する信号を用いて前記移動体の移動を制御する制御部を有することを特徴とする移動体。
  16. 制御線と、前記制御線による制御を受ける画素回路であって、光電変換部を備え、前記光電変換部が生成した電荷に基づくデジタル信号を出力する有効画素回路と、前記制御線による制御を前記有効画素回路とともに受ける画素回路であって、前記画素回路の外部から入力されるデジタル信号を保持する保持部を有する参照画素回路を備える光電変換装置の検査方法であって、
    所定の値の第１のデジタル信号を前記保持部に保持させるように前記保持部に信号を出力し、
    前記第１のデジタル信号を保持するように制御された前記保持部から読み出されるデジタル信号と、前記第１のデジタル信号とを比較することによって前記光電変換装置を検査することを特徴とする光電変換装置の検査方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006120815A1 (ja) 2005-05-11 2006-11-16 Matsushita Electric Industrial Co., Ltd. 固体撮像装置、カメラ、自動車および監視装置
JP2014075618A (ja) 2012-10-02 2014-04-24 Canon Inc 光電変換装置、撮像システム、光電変換装置の検査方法および撮像システムの製造方法
JP2019009768A (ja) 2017-06-23 2019-01-17 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019029694A (ja) 2017-07-25 2019-02-21 キヤノン株式会社 撮像装置、撮像システム、移動体
JP2019075440A (ja) 2017-10-13 2019-05-16 キヤノン株式会社 光検出装置、撮像装置、及び撮像システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014097519A1 (ja) * 2012-12-18 2014-06-26 パナソニック株式会社 半導体光検出器
JP6968608B2 (ja) 2016-09-30 2021-11-17 キヤノン株式会社 撮像装置、撮像システム、および、移動体
JP2018148528A (ja) 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
JP2019075394A (ja) 2017-10-12 2019-05-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、電子装置
JP7007965B2 (ja) 2018-03-19 2022-01-25 キヤノン株式会社 撮像素子およびそれを有する電子機器
US10616512B2 (en) * 2018-07-27 2020-04-07 Wisconsin Alumni Research Foundation Systems, methods, and media for high dynamic range imaging using dead-time-limited single photon detectors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006120815A1 (ja) 2005-05-11 2006-11-16 Matsushita Electric Industrial Co., Ltd. 固体撮像装置、カメラ、自動車および監視装置
JP2014075618A (ja) 2012-10-02 2014-04-24 Canon Inc 光電変換装置、撮像システム、光電変換装置の検査方法および撮像システムの製造方法
JP2019009768A (ja) 2017-06-23 2019-01-17 キヤノン株式会社 固体撮像素子、撮像装置及び撮像方法
JP2019029694A (ja) 2017-07-25 2019-02-21 キヤノン株式会社 撮像装置、撮像システム、移動体
JP2019075440A (ja) 2017-10-13 2019-05-16 キヤノン株式会社 光検出装置、撮像装置、及び撮像システム

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