JP6465666B2 - 固体撮像素子の製造方法 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 85
- 238000000034 method Methods 0.000 claims description 59
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000008569 process Effects 0.000 claims description 23
- 239000007767 bonding agent Substances 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000012545 processing Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000007788 liquid Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 79
- 239000010931 gold Substances 0.000 description 41
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 16
- 238000005530 etching Methods 0.000 description 12
- 229910052738 indium Inorganic materials 0.000 description 8
- 238000000227 grinding Methods 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 239000011669 selenium Substances 0.000 description 5
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052717 sulfur Inorganic materials 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000031700 light absorption Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- DVRDHUBQLOKMHZ-UHFFFAOYSA-N chalcopyrite Chemical group [S-2].[S-2].[Fe+2].[Cu+2] DVRDHUBQLOKMHZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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Description
本発明は、固体撮像素子の製造方法に関し、特に光電変換部にＣｕと、ＩｎまたはＧａまたはその両方と、ＳまたはＳｅまたはその両方と、を含むカルコパイライト構造の化合物半導体膜（以下、CIGS膜）を備えた固体撮像素子の製造方法に関する。
近年、固体撮像素子の高解像度化が進み、それに伴って光電変換部の面積が縮小したことにより受光感度低下の問題が顕在化するようになってきている。これを解決するための手法として、CMOS固体撮像素子の裏面から光を照射する構造を備えた従来技術が知られている（非特許文献１を参照）。
しかし、同手法は光電変換部への光の到達率を高めることが目的であり、光電変換部の材料に用いられたＳｉの物性である量子効率や光吸収係数に基づく受光感度を超えることはできない。したがって将来のさらなる高解像度化に伴う受光感度低下の問題を解決するためには、光電変換部に、量子効率や光吸収係数の点でＳｉを超える材料を用いる手法の開発が不可欠となる。
こうした材料は主に有機材料（非特許文献２を参照）と無機材料に大別されるが、無機材料としては、c-Se（非特許文献３を参照）やCuInSe2とCuGaSe2の混晶であるCIGS（特許文献１−７）が知られている。
しかし、同手法は光電変換部への光の到達率を高めることが目的であり、光電変換部の材料に用いられたＳｉの物性である量子効率や光吸収係数に基づく受光感度を超えることはできない。したがって将来のさらなる高解像度化に伴う受光感度低下の問題を解決するためには、光電変換部に、量子効率や光吸収係数の点でＳｉを超える材料を用いる手法の開発が不可欠となる。
こうした材料は主に有機材料（非特許文献２を参照）と無機材料に大別されるが、無機材料としては、c-Se（非特許文献３を参照）やCuInSe2とCuGaSe2の混晶であるCIGS（特許文献１−７）が知られている。
特に、上述したCIGSは優れた量子効率、光吸収係数および安定性を兼ね備えており、将来の固体撮像素子の光電変換部用材料として期待されている。膜厚が薄くても光を十分に吸収することができるため、印加電圧が低くても高い内部電界を与えることが可能である。このことは、膜中でのキャリア増倍動作を可能とし、さらなる高感度化をもたらす。CIGSの固体撮像素子への応用は1993年に提案され（非特許文献４を参照）、現在では車載や防犯、生体認証用途への応用に向けて実用化の研究が進められている。
従来技術に係る、CIGSを用いた固体撮像素子の製造方法を図７を用いて説明する。
同撮像素子は、例えば、図７（４）に示すように、CMOSで構成された信号読出回路を付設した基板２３１上に、複数のＭｏ電極２３２を設け、該基板２３１またはＭｏ電極２３２の上方に、CIGS膜２１３を設け、さらにバッファ層２１９、Ｎ型半導体層２１５およびITO層（透明電極）２１６を備えてなる。なお、ITO層（透明電極）２１６の上面の一部にAlからなるパッド電極が形成されてなる。
同撮像素子は、例えば、図７（４）に示すように、CMOSで構成された信号読出回路を付設した基板２３１上に、複数のＭｏ電極２３２を設け、該基板２３１またはＭｏ電極２３２の上方に、CIGS膜２１３を設け、さらにバッファ層２１９、Ｎ型半導体層２１５およびITO層（透明電極）２１６を備えてなる。なお、ITO層（透明電極）２１６の上面の一部にAlからなるパッド電極が形成されてなる。
A Back-illuminated Megapixel CMOS Image Sensor, B. Pain et al., Proc. of International Image Sensor Workshop, pp.35-38 (2005)
CMOS Image Sensor with an Overlaid Organic Photoelectric Conversion Layer: Optical Advantages of Capturing Slanting Rays of Light, M. Ihama et al., Proc. of International Image Sensor Workshop, pp.153-156 (2011)
Low-voltage-operation avalanche photodiode based on n-gallium oxide/p-crystalline selenium heterojunction, S. Imura et al., Appl. Phys. Lett. 104, 242101 (2014)
Photoconductive Imaging Using CuInSe2 Film, K. Tanaka et al., Jpn. J. Appl. Phys. Vol.32 pp.113-115 (1993)
ところで、CIGS膜の成膜時における基板温度の上限は、CMOSの配線材料における耐熱性等の観点から３５０〜４５０°に制限される。しかしながら、この上限温度はCIGSの特性、例えば高い量子効率を発揮する等の特性を得るためには不十分であるため、結果として膜の品質や感度を上げることが困難となり、CIGSの本来の性能が得られるまでには至っていなかった。
本発明は、これらの課題を解決するためになされたもので、光電変換層としてCIGS膜を用いた固体撮像素子の製造方法において、CIGS膜の成膜に必要な温度が固体撮像素子の配線材料等についての許容温度以上であっても、その許容温度に拘らず、CIGS膜の成膜を必要十分な温度で行って、高品質のCIGS膜を得ることで感度を高めることができる固体撮像素子の製造方法を提供することを目的とするものである。
以上の目的を達成するため、本発明の固体撮像素子の製造方法は以下のような構成とされている。
すなわち、本発明の固体撮像素子の製造方法は、
信号の読出処理を行う信号読出回路を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なる第１のダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、仮接合剤および第２のダミー基板を積層して第１の積層体を作製し、
次に、前記第１の積層体における前記第１のダミー基板を除去し、このダミー基板が除去された該第１の積層体の面に画素電極層を成膜するとともにこの画素電極層を所定のパターニングにより複数の画素電極に分離し、
別途、信号読出回路を付設した前記半導体基板の上方に、分離された前記画素電極の各々に対向するように配された基板側電極を形成して第２の積層体を作製し、
この後、前記第１の積層体の画素電極と前記第２の積層体の電極を接合用のバンプを各々挟むように配設し、このバンプをつぶすように、これら２つの積層体を押圧することにより、前記第１の積層体と前記第２の積層体をバンプ接合し、
次に、前記第２のダミー基板を剥離させる剥離処理を行うことにより、固体撮像素子を作製することを特徴とするものである。
すなわち、本発明の固体撮像素子の製造方法は、
信号の読出処理を行う信号読出回路を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なる第１のダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、仮接合剤および第２のダミー基板を積層して第１の積層体を作製し、
次に、前記第１の積層体における前記第１のダミー基板を除去し、このダミー基板が除去された該第１の積層体の面に画素電極層を成膜するとともにこの画素電極層を所定のパターニングにより複数の画素電極に分離し、
別途、信号読出回路を付設した前記半導体基板の上方に、分離された前記画素電極の各々に対向するように配された基板側電極を形成して第２の積層体を作製し、
この後、前記第１の積層体の画素電極と前記第２の積層体の電極を接合用のバンプを各々挟むように配設し、このバンプをつぶすように、これら２つの積層体を押圧することにより、前記第１の積層体と前記第２の積層体をバンプ接合し、
次に、前記第２のダミー基板を剥離させる剥離処理を行うことにより、固体撮像素子を作製することを特徴とするものである。
また、前記光電変換層はＳｉ層上に成膜されることが好ましい。
また、前記仮接合剤が液状とされており、前記第２のダミー基板の剥離処理においては、前記第１の積層体と前記第２の積層体を接合したものを、所定の温度以上の液体内に収容することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることが可能である。
また、前記仮接合剤が液状とされており、前記第２のダミー基板の剥離処理においては、前記第１の積層体と前記第２の積層体を接合したものを、所定の温度以上の液体内に収容することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることが可能である。
また、前記仮接合剤がシート状とされており、前記第２のダミー基板の剥離処理においては、前記第１の積層体と前記第２の積層体を接合したものを、ホットプレートを用いて
所定の温度以上に加熱することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることが好ましい。
また、前記バンプがＡｕからなるときは、前記第１の積層体の画素電極と前記第２の積層体の電極がバンプを各々挟むように押圧する際に、このバンプに対して所定周波数の超音波による振動を与えて加熱することも好ましい。
所定の温度以上に加熱することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることが好ましい。
また、前記バンプがＡｕからなるときは、前記第１の積層体の画素電極と前記第２の積層体の電極がバンプを各々挟むように押圧する際に、このバンプに対して所定周波数の超音波による振動を与えて加熱することも好ましい。
また、前記光電変換層を構成するCIGS膜は、多元蒸着法を用いるとともに、成膜の進行程度に伴い、第１段階は相対的に低温、第２段階は相対的に高温、第３段階は相対的に低温、というように温度制御される３段階成長方式を用いて、成膜されることが好ましい。
また、前記固体撮像素子がCMOSからなることが好ましい。
また、前記固体撮像素子がCMOSからなることが好ましい。
固体撮像素子の製造で、光電変換層であるCIGS膜の成膜を行う際に、信号読出回路を付設した半導体基板（特にCMOS基板）の上方にCIGS膜を形成しようとすると、CIGS膜の成膜処理時の熱によって半導体基板に付設された信号回路部が損傷を受けてしまう。
そこで、本発明の固体撮像素子の製造方法においては、膜転写技術（Layer Transfer
）を用いて、このような問題を解決している。
そこで、本発明の固体撮像素子の製造方法においては、膜転写技術（Layer Transfer
）を用いて、このような問題を解決している。
この膜転写技術は、高い温度を与えることが可能なダミー基板上に、十分に高い温度をかけて高品質なCIGS膜を成膜し、この後、ダミー基板を除去し、その代わりに、本来の信号読出回路を付設した半導体基板を接合することにより、CIGS膜の成膜処理時の熱によって、基板に付設された信号回路部が損傷を受けるという事態を回避する技術である。
すなわち、本発明方法においては、樹脂やフィルムの仮接合剤を用いた接合技術と、ＩｎやＡｕのバンプを用いた接合技術とを用いて、完成したCIGS膜を信号読出回路付き基板上に転写するようにしているので、高品質なCIGS膜をもつ感度の高い固体撮像素子を実現することができる。
なお、本発明方法においては、このような接合処理をすべて大気中で行うことが可能であり、製造コストを低減することができる。
なお、本発明方法においては、このような接合処理をすべて大気中で行うことが可能であり、製造コストを低減することができる。
以下、本発明の実施形態に係る固体撮像素子の製造方法について図面を用いて説明する。
まず、第１の実施形態および第２の実施形態に係る方法により製造された固体撮像素子を図１を用いて説明する。
まず、第１の実施形態および第２の実施形態に係る方法により製造された固体撮像素子を図１を用いて説明する。
図１に示すように、第１の実施形態にかかる固体撮像素子は、大きく分けると、基板部３０、積層部１０およびパッド部２０からなり、基板部３０上に積層部１０が接合され、さらに積層部１０上の一部にパッド部２０が接合されている。
そして、対向する、基板部３０の電極３２と積層部１０の各画素電極（１８、１９）との間には各々、球状のバンプ３３が配されており、このバンプ３３を上下方向から押圧することにより、基板部３０と積層部１０を接合する。
そして、対向する、基板部３０の電極３２と積層部１０の各画素電極（１８、１９）との間には各々、球状のバンプ３３が配されており、このバンプ３３を上下方向から押圧することにより、基板部３０と積層部１０を接合する。
上記基板部３０は、信号読出回路付き基板３１の上にＡｕ電極３２およびＩｎバンプ３３を、順に形成してなる。
また、積層部１０は、光電変換層として機能するCIGS膜１３と、CIGS膜１３の下部に画素電極（Ｃｒ膜１８、Ａｕ膜１９）を形成するとともに、CIGS膜１３の上部に、バッファ層としてのGa2O3:Sn層１４、Ｎ型半導体層としてのGa2O3層１５、透明電極としてのITO層１６を積層してなる。
さらに、パッド部２０は、Ｃｒ膜１８とＡｕ膜１９を、中間層１０のITO層１６上に、
この順に形成してなる（いわゆる金メッキを施してなる）。
また、積層部１０は、光電変換層として機能するCIGS膜１３と、CIGS膜１３の下部に画素電極（Ｃｒ膜１８、Ａｕ膜１９）を形成するとともに、CIGS膜１３の上部に、バッファ層としてのGa2O3:Sn層１４、Ｎ型半導体層としてのGa2O3層１５、透明電極としてのITO層１６を積層してなる。
さらに、パッド部２０は、Ｃｒ膜１８とＡｕ膜１９を、中間層１０のITO層１６上に、
この順に形成してなる（いわゆる金メッキを施してなる）。
そして、前述したように、画素電極（Ｃｒ膜１８、Ａｕ膜１９）とＩｎ電極３２がＩｎバンプ３３を介して接合される。
なお、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方はパッド部２９のＡｕ電極に各々接続されている（ワイヤボンディング）。また、上述した構成要素は、セラミックス材（またはプラスチック材）によりパッケージ５１として構成されている。
＜第１の実施形態の製造方法＞
次に、第１の実施形態にかかる固体撮像素子の製造方法について図２および図３のフローを用いて、順に説明する。
（１）処理開始
まず、第１のダミー基板としてＳｉ基板６１を用意する。ここでは幅が4インチ、厚さ
が400μｍの大きさのものを用いる。最終的には除去されるダミー基板であるから、不純
物濃度やＮ型かＰ型か等の内容的な条件は不問とされる。
次に、第１の実施形態にかかる固体撮像素子の製造方法について図２および図３のフローを用いて、順に説明する。
（１）処理開始
まず、第１のダミー基板としてＳｉ基板６１を用意する。ここでは幅が4インチ、厚さ
が400μｍの大きさのものを用いる。最終的には除去されるダミー基板であるから、不純
物濃度やＮ型かＰ型か等の内容的な条件は不問とされる。
（２）CIGS成膜処理
CIGS膜１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍの範囲であればよい）程度である。膜全体で
のＣｕ，Ｉｎ，Ｇａ，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層と
して機能する。この方法では、Ｓｉ上にCIGS膜１３を成膜できるので、結晶性を上げることができる。
CIGS膜１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍの範囲であればよい）程度である。膜全体で
のＣｕ，Ｉｎ，Ｇａ，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層と
して機能する。この方法では、Ｓｉ上にCIGS膜１３を成膜できるので、結晶性を上げることができる。
（３）Ga2O3:Sn、Ga2O3の成膜処理
続いてＮ型半導体層を成膜してp-n接合を形成する。Ｎ型半導体層（バッファ層として
機能するものも含む）としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)、CdS等からなる層を用いることが可能であり、所望の空乏層の形成に応じて選択し、これらを積層することもできる。本実施形態では、CIGS膜１３内に空乏層を形成するために、バッファ層としても機能するGa2O3:Sn層１４を1μm（2nm〜2μm）の厚みに成膜し
、その後、Ｎ型半導体層としてのGa2O3層１５を1μm（2nm〜2μm）の厚みに成膜する。
続いてＮ型半導体層を成膜してp-n接合を形成する。Ｎ型半導体層（バッファ層として
機能するものも含む）としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)、CdS等からなる層を用いることが可能であり、所望の空乏層の形成に応じて選択し、これらを積層することもできる。本実施形態では、CIGS膜１３内に空乏層を形成するために、バッファ層としても機能するGa2O3:Sn層１４を1μm（2nm〜2μm）の厚みに成膜し
、その後、Ｎ型半導体層としてのGa2O3層１５を1μm（2nm〜2μm）の厚みに成膜する。
（４）仮接合剤の塗布処理
ITO層１６上に仮接合剤２４を塗布する。ここでは紫外線硬化・温水剥離タイプの液状
の仮接合剤（例えば、電気化学工業製・テンプロック）をスピンコート法を用いて厚さが5μmとなるように塗布する。
ITO層１６上に仮接合剤２４を塗布する。ここでは紫外線硬化・温水剥離タイプの液状
の仮接合剤（例えば、電気化学工業製・テンプロック）をスピンコート法を用いて厚さが5μmとなるように塗布する。
（５）ダミーウエハの貼付処理
仮接合剤２４を塗布した上に、第２のダミー基板として、4インチ、厚さ400μmの無ア
ルカリガラスからなるダミーウエハ２１を貼り付け、5mW/cm2の紫外線を10秒間照射して
仮接合する。
仮接合剤２４を塗布した上に、第２のダミー基板として、4インチ、厚さ400μmの無ア
ルカリガラスからなるダミーウエハ２１を貼り付け、5mW/cm2の紫外線を10秒間照射して
仮接合する。
（６）第１のダミー基板の研削処理
ダイヤモンドホイールを用いて最下層に位置する第１のダミー基板としてのＳｉ基板６１を、厚さが50μｍ程度になるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90%ではホイールの進行速度を毎秒5μｍとし、仕上げの10%では進行速度を毎秒0.5μｍとすることで、膜を剥離させることなしに研削可能である。
ダイヤモンドホイールを用いて最下層に位置する第１のダミー基板としてのＳｉ基板６１を、厚さが50μｍ程度になるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90%ではホイールの進行速度を毎秒5μｍとし、仕上げの10%では進行速度を毎秒0.5μｍとすることで、膜を剥離させることなしに研削可能である。
（７）XeF2エッチング処理
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板６１を除去する。
エッチング条件は、XeF2圧力を3Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にCIGS膜１３が露出する。
このように、本実施形態および第２の実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はCIGS膜１１３に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、CIGS膜１１３は残し、Ｓｉのみを除去する必要がある場合に好適である。
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板６１を除去する。
エッチング条件は、XeF2圧力を3Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にCIGS膜１３が露出する。
このように、本実施形態および第２の実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はCIGS膜１１３に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、CIGS膜１１３は残し、Ｓｉのみを除去する必要がある場合に好適である。
（８）Ａｕ/Ｃｒ成膜処理
Ｓｉ層６１が除去されたCIGS膜１３の下面にＣｒ膜１８およびＡｕ膜１９をスパッタリングにより成膜する（いわゆる金メッキを施す）。膜厚はそれぞれ100nm（50nm〜200nmの範囲で可）とする。
Ｓｉ層６１が除去されたCIGS膜１３の下面にＣｒ膜１８およびＡｕ膜１９をスパッタリングにより成膜する（いわゆる金メッキを施す）。膜厚はそれぞれ100nm（50nm〜200nmの範囲で可）とする。
（９）Ａｕ/Ｃｒ膜にパターンを形成
画素分離を行うために、フォトリソグラフィーを用いて、Ａｕ膜１１９およびＣｒ膜１１８に所定のパターニングを行う。ここでは16μm角の正方形パターンとし、ピッチを20
μmとする。膜厚1μmのフォトレジストでパターンを形成したのち、Ａｕ膜１２およびＣ
ｒ膜１１に対するエッチング液を用いてエッチングし、CIGS膜１３を露出させる。その後、剥離液を用いてフォトレジストを剥離する。
画素分離を行うために、フォトリソグラフィーを用いて、Ａｕ膜１１９およびＣｒ膜１１８に所定のパターニングを行う。ここでは16μm角の正方形パターンとし、ピッチを20
μmとする。膜厚1μmのフォトレジストでパターンを形成したのち、Ａｕ膜１２およびＣ
ｒ膜１１に対するエッチング液を用いてエッチングし、CIGS膜１３を露出させる。その後、剥離液を用いてフォトレジストを剥離する。
（１０）バンプ接合処理
別途用意しておいた信号読出回路を設けたＳｉ基板（信号読出回路付き基板）３１に対し、CIGS膜１３を設けた積層部１０をバンプ接合する。なお、信号読出回路は図４に示す構成を有している。
なお、図４に示す信号読出回路付き基板３１について説明するに、Ｓｉ層３１Ａとその上方に位置する層間絶縁膜３１Ｂとからなる。Ｓｉ層３１Ａの上部には信号読み取り素子であるCMOSトランジスタ７２が設けられており、CMOSトランジスタ７２とＡｕ電極（画素電極）とはビア７１によって接続されている。なお、層間絶縁膜３１Ｂ中には配線層が設
けられている（第２の実施形態においても同様である）。
別途用意しておいた信号読出回路を設けたＳｉ基板（信号読出回路付き基板）３１に対し、CIGS膜１３を設けた積層部１０をバンプ接合する。なお、信号読出回路は図４に示す構成を有している。
なお、図４に示す信号読出回路付き基板３１について説明するに、Ｓｉ層３１Ａとその上方に位置する層間絶縁膜３１Ｂとからなる。Ｓｉ層３１Ａの上部には信号読み取り素子であるCMOSトランジスタ７２が設けられており、CMOSトランジスタ７２とＡｕ電極（画素電極）とはビア７１によって接続されている。なお、層間絶縁膜３１Ｂ中には配線層が設
けられている（第２の実施形態においても同様である）。
ここでは、図１に示すＡｕ電極３２が基板３１の表面に形成されている。さらにＡｕ電極３２の上には直径10μmのＩｎバンプ３３を形成する。このＩｎバンプ３３を150℃以上に加熱した状態で、Ｓｉ基板（信号読出回路付き基板）３１と積層部１０に１バンプあたり0.1gf以下の圧力を加えて、基板部３０と積層部１０を接合する。接合後、上下基板間
の間隙に液状封止剤（接着効果を有する）を注入し、ホットプレートを用いて75℃に加熱し、60分間硬化させる。
の間隙に液状封止剤（接着効果を有する）を注入し、ホットプレートを用いて75℃に加熱し、60分間硬化させる。
（１１）剥離処理
上述した（１０）の処理で作製した接合体を、90℃の温水中に10分間程度浸すことで第２のダミー基板である、ダミーウエハ２１を剥離する。
上述した（１０）の処理で作製した接合体を、90℃の温水中に10分間程度浸すことで第２のダミー基板である、ダミーウエハ２１を剥離する。
（１２）ITO成膜、パッド処理
この後、ダミーウエハ２１が除去された面上に、スパッタリングを用いて、ITO膜１６
を成膜する。膜厚は30nm（10nm〜50nmの範囲で可）とする。さらに、Ｃｒ膜２８およびＡｕ膜２９をITO膜１６上の一部にスパッタリングを用いて成膜し、パッド電極２０とする
。
この後、ダミーウエハ２１が除去された面上に、スパッタリングを用いて、ITO膜１６
を成膜する。膜厚は30nm（10nm〜50nmの範囲で可）とする。さらに、Ｃｒ膜２８およびＡｕ膜２９をITO膜１６上の一部にスパッタリングを用いて成膜し、パッド電極２０とする
。
（１３）パッケージング処理、処理終了
完成した固体撮像素子（主要部）をセラミックスのパッケージ５１内に実装し、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方は貫通電極２２に、各々Ａｕ製のワイヤ４１、４１を用いて接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
完成した固体撮像素子（主要部）をセラミックスのパッケージ５１内に実装し、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方は貫通電極２２に、各々Ａｕ製のワイヤ４１、４１を用いて接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
＜第２の実施形態の製造方法＞
次に、第２の実施形態に係る固体撮像素子の製造方法について図５および図６を用いて説明する。なお、第２の実施形態の各要素に付した符号は、それに対応する上記第１の実施形態の各要素に付した符号に１００を加えて表す。
次に、第２の実施形態に係る固体撮像素子の製造方法について図５および図６を用いて説明する。なお、第２の実施形態の各要素に付した符号は、それに対応する上記第１の実施形態の各要素に付した符号に１００を加えて表す。
（１）処理開始
まず、第１のダミー基板としてＳｉ基板１６１を用意する。ここでは幅が4インチ、厚
さが400μｍの大きさのものを用いる。最終的には除去されるダミー基板であるから、不
純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
まず、第１のダミー基板としてＳｉ基板１６１を用意する。ここでは幅が4インチ、厚
さが400μｍの大きさのものを用いる。最終的には除去されるダミー基板であるから、不
純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
（２）CIGS成膜処理
CIGS膜１１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍの範囲であればよい）程度である。膜全体で
のＣｕ、Ｉｎ、Ｇａ、Ｓのモル比率は2:1:1:4とする。このCIGS膜１１３はＰ型半導体層
として機能する。この方法では、Ｓｉ上にCIGS膜１１３を成膜できるので、結晶性を上げることができる。
CIGS膜１１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍの範囲であればよい）程度である。膜全体で
のＣｕ、Ｉｎ、Ｇａ、Ｓのモル比率は2:1:1:4とする。このCIGS膜１１３はＰ型半導体層
として機能する。この方法では、Ｓｉ上にCIGS膜１１３を成膜できるので、結晶性を上げることができる。
（３）Ga2O3:Sn、Ga2O3の成膜処理
続いてＮ型半導体層を成膜してp-n接合を形成する。Ｎ型半導体層（バッファ層として
機能するものも含む）としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)、CdS等からなる層を用いることが可能であり、所望の空乏層の形成に応じて選択したり、これらを積層することもできる。本実施形態では、CIGS膜１１３内に空乏層を形成するため、まず、バッファ層としても機能するGa2O3:Sn層１１４を1μm（2nm〜2μm）の
厚みに成膜し、その後、Ｎ型半導体層としてのGa2O3層１１５を1μm（2nm〜2μm）の厚みに成膜する。
続いてＮ型半導体層を成膜してp-n接合を形成する。Ｎ型半導体層（バッファ層として
機能するものも含む）としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)、CdS等からなる層を用いることが可能であり、所望の空乏層の形成に応じて選択したり、これらを積層することもできる。本実施形態では、CIGS膜１１３内に空乏層を形成するため、まず、バッファ層としても機能するGa2O3:Sn層１１４を1μm（2nm〜2μm）の
厚みに成膜し、その後、Ｎ型半導体層としてのGa2O3層１１５を1μm（2nm〜2μm）の厚みに成膜する。
（４）仮接合剤の塗布処理
ITO層１１６上に仮接合剤１２４を貼付する。ここでは熱剥離タイプの仮止めフィルム
（例えば、日東電工製・リバアルファ）を貼り付ける。
ITO層１１６上に仮接合剤１２４を貼付する。ここでは熱剥離タイプの仮止めフィルム
（例えば、日東電工製・リバアルファ）を貼り付ける。
（５）ダミーウエハの貼付処理
仮接合剤１２４を貼付した上に、第２のダミー基板として、4インチ、厚さ400μmの無
アルカリガラスからなるダミーウエハ１２１を貼り付け、仮接合する。
仮接合剤１２４を貼付した上に、第２のダミー基板として、4インチ、厚さ400μmの無
アルカリガラスからなるダミーウエハ１２１を貼り付け、仮接合する。
（６）第１のダミー基板の研削処理
ダイヤモンドホイールを用いて最下層に位置する第１のダミー基板としてのＳｉ基板１６１を、厚さが50μｍ程度になるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90%ではホイールの進行速度を毎秒5μｍとし、仕上げの10%では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
ダイヤモンドホイールを用いて最下層に位置する第１のダミー基板としてのＳｉ基板１６１を、厚さが50μｍ程度になるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90%ではホイールの進行速度を毎秒5μｍとし、仕上げの10%では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
（７）XeF2エッチング処理
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板１６１を除去する。
エッチング条件は、XeF2圧力を3Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にCIGS膜１１３が露出する。
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板１６１を除去する。
エッチング条件は、XeF2圧力を3Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にCIGS膜１１３が露出する。
（８）Ａｕ/Ｃｒ成膜処理
Ｓｉ層１６１が除去されたCIGS膜１１３の下面に、Ｃｒ膜１１８およびＡｕ膜１１９をスパッタリングにより成膜する（いわゆる金メッキを施す）。膜厚はそれぞれ100nm（50nm〜200nmの範囲で可）とする。
Ｓｉ層１６１が除去されたCIGS膜１１３の下面に、Ｃｒ膜１１８およびＡｕ膜１１９をスパッタリングにより成膜する（いわゆる金メッキを施す）。膜厚はそれぞれ100nm（50nm〜200nmの範囲で可）とする。
（９）Ａｕ/Ｃｒ膜にパターンを形成
画素分離を行うため、フォトリソグラフィーを用いて、Ａｕ膜１１９およびＣｒ膜１１８に所定のパターニングを行う。ここでは16μm角の正方形パターンとし、ピッチを20μmとした。膜厚1μmのフォトレジストでパターンを形成した後、Ａｕ膜１１２およびＣｒ膜１１１をエッチング液を用いてエッチングし、CIGS膜１１３を露出させる。その後、剥離液を用いてフォトレジストを剥離する。
画素分離を行うため、フォトリソグラフィーを用いて、Ａｕ膜１１９およびＣｒ膜１１８に所定のパターニングを行う。ここでは16μm角の正方形パターンとし、ピッチを20μmとした。膜厚1μmのフォトレジストでパターンを形成した後、Ａｕ膜１１２およびＣｒ膜１１１をエッチング液を用いてエッチングし、CIGS膜１１３を露出させる。その後、剥離液を用いてフォトレジストを剥離する。
（１０）バンプ接合処理
別途用意しておいた信号読出回路を設けたＳｉ基板（信号読出回路付き基板）１３１に対し、CIGS膜１１３を設けた基板をバンプ接合する。なお、信号読出回路は上記第１の実施形態と同様に、図４に示す構成を有しており、図中に示すＡｕ電極１３２が基板１３１の表面に形成されている。さらにＡｕ電極１３２の上には直径が10μmの球状のＡｕバン
プ１３３が形成されている。
別途用意しておいた信号読出回路を設けたＳｉ基板（信号読出回路付き基板）１３１に対し、CIGS膜１１３を設けた基板をバンプ接合する。なお、信号読出回路は上記第１の実施形態と同様に、図４に示す構成を有しており、図中に示すＡｕ電極１３２が基板１３１の表面に形成されている。さらにＡｕ電極１３２の上には直径が10μmの球状のＡｕバン
プ１３３が形成されている。
このＡｕバンプ１３３を、室温の状態で、上下基板に圧力を1バンプあたり0.5gf以下加えながら振幅1μm、周波数50kHzの超音波を与えて接合する。接合後、CIGS膜１１３とＳ
ｉ基板（信号読出回路付き基板）１３１の間の隙間に液状封止剤（接着剤）を注入し、ホ
ットプレートを用いて75℃に加熱し、60分間にわたり硬化させる。
ｉ基板（信号読出回路付き基板）１３１の間の隙間に液状封止剤（接着剤）を注入し、ホ
ットプレートを用いて75℃に加熱し、60分間にわたり硬化させる。
なお、ＩｎはＡｕと比べて軟化する温度が低く、加熱温度をそれほど高くしなくてもよいので、基板１３１の信号読出回路に対して悪影響を及ぼす虞は低い。
その一方、第１の実施形態で用いられるバンプ１３３は、Ａｕ製であり、Ａｕを軟化させるには大きなエネルギーを要するから、ホットプレートを用いた加熱ではなく、超音波振動により局所的に温度を上げて軟化させるようにしている。
その一方、第１の実施形態で用いられるバンプ１３３は、Ａｕ製であり、Ａｕを軟化させるには大きなエネルギーを要するから、ホットプレートを用いた加熱ではなく、超音波振動により局所的に温度を上げて軟化させるようにしている。
（１１）剥離処理
上述した（１０）の処理で作製した接合体を、ホットプレート上に載せ、ホットプレートの温度を150℃まで上昇させ、仮接合剤１２４としての仮止めフィルムおよびダミー基
板１２１を剥離する。
上述した（１０）の処理で作製した接合体を、ホットプレート上に載せ、ホットプレートの温度を150℃まで上昇させ、仮接合剤１２４としての仮止めフィルムおよびダミー基
板１２１を剥離する。
（１２）ITO成膜、パッド処理
この後、ダミーウエハ１２１が除去された面上に、スパッタリングを用いてITO膜１１
６を成膜する。膜厚は30nm（10nm〜50nmの範囲で可）とする。さらに、Ｃｒ膜１２８およびＡｕ膜１２９をITO膜１１６上の一部にスパッタリングを用いて成膜し、パッド電極１
２０とする。
この後、ダミーウエハ１２１が除去された面上に、スパッタリングを用いてITO膜１１
６を成膜する。膜厚は30nm（10nm〜50nmの範囲で可）とする。さらに、Ｃｒ膜１２８およびＡｕ膜１２９をITO膜１１６上の一部にスパッタリングを用いて成膜し、パッド電極１
２０とする。
（１３）パッケージング処理、処理終了
完成した固体撮像素子（主要部）をセラミックスのパッケージ１５１内に実装し、２つのパッド電極１４２、１４２のうち一方は信号読出回路付き基板１３１の配線パターンに、他方はパッド電極１２０のＡｕ膜１２２に、各々Ａｕ製のワイヤ１４１、１４１を用いて接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
完成した固体撮像素子（主要部）をセラミックスのパッケージ１５１内に実装し、２つのパッド電極１４２、１４２のうち一方は信号読出回路付き基板１３１の配線パターンに、他方はパッド電極１２０のＡｕ膜１２２に、各々Ａｕ製のワイヤ１４１、１４１を用いて接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
＜変更態様＞
本発明の固体撮像素子およびその製造方法としては、上記実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、上記実施形態においては、CIGS層の上方に、バッファ層、Ｎ型半導体層、仮接合剤およびダミー基板を設けるように設定されているが、これらの間に他の層、例えばCIGS層以外にＰ型半導体層を設けるようにしてもよい。また、上記バッファ層をＮ型半導体層に含めるようにしてもよい。
本発明の固体撮像素子およびその製造方法としては、上記実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、上記実施形態においては、CIGS層の上方に、バッファ層、Ｎ型半導体層、仮接合剤およびダミー基板を設けるように設定されているが、これらの間に他の層、例えばCIGS層以外にＰ型半導体層を設けるようにしてもよい。また、上記バッファ層をＮ型半導体層に含めるようにしてもよい。
また、「上方に」という用語を用いるときは、直上に、という意味のみならず、間に他の層を介して間接的にという意味を含めるものとする。
また、本発明方法において、第１の積層体と第２の積層体の作製は、いずれを先に行ってもよいし、両者を同時に行ってもよい。
上記実施形態においては、接合剤としてＡｕやＩｎからなるバンプを用いているが、融点の低い金属であれば、その他の金属を用いることが可能である。
また、本発明方法において、第１の積層体と第２の積層体の作製は、いずれを先に行ってもよいし、両者を同時に行ってもよい。
上記実施形態においては、接合剤としてＡｕやＩｎからなるバンプを用いているが、融点の低い金属であれば、その他の金属を用いることが可能である。
また、ダミー基板はＳｉによるものでなくてもよいが、エッチングによって除去できるものであることが好ましい。
また、信号読出回路付き基板に付設される電極はＡｕ電極であれば酸化されない等の利点があるが、例えばＩｎ電極等の他の電極を用いることも可能である。
また、信号読出回路付き基板に付設される電極はＡｕ電極であれば酸化されない等の利点があるが、例えばＩｎ電極等の他の電極を用いることも可能である。
１ 固体撮像素子
１０、１１０ 積層部
１３、１１３、２１３ CIGS膜（光電変換膜）
１４、１１４ Ga2O3:Sn層（バッファ層）
１５、１１５ Ga2O3層（Ｎ型半導体層）
１６、１１６、２１６ ITO層
１８、２８ Ｃｒ膜
１９、２９ Ａｕ層
２０、１２０ パッド部
２１、１２１ ダミーウエハ
２４、１２４ 仮接合剤
２８、１２８ Ｃｒ膜
２９、１２９ Ａｕ膜
３０、１３０ 基板部
３１、１３１、２３１ 信号読出回路付き基板
３１Ａ Ｓｉ層
３１Ｂ 層間絶縁膜
３２、１３２ Ａｕ電極
３３ Ｉｎバンプ
３４、１３４ 液状封止剤
４１、１４１ ワイヤ
４２、１４２ パッド電極
５１、１５１ パッケージ
６１、１６１ Ｓｉ基板
７１ ビア
７２ CMOSトランジスタ
７３ 配線層
１３３ Ａｕバンプ
２１５ i-ZnO層（Ｎ型半導体層）
２１９ CdS層（バッファ層）
２３２ Ｍｏ電極
１０、１１０ 積層部
１３、１１３、２１３ CIGS膜（光電変換膜）
１４、１１４ Ga2O3:Sn層（バッファ層）
１５、１１５ Ga2O3層（Ｎ型半導体層）
１６、１１６、２１６ ITO層
１８、２８ Ｃｒ膜
１９、２９ Ａｕ層
２０、１２０ パッド部
２１、１２１ ダミーウエハ
２４、１２４ 仮接合剤
２８、１２８ Ｃｒ膜
２９、１２９ Ａｕ膜
３０、１３０ 基板部
３１、１３１、２３１ 信号読出回路付き基板
３１Ａ Ｓｉ層
３１Ｂ 層間絶縁膜
３２、１３２ Ａｕ電極
３３ Ｉｎバンプ
３４、１３４ 液状封止剤
４１、１４１ ワイヤ
４２、１４２ パッド電極
５１、１５１ パッケージ
６１、１６１ Ｓｉ基板
７１ ビア
７２ CMOSトランジスタ
７３ 配線層
１３３ Ａｕバンプ
２１５ i-ZnO層（Ｎ型半導体層）
２１９ CdS層（バッファ層）
２３２ Ｍｏ電極
Claims (7)
- 信号の読出処理を行う信号読出回路を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なる第１のダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、仮接合剤および第２のダミー基板を積層して第１の積層体を作製し、
次に、前記第１の積層体における前記第１のダミー基板を除去し、このダミー基板が除去された該第１の積層体の面に画素電極層を成膜するとともにこの画素電極層を所定のパターニングにより複数の画素電極に分離し、
別途、信号読出回路を付設した前記半導体基板の上方に、分離された前記画素電極の各々に対向するように配された基板側電極を形成して第２の積層体を作製し、
この後、前記第１の積層体の画素電極と前記第２の積層体の電極を接合用のバンプを各々挟むように配設し、このバンプをつぶすように、これら２つの積層体を押圧することにより、前記第１の積層体と前記第２の積層体をバンプ接合し、
次に、前記第２のダミー基板を剥離させる剥離処理を行うことにより、固体撮像素子を作製することを特徴とする固体撮像素子の製造方法。 - 前記光電変換層はＳｉ層上に成膜されることを特徴とする請求項１に記載の固体撮像素子の製造方法。
- 前記仮接合剤が液状とされており、前記第２のダミー基板の剥離処理においては、前記第１の積層体と前記第２の積層体を接合したものを、所定の温度以上の液体内に収容することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることを特徴とする請求項１または２に記載の固体撮像素子の製造方法。
- 前記仮接合剤がシート状とされており、前記第２のダミー基板の剥離処理においては、前記第１の積層体と前記第２の積層体を接合したものを、ホットプレートを用いて所定の温度以上に加熱することにより、前記仮接合剤の接合効果を低減せしめて、前記第１の積層体から前記第２のダミー基板を剥離させることを特徴とする請求項１または２に記載の固体撮像素子の製造方法。
- 前記バンプがＡｕからなるときは、前記第１の積層体の画素電極と前記第２の積層体の電極がバンプを各々挟むように押圧する際に、このバンプに対して所定周波数の超音波による振動を与えて局部的に加熱することを特徴とする請求項１から４のうちいずれか１項に記載の固体撮像素子の製造方法。
- 前記光電変換層を構成するCIGS膜は、多元蒸着法を用いるとともに、成膜の進行程度に伴い、第１段階は相対的に低温、第２段階は相対的に高温、第３段階は相対的に低温、というように温度制御される３段階成長方式を用いて、成膜されることを特徴とする請求項１から５のうちいずれか１項に記載の固体撮像素子の製造方法。
- 前記固体撮像素子がCMOSからなることを特徴とする請求項１から６のうちいずれか１項に記載の固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015009941A JP6465666B2 (ja) | 2015-01-22 | 2015-01-22 | 固体撮像素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015009941A JP6465666B2 (ja) | 2015-01-22 | 2015-01-22 | 固体撮像素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016134577A JP2016134577A (ja) | 2016-07-25 |
| JP6465666B2 true JP6465666B2 (ja) | 2019-02-06 |
Family
ID=56434577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015009941A Active JP6465666B2 (ja) | 2015-01-22 | 2015-01-22 | 固体撮像素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6465666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023147595A (ja) * | 2022-03-30 | 2023-10-13 | 浜松ホトニクス株式会社 | 光半導体パッケージの製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4889974B2 (ja) * | 2005-08-01 | 2012-03-07 | 新光電気工業株式会社 | 電子部品実装構造体及びその製造方法 |
| JP4881597B2 (ja) * | 2005-09-22 | 2012-02-22 | 富士フイルム株式会社 | 固体撮像装置の切断方法 |
| US8299510B2 (en) * | 2007-02-02 | 2012-10-30 | Rohm Co., Ltd. | Solid state imaging device and fabrication method for the same |
| WO2009078299A1 (ja) * | 2007-12-19 | 2009-06-25 | Rohm Co., Ltd. | 固体撮像装置およびその製造方法 |
| US20100243057A1 (en) * | 2009-03-24 | 2010-09-30 | Rohm Co., Ltd. | Semiconductor device, photoelectric converter and method for manufacturing photoelectric converter |
| US8901541B2 (en) * | 2009-04-07 | 2014-12-02 | Rohm Co., Ltd. | Photoelectric conversion device and image pick-up device |
| JP5520597B2 (ja) * | 2009-05-19 | 2014-06-11 | ローム株式会社 | フォトダイオードの製造方法 |
| JP2011151271A (ja) * | 2010-01-22 | 2011-08-04 | Rohm Co Ltd | 光電変換装置およびその製造方法、および固体撮像装置 |
| JP5536488B2 (ja) * | 2010-02-22 | 2014-07-02 | ローム株式会社 | カラー用固体撮像装置 |
| JP2014011417A (ja) * | 2012-07-03 | 2014-01-20 | Sony Corp | 固体撮像装置および電子機器 |
| WO2014097519A1 (ja) * | 2012-12-18 | 2014-06-26 | パナソニック株式会社 | 半導体光検出器 |
-
2015
- 2015-01-22 JP JP2015009941A patent/JP6465666B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016134577A (ja) | 2016-07-25 |
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