JP6465665B2 - 固体撮像素子およびその製造方法 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 52
- 239000004065 semiconductor Substances 0.000 claims description 37
- 239000011521 glass Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 24
- 238000012545 processing Methods 0.000 claims description 13
- 229910052804 chromium Inorganic materials 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 154
- 239000010408 film Substances 0.000 description 79
- 238000005530 etching Methods 0.000 description 19
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 18
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 11
- 229910052738 indium Inorganic materials 0.000 description 7
- 238000000227 grinding Methods 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 239000011669 selenium Substances 0.000 description 5
- 229910052717 sulfur Inorganic materials 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000031700 light absorption Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- DVRDHUBQLOKMHZ-UHFFFAOYSA-N chalcopyrite Chemical group [S-2].[S-2].[Fe+2].[Cu+2] DVRDHUBQLOKMHZ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- Physical Vapour Deposition (AREA)
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Description
本発明は、固体撮像素子およびその製造方法に関し、特に光電変換部にＣｕと、ＩｎまたはＧａまたはその両方と、ＳまたはＳｅまたはその両方と、を含むカルコパイライト構造の化合物半導体膜（以下、CIGS膜）を備えた固体撮像素子およびその製造方法に関する。
近年、固体撮像素子の高解像度化が進み、それに伴って光電変換部の面積が縮小したことにより受光感度低下の問題が顕在化するようになってきている。これを解決するための手法として、CMOS固体撮像素子の裏面から光を照射する構造を備えた従来技術が知られている（非特許文献１を参照）。
しかし、同手法は光電変換部への光の到達率を高めることが目的であり、光電変換部の材料に用いられたＳｉの物性である量子効率や光吸収係数に基づく受光感度を超えることはできない。したがって、将来のさらなる高解像度化に伴う受光感度低下の問題を解決するためには、光電変換部に、量子効率や光吸収係数の点でＳｉを超える材料を用いる手法の開発が不可欠となる。
こうした材料は主に有機材料（非特許文献２を参照）と無機材料に大別されるが、無機材料としては、c-Se（非特許文献３を参照）やCuInSe2とCuGaSe2の混晶であるCIGS（特許文献１−７を参照）が知られている。
しかし、同手法は光電変換部への光の到達率を高めることが目的であり、光電変換部の材料に用いられたＳｉの物性である量子効率や光吸収係数に基づく受光感度を超えることはできない。したがって、将来のさらなる高解像度化に伴う受光感度低下の問題を解決するためには、光電変換部に、量子効率や光吸収係数の点でＳｉを超える材料を用いる手法の開発が不可欠となる。
こうした材料は主に有機材料（非特許文献２を参照）と無機材料に大別されるが、無機材料としては、c-Se（非特許文献３を参照）やCuInSe2とCuGaSe2の混晶であるCIGS（特許文献１−７を参照）が知られている。
特に、上述したCIGSは優れた量子効率、光吸収係数および安定性を兼ね備えており、将来の固体撮像素子の光電変換部用材料として期待されている。膜厚が薄くても光を十分に吸収することができるため、印加電圧が低くても高い内部電界を与えることが可能である。このことは、膜中でのキャリア増倍動作を可能とし、さらなる高感度化をもたらす。CIGSの固体撮像素子への応用は1993年に提案され（非特許文献４を参照）、現在では車載や防犯、生体認証用途への応用に向けて実用化の研究が進められている。
従来技術に係る、CIGSを用いた固体撮像素子およびその製造方法を図８を用いて説明する。
同撮像素子は、例えば、図８（４）に示すように、CMOSで構成された信号読出回路を付設した基板２３１上に、複数のＭｏ電極（画素電極）２３２を設け、該基板２３１またはＭｏ電極２３２の上方に、CIGS膜２１３を設け、さらにバッファ層２１９、Ｎ型半導体層２１５およびITO層（透明電極）２１６を備えてなる。なお、ITO層（透明電極）２１６の上面の一部にＡｌからなるパッド電極２４２が形成されている。
同撮像素子は、例えば、図８（４）に示すように、CMOSで構成された信号読出回路を付設した基板２３１上に、複数のＭｏ電極（画素電極）２３２を設け、該基板２３１またはＭｏ電極２３２の上方に、CIGS膜２１３を設け、さらにバッファ層２１９、Ｎ型半導体層２１５およびITO層（透明電極）２１６を備えてなる。なお、ITO層（透明電極）２１６の上面の一部にＡｌからなるパッド電極２４２が形成されている。
また、従来技術に係る固体撮像素子の製造方法は、例えば、図８（１）〜（４）の順で製造していく方法であり、信号読出回路を形成した基板２３１上に、CIGS膜２１３をスパッタリングや蒸着を用いて成膜し、その後、スパッタリングや蒸着を用いて、順次、バッファ層２１９、N型半導体層２１５およびITO層２１６を成膜し、最後にＡｌからなるパッド電極２４２を形成する。
A Back-illuminated Megapixel CMOSimage Sensor, B. Pain et al., Proc. of International Image Sensor Workshop, pp.35-38 (2005)
CMOS Image Sensor with an Overlaid Organic Photoelectric Conversion Layer: Optical Advantages of Capturing Slanting Rays of Light, M. Ihama et al., Proc. of International Image Sensor Workshop, pp.153-156 (2011)
Low-voltage-operation avalanche photodiode based on n-gallium oxide/p-crystalline selenium heterojunction, S. Imura et al., Appl. Phys. Lett. 104, 242101 (2014)
Photoconductive Imaging Using CuInSe2 Film, K. Tanaka et al., Jpn. J. Appl. Phys. Vol.32 pp.113-115 (1993)
ところで、CIGS膜の成膜時における基板温度の上限は、CMOSの配線材料における耐熱性等の観点から３５０〜４５０°に制限される。しかしながら、この上限温度はCIGSの特性、例えば高い量子効率を発揮する等の特性を得るためには不十分であるため、結果として膜の品質や感度を上げることが困難となり、CIGSの本来の性能が得られるまでには至っていなかった。
本発明は、これらの課題を解決するためになされたもので、光電変換層としてCIGS膜を用いた固体撮像素子およびその製造方法において、CIGS膜の成膜に必要な温度が固体撮像素子の配線材料等についての許容温度以上であっても、その許容温度に拘らず、CIGS膜の成膜を必要十分な温度で行って、高品質のCIGS膜を得ることで感度を高めることができる固体撮像素子および、その製造方法を提供することを目的とするものである。
以上の目的を達成するため、本発明の固体撮像素子およびその製造方法は以下のような構成とされている。
すなわち、本発明の固体撮像素子の製造方法は、
信号の読出処理を行う信号読出回路部を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なるダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、第１の透明電極および接合層を積層して、第１の積層体を作製するとともに、ガラス板の上方に第２の透明電極および接合層を積層して第２の積層体を作製し、
次に、前記第１の積層体および第２の積層体を、各々の前記接合層を対向させ、互いに接合することにより、接合して接合体を構成し、
次に、前記接合体における前記ダミー基板を除去し、このダミー基板が除去された面に接合層を成膜し、
別途、信号読出回路を付設した前記半導体基板の上方に、電極層および接合層を設けた第３の積層体を作製し、
この後、前記接合体と前記第３の積層体を、前記接合層を対向させ、互いに接合することで、接合して固体撮像素子を作製することを特徴とするものである。
すなわち、本発明の固体撮像素子の製造方法は、
信号の読出処理を行う信号読出回路部を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なるダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、第１の透明電極および接合層を積層して、第１の積層体を作製するとともに、ガラス板の上方に第２の透明電極および接合層を積層して第２の積層体を作製し、
次に、前記第１の積層体および第２の積層体を、各々の前記接合層を対向させ、互いに接合することにより、接合して接合体を構成し、
次に、前記接合体における前記ダミー基板を除去し、このダミー基板が除去された面に接合層を成膜し、
別途、信号読出回路を付設した前記半導体基板の上方に、電極層および接合層を設けた第３の積層体を作製し、
この後、前記接合体と前記第３の積層体を、前記接合層を対向させ、互いに接合することで、接合して固体撮像素子を作製することを特徴とするものである。
次に、前記接合層がＴｉ、Ｃｒ、Ｔａのいずれかからなる層であることが好ましい。
また、前記第１の積層体と前記第２の積層体の接合処理、および前記接合体と前記第３の積層体の接合処理は、原子拡散接合処理を用いて行うことが好ましい。
また、前記光電変換層は少なくとも一部にＭｏが配された層上に成膜されることが好ましい。
また、前記第１の積層体と前記第２の積層体の接合処理、および前記接合体と前記第３の積層体の接合処理は、原子拡散接合処理を用いて行うことが好ましい。
また、前記光電変換層は少なくとも一部にＭｏが配された層上に成膜されることが好ましい。
また、前記光電変換層はＳｉ層上に成膜することが可能である。
また、前記光電変換層を構成するCIGS膜は、多元蒸着法を用いるとともに、成膜の進行程度に伴い、第１段階は相対的に低温、第２段階は相対的に高温、第３段階は相対的に低温、というように温度制御される３段階成長方式を用いて成膜されることが好ましい。
また、前記固体撮像素子がCMOSからなる場合に有効である。
また、前記光電変換層を構成するCIGS膜は、多元蒸着法を用いるとともに、成膜の進行程度に伴い、第１段階は相対的に低温、第２段階は相対的に高温、第３段階は相対的に低温、というように温度制御される３段階成長方式を用いて成膜されることが好ましい。
また、前記固体撮像素子がCMOSからなる場合に有効である。
さらに、本発明の固体撮像素子は、信号の読出処理を行う信号読出回路部を付設した半導体基板の上方にCIGSからなる光電変換層を備えたことを特徴とする固体撮像素子において、
前記半導体基板の上方に、少なくともＴｉ、Ｃｒ、Ｔａのいずれかからなる接合層、CIGSからなる光電変換層、Ｎ型半導体層、第１の透明電極、Ｔｉ、Ｃｒ、Ｔａのいずれかからなる接合層、第２の透明電極およびガラス板をこの順に積層してなることを特徴とするものである。
前記半導体基板の上方に、少なくともＴｉ、Ｃｒ、Ｔａのいずれかからなる接合層、CIGSからなる光電変換層、Ｎ型半導体層、第１の透明電極、Ｔｉ、Ｃｒ、Ｔａのいずれかからなる接合層、第２の透明電極およびガラス板をこの順に積層してなることを特徴とするものである。
固体撮像素子の製造で、光電変換層であるCIGS膜の成膜を行う際に、信号読出回路部を付設した半導体基板（特にCMOS基板）の上方にCIGS膜を形成しようとすると、CIGS膜の成膜処理時の熱によって半導体基板に付設された信号回路部が損傷を受けてしまう。
そこで、本発明の固体撮像素子の製造方法においては、膜転写技術（Layer Transfer
）を用いて、このような問題を解決している。
そこで、本発明の固体撮像素子の製造方法においては、膜転写技術（Layer Transfer
）を用いて、このような問題を解決している。
すなわち、この膜転写技術は、高い温度をかけることが可能なダミー基板上に、十分に高い温度をかけて高品質なCIGS膜を成膜し、この後、ダミー基板を除去し、その代わりに、本来の信号読出回路部を付設した半導体基板を接合することにより、CIGS膜の成膜処理時の熱によって、基板に付設された信号回路部が損傷を受けるという事態を回避することができる。
また、上述したような接合を、超高真空中における原子拡散接合技術（例えば、特許第５０７０５５７号公報や、Room Temperature Bonding of Wafers with Thin Nanocrystalline Metal Films, T. Shimatsu et al., ECS Transaction, 33(4), pp.61-72 (2010)を
参照）を用いて信号読み出し回路上に転写するようにしているので、高品質なCIGS膜をもつ感度の高い固体撮像素子を実現することができる。
また、原子拡散接合は、接合膜同士が原子レベルで接合しているため、強度が高く、信頼性、耐久性に優れている。
参照）を用いて信号読み出し回路上に転写するようにしているので、高品質なCIGS膜をもつ感度の高い固体撮像素子を実現することができる。
また、原子拡散接合は、接合膜同士が原子レベルで接合しているため、強度が高く、信頼性、耐久性に優れている。
以下、本発明の実施形態に係る固体撮像素子およびその製造方法について図面を用いて説明する。
まず、実施形態１に係る固体撮像素子を図１を用いて、また、その製造方法について図２および図３を用いて説明する。
まず、実施形態１に係る固体撮像素子を図１を用いて、また、その製造方法について図２および図３を用いて説明する。
＜第１の実施形態＞
図１に示すように、第１の実施形態にかかる固体撮像素子は、大きく分けると、基板部３０、積層部１０およびガラス板部２０からなり、この順に積層されて構成されている。そして、基板部３０と積層部１０の対向する位置には、各々接合層としてのＴｉ層１８、３３が設けられて原子拡散接合により接合されており、他方、積層部１０とガラス板部２０の対向する位置には、各々接合層としてのＴｉ層１７、２４が設けられて原子拡散接合により接合されている。
図１に示すように、第１の実施形態にかかる固体撮像素子は、大きく分けると、基板部３０、積層部１０およびガラス板部２０からなり、この順に積層されて構成されている。そして、基板部３０と積層部１０の対向する位置には、各々接合層としてのＴｉ層１８、３３が設けられて原子拡散接合により接合されており、他方、積層部１０とガラス板部２０の対向する位置には、各々接合層としてのＴｉ層１７、２４が設けられて原子拡散接合により接合されている。
上記基板部３０は、信号読出回路付き基板３１にＡｕ電極が埋め込まれ、信号読出回路付き基板３１の上にはＴｉ層３３が形成されている。
また、積層部１０は、下方から順に、接合層であるＴｉ層１８、SiO2１１とＭｏ（モリブデン）１２とが互いに所定のパターンとなるように配された層、CIGS膜１３、バッファ層としてのGa2O3:Sn層１４、Ｎ型半導体層Ga2O3層１５、透明電極としてのITO層１６および接合層であるＴｉ層１７を積層してなる。
また、積層部１０は、下方から順に、接合層であるＴｉ層１８、SiO2１１とＭｏ（モリブデン）１２とが互いに所定のパターンとなるように配された層、CIGS膜１３、バッファ層としてのGa2O3:Sn層１４、Ｎ型半導体層Ga2O3層１５、透明電極としてのITO層１６および接合層であるＴｉ層１７を積層してなる。
また、ガラス板部２０は、ガラス板２１の下面に透明電極としてのITO層２３および接
合層であるＴｉ層２４を積層してなる。なお、ガラス板２１の端部において貫通電極２２が厚み方向に貫通するように配設されている。
そして、前述したように、Ｔｉ層２４とＴｉ層１７が原子拡散接合により接合されて積層部１０とガラス板部２０が接合され、Ｔｉ層１８とＴｉ層３３が原子拡散接合により接合されて積層部１０と基板部３０が接合されている。
合層であるＴｉ層２４を積層してなる。なお、ガラス板２１の端部において貫通電極２２が厚み方向に貫通するように配設されている。
そして、前述したように、Ｔｉ層２４とＴｉ層１７が原子拡散接合により接合されて積層部１０とガラス板部２０が接合され、Ｔｉ層１８とＴｉ層３３が原子拡散接合により接合されて積層部１０と基板部３０が接合されている。
なお、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方は貫通電極２２に、各々Ａｕ製のワイヤ４１により接続されている（ワイヤボンディング）。また、上述した構成要素は、セラミックス材（またはプラスチック材）によりパッケージ５１として構成されている。
次に、第１の実施形態にかかる固体撮像素子の製造方法について図２および図３のフローを用いて、順に説明する。
（１）処理開始
まず、ダミー基板としてＳｉ基板６１を用意する。ここでは幅が4インチ、厚さが400μｍの大きさのものを用いた。最終的には除去されるダミー基板であるから、不純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
（１）処理開始
まず、ダミー基板としてＳｉ基板６１を用意する。ここでは幅が4インチ、厚さが400μｍの大きさのものを用いた。最終的には除去されるダミー基板であるから、不純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
（２）熱酸化処理
上記Ｓｉ基板６１を熱酸化処理し、膜厚1μｍ（100ｎｍ〜2μｍの範囲で可、以下、カ
ッコ内の数値範囲は、選択可能な範囲を示す）のSiO2膜をＳｉ基板６１の表面全体に形成する。
上記Ｓｉ基板６１を熱酸化処理し、膜厚1μｍ（100ｎｍ〜2μｍの範囲で可、以下、カ
ッコ内の数値範囲は、選択可能な範囲を示す）のSiO2膜をＳｉ基板６１の表面全体に形成する。
（３）熱酸化膜にパターンを形成
画素分離を行うため、フォトリソグラフィーを用いてSiO2１１にパターンを形成して、Ｓｉを露出させる。ここでは2.5μｍ 角の正方形パターンとし、ピッチを3μｍとする。
膜厚1μｍのフォトレジストでパターンを形成したのち、CHF3，80sccm，2.5Pa，150Ｗの
条件で20分間のドライエッチングを行い、SiO2１１を0.8μｍエッチングする。その後、BHF中において10分間のエッチングを行いＳｉを露出させる。その後、剥離液を用いてフォトレジストを剥離する。
画素分離を行うため、フォトリソグラフィーを用いてSiO2１１にパターンを形成して、Ｓｉを露出させる。ここでは2.5μｍ 角の正方形パターンとし、ピッチを3μｍとする。
膜厚1μｍのフォトレジストでパターンを形成したのち、CHF3，80sccm，2.5Pa，150Ｗの
条件で20分間のドライエッチングを行い、SiO2１１を0.8μｍエッチングする。その後、BHF中において10分間のエッチングを行いＳｉを露出させる。その後、剥離液を用いてフォトレジストを剥離する。
（４）Ｍｏ成膜処理
ＭｏをＤＣスパッタにより、膜厚2μｍ（200ｎｍ〜4μｍ）の成膜を行い、パターン形
成により露出させたＳｉを完全に被覆する。なお、スパッタに替えて蒸着によりＭｏを成膜してもよい。
ＭｏをＤＣスパッタにより、膜厚2μｍ（200ｎｍ〜4μｍ）の成膜を行い、パターン形
成により露出させたＳｉを完全に被覆する。なお、スパッタに替えて蒸着によりＭｏを成膜してもよい。
（５）CMPによる平坦化
CMP（機械的化学研磨（Chemical Mechanical Polishing））により平坦化処理し、SiO2１１とＭｏ１２の段差を無くす（ダマシン法）。良好な平坦度を有することにより、CIGS膜１３を良好に成膜することができる。
CMP（機械的化学研磨（Chemical Mechanical Polishing））により平坦化処理し、SiO2１１とＭｏ１２の段差を無くす（ダマシン法）。良好な平坦度を有することにより、CIGS膜１３を良好に成膜することができる。
（６）CIGS成膜処理
CIGS膜１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍ）程度である。膜全体でのＣｕ，Ｉｎ，Ｇａ
，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層として機能する（この
方法では、Ｍｏ上にCIGSを成膜できるので、結晶性を上げることができる）。
CIGS膜１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍ）程度である。膜全体でのＣｕ，Ｉｎ，Ｇａ
，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層として機能する（この
方法では、Ｍｏ上にCIGSを成膜できるので、結晶性を上げることができる）。
（７）Ga2O3層、Ga2O3:Sn層の成膜処理
続いてＮ型半導体層を成膜してｐ−ｎ接合を形成する。
Ｎ型半導体層としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)
、CdS等の材料を用いることが可能であり、所望の空乏層の形成に応じて選択し、またこ
れらを積層することもできる。ここではCIGS膜１３内に空乏層を形成するため、まずGa2O3:Sn層１４を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜し、その後Ga2O3を1μｍ（2ｎｍ〜2μ
ｍ）の厚みに成膜する。
続いてＮ型半導体層を成膜してｐ−ｎ接合を形成する。
Ｎ型半導体層としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)
、CdS等の材料を用いることが可能であり、所望の空乏層の形成に応じて選択し、またこ
れらを積層することもできる。ここではCIGS膜１３内に空乏層を形成するため、まずGa2O3:Sn層１４を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜し、その後Ga2O3を1μｍ（2ｎｍ〜2μ
ｍ）の厚みに成膜する。
（８）Ｎ型半導体層およびガラス板上へのITO成膜処理
Ｎ型半導体層１５上および貫通電極付きガラス板２１上に透明電極であるITO層１６、
２３を成膜する。ここではITO層１６、２３を50ｎｍ（10ｎｍ〜100ｎｍ）成膜する。このとき、ITO層１６、２３の表面の平均粗さが1ｎｍを超えた場合には、ITO層１６の表面に
研磨処理を施して平坦化することが望ましい。
Ｎ型半導体層１５上および貫通電極付きガラス板２１上に透明電極であるITO層１６、
２３を成膜する。ここではITO層１６、２３を50ｎｍ（10ｎｍ〜100ｎｍ）成膜する。このとき、ITO層１６、２３の表面の平均粗さが1ｎｍを超えた場合には、ITO層１６の表面に
研磨処理を施して平坦化することが望ましい。
（９）Ｔｉ成膜、接合処理
CIGS膜１３等を成膜したダミー基板（Ｓｉ基板）６１とガラス板２１をともに超高真空装置に導入し、各々Ｔｉ層１７、２４を成膜する。
ここで、原子拡散接合とは、２つの被接合体の対向表面に超高真空中で微細結晶膜を形成し、それらの薄膜を真空中で重ね合わせることで、２つの被接合体を接合する常温接合技術である。
CIGS膜１３等を成膜したダミー基板（Ｓｉ基板）６１とガラス板２１をともに超高真空装置に導入し、各々Ｔｉ層１７、２４を成膜する。
ここで、原子拡散接合とは、２つの被接合体の対向表面に超高真空中で微細結晶膜を形成し、それらの薄膜を真空中で重ね合わせることで、２つの被接合体を接合する常温接合技術である。
上記成膜処理は、上述したダミー基板（Ｓｉ基板６１）とガラス板２１を超高真空装置へ導入した後、装置内圧力が1.0x10-5Pa以下になるまで排気する。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、Ｓｉ基板側（
積層部１０）とガラス板２１側の表面に、接合層としてのＴｉ層１７、２４をそれぞれ0.1ｎｍの厚みに成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。接合層に用いたＴｉ層１７、２４はサブナノメーターの厚みを有するため、可視光をほとんど減衰させることなく透過させることができる（金属薄膜を用いた原子拡散接合の開発、島津ほか、まてりあ49(11), pp.521-527 (2010)を参照；以下非特許文献５と称する
）。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、Ｓｉ基板側（
積層部１０）とガラス板２１側の表面に、接合層としてのＴｉ層１７、２４をそれぞれ0.1ｎｍの厚みに成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。接合層に用いたＴｉ層１７、２４はサブナノメーターの厚みを有するため、可視光をほとんど減衰させることなく透過させることができる（金属薄膜を用いた原子拡散接合の開発、島津ほか、まてりあ49(11), pp.521-527 (2010)を参照；以下非特許文献５と称する
）。
一方で、高い自己拡散係数を持つＴｉを用いることにより、高い接合強度が得られる。
原子拡散接合では、多結晶膜が原子レベルで接合しているため、結合強度が高く、信頼性、耐久性に優れている。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
原子拡散接合では、多結晶膜が原子レベルで接合しているため、結合強度が高く、信頼性、耐久性に優れている。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
（１０）ダミー基板の研削処理
ダイヤモンドホイールを用いて最下層に位置するダミー基板としてのＳｉ基板６１を、厚さが50μｍになるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90％ではホイールの進行速度を毎秒5μｍとし、仕上げの10
％では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
ダイヤモンドホイールを用いて最下層に位置するダミー基板としてのＳｉ基板６１を、厚さが50μｍになるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90％ではホイールの進行速度を毎秒5μｍとし、仕上げの10
％では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
（１１）XeF2エッチング処理
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板６１をエッチングにより除去する。
エッチング条件は、XeF2の圧力を３Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にSiO2１１とともにＭｏ１２が露出する。このときの、SiO2１１とＭｏ１２との段差は0.1ｎｍ以下とされる。
このように、本実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はＭｏやSiO2に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、Ｍｏ１２やSiO2１１は残し、Ｓｉのみを除去する必要がある場合に好適である。
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板６１をエッチングにより除去する。
エッチング条件は、XeF2の圧力を３Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にSiO2１１とともにＭｏ１２が露出する。このときの、SiO2１１とＭｏ１２との段差は0.1ｎｍ以下とされる。
このように、本実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はＭｏやSiO2に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、Ｍｏ１２やSiO2１１は残し、Ｓｉのみを除去する必要がある場合に好適である。
（１２）Ｔｉ成膜、接合処理
別途用意しておいた信号読出回路付き基板３１と、上記XeF２によるエッチング処理が
なされたCIGS膜１３を含む接合体を、ともに超高真空装置に導入し、位置合わせを行った上で各々のＴｉ層３３、１８同士について原子拡散接合を行う。
なお、信号読出回路付き基板３１において、信号処理読出回路は図４に示す構成を有しており、図１に示すように複数個のＡｕ電極３２が基板３１の表面に埋め込まれている。これらを共に超高真空装置に導入し、位置合わせをした上で原子拡散接合処理を行う。
なお、図４に示すように信号処理読出回路付き基板３１は、Ｓｉ層３１Ａとその上方に位置する層間絶縁膜３１Ｂとからなる。Ｓｉ層３１Ａの上部には信号読み取り素子であるCMOSトランジスタ７２が設けられており、CMOSトランジスタ７２とＡｕ電極（画素電極）とはビア７１によって接続されている。なお、層間絶縁膜３１Ｂ中には配線層が設けられている（第２の実施形態においても同様である）。
別途用意しておいた信号読出回路付き基板３１と、上記XeF２によるエッチング処理が
なされたCIGS膜１３を含む接合体を、ともに超高真空装置に導入し、位置合わせを行った上で各々のＴｉ層３３、１８同士について原子拡散接合を行う。
なお、信号読出回路付き基板３１において、信号処理読出回路は図４に示す構成を有しており、図１に示すように複数個のＡｕ電極３２が基板３１の表面に埋め込まれている。これらを共に超高真空装置に導入し、位置合わせをした上で原子拡散接合処理を行う。
なお、図４に示すように信号処理読出回路付き基板３１は、Ｓｉ層３１Ａとその上方に位置する層間絶縁膜３１Ｂとからなる。Ｓｉ層３１Ａの上部には信号読み取り素子であるCMOSトランジスタ７２が設けられており、CMOSトランジスタ７２とＡｕ電極（画素電極）とはビア７１によって接続されている。なお、層間絶縁膜３１Ｂ中には配線層が設けられている（第２の実施形態においても同様である）。
信号読出回路付き基板３１と、上記エッチング処理がなされた接合体を超高真空装置内に導入後、圧力が1.0x10-5Pa以下になるまで排気する。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、信号読出回路
付き基板３１と、上記エッチング処理がなされた接合体の表面にそれぞれＴｉを0.1ｎｍ
成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、信号読出回路
付き基板３１と、上記エッチング処理がなされた接合体の表面にそれぞれＴｉを0.1ｎｍ
成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。
接合層に用いたＴｉはサブナノメーターの厚みを有するため、膜の垂直方向には導通するが、膜の水平方向には高抵抗な状態を有している。このため画素間の短絡を防ぐことができる（金属薄膜を用いた原子拡散接合の開発、島津ほか、まてりあ49(11), pp.521-527
(2010)を参照）：第２の実施形態において同じ）。一方で、高い自己拡散係数を持つＴ
ｉを用いることにより、高い接合強度が得られる。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
(2010)を参照）：第２の実施形態において同じ）。一方で、高い自己拡散係数を持つＴ
ｉを用いることにより、高い接合強度が得られる。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
（１３）パッケージング処理、処理終了
完成した固体撮像素子をセラミックスのパッケージ５１内に実装し、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方は貫通電極２２に、各々Ａｕ製ワイヤ４１、４１により接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
完成した固体撮像素子をセラミックスのパッケージ５１内に実装し、２つのパッド電極４２、４２のうち一方は信号読出回路付き基板３１の配線パターンに、他方は貫通電極２２に、各々Ａｕ製ワイヤ４１、４１により接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を作製することができる。
＜第２の実施形態＞
次に、第２の実施形態に係る固体撮像素子を図５を用いて、また、その製造方法について図６および図７を用いて説明する。なお、第２の実施形態の各要素に付した符号は、それに対応する上記第１の実施形態の各要素に付した符号に１００を加えて表す。
図５に示すように、第２の実施形態にかかる固体撮像素子は、大きく分けると、基板部１３０、積層部１１０およびガラス板部１２０からなり、この順に積層されて構成されている。
そして、基板部１３０と積層部１１０の対向する位置には、各々接合層としてのＴｉ層１１８、１３３が設けられて原子拡散接合により接合されており、他方、積層部１１０とガラス板部１２０の対向する位置には、各々接合層としてのＴｉ層１１７、１２４が設けられて原子拡散接合により接合されている。
次に、第２の実施形態に係る固体撮像素子を図５を用いて、また、その製造方法について図６および図７を用いて説明する。なお、第２の実施形態の各要素に付した符号は、それに対応する上記第１の実施形態の各要素に付した符号に１００を加えて表す。
図５に示すように、第２の実施形態にかかる固体撮像素子は、大きく分けると、基板部１３０、積層部１１０およびガラス板部１２０からなり、この順に積層されて構成されている。
そして、基板部１３０と積層部１１０の対向する位置には、各々接合層としてのＴｉ層１１８、１３３が設けられて原子拡散接合により接合されており、他方、積層部１１０とガラス板部１２０の対向する位置には、各々接合層としてのＴｉ層１１７、１２４が設けられて原子拡散接合により接合されている。
上記基板部１３０は、信号読出回路付き基板１３１にＡｕ電極が埋め込まれ、信号読出回路付き基板１３１の上にはＴｉ層１３３が形成されている。
また、積層部１１０は、下方から順に、接合層であるＴｉ層１１８、CIGS膜１１３、バッファ層としてのGa2O3:Sn層１１４、Ｎ型半導体層Ga2O3層１１５、透明電極としてのITO層１１６および接合層であるＴｉ層１１７を積層してなる。
また、積層部１１０は、下方から順に、接合層であるＴｉ層１１８、CIGS膜１１３、バッファ層としてのGa2O3:Sn層１１４、Ｎ型半導体層Ga2O3層１１５、透明電極としてのITO層１１６および接合層であるＴｉ層１１７を積層してなる。
また、ガラス板部１２０は、ガラス板１２１の下面に透明電極としてのITO層１２３お
よび接合層であるＴｉ層１２４を積層してなる。なお、ガラス板１２１の端部において貫通電極１２２が厚み方向に貫通するように配設されている。
そして、前述したように、Ｔｉ層１２４とＴｉ層１１７が原子拡散接合により接合されて積層部１１０とガラス板部２０が接合され、Ｔｉ層１１８とＴｉ層１３３が原子拡散接合により接合されて積層部１１０と基板部１３０が接合されている。
よび接合層であるＴｉ層１２４を積層してなる。なお、ガラス板１２１の端部において貫通電極１２２が厚み方向に貫通するように配設されている。
そして、前述したように、Ｔｉ層１２４とＴｉ層１１７が原子拡散接合により接合されて積層部１１０とガラス板部２０が接合され、Ｔｉ層１１８とＴｉ層１３３が原子拡散接合により接合されて積層部１１０と基板部１３０が接合されている。
なお、２つのパッド電極１４２、１４２のうち一方は信号読出回路付き基板１３１の配線パターンに、他方は貫通電極１２２に、各々Ａｕ製のワイヤ１４１により接続されている（ワイヤボンディング）。また、上述した構成要素は、セラミックス材（またはプラスチック材）によりパッケージ１５１として構成されている。
次に、第２の実施形態にかかる固体撮像素子の製造方法について図６および図７のフローを用いて、順に説明する。
（１）処理開始
まず、ダミー基板としてＳｉ基板１６１を用意する。ここでは幅が4インチ、厚さが400μｍの大きさのものを用いた。最終的には除去されるダミー基板であるから、不純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
（１）処理開始
まず、ダミー基板としてＳｉ基板１６１を用意する。ここでは幅が4インチ、厚さが400μｍの大きさのものを用いた。最終的には除去されるダミー基板であるから、不純物濃度やＰ型かＮ型か等の内容的な条件は不問とされる。
（２）CIGS成膜処理
CIGS膜１１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍ）程度である。膜全体でのＣｕ，Ｉｎ，Ｇａ
，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層として機能する。
CIGS膜１１３を多元蒸着法による３段階成長方式で成膜する。
３段階成長方式では、バンドギャップを制御するために最初と最後の段階でＩｎとＧａを400℃以下の低温で成膜させ、中間ではＣｕとＳ（またはＳｅ）を600℃以上の高温で成膜する。
なお、多元蒸着法による３段階成長方式に替えて、バイレイヤー法やセレン化法などを用いることもできる。
膜厚はトータルで1μｍ（500ｎｍ〜2μｍ）程度である。膜全体でのＣｕ，Ｉｎ，Ｇａ
，Ｓのモル比率は2:1:1:4とする。このCIGS膜１３はＰ型半導体層として機能する。
（３）Ga2O3層、Ga2O3:Sn層の成膜処理
続いてＮ型半導体層を成膜してｐ−ｎ接合を形成する。
Ｎ型半導体層としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)
、CdS等の材料を用いることが可能であり、所望の空乏層の形成に応じて選択し、またこ
れらを積層することもできる。ここではCIGS膜１１３内に空乏層を形成するため、まずGa2O3:Sn層１１４を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜し、その後Ga2O3を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜する。
続いてＮ型半導体層を成膜してｐ−ｎ接合を形成する。
Ｎ型半導体層としては、Ga2O3、Ga2O3:Sn、ZnO、CIGS:Zn、In2S3、Zn(Mg,O)、Zn(O,S)
、CdS等の材料を用いることが可能であり、所望の空乏層の形成に応じて選択し、またこ
れらを積層することもできる。ここではCIGS膜１１３内に空乏層を形成するため、まずGa2O3:Sn層１１４を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜し、その後Ga2O3を1μｍ（2ｎｍ〜2μｍ）の厚みに成膜する。
（４)Ｎ型半導体層およびガラス板上へのITO成膜処理
Ｎ型半導体層１１５上およびガラス板１２１上に透明電極であるITO層１１６、１２３
を成膜する。ここではITO層１１６、１２３を50ｎｍ（10ｎｍ〜100ｎｍ）成膜する。このとき、ITO層１１６、１２３の表面の平均粗さが1ｎｍを超えた場合には、ITO層１１６の
表面に研磨処理を施して平坦化することが望ましい。
Ｎ型半導体層１１５上およびガラス板１２１上に透明電極であるITO層１１６、１２３
を成膜する。ここではITO層１１６、１２３を50ｎｍ（10ｎｍ〜100ｎｍ）成膜する。このとき、ITO層１１６、１２３の表面の平均粗さが1ｎｍを超えた場合には、ITO層１１６の
表面に研磨処理を施して平坦化することが望ましい。
（５）Ｔｉ成膜、接合処理
CIGS膜１１３等を成膜したダミー基板（Ｓｉ基板）１６１とガラス板１２１をともに超高真空装置に導入し、各々Ｔｉ層１１７、１２４を成膜する。
ここで、原子拡散接合とは、２つの被接合体の対向表面に超高真空中で微細結晶膜を形成し、それらの薄膜を真空中で重ね合わせることで、２つの被接合体を接合する常温接合技術である。
CIGS膜１１３等を成膜したダミー基板（Ｓｉ基板）１６１とガラス板１２１をともに超高真空装置に導入し、各々Ｔｉ層１１７、１２４を成膜する。
ここで、原子拡散接合とは、２つの被接合体の対向表面に超高真空中で微細結晶膜を形成し、それらの薄膜を真空中で重ね合わせることで、２つの被接合体を接合する常温接合技術である。
上記成膜処理は、上述したダミー基板（Ｓｉ基板１６１）とガラス板１２１を超高真空装置へ導入した後、装置内圧力が1.0x10-5Pa以下になるまで排気する。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、Ｓｉ基板側（
積層部１０）とガラス板１２１側の表面に、接合層としてのＴｉ層１１７、１２４をそれぞれ0.1ｎｍの厚みに成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。接合層に用いたＴｉ層１１７、１２４はサブナノメーターの厚みを有するため、可視光をほとんど減衰させることなく透過させることができる（上記非特許文献５を参照）。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、Ｓｉ基板側（
積層部１０）とガラス板１２１側の表面に、接合層としてのＴｉ層１１７、１２４をそれぞれ0.1ｎｍの厚みに成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。接合層に用いたＴｉ層１１７、１２４はサブナノメーターの厚みを有するため、可視光をほとんど減衰させることなく透過させることができる（上記非特許文献５を参照）。
一方で、高い自己拡散係数を持つＴｉを用いることにより、高い接合強度が得られる。
原子拡散接合では、多結晶膜が原子レベルで接合しているため、結合強度が高く、信頼性、耐久性に優れている。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
原子拡散接合では、多結晶膜が原子レベルで接合しているため、結合強度が高く、信頼性、耐久性に優れている。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
（６）ダミー基板の研削処理
ダイヤモンドホイールを用いて最下層に位置するダミー基板としてのＳｉ基板１６１を、厚さが50μｍになるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90％ではホイールの進行速度を毎秒5μｍとし、仕上げの10％では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
ダイヤモンドホイールを用いて最下層に位置するダミー基板としてのＳｉ基板１６１を、厚さが50μｍになるまで研削する。ここでは、ダイヤモンドホイールの回転速度を毎分3000回転とし、研削量の最初の90％ではホイールの進行速度を毎秒5μｍとし、仕上げの10％では進行速度を毎秒0.5μｍとすることで、膜が剥離することなしに研削可能である。
（７）XeF2エッチング処理
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板１６１をエッチングにより除去する。
エッチング条件は、XeF2の圧力を３Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にSiO2１１１とともにＭｏ１１２が露出する。このときの、SiO2１１１とＭｏ１１２との段差は0.1ｎｍ以下とされる。
このように、本実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はＭｏやSiO2に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、Ｍｏ１１２やSiO2１１１は残し、Ｓｉのみを除去する必要がある場合に好適である。
XeF2エッチングにより、研削処理の後に残されていた50μｍ厚程度のＳｉ基板１６１をエッチングにより除去する。
エッチング条件は、XeF2の圧力を３Torrとし、エッチング時間を30秒×100回とする。
この結果、最下層にSiO2１１１とともにＭｏ１１２が露出する。このときの、SiO2１１１とＭｏ１１２との段差は0.1ｎｍ以下とされる。
このように、本実施形態においては、XeF2がＳｉに対して顕著なエッチング効果を示すという特性を利用している。すなわち、本願発明者の実験によれば、XeF2はＭｏやSiO2に対しては非浸食的であるが、Ｓｉに対しては顕著な浸食性を有しているので、本実施形態のように、Ｍｏ１１２やSiO2１１１は残し、Ｓｉのみを除去する必要がある場合に好適である。
（８）Ｔｉ成膜、接合処理
別途用意しておいた信号読出回路付き基板１３１と、上記XeF２によるエッチング処理
がなされたCIGS膜１１３を含む接合体を、ともに超高真空装置に導入し、位置合わせを行った上で各々のＴｉ層１３３、１１８同士について原子拡散接合を行う。
なお、信号読出回路付き基板１３１において、信号処理読出回路は図４に示す構成（第１の実施形態と構成が同じであるから説明は省略する）を有しており、図５に示すように複数個のＡｕ電極１３２が基板１３１の表面に埋め込まれている。これらを共に超高真空装置に導入し、位置合わせをしたうえで原子拡散接合する。
別途用意しておいた信号読出回路付き基板１３１と、上記XeF２によるエッチング処理
がなされたCIGS膜１１３を含む接合体を、ともに超高真空装置に導入し、位置合わせを行った上で各々のＴｉ層１３３、１１８同士について原子拡散接合を行う。
なお、信号読出回路付き基板１３１において、信号処理読出回路は図４に示す構成（第１の実施形態と構成が同じであるから説明は省略する）を有しており、図５に示すように複数個のＡｕ電極１３２が基板１３１の表面に埋め込まれている。これらを共に超高真空装置に導入し、位置合わせをしたうえで原子拡散接合する。
信号読出回路付き基板１３１と、上記エッチング処理がなされた接合体を超高真空装置内に導入後、圧力が1.0x10-5Pa以下になるまで排気する。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、信号読出回路
付き基板１３１と、上記エッチング処理がなされた接合体の表面にそれぞれＴｉを0.1ｎ
ｍ成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。
超高真空装置内には、ＤＣマグネトロンＴｉスパッタ源が設けられている。Ａｒガスの圧力を0.1Pa、スパッタ電力をＤＣ100Ｗ、スパッタ駆動時間を5秒間とし、信号読出回路
付き基板１３１と、上記エッチング処理がなされた接合体の表面にそれぞれＴｉを0.1ｎ
ｍ成膜し、これら両者に対し、外部から10kPa以下の圧力を加えて接合を行う。
接合層に用いたＴｉはサブナノメーターの厚みを有するため、膜の垂直方向には導通するが、膜の水平方向には高抵抗な状態を有している。このため画素間の短絡を防ぐことができる。一方で、高い自己拡散係数を持つＴｉを用いることにより、高い接合強度が得られる。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
なお、第２の実施形態に係る方法では、Ｓｉ上に成膜したCIGSを接合するので、CIGSの結晶性はＭｏ上に成膜した場合に比べて若干劣るものの、SiO2のエッチングやCMPを用い
た素子分離が不要という利点がある。
なお、Ｔｉのほか、ＣｒやＴａなどでも同様の接合が可能である。
なお、第２の実施形態に係る方法では、Ｓｉ上に成膜したCIGSを接合するので、CIGSの結晶性はＭｏ上に成膜した場合に比べて若干劣るものの、SiO2のエッチングやCMPを用い
た素子分離が不要という利点がある。
（９）パッケージング処理、処理終了
完成した固体撮像素子をセラミックスのパッケージ１５１内に実装し、２つのパッド電極１４２、１４２のうち一方は信号読出回路付き基板１３１の配線パターンに、他方は貫通電極１２２に、各々Ａｕ製ワイヤ１４１、１４１により接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を実現することができる。
完成した固体撮像素子をセラミックスのパッケージ１５１内に実装し、２つのパッド電極１４２、１４２のうち一方は信号読出回路付き基板１３１の配線パターンに、他方は貫通電極１２２に、各々Ａｕ製ワイヤ１４１、１４１により接続する（ワイヤボンディング）。
以上の方法を用いることにより、感度の高い固体撮像素子を実現することができる。
＜変更態様＞
本発明の固体撮像素子およびその製造方法としては、上記実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、上記実施形態においては、CIGS層の上方に、バッファ層、Ｎ型半導体層、第1の透明電極層および接合層を設ける
ように設定されているが、これらの間に他の層、例えばCIGS層以外にＰ型半導体層を設けるようにしてもよい。また、上記バッファ層をＮ型半導体層に含めるようにしてもよい。
また、「上方に」という用語を用いるときは、直上に、という意味のみならず、間に他の層を介して間接的にという意味を含めるものとする。
また、本発明方法において、第３の積層体と接合体の作製は、いずれを先に行ってもよいし、両者を同時に行ってもよい。
上記実施形態においては、接合層としてＴｉ層を用いているが、本発明の固体撮像素子およびその製造方法としてはこれに限られるものではなく、Ｔｉ層に替えてＣｒ層またはＴａ層を用いるようにしてもよい。
また、ダミー基板はＳｉによるものでなくてもよいが、エッチングによって除去できるものであることが好ましい。
また、信号読取回路付き基板に付設される電極はＡｕ電極であれば酸化されない等の利点があるが、例えばＩｎ電極等の他の電極を用いることも可能である。
本発明の固体撮像素子およびその製造方法としては、上記実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。例えば、上記実施形態においては、CIGS層の上方に、バッファ層、Ｎ型半導体層、第1の透明電極層および接合層を設ける
ように設定されているが、これらの間に他の層、例えばCIGS層以外にＰ型半導体層を設けるようにしてもよい。また、上記バッファ層をＮ型半導体層に含めるようにしてもよい。
また、「上方に」という用語を用いるときは、直上に、という意味のみならず、間に他の層を介して間接的にという意味を含めるものとする。
また、本発明方法において、第３の積層体と接合体の作製は、いずれを先に行ってもよいし、両者を同時に行ってもよい。
上記実施形態においては、接合層としてＴｉ層を用いているが、本発明の固体撮像素子およびその製造方法としてはこれに限られるものではなく、Ｔｉ層に替えてＣｒ層またはＴａ層を用いるようにしてもよい。
また、ダミー基板はＳｉによるものでなくてもよいが、エッチングによって除去できるものであることが好ましい。
また、信号読取回路付き基板に付設される電極はＡｕ電極であれば酸化されない等の利点があるが、例えばＩｎ電極等の他の電極を用いることも可能である。
１ 固体撮像素子
１０、１１０ 積層部
１１、１１１ SiO2
１２、１１２ Ｍｏ（モリブデン）
１３、１１３、２１３ CIGS膜（光電変換膜）
１４、１１４ Ga2O3:Sn層（バッファ層）
１５、１１５ Ga2O3層（Ｎ型半導体層）
１６、２３、１１６、１２３ ITO層
１７、１８、２３、２４、３３、１１７、１１８、１２３、１２４ Ｔｉ層
２１、１２１ ガラス板
２２、１２２ 貫通電極
３０、１３０ 基板部
３１、１３１、２３１ 信号読出回路付き基板
３１Ａ Ｓｉ層
３１Ｂ 層間絶縁膜
３２、１３２ Ａｕ電極
４１、１４１ ワイヤ
４２、１４２ パッド電極
５１、１５１ パッケージ
６１、１６１ Ｓｉ基板
７１ ビア
７２ CMOSトランジスタ
７３ 配線層
２１５ i-Zno層（Ｎ型半導体層）
２１９ CdS層（バッファ層）
２３２ Ｍｏ電極
１０、１１０ 積層部
１１、１１１ SiO2
１２、１１２ Ｍｏ（モリブデン）
１３、１１３、２１３ CIGS膜（光電変換膜）
１４、１１４ Ga2O3:Sn層（バッファ層）
１５、１１５ Ga2O3層（Ｎ型半導体層）
１６、２３、１１６、１２３ ITO層
１７、１８、２３、２４、３３、１１７、１１８、１２３、１２４ Ｔｉ層
２１、１２１ ガラス板
２２、１２２ 貫通電極
３０、１３０ 基板部
３１、１３１、２３１ 信号読出回路付き基板
３１Ａ Ｓｉ層
３１Ｂ 層間絶縁膜
３２、１３２ Ａｕ電極
４１、１４１ ワイヤ
４２、１４２ パッド電極
５１、１５１ パッケージ
６１、１６１ Ｓｉ基板
７１ ビア
７２ CMOSトランジスタ
７３ 配線層
２１５ i-Zno層（Ｎ型半導体層）
２１９ CdS層（バッファ層）
２３２ Ｍｏ電極
Claims (8)
- 信号の読出処理を行う信号読出回路部を付設した半導体基板の上方にCIGSからなる光電変換層を具備する固体撮像素子の製造方法において、
前記半導体基板とは異なるダミー基板の上方に前記光電変換層を所定の温度に設定した状態で成膜し、この光電変換層の上方に、少なくとも、Ｎ型の半導体層、第１の透明電極および接合層を積層して、第１の積層体を作製するとともに、ガラス板の上方に第２の透明電極および接合層を積層して第２の積層体を作製し、
次に、前記第１の積層体および第２の積層体を、各々の前記接合層を対向させ、互いに接合することにより、接合して接合体を構成し、
次に、前記接合体における前記ダミー基板を除去し、このダミー基板が除去された面に接合層を成膜し、
別途、信号読出回路を付設した前記半導体基板の上方に、電極層および接合層を設けた第３の積層体を作製し、
この後、前記接合体と前記第３の積層体を、前記接合層を対向させ、互いに接合することで、接合して固体撮像素子を作製することを特徴とする固体撮像素子の製造方法。 - 前記接合層がＴｉ、ＣｒおよびＴａのうちいずれかの層からなることを特徴とする請求項１に記載の固体撮像素子の製造方法。
- 前記第１の積層体と前記第２の積層体の接合処理、および前記接合体と前記第３の積層体の接合処理は、原子拡散接合処理を用いて行うことを特徴とする請求項１または２に記載の固体撮像素子の製造方法。
- 前記光電変換層は少なくとも一部にＭｏが配された層上に成膜されることを特徴とする請求項１から３のうちいずれか１項に記載の固体撮像素子の製造方法。
- 前記光電変換層はＳｉ層上に成膜されることを特徴とする請求項１から３のうちいずれか１項に記載の固体撮像素子の製造方法。
- 前記光電変換層を構成するCIGS膜は、多元蒸着法を用いるとともに、成膜の進行程度に伴い、第１段階は相対的に低温、第２段階は相対的に高温、第３段階は相対的に低温、というように温度制御される３段階成長方式を用いて、成膜されることを特徴とする請求項１から５のうちいずれか１項に記載の固体撮像素子の製造方法。
- 前記固体撮像素子がCMOSからなることを特徴とする請求項１から６のうちいずれか１項に記載の固体撮像素子の製造方法。
- 信号の読出処理を行う信号読出回路部を付設した半導体基板の上方にCIGSからなる光電変換層を備えたことを特徴とする固体撮像素子において、
前記半導体基板の上方に、少なくとも、Ｔｉ、ＣｒおよびＴａのうちいずれかからなる層、CIGSからなる光電変換層、Ｎ型とＰ型の半導体層、第１の透明電極、Ｔｉ、ＣｒおよびＴａのうちいずれかからなる層、第２の透明電極およびガラス板をこの順に積層してなることを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
| Country | Link |
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| JP (1) | JP6465665B2 (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8299510B2 (en) * | 2007-02-02 | 2012-10-30 | Rohm Co., Ltd. | Solid state imaging device and fabrication method for the same |
| JP5070557B2 (ja) * | 2007-02-27 | 2012-11-14 | 武仁 島津 | 常温接合方法 |
| WO2009078299A1 (ja) * | 2007-12-19 | 2009-06-25 | Rohm Co., Ltd. | 固体撮像装置およびその製造方法 |
| JP5444899B2 (ja) * | 2008-09-10 | 2014-03-19 | ソニー株式会社 | 固体撮像装置の製造方法、および固体撮像装置の製造基板 |
| US20100243057A1 (en) * | 2009-03-24 | 2010-09-30 | Rohm Co., Ltd. | Semiconductor device, photoelectric converter and method for manufacturing photoelectric converter |
| JP5547717B2 (ja) * | 2009-04-07 | 2014-07-16 | ローム株式会社 | 光電変換装置および撮像装置 |
| JP5520597B2 (ja) * | 2009-05-19 | 2014-06-11 | ローム株式会社 | フォトダイオードの製造方法 |
| JP2011151271A (ja) * | 2010-01-22 | 2011-08-04 | Rohm Co Ltd | 光電変換装置およびその製造方法、および固体撮像装置 |
| JP5536488B2 (ja) * | 2010-02-22 | 2014-07-02 | ローム株式会社 | カラー用固体撮像装置 |
| JP5994274B2 (ja) * | 2012-02-14 | 2016-09-21 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び、電子機器 |
| JP2014011417A (ja) * | 2012-07-03 | 2014-01-20 | Sony Corp | 固体撮像装置および電子機器 |
| JP2015119154A (ja) * | 2013-12-20 | 2015-06-25 | ソニー株式会社 | 固体撮像素子、固体撮像素子の製造方法、及び電子機器 |
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| JP2016134576A (ja) | 2016-07-25 |
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