KR101026644B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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토루 타카야마
유우고 고토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 제 1 기판 상에 금속막, 절연막 및 비정질 반도체막을 차례로 형성하여, 상기 금속 산화물막 및 상기 비정질 반도체막을 결정화하고, 해당 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성한 후, 상기 제 1 반도체 소자 상에 점착재를 이용하여 지지체를 접착하고, 상기 금속막과 상기 절연막 사이에서 박리하고, 상기 박리된 절연막에 제 2 기판을 접착한 후, 상기 제 1 점착재를 제거하여 상기 지지체를 박리하고, 상기 제 1 반도체 소자 상에 비정질 반도체막을 형성하고, 해당 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하는 것을 특징으로 한다.
Figure 112005036755544-pct00001
금속막, 금속 산화물막, 비정질 반도체막, 점착재, 절연막, 반도체 소자, 이형지, 활성 영역, 신호배선, 캐소드 전극

Description

반도체 장치 및 그 제작 방법{Semiconductor device and its fabricating method}
본 발명은 박형으로 경량인 반도체 장치를 제작하는 방법에 관한 것이다. 구체적으로는 유기 수지 부재 또는 플라스틱 기판 상에 반도체 장치를 제작하는 방법에 관한 것이다. 본 발명에 있어서, 반도체 장치란, 비정질 반도체막을 활성 영역에 갖는 반도체 소자 및 결정질 반도체막을 활성 영역에 갖는 반도체 소자를 포함하는 반도체 장치로서, 구체적으로는 광센서 소자, 광전 변환 장치, 태양 전지 등을 갖는 반도체 장치이다.
광센서는 팩시밀리, 복사기, 비디오 카메라, 디지털 스틸 카메라 등 영상을 전기신호로 변환하기 위한 센서로서 넓은 분야에서 이용되고 있다. 광센서의 재료로서는 주로 반도체를 이용하고 있고, 반도체 재료의 대표예로서 실리콘을 들 수 있다. 실리콘을 이용한 광센서에는 단결정 실리콘 또는 폴리실리콘막을 이용하는 것과 어몰퍼스 실리콘막을 이용하는 것이 있다. 단결정 실리콘 또는 폴리실리콘막을 이용하는 광센서는 800nm 부근의 적외 영역에 있어서 감도가 가장 높고, 11OOnm 근방까지 감도를 갖게 된다. 이 때문에, 적외 영역의 스펙트럼을 거의 포함하지 않은 백색 형광등과, 자외영역으로부터 적외 영역까지 폭 넓은 스펙트럼을 갖는 태양광을 센싱한 경우, 실제의 조도는 같더라도 각각의 빛의 검지 결과가 다르다는 문제가 있다.
한편, 어몰퍼스 실리콘을 이용하는 광센서는 적외 영역의 빛에 대하여 거의 감도가 없고, 가시광 영역의 파장의 중앙인 500 내지 600nm 근방에 있어서 감도가 가장 높고, 사람의 시감도에 근사한 센싱 특성을 갖는다. 이 때문에, 광센서로서는 어몰퍼스 실리콘을 이용한 것이 바람직하다.
어몰퍼스 실리콘을 이용하는 광센서로서는, 1)저항형 2)다이오드형으로 크게 나눌 수 있다. 저항형은 트랜지스터로서의 증폭 작용이 있기 때문에 큰 전류를 얻을 수 있지만, 증폭하여 발생하는 광전하가 많기 때문에 빛이 차단된 후에도, 증폭된 광전하가 삭감되기 때문에 응답 속도가 나쁘고, 또한 빛의 명암에 의한 다이나믹 레인지가 작다.
한편, 다이오드형 광센서는 어몰퍼스 실리콘 내에 공핍층이 넓어지고, 빛이 입사되었을 때에 발생하는 광전하를 검출하기 쉽고, 증폭 작용이 없기 때문에 응답 속도가 빠르고, 빛의 명암에 의한 다이나믹 레인지가 크다. 그러나, 광전하에 의한 전류가 작기 때문에, 전하 보유용으로서의 커패시터 또는 광전하를 증폭하여 출력하는 소자가 필요해진다.
광센서에서 검출한 전류를 시분할로 출력신호로서 증폭하여 출력하는 소자(이하, 증폭소자로 나타낸다.)로서는, 단결정 반도체(주로 실리콘 반도체)의 전계 효과 트랜지스터를 이용하는 베어 IC형과, 채널 형성 영역에 박막의 어몰퍼스 실리콘막 또는 폴리실리콘막을 이용한 박막 트랜지스터를 이용하는 TFT형이 있다.
IC형 광센서는 증폭 소자로서의 속도 및 신뢰성이 높지만, 광센서와 동일 수의 베어 칩 IC가 필요하게 되기 때문에, 비용이 대단히 비싸다. 또한, 어몰퍼스 실리콘 등의 광전 변환 소자(광전 변환층)를 형성하는 기판과, 베어 IC 칩과의 쌍방이 필요하게 되기 때문에, 프린트 배선기판 등의 설치 기판에 있어서의 점유 면적이 넓어지고, 광센서를 탑재한 전자기기의 소형화의 장해 요인으로 된다.
한편, TFT형 광센서는 증폭 소자인 TFT의 활성 영역과 광전 변환 소자의 광전 변환층을, 동일 기판 상에 형성할 수 있기 때문에, 프린트 배선기판 등의 설치기판에 차지하는 면적을 좁힐 수 있고, 이 결과, 광센서를 탑재한 전자기기의 소형화가 용이하다. 또한, 단결정 실리콘을 이용한 IC형 광센서와 비교하여 비용이 염가이다. 또한, 폴리실리콘막을 이용한 TFT는 어몰퍼스 실리콘막을 이용한 TFT보다 전기 특성이 높기 때문에, 증폭 소자로서의 고속 응답이 가능하다. 이 때문에, 증폭 소자를 폴리실리콘막을 이용한 TFT로 형성함으로써, 미약한 광전류도 검출하는 것에 유효하다.(예를 들면, 일본 공개특허공보 제(평)6-275808호(제 3-4 페이지, 도 1).
그러나, 일본 공개특허공보 제(평)6-275808호에 개시되는 바와 같은, 폴리실리콘막으로 활성 영역이 형성되는 TFT를 증폭 소자에 이용하는 광센서는 그 제작 프로세스로부터, 기판의 종류에 제약이 있고, 대표적으로는, 실리콘의 결정화 온도 또는 활성화 온도에 견딜 수 있는 기판, 예를 들면 석영, 유리 등 밖에 이용할 수 없었다. 이것은 실리콘의 결정화 또는 활성화에, 비교적 높은 온도(예를 들면, 500℃ 이상)의 가열 공정이 필요해지기 때문이다. 이들 기판은 막두께가 두껍기 때문에, 광센서의 부품 용적, 및 중량이 증대한다는 문제가 생기고 있었다.
또한, 유리 등에는 가요성이 없기 때문에, 광센서의 설치 장소는 평탄한 부분, 구체적으로는 프린트 배선기판 상이고, 설치 장소에 제한이 있었다. 이 때문에, 경량이며 얇고, 바람직하게는 가요성을 갖는 플라스틱 등을 광센서의 기판에 이용하는 시도가 이루어지고 있다. 그러나, 플라스틱은 경량이며 얇지만 내열 온도의 낮고, 이 기판 상에 폴리실리콘막으로 활성 영역이 형성되는 TFT를 형성하는 것이 곤란하다는 문제가 있었다.
이상의 문제를 감안하여, 본 발명은 경량이며 얇고, 바람직하게는 가요성을 갖는 기판 또는 유기부재 상에, 폴리실리콘막으로 활성 영역이 형성되는 반도체 소자, 및 어몰퍼스 실리콘막으로 활성 영역이 형성되는 반도체 소자를 갖는 반도체 장치, 대표적으로는 광센서, 광전 변환 소자, 태양 전지 소자를 갖는 반도체 장치를 제작하는 것을 과제로 한다.
본 발명은 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하고, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 상기 제 1 반도체 소자 상에 지지체를 접착하고, 상기 금속막과 상기 절연막 사이에서 박리하고, 상기 박리된 절연막에 제 2 기판을 접착하여, 상기 지지체를 박리한 후, 상기 제 1 반도체 소자 상에 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하고, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고, 상기 제 1 반도체 소자 및 제 2 반도체 소자 상에 지지체를 접착하여, 상기 금속막과 상기 절연막 사이에서 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법으로 하여도 좋다.
또한, 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하고, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고, 상기 제 1 및 제 2 반도체 소자 상에 지지체를 접착하여, 상기 금속막과 상기 절연막 사이에서 박리하고, 상기 박리된 절연막에 제 2 기판을 접착한 후, 전기지지체를 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법으로 하여도 좋다.
또한, 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하고, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 상기 제 1 반도체 소자 상에 점착제를 이용하여 지지체를 접착하고, 상기 금속막과 상기 절연막 사이에서 박리하고, 상기 박리된 절연막에 접착제를 이용하여 제 2 기판을 접착하여, 상기 점착제를 제거하여 상기 지지체를 박리한 후, 상기 제 1 반도체 소자 상에 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법으로 하여도 좋다.
또한, 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하고, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고, 상기 제 1 반도체 소자 및 제 2 반도체 소자 상에 점착제를 이용하여 지지체를 접착하며, 상기 금속막과 상기 절연막 사이에서 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법으로 하여도 좋다.
또한, 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고, 상기 제 1 비정질 반도체막을 결정화하여, 결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고, 제 2 비정질 반도체막을 형성하고, 상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고, 상기 제 1 및 제 2 반도체 소자 상에 점착제를 이용하여 지지체를 접착하고, 상기 금속막과 상기 절연막 사이에서 박리하고, 상기 박리된 절연막에 접착제를 이용하여 제 2 기판을 접착한 후, 상기 점착제를 제거함으로써 상기 지지체를 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법으로 하여도 좋다.
상기 반도체 장치의 제작 방법에 있어서, 상기 금속막 및 상기 절연막 사이에 금속산화물이 형성되는 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 금속막과 상기 절연막 사이에서의 박리는 상기 금속막과 상기 금속 산화막 사이, 상기 금속 산화막 내, 또는 상기 금속 산화막과 상기 절연막 사이에서 일어나는 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 제 1 비정질 반도체막 및 상기 제 2 비정질 반도체막은 수소를 포함하는 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 제 1 반도체 소자는 박막 트랜지스터인 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 제 2 반도체 소자는 다이오드 또는 박막 트랜지스터인 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 결정화는 상기 제 1 비정질 반도체막 중의 수소를 방출 또는 확산하는 온도 이상에서 행하는 가열처리에 의해 행해지는 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 금속막은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, 0s, Ir로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 단층, 또는 이들 금속 또는 혼합물의 적층인 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 절연막은 산화실리콘막, 산화질화실리콘막, 또는 금속산화막인 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 제 2 기판은 플라스틱 기판 또는 유기 수지 부재인 특징을 갖는다.
상기 반도체 장치의 제작 방법에 있어서, 상기 반도체 장치는 광센서, 광전 변환 소자 또는 태양 전지를 갖는 것을 특징으로 한다.
또한, 다른 발명은 점착제 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 플라스틱 기판 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖는 것을 특징으로 하는 반도체 장치로 하여도 좋다.
또한, 점착제 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖고, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치로 하여도 좋다.
또한, 플라스틱 기판 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖고, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치로 하여도 좋다.
상기 반도체 장치에 있어서, 상기 점착제에는 이형지(離型紙)가 설치되어 있는 것을 특징으로 한다.
상기 반도체 장치에 있어서, 상기 제 1 반도체 소자는 박막 트랜지스터인 것을 특징으로 한다.
상기 반도체 장치에 있어서, 상기 제 2 반도체 소자는 다이오드 또는 박막 트랜지스터인 것을 특징으로 한다.
상기 반도체 장치에 있어서, 상기 반도체 장치는 광센서, 광전 변환 소자 또는 태양 전지 소자를 갖는 것을 특징으로 한다.
발명의 효과
본 발명에 의해, 플라스틱 기판 상에 폴리실리콘막을 활성 영역에 갖는 반도체 소자 및 어몰퍼스 실리콘막을 활성 영역에 갖는 반도체 소자를 포함하는 반도체 장치를 형성할 수 있다. 즉, 폴리실리콘막으로 활성 영역이 형성되는 TFT와 어몰퍼스 실리콘막으로 활성 영역이 형성되는 다이오드를 갖는 광센서, 광전 변환 소자, 태양 전지 소자 등을 제작할 수 있다.
본 발명에 의해 제작한 반도체 장치는 플라스틱 기판 상에 형성되어 있기 때문에, 종래의 것과 비교하여 경량이며 박형화가 가능하다.
또한, 반도체 장치가 광센서 또는 광전 변환 장치의 경우, 광전 변환 소자에서 검출한 신호를, 폴리실리콘막을 활성 영역에 갖는 TFT로 형성된 증폭소자로 증폭할 수 있기 때문에, 센서의 수광 면적이 작더라도 미약한 가시광의 검출이 가능하다.
또한, 플라스틱 기판을 이용하고 있기 때문에, 박형화가 가능해져, 설치장소의 선택성이 증가하기 때문에, 실장 기판의 면적을 축소하는 것이 가능한 동시에, 광센서, 광전 변환 소자, 또는 태양 전지 소자의 수광 면적을 확대하는 것이 가능해진다.
도 1은 본 발명의 실시형태 1을 도시하는 도면.
도 2는 본 발명의 실시형태 2를 도시하는 도면.
도 3은 본 발명의 실시예 1을 도시하는 도면.
도 4는 본 발명의 실시예 1을 도시하는 도면.
도 5는 본 발명의 실시예 3을 도시하는 도면.
도 6은 본 발명의 실시예 3을 도시하는 도면.
도 7은 본 발명의 실시예 3을 도시하는 도면.
도 8은 본 발명의 실시예 1을 도시하는 도면.
도 9는 본 발명의 실시예 2를 도시하는 도면.
도 10은 본 발명의 실시예 2를 도시하는 도면.
도 11은 본 발명의 반도체 장치의 실장 방법을 도시하는 도면.
발명을 실시하기 위한 최량의 형태
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고서 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 본 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 플라스틱 기판 상에 어몰퍼스 실리콘막을 활성 영역에 갖는 반도체 소자 및 폴리실리콘막을 활성 영역에 갖는 반도체 소자를 포함하는 반도체 장치의 제작 방법에 관하여 도 1을 이용하여 설명한다.
처음으로, 기판(101)상에 금속막(102)을 형성한다. 금속막(102)으로서는 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 단층, 또한 이들의 적층, 또는, 이들의 질화물의 단층, 또는 이들의 적층을 이용할 수 있으면 좋다. 금속막(102)의 막두께는 10nm 내지 200nm이고, 바람직하게는 50nm 내지 75nm로 한다.
다음으로, 금속막(102)상에 절연막(103)을 형성한다. 이 때, 금속막(102)과 절연막(103) 사이에 어몰퍼스 상태의 금속 산화막(100)이 2nm 내지 5nm 정도 형성된다. 나중의 공정에서 박리할 때, 금속 산화막(100) 중, 또는 금속 산화막(100)과 절연막(103)의 계면, 또는 금속 산화막(100)과 금속막(102)의 계면에서 분리가 생긴다. 절연막(103)으로서는 스퍼터링법 또는 플라즈마 CVD 법에 의해, 산화실리콘, 산화질화실리콘, 금속 산화 재료로 이루어지는 막을 형성하면 좋다. 절연막(103)의 막 두께는 금속막(102)의 2배 이상, 바람직하게는 150nm 내지 200nm인 것이 요망된다.
다음으로, 절연막(103)상에, 적어도 수소를 포함하는 재료의 막을 형성한다. 적어도 수소를 포함하는 재료의 막으로서는 반도체막 또는 질화물막 등을 이용할 수 있다. 본 실시형태에서는 반도체막을 형성한다. 그 후, 수소를 포함하는 재료의 막 중에 포함되는 수소를 확산하기 위한 열처리를 한다. 이 열처리는 41O℃ 이상이면 좋고, 결정성 반도체막의 형성 프로세스와는 달리 행하여도 좋고, 겸용시켜 공정을 생략하여도 좋다. 예를 들면, 수소를 포함하는 재료막으로서 수소를 포함하는 어몰퍼스 실리콘막을 이용하여, 가열하여 폴리실리콘막을 형성하는 경우, 결정화시키기 위해서 500℃ 이상의 열처리를 하면, 폴리실리콘막을 형성하는 동시에 수소의 확산을 할 수 있다.
다음으로, 공지의 수법에 의해, 폴리실리콘막을 소망의 형상으로 에칭하여, TFT를 형성한다. 도 1a의 TFT(104)에 있어서는 소스 영역, 드레인 영역, 및 채널 형성 영역을 갖는 폴리실리콘막(105), 폴리실리콘막을 덮는 게이트 절연막, 폴리실리콘막의 채널 형성 영역 상에 형성된 게이트 전극(106), 층간절연막(119)을 개재하여 소스 영역 및 드레인 영역에 접속된 소스 전극(107) 및 드레인 전극(108)을 갖는다. 또, 층간절연막(119)은 소스 전극, 드레인 전극과 게이트 전극을 절연하는 절연막의 복수의 절연막으로 형성되어 있다.
다음에, 층간절연막(119)상에 TFT의 소스 전극(107)상에 접속하는 광전 변환 소자를 형성한다. 본 실시형태에서는 광전 변환 소자로서 다이오드를 형성한다. 우선 처음으로, 소스 전극(107)에 접속하는 제 1 전극(110)을 형성하고, 그 위에 광전변환층인 어몰퍼스 실리콘막(111) 및 제 2 전극(112)을 형성한다. 이 후, 어몰퍼스 실리콘막(111) 및 제 2 전극(112)을 소망의 형상으로 에칭하여 다이오드를 형성한다. 이 후, 다이오드의 제 2 전극에 접속하는 배선(113)을 형성함과 동시에, 드레인 전극(108)에 접속되고, 또한 출력 단자에 접속되는 배선(114)을 형성한 다.
이어서, 반도체막을 고정하는 지지체가 되는 제 2 기판(115)을 점착제(116)로 점착한다. 또, 제 2 기판(115)은 제 1 기판(101)보다도 강성이 높은 기판을 이용하는 것이 바람직하다. 대표적으로는 제 2 기판(115)으로서 유리 기판, 석영 기판, 금속 기판, 세라믹 기판, 플라스틱 기판을 적절하게 이용할 수 있다. 또한, 점착제(116)로서는 유기재료로 이루어지는 점착제를 이용하면 좋다. 이 때, 점착제의 일부에 평탄화층을 형성하여도 좋다. 본 실시형태에서는 평탄화층으로서, 유기재료로 이루어지는 점착제에 수용성 수지(116a)를 도포하고, 그 위에 양면이 반응 박리형 점착제로 덮인 부재(116b; 이하, 양면 시트라고 기재한다.)를 접착하여 TFT(104) 및 다이오드(110 내지112)와 제 2 기판(115)을 접착하여도 좋다. 이 접착 방법을 이용함으로써, 나중의 박리 공정을 비교적 작은 힘으로 행할 수 있다. 유기재료로 이루어지는 점착제로서는, 반응 박리형 점착제, 열박리형 점착제, 자외선 박리형 점착제 등의 광박리형 점착제, 혐기 박리형 점착제 등의 각종 박리형 점착제를 들 수 있다.
도 1b에 있어서, 제 1 기판(101) 및 그것에 형성된 금속막(102)을 박리체(150)라고 부른다. 또한, 절연막(103)으로부터 다이오드의 제 2 전극에 접속하는 배선(113) 및 외부단자에 접속되는 배선(114)까지의 층을 적층체(151)로 한다.
이어서, 제 1 기판(101)의 금속막(102)과 절연막(103)을 물리적 수단에 의해서 떼어낸다. 물리적 힘이란, 예를 들면, 사람의 손, 쐐기 등의 예리한 말단부를 갖는 부재를 이용한 부하, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등의 비교적 작은 힘이다. 금속 산화막(100)내, 절연막(103)과 금속 산화막(100)의 계면 또는 금속 산화막(100)과 금속막(102)의 계면에서 박리가 생겨, 박리체(150)와 적층체(151)를, 비교적 작은 힘으로 떼어낼 수 있다. 이렇게 하여, 적층체(151)를 박리체(150)로부터 분리할 수 있다.
이어서, 도 1c에 도시하는 바와 같이, 접착제(118)로 제 3 기판(117)과 절연막{103; 즉 적층체(151)}을 접착한다. 제 3 기판(117)으로서는 플라스틱 기판, 또는 유기 수지로 형성되는 부재를 이용한다. 플라스틱 기판으로서는, PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르설파이드),폴리프로필렌, 폴리프로필렌설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌설파이드, 폴리페닐렌옥사이드, 폴리설폰, 또는 폴리푸탈아미드로 이루어지는 플라스틱 기판을 이용하는 것이 바람직하다.
접착제(118)로서는 유기재료로 이루어지는 점착재(116)에 의한 제 2 기판(115)과 피박리층(151)과의 밀착성보다도, 절연막(103)을 포함하는 적층체(151)와 제 3 기판(117)의 밀착성의 쪽이 높은 재료인 것이 중요하다.
접착제(118)로서는, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기 경화형 접착제 등의 각종 경화형 접착제를 들수 있다.
또, 상기 공정 대신에, 절연막(103)에 점착제를 설치하여도 좋다. 이 경우, 점착제가 다른 부재와 접착하지 않도록 이형지(박리지, 즉 제너레이터 등의 기재 편면 또는 양면에 박리면을 갖는 시트)를 설치하여도 좋다. 박리지를 벗기면, 임 의의 부재에 접착하는 것이 가능하기 때문에, 기판을 필요로 하지 않고서, 또한 반도체 장치를 얇게 하는 것이 가능하다.
다음에, 도 1d에 도시하는 바와 같이 적층체(151)로부터 점착재(116) 및 제 2 기판(115)을 박리한다. 유기재료로 이루어지는 점착제(116)를, 열반응, 광반응, 습도에 의한 반응, 또는 화학반응(예를 들면, 물, 산소 등을 이용하여 점착력을 저하시킨다)시키고, 유기재료로 이루어지는 점착재(116) 및 제 2 기판(115)을 적층체(151)로부터 박리한다.
이상의 공정에 의해, 도 1e에 도시하는 바와 같이, 플라스틱 기판(117)상에, 폴리실리콘막으로 이루어지는 TFT와 어몰퍼스 실리콘막으로 이루어지는 소자, 본 실시형태에서는 다이오드를 갖는 반도체 장치를 형성할 수 있다.
다음으로, 본 발명을 프린트 배선 기판에 실장하는 방법을 도 11을 이용하여 기술한다. 또, 도 1과 동일한 부위는 동일한 부호를 이용하여 설명한다.
도 11a는 본 실시형태에 의해 형성한 반도체 장치를 레이저광을 이용한 레이저 절단, 또는 다이싱에 의해 분할한 상면도이다. 본 실시형태에 의해 제작한 반도체 장치(1100)의 표면에는 배선(113, 114, 1101), 및 상기 배선을 프린트 배선기판 상에 형성된 배선과 전기적으로 접속하기 위한 접속배선(1102 내지 1104)이 형성되어 있다.
도 11b는 상기 반도체 장치를 프린트 배선기판(111O)에 실장하였을 때의 도 11a의 (가)-(가)'의 단면도이다. 플라스틱 기판(117)상에, 활성 영역이 폴리실리콘막으로 이루어지는 TFT 활성 영역이 어몰퍼스 실리콘막으로 이루어지는 다이오드가 형성되어 있고, 배선(113, 114, 1101; 도시하지 않음)에 각각 접속된 접속 배선(1102, 1103, 1104; 도시하지 않음)이, 반도체 장치의 표면 말단부로부터 측면을 거쳐서 이면까지 설치되어 있다. 배선(113)은 다이오드의 전극에 접속되는 배선, 배선(114)은 TFT의 드레인 전극에 접속되는 배선, 배선(1101)은 TFT의 게이트 전극에 접속되는 배선이다. 또, 접속배선(1102 내지 1104)은 금, 동, 니켈, 백금, 은등의 원소를 포함하는 도전막이고, 증착법 또는 도금 등의 공지의 기술을 이용함으로써 형성할 수 있다.
접속배선(1102 내지 1104)은 외부단자(1105, 1106)를 통하여 프린트 배선기판 상에 설치된 배선(1107, 1108)과 접속하여 실장한다. 또, 외부단자(1105, 1106)는 금속(금, 은, 땜납 등)으로 형성되는 범프, 또는 도전성 수지로 형성되는 범프 등을 이용할 수 있다.
도 11c 및 도 11d는 도 11a 및 도 11b와 다른 실장방법을 도시한 것이다. 또, 도 1, 도 11a 및 도 11b와 동일한 부위는 동일한 부호를 이용하여 설명한다.
도 11c는 본 실시형태에 의해 형성한 반도체 장치를 다이싱에 의해 분할한 상면도이다. 본 실시형태에 의해 제작한 반도체 장치(1100)의 표면에는 도 1a와 같이 배선(113, 114, 1101)이 형성되어 있고, 상기 배선을 프린트 배선기판 상에 형성된 배선과 전기적으로 접속하기 위한 접속배선(1112 내지 1114)이 형성되어 있다.
도 11d는 상기 반도체 장치를 프린트 배선기판(1110)에 실장하였을 때의 도 115의 c의 (나)-(나)'의 단면도이다. 플라스틱 기판(117)상에, 활성 영역이 폴리실리콘막으로 이루어지는 TFT와 활성 영역이 어몰퍼스 실리콘막으로 이루어지는 다이오드가 형성되어 있고, 배선(113, 114, 1101)에 각각 접속된 접속배선(1112 내지 1114)이, 형성되어 있다. 또한, 상기 반도체 장치를 관통한 에칭홀(1117, 1118)이 트렌치(trench) 에칭 등의 공지의 수법에 의해 형성되어 있고, 상기 홀을 통하여, 도전재(1112 내지 1114)에 의해서, 배선(113, 114, 1101)과 외부단자(1115, 1116)가 전기적으로 접속되어 있다. 또한, 외부단자(1115, 1116)가 프린트 배선기판 상에 설치된 배선(1107, 1108)과 접속하여 실장한다. 또, 도전재(1112 내지 1114) 및 외부단자(1115, 1116)는 각각 도 11b의 도전재(1102 내지 1104), 및 외부단자(1105, 1106)와 동일한 것을 이용하여 형성할 수 있다.
본 실시형태에서 제작한 반도체 장치는 광센서 또는 광전 변환 소자로서 기능하는 것이 가능하고, 다이오드에 입사한 빛은, 광전변환층에 흡수되어 광전하를 형성하여, 이 광전하를 TFT에서 증폭하여 검출한다.
본 실시형태에서는 다이오드의 구성으로서, 어노드 전극과 캐소드 전극 사이에 광전변환층을 끼운 쇼트키(schottky)형을 이용하고 있다. 여기에서는 빛을 전기신호로 변환하는 광전 변환 소자로서, 상기 구성의 다이오드에 한정되지 않고, PIN 형이나, PN 형의 다이오드나, 애벌란시(avalanche) 다이오드 등을 이용할 수도 있다.
또, PIN 형의 포토다이오드는 p 형 반도체층과, n 형 반도체층과, p 형 반도체층과 n 형 반도체층 사이에 끼워진 i 형(진성) 반도체층에 의해서 구성되어 있다.
또한, 광전 변환 소자로서, 유기물로 구성되는 광전변환층 등을 갖는 것, 구체적으로는 투명한 ITO 전극과, 그 위에 진공 증착된 유기안료(페릴렌 안료: Me-PTC)와, 또한 형성된 금의 전극 등을 하여도 좋다.
또한, 광전 변환 소자로서 어몰퍼스 실리콘을 활성 영역에 갖는 TFT를 이용할 수도 있다.
본 실시형태에 의해 제작한 반도체 장치는 경량으로 얇은 기판을 이용할 수 있기 때문에, 종래의 반도체 장치보다도 용적을 작게 하는 것이 가능해진다. 이 결과, 이들 반도체 장치를 이용한 전자기기의 소형화 및 경량화를 도모할 수 있다.
또, 본 실시형태에서는, 제 3 기판(117)으로서는 플라스틱 기판, 대표적으로는 플렉시블한 플라스틱 기판을 이용하고 있지만, 이외에도 IC 칩 등이 밀봉된 패키지의 유기 수지 등에도 접합할 수 있다. 이 경우, 프린트 배선기판에 차지하는 부품의 면적을 축소할 수 있다. 즉, 프린트 배선기판의 면적을 축소할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 방법으로, 플라스틱 기판, 대표적으로는 가요성 플라스틱 기판 상에 반도체 장치를 제작하는 방법을 도 2를 이용하여 기술한다.
실시형태 1과 동일하게 도 2a에 도시하는 바와 같이, 제 1 기판(201)상에 금속막(202), 절연막(203), 및 TFT(204)을 순차 형성한다. 이 때, 실시형태 1과 동일하게 금속막(202)과 절연막(203) 사이에, 어몰퍼스 상태의 금속 산화막(200)이 2nm 내지 5nm 정도 형성된다.
또, TFT(204)는 소스 영역, 드레인 영역, 및 채널 형성 영역을 갖는 폴리실리콘막, 폴리실리콘막을 덮는 게이트 절연막, 폴리실리콘막의 채널 형성 영역 상에 형성된 게이트 전극, 층간 절연막을 개재하여 소스 영역 및 드레인 영역에 접속된 소스 전극 및 드레인 전극을 갖는다. 또한, 층간 절연막(217)은 소스 전극, 드레인 전극과 게이트 전극을 절연하는 절연막의 복수의 절연막으로 형성되어 있다.
다음으로, TFT(204) 및 그 층간절연막(217)상에 유기 수지로 이루어지는 점착재(208)를 이용하여 제 2 기판(207)을 접착한다. 유기 수지로 이루어지는 점착재(208)는 실시형태 1의 점착제(116)와 동일한 것을 이용할 수 있다. 본 실시형태에서는 유기재료로 이루어지는 점착제로서 수용성 수지(208a)를 도포하고, 그 위에 양면이 반응 박리형 점착재로 덮인 부재(208b; 이하, 양면 시트라고 기재한다)를 접착하고, 또한 그 위에 제 2 기판(207)을 접착한다. 제 2 기판(207)에서는 실시형태 1의 제 2 기판(115)과 동일한 것을 적절하게 이용할 수 있다.
도 2b에 있어서, 제 1 기판(201) 및 금속막(202)은 박리체(250)이고, 절연막(2O3) 및 TFT(204)는 적층체(251)이다. 실시형태 1과 동일하게 금속막(202)과 절연막(203) 사이, 즉 박리체(250)와 적층체(251)를 물리적 수단에 의해 떼어낸다. 금속 산화막(200)내, 절연막(203)과 금속 산화막(200)의 계면 또는 금속산화막(200)과 금속막(202) 사이에서 박리가 생기고, 박리체(250)와 적층체(251)를 비교적 작은 힘으로 떼어낼 수 있다.
다음으로, 도 2c에 도시하는 바와 같이, 접착제(209)로 제 3 기판(210)과 절연막{203; 즉, 적층체(251)}을 접착한다. 제 3 기판(210) 및 접착제(209)는 실시형태 1에서 제 3 기판(117) 및 접착제(118)로서 이용한 것과 동일한 것을 이용할 수 있다.
또, 상기 공정 대신에, 실시형태 1과 동일하게 절연막(103)에 점착제를 설치하여도 좋다. 이 경우, 점착제가 다른 부재와 접착하지 않도록 이형지(박리지, 즉 제너레이터 등의 기재 편면 또는 양면에 박리면을 갖는 시트)를 설치하여도 좋다. 박리지를 벗기면, 임의의 부재에 접착하는 것이 가능하기 때문에, 기판을 필요로 하지 않고, 반도체 장치를 더욱 얇게 하는 것이 가능하다.
이어서, 도 2d에 도시하는 바와 같이, 양면 시트(208b)로부터 제 2 기판(207)을 분리시킨 후, 양면 시트(208b)를 떼어낸다. 또, 양면 시트(208b)와 제 2 기판(207)을 동시에 수용성 수지(208a)로 벗겨도 좋다.
이어서, 물을 이용하여 수용성 수지(208a)를 녹여 제거한다. 여기에서 수용성 수지가 남아 있으면 불량의 원인이 되기 때문에, 소스 전극(213) 및 드레인 전극(214)의 표면을 세정처리나 O2 플라즈마 처리에서 청정한 표면으로 하는 것이 바람직하다.
다음으로, 도 2e에 도시하는 바와 같이 소스 전극(213)상에 광전 변환 소자(211)를 드레인 전극(214)상에 출력단자에 접속되는 배선(212)을 형성한다. 본 실시형태에서는 실시형태 1과 동일하게 하여 다이오드로 이루어지는 광전 변환 소자(211)를 형성한다. 다이오드의 제작 방법은 공지의 수법을 이용하면 좋다.
또, 본 실시형태에서는 광전 변환 소자(211)에 다이오드를 이용하였지만 이것에 한정되지 않으며, 어몰퍼스 실리콘을 활성 영역에 갖는 TFT라도 좋다. 또한, 광전 변환 소자(211)로서, 유기물로 구성되는 광전 변환층 등을 갖는 것, 구체적으로는 투명한 ITO 전극과, 그 위에 진공 증착된 유기안료(페릴렌 안료: Me-PTC)와, 그 위에 형성된 금의 전극 등을 이용하여도 좋다.
이상의 공정에 의해, 플라스틱 기판 상에, 폴리실리콘막을 활성 영역에 갖는 TFT와 어몰퍼스 실리콘막을 활성 영역에 갖는 소자, 본 실시형태에서는 광전 변환 소자를 갖는 반도체 장치를 형성할 수 있다.
또, 본 실시형태에 있어서도, 실시형태 1에서 제시한 바와 같은 실장 방법을 적응하여, 프린트 배선기판에 본 실시형태에서 형성한 반도체 장치를 실장할 수 있다.
실시예
[실시예 1]
본 실시예에서는 실시형태 2의 공정을 이용하여 폴리실리콘막을 활성 영역에 갖는 TFT와, 어몰퍼스 실리콘막을 활성 영역에 갖는 다이오드를 포함하는 광센서를 제작하는 예를, 도 3을 이용하여 설명한다. 또, 본 실시예의 광센서는 비축전형 광센서이다.
도 3a에 도시하는 바와 같이, 유리기판{제 1 기판(300)}상에 TFT(304)를 형성한다. 스퍼터링법으로 유리기판 상에 금속막(301), 여기에서는 텅스텐막(막두께 80nm)을 형성하는 등으로 대기에 닿지 않고서, 절연막(302), 여기에서는 산화실리콘막(막두께 160nm)를 적층 형성한다. 이 때, 텅스텐막(301)과 산화실리콘막(301) 과 사이에, 어몰퍼스 상태의 산화 텅스텐막(308)이 2nm 내지 5nm 정도 형성된다. 또, 스퍼터링법에서는 기판 단면에도 성막되기 때문에, 기판 단면에 성막된 텅스텐막과 산화실리콘막을 O2 애싱 등으로 선택적으로 제거하는 것이 바람직하다. 나중의 공정에서 박리할 때, 텅스텐막(301)과 산화텅스텐막(308)의 계면, 산화텅스텐막(308)내, 또는 산화텅스텐막(308)과 산화실리콘막(302)의 계면에서 분리가 생긴다.
이어서, PCVD 법으로 하지절연막이 되는 산화질화실리콘막(303; 막두께 100nm)을 형성하고, 또한 대기에 닿지 않고서, 어몰퍼스 실리콘막(막두께 54nm)을 적층 형성한다.
다음으로, 공지의 기술(고상성장법, 레이저 결정화 방법, 촉매 금속을 이용한 결정화 방법 등)을 이용하여 폴리실리콘막을 형성한 후, 패터닝을 하고 소망의 형상을 갖는 폴리실리콘 영역을 형성하고, 그것을 활성 영역으로 하는 TFT(304)를 제작한다. 적절하게, 게이트 절연막의 형성, 게이트 전극의 형성, 활성 영역으로의 도핑에 의한 소스 영역 또는 드레인 영역의 형성, 층간절연막의 형성, 소스 전극또는 드레인 전극의 형성, 활성화 처리 등을 한다. 본 실시예에 있어서, TFT로서 P 형 채널형 TFT를 형성한다.
도 3a에 있어서, 제 1 기판(300) 및 그것에 형성된 텅스텐막(301)을 박리체(350)라고 부른다. 또한, 산화실리콘막(302)으로부터 TFT(304)까지의 층을 적층체(351)라고 한다.
이어서, 물 또는 알콜류에 가용인 점착제(305)를 전체면에 도포하고, 소성한 다. 이 접착제의 조성에서는 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이라도 좋다. 여기에서는 스핀 도포로 수용성 수지(동아합성제: VL-WSHL1O)로 이루어지는 막(막두께 3O㎛; 305)을 도포하여, 가경화시킨 후 본경화시킨다. 또, 수용성 수지를 경화하는 공정은 가경화 및 본경화의 2단계로 나누어 경화하지 않고, 한번에 경화하여도 좋다.
이어서, 나중의 박리를 쉽게 하기 위해서, 텅스텐막(301)과 산화실리콘막(302)과의 밀착성을 부분적으로 저하시키는 처리를 한다. 밀착성을 부분적으로 저하시키는 처리는 박리하고자 하는 영역의 주변을 따라서 텅스텐막(301) 또는 산화 실리콘막(302)에 레이저광을 부분적으로 조사하는 처리, 또는, 박리하려고 하는 영역의 주변 가장자리를 따라 외부로부터 국소적으로 압력을 가하여 산화텅스텐막(301)의 막 내 또는 계면의 일부분에 손상을 주는 처리이다. 구체적으로는 다이아몬드펜 등으로 딱딱한 바늘을 수직으로 세게 눌러 하중을 가하여 움직이게 하면 좋다. 바람직하게는, 스크라이버 장치를 이용하여, 가압량을 0.1mm 내지 2mm로 하여, 압력을 가하여 움직이게 하면 좋다. 이와 같이, 박리하기 전에 박리 현상이 생기기 쉬워지는 부분, 즉, 계기를 만드는 것이 중요하고, 밀착성을 선택적(부분적)으로 저하시키는 전처리를 함으로써, 박리 불량이 없어지고, 또한 수율도 향상된다. 또, 이 공정은 물 또는 알콜류에 가용인 점착제(305)를 전면에 도포하기 전에 행하여도 좋다.
이어서, 양면 시트(306)를 이용하여, 수용성 수지로 이루어지는 접착제(305)에 제 2 기판(307)을 접착한다. 또한, 양면 시트를 이용하여, 제 1 기판(300)에 제 3 기판(도시하지 않음)을 접착한다. 제 3 기판은 나중의 박리공정에서 제 1 기판(300)이 파손하는 것을 막는다. 제 2 기판(307) 및 제 3 기판으로서는 제 1 기판(300)보다도 강성이 높은 기판, 예를 들면 석영기판 등을 이용하는 것이 바람직하다. 또, 본 실시예에 있어서, 양면 시트는 자외선 박리형 점착제를 양면에 갖는 부재이다.
이어서, 상기 밀착성을 부분적으로 저하시킨 영역측으로부터 박리시키고, 텅스텐막(301)이 설치되어 있는 제 1 기판(300)을 물리적수단에 의해 떼어낸다. 본 실시예에서는 산화텅스텐막(308)내에서, 박리가 일어나, 비교적 작은 힘(예를 들면, 사람의 손, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등)으로 떼어낼 수 있다. 이렇게 하여, 산화실리콘막(302)을 포함하는 피박리층(351)을 제 1 기판(300)으로부터 분리할 수 있다.
본 실시예에서는 산화실리콘막(302) 표면에 산화텅스텐이 잔류하고 있기 때문에, 이것을, 드라이에칭 등으로 제거한다. 또, 산화텅스텐막은 제거하지 않아도 좋다.
이어서, 접착제(311)로 제 4 기판(312)과 산화실리콘막(302)을 포함하는 피박리층(351)을 접착한다. 접착 후의 상태를 도 3b에 도시한다. 접착제(311)로서는 양면 시트(306)에 의한 제 2 기판(307)과 피박리층의 밀착성보다도, 산화물막{302; 및 피박리층(315)}과 제 4 기판(312)의 밀착성의 쪽이 높은 것이 중요하다.
제 4 기판(312)으로서는 폴리에틸렌테레프탈레이트 기판(PET 기판)을 이용한다. 또한, 접착제(311)로서는, 자외선 경화형 접착제를 이용한다.
이어서, 양면 시트(306)로부터 제 2 기판(307)을 분리시킨 후, 양면 시트(306)를 물 또는 알콜류에 가용인 점착제(305)로부터 벗긴다.
이어서, 물을 이용하여 물 또는 알콜류에 가용인 점착제(305)를 녹여 제거한다. 이 때의 상태를, 도 3c에 도시한다. 여기에서 물 또는 알콜류에 가용인 점착제가 남아 있으면, 불량의 원인으로 되기 때문에, TFT의 소스 전극(313), 드레인 전극(314)의 표면을, 세정처리나 O2 플라즈마 처리로 청정한 표면으로 하는 것이 바람직하다.
다음으로, 도 3d에 도시하는 바와 같이, TFT의 소스 전극(313) 및 드레인 전극(314)에 각각 접속하는 배선(341, 342)을 형성한 후, 층간절연막을 개재하여, TFT의 게이트 전극(315)에 접속하는 배선(343)을 형성한다. 게이트 전극에 접속되는 배선(343)은 TFT의 활성 영역인 폴리실리콘 영역을 덮고, 차광막으로서의 기능도 갖는 것이 바람직하다. 또, 소스 전극(313)에 접속하는 배선(341)은 전원선(도 4의 406)에 접속되고, 드레인 전극에 접속하는 배선(342)은 제 2 저항(도 4의 404) 및 출력단자(도 4의 408)에 접속되어 있다. 이 후, 다이오드의 어노드 전극(344)을 형성한다. 어노드 전극(344)은 TFT의 게이트 전극에 접속하는 배선(343) 및 제 1 저항(도 4의 403)에 접속되어 있고, 본 실시예에서는 Ni를 포함하는 박막으로 형성되어 있다.
이어서, 어노드 전극(344)상에, 플라즈마 CVD 법에 의해서 P, I, N 각 도전층을 갖는 실리콘막(345)을 성막한다. 여기에서, P, N의 도전형층은 전기전도율을 높이기 위해서 미결정층으로 하고, I형 도전층은 비정질층으로 하여, 적층되는 실리콘 박막의 막 두께를 800nm로 한다. 또, 어노드 전극에 접하는 층으로부터 차례로 P층, I층, N 층으로 하여, N 층상에 캐소드 전극(346)을 형성한다. 본 실시예에서는 캐소드 전극(346)에 ITO를 이용한다.
다음으로, 층간절연막을 개재하여 캐소드 전극(346)에 접속하고, 또한 전원선(도 4의 406)에 접속하는 배선(347)을 형성한다. 또, 도시하지 않지만, TFT의 소스 전극에 접속하는 배선(341)이 전원선(도 4의 406)과 접속하는 배선과, 드레인 전극과 접속하는 배선(342)이 제 2 저항(도 4의 404) 및 출력단자(도 4의 408)에 접속하는 배선이 층간 절연막 표면에 노출되어 있다.
이 후, 이방 도전성 필름(ACF: Anisotropic Conductive Film) 또는 플렉시블프린트 기판(FPC: Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)를 이용하여 프린트 배선판과 광센서의 출력단자를 접속한다.
도 8은 본 실시예를 적응한 전자기기의 모듈의 상면도, 그 단면도이다.
도 8a에, 패널(800)이 실장된 모듈의 외관도를 도시한다. 패널(800)에는 화소부(803)와, 상기 화소부(803)가 갖는 화소를 선택하는 주사선 구동회로(804)와, 선택된 화소에 비디오 신호를 공급하는 신호선 구동회로(805)가 설치되어 있다.
또한 프린트 기판(806)에는 컨트롤러(801), 전원회로(802), FPC(809)를 개재하여 설치된 광센서(810)가 설치되어 있고, 컨트롤러(801) 또는 전원회로(802)로부터 출력된 각종 신호 및 전원 전압은 FPC(8O7)를 통하여 패널(800)의 화소부(803), 주사선 구동회로(804), 신호선 구동회로(805)에 공급된다.
프린트 기판(806)으로의 전원전압 및 각종 신호는 복수의 입력단자가 배치된 인터페이스(I/F)부(808)를 통하여 공급된다.
도 8a에 있어서의 (K)-(K')의 단면도를 도 8b에 도시한다. 본 실시예에 있어서는 프린트 기판 배선과의 접속에 FPC(807)를 이용하고 있기 때문에, 광센서(810)를 프린트 기판(806)상에 설치된 IC 칩(811), 또는 CPU 등의 패키지의 위에 설치할 수 있고, 광센서의 수광 면적을 확대하는 동시에, 프린트 배선 기판의 면적을 축소하는 것이 가능해진다.
다음으로, 본 실시예에 의해 형성되는 비축전형의 광센서의 회로도를 도 4에 도시한다. 도 3에 있어서의 다이오드(어노드 전극(344), 실리콘 반도체막(345), 캐소드 전극(346))는 도 4의 401이다. 또, 다이오드의 캐소드 전극(346)은 전원선(406)에 접속되고, 어노드 전극(344)은 제 1 저항(403) 및 TFT(402)의 게이트 전극(4O7)에 접속된다. 또한, TFT의 소스 전극은 전원선(406)에 접속되고, 드레인 전극은 출력단자(408) 및 제 2 저항(404)에 접속한다. 다이오드(401)에 있어서 생긴 기전력이 TFT(402)의 게이트 전극(407)에 인가된다. 이 때, TFT(402) 및 제 2 저항(404)에 흐르는 전류를, 저항치로부터 전압으로 변환하여, 출력단자(408) 및 접지전위의 전압차로 검출한다.
본 실시예에 있어서는, TFT(402)에 접속하는 다이오드의 어노드 전극(344)을 Ni 캐소드 전극(346)을 ITO로 하였지만, 이러한 구조에 제한되지 않는다. 어노드 전극(344)을, 투광성을 갖는 도전막으로 하고, 캐소드 전극(346)을 금속전극으로 하여도 좋다. 이 경우, TFT에 빛이 입사하면, TFT에 영향을 주기 때문에, 실리콘막의 하방부에 차광막을 형성하는 것이 바람직하다.
본 실시예에 있어서는 프린트 배선기판에 광센서를 접속하기 위해서 이방도전성 필름을 이용하고 있지만, 이것에 한정되지 않는다. 땜납 등의 도전성을 갖는페이스트를 이용하여 접속하는 것도 가능하다.
본 실시예에 의해 형성된 광센서는 활성 영역이 어몰퍼스 실리콘막으로 형성된 다이오드와 활성 영역이 폴리실리콘막으로 형성된 TFT의 증폭 소자를 갖고 있기 때문에, 광전변환층(수광층)의 면적이 좁더라도, 즉 소형이라도 미약한 빛을 검출가능하다. 또한, 플라스틱 기판 상에 형성되어 있기 때문에, 종래의 것과 비교하여 경량으로 박형화가 가능하다. 또한, 프린트 기판 배선과의 접속에 이방 도전성 필름을 이용하면, 프린트 기판 배선 상에 설치된 IC칩, 또는 CPU 등의 패키지 상에 설치할 수 있어, 광센서의 수광 면적을 확대하는 동시에, 프린트 배선 기판의 면적을 축소하는 것이 가능해진다.
또, 본 실시예는 실시형태 2를 이용하고 있지만, 실시형태 1과 조합하는 것도 가능하다.
[실시예 2]
본 실시예에서는 실시형태 2의 공정을 이용하여 폴리실리콘막을 활성 영역에 갖는 TFT와 어몰퍼스 실리콘막을 활성 영역에 갖는 다이오드로 구성되는 광센서를 제작하는 예를, 도 9를 이용하여 설명한다. 또, 본 실시예의 광센서는 축전형 광센서이고, 광센서의 1화소인 1비트를 복수 이용함으로써, 팩시밀리, 스캐너, X 선 등의 방사선의 화상을 판독하는 것이 가능하고, 고성능 또한 대면적의 광전 변환 장치를 제작할 수 있다.
도 9a에 도시하는 바와 같이, 유리기판{제 1 기판(900)}상에 실시예 1과 동일하게 금속막(901) 및 절연막(902)을 형성한다. 본 실시예에서는 금속막(901)에 텅스텐막(막두께 10nm 내지 200nm, 바람직하게는 50nm 내지 75nm)을 형성하고, 또한 대기에 닿지 않고서, 절연막(902), 여기에서는 산화실리콘막(막두께 150nm 내지200nm)을 적층 형성한다.
이어서, PCVD법으로 하지절연막이 되는 산화질화실리콘막(903; 막두께 100nm)을 형성하고, 또한 대기에 닿지 않고서, 어몰퍼스 실리콘막(막두께 54nm)을 적층 형성한다. 이 때, 텅스텐막(901)과 산화실리콘막(902) 사이에, 어몰퍼스 상태의 산화 텅스텐막(915)이 2nm 내지 5nm 정도 형성된다. 어몰퍼스 실리콘막은 수소를 포함하고 있고, 가열하여 폴리실리콘막을 형성하는 경우, 결정화시키기 위해서 500℃ 이상의 열처리를 하면, 폴리실리콘막을 형성하는 동시에 수소의 확산을 할 수 있다. 얻어진 폴리실리콘막을 이용하여, TFT를 형성할 수 있다. 이 때, 어몰퍼스 상태의 산화텅스텐막(915)도 결정화된다.
여기에서는 공지의 기술(고상성장법, 레이저 결정화 방법, 촉매 금속을 이용한 결정화 방법 등)을 이용하여 폴리실리콘막을 형성한다. 다음으로, 폴리실리콘막을 패터닝을 하여 소망의 형상의 실리콘 영역을 형성하고, 그것을 활성 영역으로 하는 TFT(904)를 제작한다. 적절하게, 게이트 절연막의 형성, 게이트 전극의 형성, 활성 영역으로의 도핑에 의한 소스 영역 또는 드레인 영역의 형성, 층간절연막의 형성, 소스 전극 또는 드레인 전극의 형성, 활성화 처리 등을 한다. 본 실시예에 있어서, TFT로서 P 채널형 TFT를 형성한다.
다음으로, TFT(904)의 소스 전극(905)에 접속하는 배선(907)을 형성한다. 또, 소스 전극(905)에 접속하는 배선(907)은 다이오드의 어노드 전극이다.
이어서, 어노드 전극(907)상에, 플라즈마 CVD법에 의해서 P, I, N 각 도전막을 갖는 실리콘 반도체막(909)을 성막한다. 여기에서, P, I, N 각 도전층을 갖는 실리콘 반도체막은 실시예 1과 동일한 공정에 의해 제작할 수 있다. 그 후, 실리콘 반도체막 상에 캐소드 전극(914)을 형성한다. 본 실시예에서는 캐소드 전극에 ITO를 이용한다.
다음으로, 층간절연막을 개재하여 캐소드 전극에 접속하는 배선(910) 및 TFT의 드레인 전극(906)에 접속하는 배선(908)을 형성한다. 배선(910)은 전원선(도 10a의 1002)에 접속되어 있고, 배선(908)은 신호배선(도 10a의 1004)에 접속되어 있다.
도 9a에 있어서, 유리기판(900) 및 그 위에 형성된 금속막(901)을 박리체(950)라고 부른다. 또한, 산화물막(902)으로부터 다이오드 및 다이오드의 캐소드 전극에 접속하는 배선(910)까지의 층을 적층체(951)라고 한다.
이어서, 물 또는 알콜류에 가용인 점착제(911)를 적층체 전면에 도포하여, 소성한다. 이 물 또는 알콜류에 가용인 점착제(911)의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이라도 좋다. 여기에서는 스핀 도포로 수용성 수지(동아합성제: VL-WSHL1O)로 이루어지는 막(막두께 3O㎛)을 도포 하여, 가경화시킨 후 본경화시킨다. 또, 수용성 수지를 경화하는 공정은 가경화 및 본경화의 2단계로 나누어 경화하지 않고, 한번에 경화하여도 좋다. 이어서, 나중의 박리를 쉽게 하기 위해서, 금속막(901)과 산화물막(902)과의 밀착성을 부분적으로 저하시키는 처리를 한다. 이 공정은 실시예 1과 동일한 것이라도 좋다.
이어서, 양면 시트(912)를 이용하여, 물 또는 알콜류에 가용인 점착제(911)에 보유용의 기판(913)을 접착한다. 이어서, 실시예 1에 제시하는 바와 같이 상기 밀착성을 부분적으로 저하시킨 후, 상기 밀착성을 부분적으로 저하시킨 영역측에서 박리시켜, 금속막(901)이 설치되어 있는 유리기판(900)을 물리적 수단에 의해 떼어낸다. 본 실시예에서는 산화텅스텐막(915)내에서, 박리가 일어난다. 또, 산화물막(902) 표면에 산화텅스텐막이 잔류하는 경우는 드라이에칭 등으로 산화텅스텐막을 제거하는 것이 바람직하다. 이렇게 하여, 산화물막(902)을 포함하는 피박리층(951)을 유리기판(900)으로부터 분리할 수 있다.
이어서, 도 9b에 도시하는 바와 같이, 접착제(921)로 플라스틱 기판(922)과 산화물막(902)을 포함하는 피박리층(951)을 접착한다. 접착제(921)로서는, 양면 시트(912)에 의한 보유용의 기판(913)과 피박리층(951)의 밀착성보다도, 산화물막{902; 및 피박리층(951)}과 플라스틱 기판(922)의 밀착성 쪽이 높은 것이 중요하다.
플라스틱 기판(922)으로서는 폴리카보네이트 기판(PC 기판)을 이용한다. 또한, 접착제(921)로서는 자외선 경화형 접착제를 이용한다.
이어서, 양면 시트(912)로부터 보유용의 기판(913)을 분리시킨 후, 양면 시 트(912)를 물 또는 알콜류에 가용인 점착제(911)로부터 벗긴다.
이어서, 물을 이용하여 물 또는 알콜류에 가용인 점착제(911)를 녹여 제거한다. 여기에서 접착제가 남아 있으면, 불량의 원인이 되기 때문에, 다이오드의 캐소드 전극(914)에 접속되어 있는 배선(910) 및 박막 트랜지스터의 드레인 전극에 접속된 배선(908)의 표면을 세정처리나 O2 플라즈마 처리로 청정한 표면으로 하는 것이 바람직하다.
이 후, 이방 도전성 필름(ACF: Anisotropic Conductive Film) 또는 플렉시블프린트 기판(FPC: Flexible Printed Circuit), TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP를 이용하여, 광센서의 표면에 노출되어 있는 배선(908, 910)을 각각 신호 배선(도 10a의 1004) 및 전원선(도 10a의 1002)에 접속한다.
본 실시예에 의해 형성되는 축전형의 광센서의 1화소인 1비트의 등가회로를 도 10a에 도시한다. 도 10a에 있어서는 어노드 전극(907)이 전원선(1002)에 접속되고, 또한 캐소드 전극(914)이 TFT(1003)의 소스 전극에 접속된 다이오드(1001)와, 다이오드에 축적된 광전하를 게이트 전극의 제어신호에 의한 전송 스위치 기능으로 전송하는 TFT(1003)로 구성되어 있다. TFT의 드레인 전극은 신호배선(1004)에 접속되고, 다이오드로 발생한 전하는 TFT을 통해서 신호 배선상의 용량(도시하지 않음)에 전송되고, 신호 배선에 접속된 판독 회로(도시하지 않음)에서 판독된다.
도 10b에 있어서 도 10a로 도시한 1비트의 등가회로를 3×3으로 배열한 경우의 등가회로를 도시한다. 도 10b를 이용하여, 구동 방법을 도시한다.
우선, 시프트 레지스터(SR1)의 게이트 신호선(g1)을 활성화하여 1열째의 화소의 전하 전송용 트랜지스터(T11 내지 T13)를 온하고, 다이오드(SS11 내지 SS13)의 광전하를 신호배선(S1 내지 S3)에 출력한다. 다음에, 시프트 레지스터(SR2)의 전송 스위치(M1 내지 M3)의 제어신호를 순차 액티브로 하고, 버퍼 앰프(Amp)에서 증폭한 SS11 내지 SS13의 광전하를 시계열적으로 Vout에서 판독한다. 다음으로. 시프트 레지스터(SR1)의 게이트 신호선(g2)을 활성화한다는 순서를 반복하여, 각 화소, 즉 다이오드의 광전하를 판독하여 간다.
본 실시예에 있어서는, TFT에 접속하는 다이오드의 어노드 전극(907)을 Ni, 캐소드 전극(914)을 ITO로 하였지만, 이 구조에 제한되지 않는다. 어노드 전극(907)을, 투광성을 갖는 도전막으로 하고, 캐소드 전극(914)을 금속전극으로 하여도 좋다. 이 경우, TFT에 빛이 입사하면, TFT에 영향을 주기 때문에, 실리콘의 하방부에 차광막을 형성하는 것이 바람직하다.
또한, 광센서의 표면에 노출되어 있는 배선(910, 908)을 각각 전원선(도 10a의 1002), 및 신호배선(도 10a의 1004)에 접속하기 위해서, 이방 도전성 필름을 이용하고 있지만, 이것에 한정되지 않는다. 실시형태 1에 제시한 바와 같은 실장방법에 의해 접속하는 것도 가능하다.
이상의 공정에 의해, 플라스틱 기판 상에 복수의 광센서로 이루어지는 광전변환 장치를 형성할 수 있다. 즉, 활성 영역이 폴리실리콘을 활성 영역에 갖는 TFT와 활성 영역 어몰퍼스 실리콘을 활성 영역에 갖는 다이오드를 포함하는 광센서를 복수 구비한 광전 변환 장치를 제작할 수 있다.
본 실시예에 의해 형성된 광전 변환 장치는 어몰퍼스 실리콘막으로 형성된 다이오드와 폴리실리콘막으로 형성된 TFT의 증폭 소자로 이루어지는 광센서를 복수 갖고 있기 때문에, 광전변환층(수광층)의 면적이 좁아도, 즉 소형이라도 미약한 빛을 검출 가능하고, 고감도이다. 또한, 플라스틱 기판 상에 형성되어 있기 때문에, 종래의 것과 비교하여 경량으로 박형화가 가능하다. 또한, 시프트 레지스터 등의 구동회로 또는 전원선과의 접속에 이방 도전성 필름을 이용하면, 프린트 기판 배선상에 설치된 IC칩, 구동회로, 전원회로 등을 구성하는 패키지 등의 위에 설치할 수 있어, 광전 변환 장치의 수광 면적을 확대하는 동시에, 프린트 배선기판의 면적을 축소하는 것이 가능해진다.
[실시예 3]
여기에서는 플라스틱 기판 상에, 폴리실리콘막을 활성 영역에 갖는 반도체 소자와 어몰퍼스 실리콘을 활성 영역에 갖는 반도체 소자로 구성되는 집적회로(IC)를 갖는 전자기기, 대표적으로는 IC 카드를 제작하는 예를 도 5 내지 도 7을 이용하여 설명한다. 본 실시예에서는, IC 카드로서 도 5에 도시하는 바와 같은 카드형 계산기를 이용하여 설명한다. 도 5a는 카드형 계산기의 상면도이고, 도 5b는 플라스틱 기판 상에 형성된 카드형 계산기의 모듈의 상면도이다. 또, 본 실시예에 있어서, 플라스틱 기판에는, 키보드 패드(503)가 공지 방법에 의해 설치된 것을 이용한다. 도 5a에 도시하는 바와 같이 전원으로서 태양 전지(501)를 이용하여, 출력부의 일부인 표시부(502)에 EL 표시장치를 이용하여, 표시부의 구동회로(504), 입력부의 일부인 키보드 패드(503), 중앙 집적 회로(505)(CPU)나 메모리(506), 태양 전지에 접속된 전원회로(507)를 갖는 계산기를 및그 제작 방법을 설명한다.
도 6에, IC 카드, 본 실시예에 있어서는 카드형 계산기가 블록도를 도시한다. 601은 중앙처리부(이하, CPU로 나타낸다)이고, 602는 제어부이고, 603은 연산부이고, 604는 메모리이고, 605는 입력부이고, 606은 출력부이고, 607은 전원부이다.
연산부(603)와 제어부(602)를 합친 것이 CPU(601)이고, 연산부(603)는 가산, 감산의 산술 연산이나 AND, OR, NOT 등의 논리 연산을 하는 산술 논리 연산부(arithmetic logic unit, ALU), 연산의 데이터나 결과를 일시 격납하는 여러가지 레지스터, 입력되는 1의 개수를 세는 카운터 등으로 이루어져 있다.
연산부(603)를 구성하는 회로, 예를 들면, AND회로, OR회로, NOT회로, 버퍼회로, 또는 레지스터 회로 등은, TFT로 구성할 수 있고, 높은 전계 효과 이동도를 얻기 위해서, 연속 발진형의 레이저광을 이용하여 결정화를 한 반도체막을 TFT의 활성 영역으로서 제작하면 좋다. 어몰퍼스 실리콘막에 연속 발진형의 레이저광을 조사하여 폴리실리콘막을 얻는 방법을 이용하여도 좋고, 어몰퍼스 실리콘막을 가열하여 폴리실리콘막을 얻은 후에, 연속 발진형의 레이저광을 조사하여 폴리실리콘막을 얻는 방법을 이용하여도 좋고, 어몰퍼스 실리콘막에 촉매가 되는 금속원소를 첨가한 후, 가열하여 폴리실리콘막을 얻은 후에 연속 발진형의 레이저광을 조사하여 폴리실리콘막을 얻는 방법을 이용하여도 좋다. 본 실시예에 있어서, 연산부(603)를 구성하는 TFT의 채널 길이 방향과 레이저빔의 주사 방향을 얻는다.
제어부(602)는 메모리(604)에 격납된 명령을 실행하여, 전체의 동작을 제어하는 역할을 맡고 있다. 제어부(602)는 프로그램 카운터, 명령 레지스터, 제어신호 생성부로 이루어진다. 또한, 제어부(602)도 TFT로 구성할 수 있고, 연속 발진형의 레이저광을 이용하여 결정화를 한 폴리실리콘막을 TFT의 활성 영역으로서 제작하면 좋다. 본 실시예에 있어서, 제어부(602)를 구성하는 TFT의 채널 길이 방향과 레이저빔의 주사방향을 일치시킨다.
메모리(604)는 계산을 하기 위한 데이터와 명령을 격납하는 장소이고, CPU에서 빈번하게 실행되는 데이터나 프로그램이 격납되어 있다. 메모리(604)는 주 메모리, 어드레스 레지스터, 데이터 레지스터로 이루어진다. 또한 주메모리에 더할 수 있는 캐쉬 메모리를 이용하여도 좋다. 이들 메모리는 SRAM, DRAM, 플래시 메모리 등으로 형성하면 좋다. 또한, 메모리(604)도 TFT로 구성하는 경우에는 연속 발진형의 레이저광을 이용하여 결정화를 한 폴리실리콘막을 TFT의 활성 영역으로서 제작할 수 있다. 본 실시예에 있어서, 메모리(604)를 구성하는 TFT의 채널 길이 방향과 레이저빔의 주사방향을 일치시킨다.
입력부(605)는 외부로부터 데이터나 프로그램을 집어넣는 장치이다. 출력부(606)는 결과를 표시하기 위한 장치, 대표적으로는 표시장치이다.
전원부(607)는 CPU 등을 처리하는 데 필요한 전력을 공급하는 장치이다. 본 실시예에서는 전원부에 태양 전지를 포함한다. 또, 태양 전지로 형성한 전력을 축적하는 이차전지를 가져도 좋다. 일렉트로루미네선스(EL 디스플레이)를 출력부(606)의 표시장치에 이용한 경우, 소비 전력이 낮기 때문에 구동 전력이 낮고, 전원부의 회로 및 용량 소자를 TFT로 제작할 수 있다. 이 경우도, 연속 발진형의 레이저광을 이용하여 결정화를 한 폴리실리콘막을 TFT의 활성 영역으로서 제작할 수 있다. 본 실시예에 있어서, 전원부를 구성하는 TFT의 채널길이 방향과 레이저빔의 주사방향을 일치시킨다.
TFT의 채널 길이 방향과 레이저빔의 주사 방향을 일치시킴으로써 불균일함이 적은 CPU를 절연기판 상에 만들어 넣을 수 있다. 또한, 회로 설계나 제작 공정이 복잡하게 되지만, CPU, 출력부, 메모리 및 전원부를 동일 기판 상에 만들어 넣을 수 있다. 표시부에서도 각 화소에 배치되는 복수의 TFT의 채널 길이 방향과 레이저빔의 주사 방향을 일치시키는 것이 바람직하다.
이하에, 유리 기판 상에 형성한 카드형 계산기의 모듈을 키보드 패드가 형성된 플라스틱 기판 상에 전사하는 예를 도 7에 도시한다. 도 7은 도 5b에 있어서의(L)-(L)'의 단면도이다. 실시예 1과 동일하게, 유리기판(701)상에 텅스텐막(702)을 개재하여 산화실리콘막(703)을 형성한다. 이 때, 텅스텐막(702)과 산화실리콘막(703) 사이에, 어몰퍼스 상태의 산화텅스텐막(712)이 2nm 내지 5nm 정도 형성된다. 다음에, 산화실리콘막의 위에, 어몰퍼스 실리콘막을 형성한다. 이 후, 공지 방법에 의해, 결정성 실리콘막을 형성하고, 이 막을 화소영역(751)의 TFT, 화소의 구동회로(752)의 TFT, CPU(753)의 TFT, 메모리(755)의 용량 소자 등의 활성 영역으로 이용한다. 그 후, 공지의 수법에 의해, n 채널형 TFT(705, 707, 709), p 채널형 TFT(7O4, 706, 708), 용량부(71O, 711), 단자부(도시하지 않음) 등을 형성한다. n 채널형 TFT(707)와 p 채널형 TFT(706), n 채널형(709)과 p 채널형 TFT(708)을 각각 상보적으로 조합하면 CM0S 회로가 생기고, CPU, 구동회로 등의 여러가지의 집적회로를 구성할 수 있다. 또, CPU, 구동회로 등의 활성 영역의 형성방법에는, 본 실시예에서 언급한 바와 같은 연속 발진형의 레이저광을 이용한 수법을 이용하는 것이 바람직하다.
다음으로, 전원회로의 TFT(도시하지 않음)의 드레인 전극에 접속되는 태양 전지(721)를 전원부(754)에 형성한다. 구체적으로는 전원회로의 TFT에 접속되는 도전막(722)상에, 활성 영역이 어몰퍼스 실리콘(723)으로 형성되는 다이오드를 형성한다.
또, 본 실시예에 있어서, 태양 전지의 하방에 태양 전지에 접속된 용량 소자(711)가 형성되어 있다. 이것은 태양 전지에서 생긴 전기에너지를 일차적으로 유지하기 위한 것으로, 이것을 구비함으로써 이용 중에 전기 에너지가 없어지는 일이 없고, 암실에서도 이용하는 것이 가능하다.
다음으로, 화소영역의 스위칭 TFT(704)의 드레인 전극에 접속되는 화소(724)를 형성한다. 본 실시예에 있어서는 EL 표시장치를 표시장치에 이용한다. 또, 액정표시장치 등의 공지의 표시장치를 이용할 수도 있다.
이어서, 이들 소자를 덮는 절연막을 형성한 후, 인출 배선이나 출입력 단자 등을 적절하게 형성한다.
이어서, 점착재(731; 제거 가능한 점착제, 예를 들면 수용성 점착제, 또는 양면 시트)로 보유용의 기판(732)을 접착한다.(도 7a).
이어서, 금속막(702)과 산화물막(703) 사이에, 기계적 힘을 가하여 유리기판(701) 및 텅스텐막(702)을 산화실리콘막(703)으로부터 박리한다. 본 실시예에서는 산화텅스텐막(712)내에서, 박리가 일어난다. 또, 산화실리콘막 표면에 산화텅스텐이 잔류하는 경우는 드라이에칭 등으로 산화텅스텐을 제거하여도 좋다. 그 후, 산화실리콘막(703) 표면에 접착제(733)을 개재하여, 키보드 패드가 형성된 플라스틱 기판(734)을 고정한다.
이어서, 점착제(731)를 제거함으로써 보유용의 기판(732)을 제거한다.(도 7b). 이 후, 표면에 키보드의 숫자나 모양이 기재된 시일 등의 보호막(도시하지 않음)을 형성한다. 이렇게 하여, 플라스틱 기판(734)상에, 결정성 실리콘 활성 영역에 갖는 TFT와 어몰퍼스 실리콘을 활성 영역에 갖는 다이오드를 포함하는 집적회로(IC)가 완성된다. 즉, 플라스틱 기판 상에, 태양 전지로 형성되는 전원부(754), 화소영역(751), 화소의 구동회로(752), CPU(753)나 메모리(755) 등을 포함하는 집적회로(IC)를 갖는 카드식 계산기 등의 IC 카드를 형성할 수 있다.
본 실시예와 같이 제작된 IC 카드 등의 전자기기는 플라스틱 기판 상에 형성되어 있기 때문에, 얇고 경량이다. 또한, 동일 기판 상에 전원부, 입력부, 중앙처리부, 출력부 등이 형성되어 있기 때문에, 복수의 패널을 접합하는 공정이 없고, 스루풋을 향상시킬 수 있다.

Claims (29)

  1. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    상기 제 1 반도체 소자 상에 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하고,
    상기 박리된 절연막에 제 2 기판을 접착하여, 상기 지지체를 박리한 후, 상기 제 1 반도체 소자 상에 제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  2. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고,
    상기 제 1 반도체 소자 및 제 2 반도체 소자 상에 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  3. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고,
    상기 제 1 및 제 2 반도체 소자 상에 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하고,
    상기 박리된 절연막에 제 2 기판을 접착한 후, 상기 지지체를 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  4. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    상기 제 1 반도체 소자 상에 점착제를 이용하여 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하고,
    상기 박리된 절연막에 접착제를 이용하여 제 2 기판을 접착하고,
    상기 점착제를 제거하여 상기 지지체를 박리한 후, 상기 제 1 반도체 소자 상에 제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  5. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고,
    상기 제 1 반도체 소자 및 제 2 반도체 소자 상에 점착제를 이용하여 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  6. 제 1 기판 상에 금속막, 절연막 및 제 1 비정질 반도체막을 차례로 형성하고,
    상기 제 1 비정질 반도체막을 결정화하고,
    결정화된 반도체막을 활성 영역으로 이용하여 제 1 반도체 소자를 형성하고,
    제 2 비정질 반도체막을 형성하고,
    상기 제 2 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 형성하고,
    상기 제 1 및 제 2 반도체 소자 상에 점착제를 이용하여 지지체를 접착하고,
    상기 금속막과 상기 절연막 사이에서 박리하고,
    상기 박리된 절연막에 접착제를 이용하여 제 2 기판을 접착한 후, 상기 점착제를 제거함으로써 상기 지지체를 박리하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 금속막과 상기 절연막 사이에 금속 산화물이 형성되는 것을 특징으로 하는 반도체 장치의 제작 방법.
  8. 제 7 항에 있어서, 상기 금속막과 상기 절연막 사이에서의 박리는 상기 금속막과 상기 금속 산화막 사이, 상기 금속 산화막 내, 또는 상기 금속 산화막과 상기 절연막 사이에서 일어나는 것을 특징으로 하는 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 1 비정질 반도체막 및 상기 제 2 비정질 반도체막은 수소를 포함하는 것을 특징으로 하는 반도체 장치의 제작 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 1 반도체 소자는 박막 트랜지스터인 것을 특징으로 하는 반도체 장치의 제작 방법.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 2 반도체 소자는 다이오드 또는 박막 트랜지스터인 것을 특징으로 하는 반도체 장치의 제작 방법.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 결정화는 상기 제 1 비정질 반도체막 중의 수소를 방출 또는 확산하는 온도 이상에서 행하는 가열처리에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제작 방법.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 금속막은 W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir로부터 선택된 원소, 또는 상기 원소를 포함하는 합금 재료 혹은 화합물 재료로 이루어지는 단층, 또는 이들의 금속 또는 혼합물의 적층인 것을 특징으로 하는 반도체 장치의 제작 방법.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 절연막은 산화실리콘막, 산화질화실리콘막, 또는 금속산화막인 것을 특징으로 하는 반도체 장치의 제작 방법.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제 2 기판은 플라스틱 기판 또는 유기 수지 부재인 것을 특징으로 하는 반도체 장치의 제작 방법.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 반도체 장치는 광 센서, 광전 변환 소자 또는 태양 전지를 갖는 것을 특징으로 하는 반도체 장치의 제작 방법.
  17. 점착제 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖는 것을 특징으로 하는 반도체 장치.
  18. 플라스틱 기판 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖는 것을 특징으로 하는 반도체 장치.
  19. 점착제 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖고, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  20. 플라스틱 기판 상에 결정질 반도체막을 활성 영역으로 이용하는 제 1 반도체 소자 및 비정질 반도체막을 활성 영역으로 이용하는 제 2 반도체 소자를 갖고, 상기 제 1 반도체 소자 및 상기 제 2 반도체 소자는 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제 17 항 또는 제 19 항에 있어서, 상기 점착제에는 이형지(離型紙)가 설치되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 제 1 반도체 소자는 박막 트랜지스터인 것을 특징으로 하는 반도체 장치.
  23. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 제 2 반도체 소자는 다이오드 또는 박막 트랜지스터인 것을 특징으로 하는 반도체 장치.
  24. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 반도체 장치는 광 센서, 광전 변환 소자 또는 태양 전지 소자를 갖는 것을 특징으로 하는 반도체 장치.
  25. 프린트 배선 기판 상에, 컨트롤러, 전원 회로, 제 1 배선, 제 2 배선, 및 광 센서를 갖고,
    상기 광 센서는 결정질 반도체막을 제 1 활성 영역으로서 이용하는 제 1 반도체 소자 및 비정질 반도체막을 제 2 활성 영역으로서 이용하는 제 2 반도체 소자를 갖고 있고,
    상기 제 1 반도체 소자는 제 3 배선을 통하여 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 2 반도체 소자는 제 4 배선을 통하여 상기 제 2 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 전자 기기.
  26. 제 25 항에 있어서, 상기 제 1 반도체 소자는 박막 트랜지스터인 것을 특징으로 하는 전자 기기.
  27. 제 25 항에 있어서, 상기 제 2 반도체 소자는 다이오드 또는 박막 트랜지스터인 것을 특징으로 하는 전자 기기.
  28. 제 25 항에 있어서, 상기 전자 기기는 화소부, 주사선 구동 회로, 및 신호선 구동 회로를 갖는 패널이 설치되어 있는 것을 특징으로 하는 전자 기기.
  29. 제 25 항에 있어서, 상기 광 센서는 플렉시블 프린트 기판을 이용하여 상기 프린트 배선 기판에 접속되어 있는 것을 특징으로 하는 전자 기기.
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