KR101447044B1 - 반도체장치 - Google Patents

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마사히로 카타야마
요시아키 오이카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

제1의 절연막 위에, 포토다이오드와, 상기 포토다이오드의 출력 전류를 증폭하도록 구성된 증폭회로를 가지는 제1의 소자와, 제2의 절연막 위에, 칼라필터와, 상기 칼라필터 위에 오버코트층을 가지는 제2의 소자를 가지고, 상기 제1의 소자와 상기 제2의 소자는, 상기 제1의 절연막과 상기 제2의 절연막을 접착재로 접착함으로써, 부착되어 있는 반도체장치에 관한 것이다. 또 상기 증폭회로는, 박막트랜지스터를 가지는 커런트 미러 회로이다. 또 칼라필터 대신에, 칼라필름을 사용해도 된다.
Figure R1020070106456
광전변환 장치, 포토다이오드, 칼라필터, 오버코트층, 접착재

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 광전변환 장치 및 광전변환소자를 가지는 반도체장치에 관한 것으로, 특히 박막반도체소자로 구성된 광전변환 장치 및 그것의 제작 방법에 관한 것이다. 또한 광전변환 장치를 사용한 전자기기에 관한 것이다.
일반적으로 전자파의 검지 용도에 사용되는 광전변환 장치는 수많이 알려져 있고, 예를 들면 자외선으로부터 적외선에 걸쳐서 감도를 가지는 것은 총괄해서 광센서(포토센서라고도 한다)라고 부르고 있다. 그중에서도 파장 400nm∼700nm의 가시광선 영역에 감도를 가지는 것은 특히 가시광선 센서로 불리고, 인간의 생활환경에 따라 조도조정이나 온/오프 제어 등이 필요한 기기류에 수많이 이용되고 있다.
특히 표시장치에서는 표시장치의 주위의 밝기를 검출하고, 그것의 표시 휘도를 조정하는 것이 행해지고 있다. 왜냐하면 주위의 밝기를 검출하여, 적당한 표시 휘도를 얻음으로써, 쓸데없는 전력을 절감하는 것이 가능하기 때문이다. 예를 들면 휴대전화나 퍼스널컴퓨터에 그러한 휘도조정용의 광센서가 이용되고 있다.
또한 주위의 밝기 뿐만 아니라, 표시장치, 특히 액정표시장치의 백라이트의 휘도를 광센서에 의해 검출하여, 표시 화면의 휘도를 조절하는 것도 행해지고 있다.
이러한 광센서에 있어서는, 센싱 부분에 포토다이오드를 사용하고, 포토다이오드의 출력 전류를 증폭회로에서 증폭하는 것이 행해지고 있다. 이러한 증폭회로로서는, 예를 들면 커런트 미러 회로를 사용할 수 있다.
도2a에 종래의 광센서의 단면도 및 그것의 제작 방법을 나타낸다(특허문헌1 참조).
처음에, 제1의 기판(1101) 위에 금속막(1102)을 형성한다. 금속막(1102)으로서는, W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 이루어지는 단층, 또는 이것들의 적층, 또는, 이것들의 질화물의 단층, 또는 이것들의 적층을 사용하면 된다. 금속막(1102)의 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm로 한다.
다음에 금속막(1102) 위에 절연막(1103)을 형성한다. 이때, 금속막(1102)과 절연막(1103)의 사이에 아모퍼스 상태의 금속 산화막(1100)이 2nm∼5nm정도 형성된다. 나중의 공정에서 박리할 때, 금속 산화막(1100) 내부, 또는 금속 산화막(1100)과 절연막(1103)의 계면, 또는 금속 산화막(1100)과 금속막(1102)의 계면에서 분리가 생긴다.
절연막(1103)으로서는, 스퍼터링법 또는 플라즈마 CVD법이 의해, 산화 규소, 질소를 포함하는 산화 규소, 금속산화 재료로 이루어진 막을 형성하면 된다. 절연막(1103)의 막두께는, 금속막(1102)의 2배 이상, 바람직하게는, 150nm∼200nm인 것이 바람직하다.
다음에 절연막(1103) 위에, 적어도 수소를 포함하는 재료의 막을 형성한다. 적어도 수소를 포함하는 재료의 막으로서는, 반도체막 또는 질화물막 등을 사용할 수 있다. 여기에서는, 반도체막을 형성한다. 그후, 수소를 포함하는 재료의 막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이 열처리는 410℃ 이상이면 되고, 결정성 반도체막의 형성 프로세스와는 별도로 행해도 되고, 겸용시켜서 공정을 생략해도 된다. 예를 들면 수소를 포함하는 재료막으로서 수소를 포함하는 아모퍼스 실리콘 막을 사용하고, 가열해서 폴리실리콘 막을 형성할 경우, 결정화시키기 위해서 500℃ 이상의 열처리를 행하면, 폴리실리콘막을 형성함과 동시에 수소의 확산을 행할 수 있다.
다음에 공지의 방법에 의해, 폴리실리콘 막을 원하는 형상으로 에칭하여, 박막트랜지스터(Thin Film Transistor(TFT))을 형성한다. 도2a의 TFT(1104)에 있어서는, 소스 영역, 드레인 영역, 및 채널 형성衡영역을 가지는 폴리실리콘 막(1105), 폴리실리콘 막(1105)을 덮는 게이트 절연막, 폴리실리콘 막(1105)의 채널 형성 영역 위에 형성된 게이트 전극(1106), 층간 절연막(1119)을 개재하여 소스 영역 및 드레인 영역에 접속된 소스 전극(1107) 및 드레인 전극(1108)을 가진다. 또한, 층간절연막(1119)은, 소스 전극, 드레인 전극과 게이트 전극을 절연하는 복수의 절연막으로 형성되어 있다.
다음에 층간 절연막(1119) 위에 TFT의 소스 전극(1107) 위에 접속하는 광전변환소자를 형성한다. 여기에서는, 광전변환소자로서 다이오드를 형성한다. 우선 처음에, 소스 전극(1107)에 접속하는 제1의 전극(1110)을 형성하고, 그 위에 광전변환층인 아모퍼스 실리콘 막(1111) 및 제2의 전극(1112)을 형성한다. 그후, 아모퍼스 실리콘 막(1111) 및 제2의 전극(1112)을 원하는 형상으로 에칭해서 다이오드를 형성한다. 그후, 다이오드의 제2의 전극에 접속하는 배선(1113)을 형성하는 동시에, 드레인 전극(1108)에 접속되고, 또한 출력 단자에 접속되는 배선(1114)을 형성한다.
이어서, 반도체막을 고정하는 지지체가 되는 제2의 기판(1115)을 점착재(1116)로 부착한다. 또한, 제2의 기판(1115)은, 제1의 기판(1101)보다도 강성이 높은 기판을 사용하는 것이 바람직하다. 대표적으로는, 제2의 기판(1115)으로서 유리 기판, 석영기판, 금속기판, 세라믹 기판, 플라스틱 기판을 적당하게 사용할 수 있는다. 또한 점착재(1116)로서는, 유기재료로부터 이루어지는 점착재를 사용하면 된다. 이때, 점착재의 일부에 평탄화층을 형성해도 된다. 여기에서는, 평탄화층으로서, 유기재료로 이루어지는 점착재에 수용성수지(1116a)를 도포하고, 그 위에 양면이 반응 박리형 점착재로 덮인 부재(1116b)(이하, 양면 시이트이라고 적는다)를 접착해서 TFT(1104) 및 다이오드(전극(1110), 아모퍼스 실리콘막(1111), 전극(1112)을 포함한다)와 제2의 기판(1115)을 접착해도 된다. 이 접착 방법을 사용함으로써 나중의 박리공정을 비교적 적은 힘으로 행할 수 있다. 유기재료로 이루어지는 점착재로서는, 반응 박리형 점착재, 열 박리형 점착재, 자외선 박리형 점착재 등의 광 박리형 점착재, 혐기 박리형 점착재 등의 각종 박리형 점착재를 들 수 있다.
도2b에 있어서, 제1의 기판(1101) 및 그것에 형성된 금속막(1102)을 박리체(1150)라고 부른다. 또한 절연막(1103)으로부터 다이오드의 제2의 전극에 접속하는 배선(1113) 및 외부단자에 접속되는 배선(1114)까지의 층을 적층체(1151)라고 한다.
이어서, 제1의 기판(1101)의 금속막(1102)과 절연막(1103)을, 물리적 수단에 의해 당겨 벗긴다. 물리적 힘이란, 예를 들면 쐐기 등의 예리한 단부를 갖는 부 재를 사용한 부하, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등의 비교적 작은 힘이다. 금속 산화막(1100) 내부, 절연막(1103)과 금속 산화막(1100)의 계면 또는 금속 산화막(1100)과 금속막(1102)의 계면에서 박리가 생겨, 박리체(1150)와 적층체(1151)를, 비교적 작은 힘으로 당겨 벗길 수 있다. 이렇게 해서, 적층체(1151)를 박리체(1150)로부터 분리할 수 있다.
이어서, 도2c에 도시된 것과 같이 접착재(1118)로 제3의 기판(1117)과 절연막(1103)(즉 적층체(1151))를 접착한다. 제3의 기판(1117)으로서는, 플라스틱 기판, 또는 유기수지로 형성되는 부재를 사용한다. 플라스틱 기판으로서는, PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르설폰), 폴리프로필렌, 폴리프로필렌설파이드, 폴리카보네이트, 폴리에테르이미드, 폴리페닐렌설파이드, 폴리페닐렌 옥사이드, 폴리설폰, 또는 폴리프탈아미드로 이루어진 플라스틱 기판을 사용하는 것이 바람직하다.
접착재(1118)로서는, 유기재료로 이루어지는 점착재(1116)에 의한 제2의 기판(1115)과 피박리층인 적층체(1151)의 밀착성보다도, 절연막(1103)을 포함하는 적층체(1151)와 제3의 기판(1117)의 밀착성 쪽이 높은 재료인 것이 중요하다.
접착재(1118)로서는, 반응 경화형 접착재, 열 경화형 접착재, 자외선 경화형접착재 등의 광 경화형 접착재, 혐기 경화형 접착재등의 각종 경화형 접착재를 들 수 있다.
또한, 상기 공정 대신에, 절연막(1103)에 점착재를 설치하여도 된다. 이 경우, 점착재가 다른 부재와 접착하지 않도록 이형지(박리지, 즉 세퍼레이터 등의 기재 일면 또는 양면에 박리면을 가지는 시이트)를 설치해도 된다. 박리지를 벗기면, 임의의 부재에 접착하는 것이 가능하기 때문, 기판을 필요로 하지 않고, 더욱 더 반도체장치를 얇게 하는 것이 가능하다.
다음에 도2d에 도시된 것과 같이 적층체(1151)로부터 점착재(1116) 및 제2의 기판(1115)을 박리한다. 유기재료로 이루어지는 점착재(1116)를, 열반응, 광반응, 습도에 의한 반응, 또는 화학반응(예를 들면 물, 산소 등을 사용해서 접착력을 저하시킨다)시켜서, 유기재료로 이루어지는 점착재(1116) 및 제2의 기판(1115)을 적층체(1151)로부터 박리한다.
이상의 공정에 의해, 도2e에 도시된 것과 같이 플라스틱 기판 위에, 폴리실리콘 막으로 이루어진 TFT와 아모퍼스 실리콘 막으로 이루어지는 소자, 다이오드를 가지는 반도체장치를 형성 할 수 있다.
[특허문헌] 국제공개 제04/068582호 팜플렛
단, 도2a∼도2e에 나타낸 구성에서는, 칼라필터는 다른 공정으로 형성하지 않으면 안되어, 제작 공정 및 제작 비용이 증가해버린다.
전술한 바와 같이 광센서는 여러가지 용도에 이용되고 있다. 예를 들면 액정표시장치는 텔레비젼을 비롯해, 스틸 카메라나 비디오카메라의 모니터용 디스플레이로서 널리 보급되어 있지만, 색재현 영역을 확대해서 정확한 색을 재현할 수 있는 디스플레이가 요구되고 있다. 색재현 영역을 넓히기 위해서는, 냉음극관이나 발광 다이오드를 사용한 백라이트를 정밀하게 제어해서 점등하는 것이 필요하게 되고 있다.
광센서는 백라이트를 보정하기 위해서 키 디바이스로서 이용되고 있다. 이 경우, 백라이트 등의 기기와 일체를 해서 짜넣는 경우에 있어서, 광센서가 장해가 안되도록 소형, 초박형이며, 색보정이 가능한 기능이 요구되고 있다.
본 발명에서는, 광전변환소자 및 그것을 구동하는 회로를 가지는 광전변환 장치와, 칼라필터를, 각각 별개의 기판에 형성하고, 적어도 한쪽을 박리해서 부착하여, 경량으로 얇고, 바람직하게는 가요성을 가지는 장치를 얻는 것을 목적으로 한다.
본 발명은, 제1의 오버코트층과, 상기 제1의 오버코트층 위의 칼라필터와, 상기 제1의 오버코트층과 상기 칼라필터 위의 제1의 절연막과, 상기 제1의 절연막 위의 접착재와, 상기 접착재 위의 제2의 절연막과, 상기 제2의 절연막 위의 증폭회로와, 상기 제2의 절연막 위의 전극 및, 상기 전극 위의 포토다이오드를 포함하고,
상기 제1의 오버코트층은 상기 칼라필터와 접하여 형성되고, 상기 증폭회로는 상기 포토다이오드의 출력 전류를 증폭하는, 반도체장치에 관한 것이다.
또한 본 발명은, 제1의 오버코트층과, 상기 제1의 오버코트층 위의 칼라필터와, 상기 제1의 오버코트층과 상기 칼라필터 위의 제1의 절연막과, 상기 제1의 절연막 위의 접착재와, 상기 접착재 위의 기판과, 상기 기판 위의 제2의 절연막과, 상기 제2의 절연막 위의 증폭회로와, 상기 제2의 절연막 위의 전극 및, 상기 제2의 절연막 위의 포토다이오드를 포함하고, 상기 제1의 오버코트층은 상기 칼라필터와 접하여 형성되고, 상기 증폭회로는 상기 포토다이오드의 출력 전류를 증폭하는, 반도체장치에 관한 것이다.
또한 본 발명은, 기판 위에, 포토다이오드와, 상기 포토다이오드의 출력 전류를 증폭하는 증폭회로를 가지는 제1의 소자와, 절연막 위에, 칼라필터와, 상기 칼라필터 위에 오버코트층을 가지는 제2의 소자를 가지고, 상기 제1의 소자와 상기 제2의 소자는, 상기 기판과 상기 절연막을 접착재로 접착함으로써, 부착되어 있는 것을 특징으로 하는 반도체장치에 관한 것이다.
또한 본 발명은, 절연막 위에, 포토다이오드와, 상기 포토다이오드의 출력 전류를 증폭하는 증폭회로를 가지는 소자와, 상기 절연막과, 접착재에 의해 접착된 칼라필름을 가지는 것을 특징으로 하는 반도체장치에 관한 것이다.
본 발명에 있어서, 상기 증폭회로는, 박막트랜지스터를 가지는 커런트 미러 회로이다.
또한 본 발명에 있어서, 상기 접착재는, 반응 경화형 접착재, 열경화형 접착재, 광경화형 접착재, 혐기 경화형 접착재 중 어느 하나이다.
이때, 본 명세서에 있어서, 반도체장치란, 반도체층을 가지는 장치를 말하고, 반도체층을 가지는 소자를 포함하는 장치 전체도 반도체장치로 부른다.
본 발명에 의해, 경량으로 얇고, 가요성을 가지는 광전변환 장치, 및 반도체장치를 얻는 것이 가능해진다. 또한 본 발명에 의해, 작성 비용이 감소하고, 소형화된 광전변환장치 및 반도체장치를 제작할 수 있다.
본 발명의 실시예를, 도면을 사용해서 이하에 설명한다.
단 본 발명은 많은 다른 태양으로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양함에 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명의 실시예의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 본 발명의 실시예를 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 부착하고, 그것의 반복의 설명은 생략한다.
[실시예1]
본 실시예를, 도1, 도3a∼도3b, 도10a∼도10d, 도11, 도12a∼도12b, 도13, 도14, 도15, 도16a∼도16c, 도17a∼도17b, 도18, 도19, 도20, 도21, 도22, 도23, 도24, 도25, 도45을 사용해서 이하에서 설명한다.
우선, 기판(101) 위에, 절연막(102)을 형성한다. 기판(101)으로서는, 유리 기판, 석영기판, 세라믹 기판, 실리콘 기판, 금속기판 또는 스테인레스 기판 등 중 중 어느 하나를 사용하는 것이 가능하다. 본실시예에서는, 기판(101)으로서 유리 기판을 사용한다.
절연막(102)으로서는, 스퍼터링법 또는 플라즈마CVD법에 의해, 산화 규소, 질소를 포함하는 산화 규소, 질화규소, 산소를 포함하는 질화규소, 금속산화 재료로 이루어지는 막을 형성하면 된다.
절연막(102)위에 금속막(103)을 형성한다. 금속막(103)으로서는, W, Ti, Ta, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 이루어지는 단층, 또는 이것들의 적층, 또는, 이것들의 질화물의 단층, 또는 이것들의 적층을 사용하면 된다. 금속막(103)의 막두께는 10nm∼200nm, 바람직하게는 25nm∼75nm로 한다.
다음에 금속막(103) 위에 절연막(104)을 형성한다. 이 때, 금속막(103)과 절연막(104) 사이에 아모퍼스 상태의 금속 산화막(100)이 2nm∼5nm 정도 형성된다(도10a 참조). 나중의 공정에서 박리할 때, 금속 산화막(100) 내부, 또는 금속 산화막(100)과 절연막(104)의 계면, 또는 금속 산화막(100)과 금속막(103)의 계면에서 분리가 생긴다. 절연막(104)으로서는, 스퍼터링법 또는 플라즈마CVD법에 의해, 산화 규소, 질소를 포함하는 산화 규소, 질화규소, 산소를 포함하는 질화규소, 금속산화 재료로 이루어지는 막을 형성하면 된다. 절연막(104)의 막두께는, 금속막(103)의 2배 이상, 바람직하게는, 150nm∼200nm인 것이 바람직하다.
다음에 절연막(104) 위에, 적어도 수소를 포함하는 재료의 막을 형성한다. 적어도 수소를 포함하는 재료의 막으로서는, 반도체막 또는 질화물막 등을 사용할 수 있다. 본 실시예에서는, 반도체막을 형성한다. 그후, 수소를 포함하는 재료의 막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이 열처리는 410℃ 이상이면 되고, 결정성 반도체막의 형성 프로세스와는 별도 행해도 되고, 겸용시켜서 공정을 생략해도 된다.
본실시예에서는, 수소를 확산하기 위한 열처리와 활성층이 되는 반도체막 형성을 동시에 행하기 위해서, 수소를 포함하는 재료막으로서 수소를 포함하는 비정질 반도체막, 예를 들면 비정질 규소막을 성막하고, 가열해서 결정성 반도체막, 예를 들면 다결정 규소막을 형성한다. 이때 비정질 반도체막을 결정화시키기 위해서 500℃ 이상의 열처리를 행하면, 결정성 반도체막을 형성함과 동시에 수소의 확산을 행할 수 있다.
물론 수소를 확산하기 위한 열처리와, 활성층이 되는 반도체막 형성을 다른 공정으로 행해도 된다. 그 경우는, 수소를 포함하는 재료막을 성막해서 가열하고, 그 위에 활성층이 되는 반도체막을 성막하면 된다. 활성층이 되는 반도체막은, 비정질 반도체막을 성막하고나서 결정화함으로써 얻어도 좋고, 처음부터 결정성 반도 체막을 성막해도 된다.
다음에 공지의 수법에 의해, 결정성 반도체막을 섬 형상으로 에칭해서 섬 형상 반도체막(105)을 형성한다.
섬 형상 반도체막(105) 중에는, 소스 영역, 드레인 영역, 채널 형성 영역이 형성되어 있다. 더구나 섬 형상 반도체막(105)을 덮는 게이트 절연막(106), 섬 형상 반도체막(105)의 채널 형성 영역 위에 형성된, 하층 게이트 전극(107) 및 상층 게이트 전극(108)이 설치되어 있다. 도10b에서는, 게이트 전극은, 하층 게이트 전극(107) 및 상층 게이트 전극(108)의 2층 구조로 했지만, 단층 구조의 게이트 전극을 제작해도 된다. 또한 도면에는 나타내지 않았지만 하층 게이트 전극(107) 및 상층 게이트 전극(108)을 합쳐서 게이트 전극(145)으로 한다. 이상과 같이 해서 TFT(110)가 형성된다.
또한 본 실시예에서는, TFT(110)는 톱 게이트형 TFT를 형성하지만, 보텀 게이트형 TFT라도 된다. 또한 채널 형성 영역이 1개인 단일 게이트형 TFT라도, 채널 형성 영역이 복수 존재하는 멀티 게이트형 TFT라도 된다.
하층 게이트 전극(107) 및 상층 게이트 전극(108)을 가지는 게이트 전극(145), 게이트 절연막(106)을 덮어, 층간 절연막(109)을 형성한다.
또한, 층간 절연막(109)은, 단층의 절연막으로 형성되어 있어도 되고, 다른 재료의 절연층의 적층막이라도 된다.
층간 절연막(109) 위에는, 섬 형상 반도체막(105) 내부의 소스 영역 및 드레인 영역에 전기적으로 접속된, 소스 전극(112) 및 드레인 전극(113)이 형성되어 있 다. 더구나 게이트 전극(145)에 전기적으로 접속된, 게이트 배선(111)이 형성되어 있다(도10b 참조).
또한, 도10b까지의 공정에서는, TFT는 1개밖에 표시되어 있지 않다. 그러나 실제는, TFT(110)는, 광전변환층(121)에서 얻어지는 광전류를 증폭하는 증폭회로, 예를 들면 커런트 미러 회로를 구성하는 TFT이며, 적어도 2개는 형성된다. 도11에, 광전변환층(121)을 포함하는 포토다이오드(203), TFT(204) 및 TFT(205)로 이루어지는 커런트 미러 회로(211)의 회로 구성을 나타낸다. 도10b의 TFT(110)는, TFT(204) 혹은 TFT(205)의 한쪽이다.
도11에서는, 커런트 미러 회로(211)를 구성하는 TFT(204)의 게이트 전극은, 커런트 미러 회로(211)를 구성하는 이미 1개의 TFT(205)의 게이트 전극에 전기적으로 접속되고, 다시 TFT(204)의 소스 전극 또는 드레인 전극의 한쪽인 드레인 전극(「드레인 단자」라고도 한다)에 전기적으로 접속되어 있다.
TFT(204)의 드레인 단자는, 포토다이오드(203), TFT(205)의 드레인 단자, 및 고전위전원 VDD에 전기적으로 접속되어 있다.
TFT(204)의 소스 전극 또는 드레인 전극의 다른 쪽인 소스 전극(「소스 단자」라고도 한다)은, 저전위전원 VSS 및 TFT(205)의 소스 단자에 전기적으로 접속되어 있다.
또한 커런트 미러 회로(211)를 구성하는 TFT(205)의 게이트 전극은, TFT(204)의 게이트 전극 및 드레인 단자에 전기적으로 접속되어 있다.
또한 TFT(204) 및 TFT(205)의 게이트 전극은 서로 접속되어 있으므로 공통의 전위가 인가된다.
도11에서는 2개의 TFT에 의한, 커런트 미러 회로의 예를 도시하고 있다. 이 때, TFT(204)와 TFT(205)가 동일한 특성을 가질 경우, 참조 전류와 출력 전류의 비는, 1:1의 관계가 된다.
출력값을 n배로 하기 위한 회로 구성을 도12a 및 도12b에 나타낸다. 도12의 회로 구성은, 도11의 TFT(205)를 n개로 한 것에 해당한다. 도12에 도시된 것과 같이 TFT(204)과 TFT(205)의 비를 1:n으로 함으로써 출력값을 n배로 하는 것이 가능해 진다. 이것은, TFT의 채널 폭 W를 증가시켜, TFT에 흘릴 수 있는 전류의 허용량을 n배로 하는 것과 같은 원리이다.
예를 들면 출력값을 100배로 설계할 경우, TFT(204)를 1개, TFT(205)를 100개 병렬접속함으로써, 목표로 하는 전류를 얻는 것이 가능해 진다.
도12a 중의 회로(218i)(회로(218a), 회로(218b) 등)의 상세한 회로 구성을 도12b에 나타낸다.
도12b의 회로 구성은, 도11 및 도12a의 회로 구성을 기초로 하고 있고, 같은 소자는 동일한 부호로 나타내고 있다. 즉, TFT(205i)(205a, 205b, …205i)의 게이트 전극은, 단자(219i)(219a, 219b, …219i)에 전기적으로 접속되고 있고, 또한 단자(220i)(220a, 220b,…220i)에 전기적으로 접속되어 있다. 또한 TFT(205i)의 소스 단자는, 단자(221i)(221a, 221b, …221i)에 전기적으로 접속되어 있다.
또한 도12a 중의 회로(218a), 회로(218b) 등을, 설명하기 위해서, 그 중의 1 개인 회로(218i)를 도12b에 나타내고 있다. 회로(218i)는 도11의 회로 구성을 기초로 하고 있으므로, 도12의 부호에 있어서 「i」가 붙어 있는 부호는, 도11의 「i」가 붙어 있지 않은 부호와 같은 것이다. 즉, 예를 들면 도11의 TFT(205)와 도12b의 TFT(205i)는 같은 것이다.
따라서 도12a에 있어서는, TFT(205)는, n(a, b ,…i)개의 TFT(205i) 등으로 구성되어 있게 된다. 이에 따라 TFT(204)에 흐르는 전류가 n배로 증폭되어서 출력된다.
또한, 도12a 및 도12b에 있어서 도11과 같은 것을 지시하고 있는 경우에는, 동일한 부호로 나타내고 있다.
또한 도11은 커런트 미러 회로(211)를, n채널형 TFT를 사용한 등가회로로서 도시한 것이지만, 이 n채널형 TFT 대신에 p채널형 TFT를 사용해도 된다.
증폭회로를 p채널형 TFT로 형성하는 경우에는, 도13에 나타내는 등가회로가 된다. 도13에 도시된 것과 같이 커런트 미러 회로(231)는 p채널형 TFT 234 및 235을 가지고 있다. 또한 도11∼도12과 도13에서 같은 것은 동일한 부호로 나타내고 있다.
이상과 같이 해서 TFT(110)를 제작하면, 층간 절연막(109) 위에, 전극(115), 전극(116)을 형성한다. 도10c에서는 전극(116)은 복수 형성하고 있고, 도10d에서는 전극(116)은 1개밖에 형성되어 잇지 않다.
또한 본실시예에서는, 전극(115) 및 전극(116)은, 티타늄(Ti)을 400nm의 두께로 성막한 티타늄 막을 사용해서 형성한다.
또한 전극(115) 및 전극(116)은, 소스 전극(112) 및 드레인 전극(113)과 같은 공정으로 작성해도 된다.
도10c에 있어서의 전극(116) 및 그 주변부의 평면도를 도15에, 도10d에 있어서의 전극(116) 및 그 주변부의 평면도를 도14에 나타낸다.
도15에 있어서, 전극(116)은 격자상의 전극이며, 후술하는 공정으로 형성되는 광전변환층(121)과 복수의 개소에서 접속되어 있다. 그 때문에 전극(116)의 단면을 보면, 도10c와 같이, 전극(116)이 복수 형성되어 있는 것 같이 생각되지만, 모두 동일재료 및 동일공정에 의해 제작되는 것이다. 도15와 같이 전극(116)을 격자 모양으로 형성하면, 광전변환층(121)의 저항값이 작아진다고 하는 이점이 있다.
또한 도14에 있어서, 전극(116)은 선단부가 둥근 사각형 형상의 전극이므로, 단면을 보면, 도10d와 같이, 전극(116)은 1개만 형성되어 있는 것 같이 보인다.
또한 도14 및 도15에 있어서, 전극(116)은 커런트 미러 회로(211)외 전기적으로 접속되어 있다. 커런트 미러 회로(211)는, TFT(110)를 2개∼ (n+1)개 가지고 있다.
즉, 전술한 바와 같이, 참조 전류와 출력 전류의 비를 1:1로 하고 싶은 경우에는, 참조측의 TFT 및 출력측의 TFT를 1개씩 형성하면 되고, 그 회로도는 도11이 된다. 또한 참조 전류와 출력 전류의 비를 1:n으로 하고 싶은 경우에는, 참조측의 TFT를 1개 및 출력측의 TFT를 n개 형성하면 된다. 그 경우의 회로도는 도12a 및 도12b가 된다.
커런트 미러 회로(211)는, 고전위전원 VDD에 접속하는 접속 전극(241)과 배선(244)을 거쳐서 전기적으로 접속되고 있고, 또한 저전위전원 VSS에 접속하는 접속 전극(242)과 배선(245)을 거쳐서 전기적으로 접속되어 있다.
이어서, 도16a에 도시된 것과 같이 전극(116) 및 층간 절연막(109) 위에, 오버코트층(117)을 설치한다. 또한 도16a는, 도10c의 구성에 오버코트층(117)을 형성한 구성으로 되어 있지만, 물론 도10d의 구성을 사용해도 상관없다.
오버코트층(117)은, 나중의 공정에서 형성되는 광전변환층(121)의 p형반도체층(121p)과 n형반도체층(121n)이 쇼트하지 않도록, 단부를 완만하게 해서 형상을 개선하는 기능과, 광전변환층(121)에의 오염물질의 혼입을 억제하는 기능과, 광전변환층(121)에 입사하는 빛을 조정하는 기능이 있다. 또한 오버코트층(117)은, 투광성이 있는 절연재료를 사용해서 형성하면 된다. 예를 들면 아크릴, 폴리이미드라도 하는 것 같은 유기수지재료, 또한 질화규소, 산화 규소, 질소를 포함하는 산화 규소, 산소를 포함하는 질화규소라고 하는 무기재료를 사용하는 것이 가능하다. 또한 이것들의 재료를 적층한 적층막을 사용해서 형성하는 것이 가능하다. 본실시예에서는, 오버코트층(117)으로서 폴리이미드를 사용한다.
이어서 전극(116) 및 오버코트층(117) 위에, p형반도체막, i형반도체막, n형반도체막을 성막하고, 에칭하여, p형반도체층(121p), i형반도체층(121i) 및 n형반도체층(121n)을 포함하는 광전변환층(121)을 형성한다(도16b 및 도16c참조). 또한 도16b의 점선으로 둘러싸여진 영역을 확대한 것이 도16c이다.
p형반도체층(121p)은, 13족의 불순물원소, 예를 들면 붕소(B)를 포함하는 비정질 반도체막을 플라즈마CVD법으로 성막해서 형성하면 된다.
도16b 및 도16c에서는, 전극(116)은 광전변환층(121)의 최하층, 본실시예에서는 p형반도체층(121p)과 접하고 있다.
p형반도체층121p을 형성하면, 다시 i형반도체층(121i) 및 n형반도체층(121n)을 순차적으로 형성한다. 이에 따라 p형반도체층(121p), i형반도체층(121i) 및 n형반도체층(121n)을 가지는 광전변환층(121)이 형성된다.
i형반도체층(121i)으로서는, 예를 들면 플라즈마CVD법으로 비정질반도체막을 형성하면 된다. 또한 n형반도체층(121n)으로서는, 15족의 불순물원소, 예를 들면 인(P)을 포함하는 비정질반도체막을 형성해도 좋고, 비정질반도체막을 형성후, 15족의 불순물원소를 도입해도 된다.
또한 비정질반도체막으로서, 비정질규소막, 비정질 게르마늄 막 등을 사용해도 된다.
또한 본 명세서에 있어서는, i형반도체막이란, 반도체막에 포함되는 p형 혹은 n형을 부여하는 불순물이 1×1020cm-3 이하의 농도이며, 산소 및 질소가 5×1019cm-3 이하의 농도이며, 암전도도에 대하여 광전도도가 100배 이상인 반도체막을 가리킨다. 또한 i형반도체막에는, 붕소(B)가 10∼1000ppm 첨가되어 있어도 된다.
또 p형반도체층(121p), i형반도체층(121i), n형반도체층(121n)으로서, 비정질 반도체막 뿐만 아니라, 미결정반도체막(세미아모퍼스 반도체막이라고도 한다)을 사용해도 된다.
혹은, p형반도체층(121p) 및 n형반도체층(121n)을 미결정반도체막을 사용해서 형성하고, I형 반도체층(121i)으로서 비정질반도체막을 사용해도 된다.
또한 세미아모퍼스 반도체막란, 비정질반도체와 결정구조를 가지는 반도체(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체를 포함하는 막이다. 이 세미아모퍼스 반도체막은, 자유에너지적으로 안정한 제3의 상태를 가지는 반도체막이며, 단거리질서를 갖고 격자왜곡을 가지는 결정질한 것으로, 그것의 입경을 0.5∼20nm으로서 비단결정 반도체막 중에 분산시켜 존재하게 하는 것이 가능하다. 세미아모퍼스 반도체막은, 그것의 라만 스펙트럼이 520cm-1보다도 저파수측으로 쉬프트하고 있고, 또한 X선회절에서는 Si 결정격자에 유래하게 되는 (111), (220)의 회절 피크가 관측된다. 또한 미결합수(댕글링본드)을 종단화시키기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. 본 명세서에서는 편의상, 이러한 반도체막을 세미아모퍼스 반도체(SAS)막이라고 부른다. 더구나, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 포함시켜 격자왜곡을 한층 더 조장시킴으로써 안정성이 증가하여 양호한 세미아모퍼스 반도체막이 얻어진다. 또한 미결정반도체막(마이크로 크리스탈 반도체막)도 세미아모퍼스 반도체막에 포함된다.
또 SAS막은 규소(실리콘)를 포함하는 기체를 글로우 방전분해하는 것에 의해 얻을 수 있다. 대표적인 규소(실리콘)를 포함하는 기체로서는, SiH4이며, 그 밖에도 Si2H6, SiH2C12, SiHC13, SiC14, SiF4 등을 사용할 수 있다. 또 수소나, 수소에 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 1종 또는 복수종의 희가스 원소를 첨가한 가스로, 이 규소(실리콘)를 포함하는 기체를 희석해서 사용함으로써 SAS막의 형성을 용이한 것으로 할 수 있다. 희석율은 2배∼1000배의 범위에서 규소(실리콘)를 포함하는 기체를 희석하는 것이 바람직하다. 또한, 규소(실리콘)를 포함하는 기체중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜서, 에너지 대역폭을 1.5∼2.4eV, 혹은 0.9∼1.1eV로 조절해도 된다.
또한, 본 명세서에서는, 광전변환층(121), 광전변환층(121)을 포함하는 포토다이오드(203), 다시 포토다이오드(203)를 포함하는 소자를, 광전변환소자, 혹은 광전변환 장치로 부르는 일도 있다.
이어서, 광전변환층(121)의 윗면에 보조 전극(122)을 형성한다. 보조 전극(122)은, 광전변환층(121)의 저항이 큰 경우에만 형성하면 되고, 광전변환층(121)의 저항이 작으면, 보조 전극(122)은 형성하지 않아도 된다. 본 실시예에서는, 보조 전극(122)으로서 티타늄(Ti)을 20∼30nm의 두께로 형성한다.
또한 p형반도체막, i형반도체막, n형반도체막을 성막후, 보조 전극(122)이 되는 도전막을 형성하고, 이어서 도전막을 에칭해서 보조 전극(122)을 형성하고, 다시 p형반도체막, i형반도체막, n형반도체막을 에칭해서 광전변환층(121)을 형성해도 된다.
이어서 노출하고 있는 면을 덮어, 보호막(129)을 형성한다(도17a 참조). 보호막(129)으로서, 본실시예에서는 질화규소막을 사용한다. 이 보호막(129)은, 나중 의 공정에서 층간 절연막(118)을 에칭할 때에, TFT(110)의 게이트 배선(111), 소스 전극(112), 드레인 전극(113)이 에칭되지 않도록 보호하기 위한 것인다.
이어서 보호막(129) 위에, 층간 절연막(118)을 형성한다. 층간 절연막(118)은 평탄화막으로서도 기능한다. 본실시예에서는, 층간 절연막(118)으로서, 폴리이미드를 2㎛의 두께로 성막한다.
다음에 층간 절연막(118)을 에칭해서 콘택홀을 형성한다. 이때 보호막(129)이 있으므로, TFT(110)의 게이트 배선(111), 소스 전극(112), 드레인 전극(113)은 에칭되지 않는다. 이어서 전극(125) 및 전극(126)이 형성되는 영역의 보호막(129)을 에칭해서 콘택홀을 형성한다. 다시 층간 절연막(118) 위에, 층간 절연막(118) 및 보호막129 속에 형성된 콘택 호叫루 을 거쳐서 전극115에 전기적으로 접속되는 전극(125), 및, 층간 절연막(118) 및 보호막(129) 중에 형성된 콘택홀을 거쳐서 보조 전극(122)과 전기적으로 접속되는 전극(126)을 형성한다(도18참조). 전극(125) 및 전극(126)으로서는, 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 은(Ag) 등을 사용하는 것이 가능하다.
본실시예에서는, 전극(125) 및 전극(126)으로서, 티타늄(Ti)을 30∼50nm로 성막한 도전막을 사용한다.
또한, 보조 전극(122)을 형성하지 않은 경우에는, 광전변환층(121)의 최상층, 본실시예에서는, n형반도체층(121n)에, 전극(126)이 전기적으로 접속되어 있으면 된다.
이어서, 층간 절연막(118) 위에, 스크린인쇄법 혹은 잉크젯법으로, 층간 절 연막(119)을 형성한다(도19참조). 그 때에는, 전극(125) 및 전극(126) 위에는, 층간절연막(119)은 형성하지 않는다. 본실시예에서는, 층간 절연막(11)으로서, 에폭시 수지를 사용한다.
이어서, 예를 들면 니켈(Ni) 페이스트를 사용해서 인쇄법에 의해, 전극(125)에 전기적으로 접속되는 전극(141), 및, 전극(126)에 전기적으로 접속되는 전극(142)을 제작한다. 더구나 전극(141) 및 전극(142) 위에 각각, 구리(Cu) 페이스트를 사용해서 인쇄법에 의해, 전극(143) 및 전극(144)을 형성한다(도20 참조).
이어서, 지지체가 되는 제2의 기판(151)을 점착재(152)로 부착한다. 또한, 제2의 기판(151)은, 기판(101)보다도 강성의 높은 기판을 사용하는 것이 바람직하다. 대표적으로는, 제2의 기판(151)으로서 유리 기판, 석영기판, 금속기판, 세라믹 기판, 플라스틱 기판을 적당하게 사용할 수 있다.
또한 점착재(152)로서는, 유기재료로 이루어지는 점착재를 사용하면 된다. 이 때, 점착재의 일부에 평탄화층을 형성해도 된다. 본실시예에서는, 평탄화층으로서, 유기재료로 이루어지는 점착재에 수용성수지(152a)를 도포하고, 그 위에 양면이 반응 박리형 점착재로 덮힌 부재(152b)(이하, 양면 시이트이라고 적는다)를 접착하고, 층간절연막(119), 전극(141), 전극(143), 전극(142), 전극(144) 등과 제2의 기판(151)을 접착해도 된다.
이 접착 방법을 사용함으로써 나중의 박리공정을 비교적 작은 힘으로 행할 수 있다. 유기재료로 이루어지는 점착재로서는, 반응 박리형 점착재, 열박리형 점착재, 자외선 박리형 점착재 등의 광 박리형 점착재, 혐기 박리형 점착재등의 각종 박리형 점착재를 들 수 있다.
또한, 본실시예에서는, 전극(143) 및 전극(144)까지를 형성하고나서, 지지체가 되는 제2의 기판(151)을 점착재(152)로 접착하였지만, 전극(141), 전극(143), 전극(142), 전극(144)을 형성하기 전에, 즉 도19의 공정이 종료한 단계에서, 제2의 기판(151)을 점착재(152)로 붙여도 된다(도45참조).
도22에 있어서, 기판(101) 및 금속막(103)을 박리체(161)이라고 부른다. 또한 절연막(104)으로부터 전극(143) 및 전극(144)까지의 층을 적층체(162)라고 한다.
이어서, 기판(101)의 금속막(103)과 절연막(104)을, 물리적 수단에 의해 당겨 벗긴다(도22 참조). 물리적 힘이란, 예를 들면 쐐기 등의 예리한 단부를 갖는 부재를 사용한 부하, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등의 비교적 작은 힘이다. 금속 산화막(100) 내부, 절연막(104)과 금속 산화막(100)의 계면 또는 금속 산화막(100)과 금속막(103)의 계면에서 박리가 생겨, 박리체(161)와 적층체(162)를, 비교적 작은 힘으로 당겨 벗길 수 있다. 이렇게 해서, 적층체(162)을 박리체(161)로부터 분리할 수 있다. 박리체(161)을 분리하고, 적층체(162)만으로 한 것을 도23에 나타낸다.
여기에서 칼라필터에 관하여 설명한다. 기판(131) 위에, 절연막(132), 금속막(133), 절연막(134)을 형성한다. 기판(131)으로서는 기판(101), 절연막(132)으로서는 절연막(102), 금속막(133)으로서는 금속막(103), 절연막(134)으로서는 절연막(104)과, 같은 재료를 사용하면 된다. 또한 금속막(133)과 절연막(134)의 사이에 금속 산화막(130)이 형성된다.
본실시예에서는, 기판131로서 유리 기판, 절연막132로서 질소를 포함하는 산화 규소막, 금속막133로서 텅스텐(W)막, 절연막(134)으로서 질소를 포함하는 산화 규소막을 사용한다.
절연막(134) 위의, 일부 혹은 전체면에 칼라필터(135)가 형성된다.
칼라필터(135)의 제작 방법으로서는, 착색 수지를 사용한 에칭법, 칼라 레지스트를 사용한 칼라 레지스트법, 염색법, 전착법, 미셀 전해법, 전착 전사법, 필름 분산법, 잉크젯법(액적토출법), 은염발색법 등 공지의 수법을 사용할 수 있다.
본실시예에서는, 안료가 분산되어진 감광성 수지를 사용한 에칭법에 의해, 칼라필터를 형성한다. 적색안료, 녹색안료, 또는 청색안료가 분산되어진 감광성 아크릴수지를, 도포법에 의해 절연막(134) 위에 도포한다. 다음에 아크릴수지를 건조하고, 하소한 후, 노광 및 현상하고, 220도의 가열에 의해 아크릴을 경화하여, 1.0∼2.5㎛의 칼라필터(135)를 형성한다.
단 칼라필터(135)의 위치는, 접착재(137)로 부착시킨 후에, 광전변환층(121)이 형성되어 있는 영역에 맞도록 조정한다.
칼라필터(135)를 덮어, 오보코트층(136)을 형성한다(도3a참조). 오버코트층(136)은 오버코트층(117)과 같은 재료로 형성하면 된다.
이어서, 도22와 같이, 기판(131)의 금속막(133)과 절연막(134)을, 물리적 수단에 의해 당겨 벗긴다. 이렇게 해서, 기판(131), 절연막(132), 금속막(133), 금속 산화막(130)을, 절연막(134), 칼라필터(135), 오버코트층(136)으로부터 분리할 수 있다(도3b 참조).
이어서, 절연막(104)과 절연막(134)을 접착재(137)로 접착한다(도24참조). 접착재(137)로서는, 유기재료로 이루어지는 점착재(152)에 의한 제2의 기판(151)과 피박리층인 적층체(162)의 밀착성보다도, 절연막(104)을 포함하는 적층체(162)와 절연막(134)의 밀착성 쪽이 높은 재료인 것이 중요하다. 즉, 접착재(137)의 접착력 쪽이, 점착재(152)의 접착력보다도 높은 것이 바람직하다.
접착재(137)로서는, 반응 경화형 접착재, 열경화형 접착재, 자외선 경화형 접착재 등의 광경화형 접착재, 혐기 경화형 접착재등의 각종 경화형접착재를 들 수 있다. 본실시예에서는, 접착재(137)로서 에폭시 수지를 사용해도 된다.
또한 상기 공정 대신에, 절연막(104)에, 점착재가 다른 부재와 접착하지 않도록 이형지(박리지, 즉 세퍼레이터 등의 기재의 일면 또는 양면에 박리면을 가지는 시이트)을 설치한 점착재 (이하 「양면 테이프」라고도 한다)을 설치해도 된다. 박리지를 벗기면, 임의의 부재에 접착하는 것이 가능하다. 이러한 양면 테이프 재료로서, 폴리이미드(PI), 폴리에틸렌나프탈레이트(PEN), 폴리에틸렌테레프탈레이트(PET) 등을 들 수 있다.
다음에 적층체(162)로부터 점착재(152) 및 제2의 기판(151)을 박리한다(도25 참조). 유기재료로 이루어지는 점착재(152)를, 열반응, 광반응, 습도에 의한 반응, 또는 화학반응(예를 들면 물, 산소 등을 사용해서 접착력을 저하시킨다)시켜서, 유기재료로 이루어지는 점착재(152) 및 제2의 기판(151)을 적층체(162)로부터 박리한다.
이상의 공정에 의해, 도1에 도시된 것과 같이 광전변환층(121), TFT(110), 칼라필터(135)를 가지는 광전변환 장치이기도 한 반도체장치가 형성된다.
본 실시예에 의해 제작한 반도체장치는, 경량으로 얇은 반도체장치가 되므로, 종래의 반도체장치보다도 용적을 작게 하는 것이 가능해 진다. 이 결과, 이들 반도체장치를 사용한 전자기기의 소형화 및 경량화를 꾀할 수 있다. 또한 본 실시예에 의해, 작성 비용이 감소하고, 소형화된 반도체장치를 제작할 수 있다. 더구나, 본 실시예에 의해 제작한 반도체장치는, 가요성을 가지는 것이다.
[실시예2]
본실시예에서는, 실시예1과는 다른 구성의 반도체장치를, 도4, 도5을 사용하여 설명한다.
우선 실시예1의 기재를 참고로 해서, 도23까지의 공정을 행한다.
이어서 도4에 도시된 것과 같이 기판(139) 위에, 칼라필터(135) 및 오버코트층(136)을 형성한다. 기판(139)은, 기판(131)과 같은 재료를 사용하면 되고, 칼라필터(135) 및 오버코트층(136)에 관해서는 실시예1과 같다.
단 칼라필터(135)의 위치는, 접착재(137)로 부착한 후에, 광전변환층(121)이 형성되어 있는 영역에 맞도록 조정한다.
그리고, 실시예1과 마찬가지로, 접착재(137)로 오버코트층(136)과 절연막(104)을 접착하고, 제2의 기판(151) 및 점착재(152)를 박리한다. 이상과 같이 하여, 본 실시예의 반도체장치가 완성된다(도5참조).
본 실시예에 의해 제작한 반도체장치는, 경량이고 얇은 반도체장치가 되므로, 종래의 반도체장치보다도 용적을 작게 하는 것이 가능해 진다. 이 결과, 이들 반도체장치를 사용한 전자기기의 소형화 및 경량화를 꾀할 수 있다. 또 본 실시예에 의해, 작성 비용이 감소하고, 소형화된 반도체장치를 제작 할 수 있다.
[실시예3]
본실시예에서는, 실시예1 및 실시예2와는 다른 반도체장치에 대해서, 도6 및 도7을 사용하여 설명한다.
우선 실시예1을 기초로 하여, 도6에 나타내는 적층구조를 제작한다. 도6에 나타내는 적층구조는, 도20의 적층구조로부터, 금속막(103), 금속 산화막(100), 절연막(104)을 제외한 구조이다. 즉, 도6에 있어서는, 기판(101) 상의 절연막(102)을 형성후, 금속막(103), 금속 산화막(100), 절연막(104)을 형성하지 않고, 바로 TFT(110)를 형성하면 된다.
이어서 도21에 나타내는 공정을 기초로 하여, 점착재(152)에 의해 제2의 기판(151)을 붙인다.
이어서 실시예1과 마찬가지로, 도3b에 나타내는 절연막(134), 칼라필터(135), 오버코트층(136)을 사용하여, 절연막(134)과 기판(101)을 접착재(137)로 접착한다. 그리고 도25에 나타내는 공정을 기초로 하고, 점착재(152)와 제2의 기판(151)을 박리한다. 이상과 같이 하여, 본 실시예의 반도체장치를 얻을 수 있다(도7참조).
본 실시예에 의해 제작한 반도체장치는, 경량이고 얇은 반도체장치가 되므로, 종래의 반도체장치보다도 용적을 작게 하는 것이 가능해 진다. 이 결과, 이들 반도체장치를 사용한 전자기기의 소형화 및 경량화를 꾀할 수 있다. 또 본 실시예에 의해, 작성 비용이 감소하고, 소형화된 반도체장치를 제작할 수 있다.
[실시예4]
본실시예에서는, 실시예1∼실시예3과는 다른 반도체장치에 대해서, 도8을 사용하여 설명한다.
우선 실시예1의 기재를 참고로 해서, 도23까지의 공정을 행한다.
그리고, 접착재(137)로 칼라필름(138)과 절연막(104)을 접착하고, 제2의 기판(151) 및 점착재(152)를 박리한다. 이상과 같이 하여, 본 실시예의 반도체장치가 완성된다(도8참조).
칼라필름(138)은, 적색안료, 녹색안료, 또는 청색안료가 분산된 수지를 사용하면 된다.
본 실시예에 의해 제작한 반도체장치는, 경량이고 얇은 반도체장치가 되므로, 종래의 반도체장치보다도 용적을 작게 하는 것이 가능해 진다. 이 결과, 이들 반도체장치를 사용한 전자기기의 소형화 및 경량화를 꾀할 수 있다. 또 본 실시예에 의해, 작성 비용이 감소하고, 소형화된 반도체장치를 제작 할 수 있다.
[실시예5]
본실시예에서는, 실시예1∼실시예4과는 다른 반도체장치에 대해서, 도9, 도26, 도46, 도47을 사용하여 설명한다.
우선 실시예1의 기재를 참고로 해서, 도23까지의 공정을 행한다.
그리고, 절연막(104) 전체면 위에, 잉크젯법으로, 적색안료, 녹색안료, 또는 청색안료를 포함하는 수지를 적하한다. 수지는, 열경화형 수지, 광경화형 수지 등을 사용하면 된다. 안료를 포함하는 수지를 잉크젯법으로 적하하고, 경화시킴으로써, 렌즈로서도 기능하는 칼라필름(이하, 칼라 렌즈라고도 한다)(155)이 형성된다(도9참조). 또한 절연막(104) 상의, 광전변환층(121)이 형성되어 있는 영역에 대응하는 영역에만, 칼라 렌즈(155)를 형성해도 된다(도26참조).
이어서, 실시예1의 기재를 기초로 하여, 제2의 기판(151) 및 점착재(152)를 박리한다. 이상과 같이 하여, 본 실시예의 반도체장치가 완성된다(도9 및 도26참조).
도9 및 도26의 평면도가 각각, 도46 및 도47이다. 도46에서는, 광전변환층(1210, 커런트 미러 회로(211) 등의 소자가 형성되어 있는 면의 전체면에 칼라 렌즈(155)가 형성되어 있는 것을 알 수 있다. 또 도47에서는 광전변환층(121)이 형성되어 있는 영역에만 칼라 렌즈(155)가 형성되어 있는 것을 알 수 있다.
본 실시예에 의해 제작한 반도체장치는, 경량이고 얇은 반도체장치가 되므로, 종래의 반도체장치보다도 용적을 작게 하는 것이 가능해 진다. 이 결과, 이들 반도체장치를 사용한 전자기기의 소형화 및 경량화를 꾀할 수 있다. 또 본 실시예에 의해, 작성 비용이 감소하고, 소형화된 반도체장치를 제작 할 수 있다.
[실시예6]
본실시예에서는, 실시예1∼실시예5과 다른 구성의 반도체장치에 대해서, 도48, 도49a∼도49c, 도50a∼도50b, 도51, 도52를 사용하여 설명한다. 또한 본실시예에서는, 기본적으로는 실시예1을 기초로 하고 있어, 설명이 생략되어 있는 부분에 대해서는, 실시예1을 원용한다.
우선, 실시예1에 의거하여 도10c까지의 공정을 행한다(도49a참조).
이어서, 게이트 절연막(106), 층간 절연막(109), 전극(116)의 단부를, 에칭으로 제거한다(도49b참조).
이어서 실시예1과 마찬가지로 오버코트층(117)을 형성하고 (도49c참조), 다시 광전변환층(121) 및 보조 전극(122)을 제작한다(도50a참조).
이어서, 노출된 절연막(104)의 일부, 게이트 절연막(106), 층간 절연막(109), 전극(115), 게이트 배선(111), 소스 전극(112), 드레인 전극(113), 전극(116)을 덮어, 보호막(129)을 형성한다(도50b참조). 보호막(129)으로서, 예를 들면 질화규소막을 사용하면 된다. 보호막(129)에 의해, TFT(110)나 광전변환층(121)에, 수분이나 유기물 등의 불순물이 혼입하는 것을 막을 수 있다.
다구나 실시예1에 의거하여 층간절연막(118), 전극(125), 전극(126)을 형성한다(도51참조). 이때, 층간절연막(118)은, 보호막(129)이 형성된 영역, 특히, 층간 절연막(109), 광전변환층(121)이 형성된 영역에서는 튀어나오지 않도록 한다.
이어서 실시예1과 마찬가지로, 층간절연막(119), 전극(141), 전극(142), 전 극(143), 전극(144)을 제작한다(도52참조). 층간절연막(119)은, 예를 들면 에폭시 수지 등을 사용하면 된다. 층간 절연막(119)은, 보호막(129)을 덮어서 하지막으로서 기능하는 절연막(104)을 덮어서 형성되고, 씰재로서의 기능을 가진다.
그 후에 도3, 도21∼도25 및 그것의 기재를 기초로 하여, 칼라필터(135) 및 오버코트층(136)을, 절연막(134)과 절연막(104) 사이에 설치된 접착재(137)에 의해 부착하는 공정을 행하여, 본 실시예의 반도체장치가 완성된다(도48참조).
또한 층간절연막(118)에 대해서, 실시예1 및 본실시예에서는 폴리이미드를 사용해서 형성하고 있었지만, 폴리이미드 등의 유기재료 대신에, 무기재료, 예를 들면 질소를 포함하는 산화 규소막을 사용해도 된다. 그 경우를 도56에 나타낸다. 도56에서는, 층간 절연막(118) 대신에 층간 절연막(171)이 형성되어 있고, 층간 절연막(171)은 질소를 포함하는 산화 규소막을 사용해서 형성되어 있다.
본 실시예의 반도체장치는, 수분이나 유기물 등의 불순물이 혼입하는 것을 막을 수 있으므로 유용하다.
[실시예7]
본실시예에서는, 실시예1∼실시예6과 다른 구성의 반도체장치에 대해서, 도53, 도54a∼도54c, 도55을 사용하여 설명한다. 또한 본실시예에서는, 기본적으로는 실시예1을 기초로 하고 있어, 설명이 생략되어 있는 부분에 대해서는, 실시예1을 원용한다.
또 본 실시예는, 실시예6의 절연막(104)을 2층으로 하여, 하층절연막(104a) 과 상층절연막(104b)을 사용하는 것 이외는, 거의 실시예6과 같으므로, 필요하면 실시예1과 함께 실시예6도 원용한다.
우선 실시예1과 마찬가지로, 기판(101) 위에, 순차적으로 절연막(102), 금속막(103), 금속 산화막(100), 절연막(104)을 형성한다. 이때 절연막(104)은, 하층절연막(104a)과 상층절연막(104b)을 가지고 있다(도54a참조). 하층절연막(104a)으로서, 예를 들면 산소를 포함하는 질화규소막(SiOxNy:y>x)을 사용하고, 상층절연막(104b)으로서, 예를 들면 질소를 포함하는 산화규소막(SiOxNy:x>y)을 사용하면 된다. 이에 따라 기판(101)측으로부터의 수분 등의 혼입물을 막는 것이 가능해 진다.
이어서 실시예1을 원용해서 도10b까지의 공정을 행한다(도54b참조). 더구나 실시예7의 도49b와 마찬가지로, 게이트 절연막(106), 층간 절연막(109), 전극(116)의 단부를, 에칭으로 제거한다(도54c참조).
이어서 실시예1을 원용하여, 노출된 절연막(104)의 일부, 게이트 절연막(106), 층간 절연막(109), 전극(115), 게이트 배선(111), 소스 전극(112), 드레인 전극(113), 전극(116)을 덮어, 보호막(129)을 제작한다(도55참조). 보호막(129)으로서, 예를 들면 질화규소막을 사용하면 된다. 보호막(129)에 의해, TFT(110)나 광전변환층(121)에, 수분이나 유기물 등의 불순물이 혼입하는 것을 막을 수 있다.
더구나 실시예1 및 실시예6과 같은 공정에 의해, 도53에 나타내는 반도체장치를 완성된다.
본 실시예의 반도체장치는, 수분이나 유기물 등의 불순물이 혼입하는 것을 막을 수 있으므로 유용하다.
[실시예8]
본실시예에서는, 실시예1∼실시예7에 있어서, 고전위전원 VDD 및 저전위전원 VSS 등의 전원으로서 사용할 수 있는 배터리에 대해서, 도27, 도28a∼도28b, 도29a∼도29e, 도30, 도31, 도32, 도33을 사용해서 이하에서 설명한다.
본 명세서에 있어서, 배터리와 안테나와, 안테나가 수신한 전자파에 의해 일으키는 기전력을 배터리에 충전하는 회로와, 상기 기전력을 충전하는 매체를 구비한 장치를 RF 배터리 또는 무선전지라고도 부른다.
또한 본 명세서에 있어서, 배터리란, 이차전지 또는 축전지로 불리는 것으로, 외부전원에서 얻은 전기적 에너지를 화학적 에너지의 형태로 변화하여 축적하고, 필요에 따라 다시 전력으로서 추출하는 장치를 말한다. 또한 콘덴서란, 절연된 2개의 도체가 근접하여, 2개의 도체의 한쪽이 양, 다른 쪽이 음의 전하를 띠는 것으로 그 전기 사이의 인력에 의해 전하가 축적되는 장치를 말한다.
또한, 본 명세서에 있어서 배터리란, 충전함으로써 연속 사용 시간을 회복할 수 있는 것이다. 또한 배터리로서는, 그 용도에 따라 다르지만, 박막의 시이트 형태나 지름이 작은 통 모양으로 형성된 전지를 사용하는 것이 바람직하고, 예를 들면 리튬 전지, 바람직하게는 겔형 전해질을 사용하는 리튬 폴리머 전지나, 리튬 이온 전지 등을 사용함으로써 소형화가 가능하다. 물론, 충전가능한 전지이면 어느 것이나 되며, 니켈 수소 전지, 니카드 전지, 유기 라디칼 전지, 납축전지, 공기 이차전지, 니켈 아연 전지, 은아연 전지 등의 충전 방전가능한 전지라도 되고, 또 대용량의 콘덴서 등을 사용해도 된다.
본 실시예의 배터리로서 사용할 수 있는 대용량의 콘덴서로서는, 전극의 대향면적이 큰 것이 바람직하다. 활성탄, 풀러렌, 카본 나노튜브 등 비표면적이 큰 전극용 재료를 사용한 전해 2중층 콘덴서를 사용하는 것이 적합하다. 콘덴서는 전지에 비교해 구성이 단순하여 박막화나 적층화도 용이하다. 전기 이중층 콘덴서는 축전기능을 가지고, 충방전의 회수가 증가해도 열화가 작고, 급속충전 특성에도 뛰어나기 때문에 적합하다.
도27에 있어서, RF배터리(401)는, 배터리(407), 충전 회로(413), 충전 제어회로(414), 내부 안테나 회로(411), 정류회로(412)를 가지고 있다. RF 배터리(401)의 외부에, 외부 안테나 회로(415)가 설치되어 있다. 내부 안테나 회로(411)는 외부 안테나 회로(415)에 의해 발생한 무선신호를 수신한다. 내부 안테나 회로(411)에 의해 수신한 신호는 정류회로(412)에 입력되어, 직류로 변환된다. 충전 회로(413)는 정류회로(412)의 전력을 기준으로 전류를 발생시켜, 배터리(407)에 충전을 행한다. 충전 제어회로(414)는 배터리(407)가 과충전이 안되도록 감시를 행하여, 충전량이 증가했을 경우에는 충전 회로(413)를 제어하여, 충전량을 억제한다. 또한, 충전 회로(413)는, 예를 들면 전압제어회로(레귤레이터라고도 한다)와 스위치회로로 구성할 수 있다. 또한, 스위치회로를 다이오드로 하는 것에 의해, 충전 제어회로를 생략하는 구성으로 해도 된다. 또한 전압제어회로는, 전압 및 전류제어 회로나 정전류원인 회로라도 된다.
또한, 내부 안테나 회로(411)와 외부 안테나 회로(415)로서, 예를 들면 도28a에 도시된 것과 같은 안테나(501), 공진 용량(502)으로 구성되는 안테나 회로(503)를 사용할 수 있다. 또한 정류회로(412)는, 내부 안테나 회로(411) 및 외부 안테나 회로(415)가 수신하는 전자파에 의해 유도되는 교류 신호를 직류신호로 변환하는 회로이면 된다. 예를 들면 도28b에 도시된 것과 같이 다이오드(504), 다이오드(505), 평활용량(506)로 구성 할 수 있다.
또한, 본 실시예에 있어서 내부 안테나 회로(411)에서 수신하는 무선신호로서, 예를 들면 125kHz, 13.56MHz, 915MHz, 2 .45GHz 등의 주파수대의 신호를 사용할 수 있다. 물론, 내부 안테나 회로에서 수신되는 신호의 주파수는 이것에 한정되지 않고, 예를 들면 서브밀리파인 300GHz∼3THz, 밀리파인 30GHZ∼300GHz, 마이크로파인 3GHz∼30GHz, 극초단파인 300MHz∼3GHz, 초단파인 30MHz∼300MHz, 단파인 3MHz∼30MHZ, 중파인 300kHz∼3MHz, 장파인 30kHz∼300kHz, 및 초장파인 3kHz∼30kHz의 어느 한 개의 주파수도 사용할 수 있다.
또한 내부 안테나 회로(411)와 외부 안테나 회로(415) 사이에서 송수신되는 신호는, 반송파를 변조한 신호이다. 반송파의 변조 방식은, 아날로그 변조이어도 디지털 변조라도 되고, 진폭변조, 위상변조, 주파수변조, 및 스펙트럼 확산의 어느것이라도 된다. 바람직하게는, 진폭변조, 또는, 주파수변조로 하면 된다. 또한 무선신호로서 휴대전화의 중계국의 전파대(800∼900MHz대, 1.5GHz, 1.9∼2.1GHz대 등), 휴대전화로부터 발진되는 전파, 전파시계의 전파(40kHz 등), 가정용의 교류전 원의 노이즈(60Hz 등) 등의 외부에서 무작위로 수신되는 신호를 이용하는 것도 가능하다. 또한 내부 안테나 회로(411)로서, 각각 길이나 형상이 다른 안테나를 사용한 복수의 안테나 회로를 설치함으로써, 배터리(407)의 충전에 여러가지 무선신호를 이용 할 수 있다.
또한 내부 안테나 회로(411) 및 외부 안테나 회로(415)에 설치되는 안테나는, 이것들의 무선신호를 수신하기 쉬운 길이나 형상으로 설치한다. 또한 이들 전파를 복수 수신할 경우에는, 길이나 형상이 다른 안테나를 포함하는 복수의 안테나 회로를 설치하는 것이 바람직하다.
또한 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 설치되는 안테나의 형상에 관해서도 특별하게 한정되지 않는다. 즉, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 적용하는 신호의 전송 방식은, 전자결합방식, 전자유도방식 또는 마이크로파방식 등을 사용할 수 있다. 전송 방식은, 실시자가 적당하게 사용 용도를 고려해서 선택하면 되고, 전송 방식에 따라 최적의 길이나 형상의 안테나를 설치하면 된다.
예를 들면 전송 방식으로서, 전자결합방식 또는 전자유도방식(예를 들면13.56MHz대)을 적용할 경우에는, 전계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전막을 바퀴 형태(예를 들면 루프안테나), 나선형(예를 들면 스파이럴안테나, 헬리컬 안테나)으로 형성한다.
또한 전송 방식으로서 마이크로파방식(예를 들면 UHF대(B60∼960MHz대), 2.45GHz대등)을 적용할 경우에는, 신호의 전송에 사용하는 전파의 파장을 고려해서 안테나로서 기능하는 도전막의 길이나 형상을 적당하게 설정하면 되고, 안테나로서 기능하는 도전막을 예를 들면 직선 형태(예를 들면 다이폴 안테나, 평탄한 형상(예를 들면 패치안테나) 등으로 형성할 수 있다. 또한 안테나로서 기능하는 도전막의 형상은 직선 형태에 한정되지 않고, 전자파의 파장을 고려해서 곡선형이나 에스자 형상 또는 이것들을 조합한 형상으로 형성해도 된다.
여기에서, 내부 안테나 회로(411) 또는 외부 안테나 회로(415)에 설치하는 안테나의 형상의 일례를 도29a∼도29e에 나타낸다. 예를 들면 도29a에 도시된 것과 같이 여러가지 회로 등이 설치된 회로 소자(522)의 주변에 일면의 안테나(523)를 배치한 구조를 채용해도 된다. 다만 회로 소자(522)란, 무선교신가능한 반도체장치(RFID, ID칩, IC칩, IC태그, ID태그, 무선 칩이라고도 한다)(251)의 각 소자로부터, 내부 안테나 회로(411) 혹은 외부 안테나 회로(415)를 제외한 것을 나타내고 있다.
또한 도29b에 도시된 것과 같이 여러가지 회로 등이 설치된 회로 소자(522)의 주변을 미세한 안테나(523)가 회전하도록 배치한 구조를 취하면 된다. 또한 도29c에 도시된 것과 같이 여러가지 회로 등이 설치된 회로 소자(522)에 대하여, 고주파수의 전자파를 수신하기 위한 안테나(523)의 형상을 취하면 된다. 또한 도29d에 도시된 것과 같이 여러가지 회로 등이 설치된 회로 소자(522)에 대하여 180도 무지향성(어느 방향에서도 동일하게 수신 가능)의 안테나(523)의 형상을 취하여도 된다. 또한 도29e에 도시된 것과 같이 여러가지 회로 등이 설치된 회로 소자(522)에 대하여, 막대 형상으로 길게 늘린 안테나(523)의 형상을 취해도 된다. 내부 안 테나 회로(411) 또는 외부 안테나 회로(415)는 이들의 형상의 안테나를 조합해서 사용할 수 있다.
또한 도29a∼도29e에 있어서, 여러가지 회로 등이 설치된 회로 소자(522)와 안테나(523)의 접속에 관해서는 특별하게 한정되지 않는다. 예를 들면 안테나(523)와 회로 등이 설치된 회로 소자(522)를 와이어본딩 접속이나 범프 접속을 사용해서 접속하거나, 혹은 회로 소자(522)의 일부를 전극으로 해서 안테나(523)에 부착한다고 하는 방법을 취해도 된다. 이 방식에서는 ACF(anisotropic conductive film; 이방성도전성 필름)을 사용해서 회로 소자(522)를 안테나(523)에 붙일 수 있다. 안타나에 필요한 길이는 수신에 사용되는 주파수에 따라 다르다. 예를 들어 주파수가 2.45GHz인 경우, 반파장 다이폴 안테나를 설치하면 약 60mm(1/2 파장), 모노폴 안테나를 설치하면 약 30mm(1/4 파장)의 길이로 하면 된다.
또한, 내부 안테나 회로(411)는 복수의 주파수대의 전자파를 수신가능한 멀티밴드 안테나 구조라도 된다. 예를 들면 도30에 도시된 것과 같이 내부 안테나 회로가 복수의 안테나 회로에 의해 형성되어 있어도 된다. 도30에 나타내는 구조에 있어서, 기판(1701) 위에, 제1의 안테나 회로(1705a), 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)와, 제어회로를 가지는 회로 소자(1702)와, 배터리(1703)를 가지고 있다. 또한, 제1의 안테나 회로(1705a), 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)와 회로 소자(1702)에 설치된 제어회로는 전기적으로 접속되어 있다. 또한, 1706은 배터리를 충전하기 위한 전자파를 송신하기 위한 송신기이며, 표시부 등에 설치되어 있다.
제1의 안테나 회로(1705a), 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)에 의해 수신된 전파는, 회로 소자(1702)에 형성된 제어회로에 있어서의 정류회로를 거쳐서 배터리(1703)에 입력되어, 배터리(1703)가 충전된다.
여기에서는, 송신기(1706)로부터 송신된 전파를 제1의 안테나 회로(1705a)에서 수신하고, 외부의 무선신호(1707)를 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)에서 수신하고 있는 예를 나타내고 있다. 또한 제1의 안테나 회로(1705a), 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)의 접속 관계에 관해서는 특별하게 한정되지 않고, 예를 들면 전체의 안테나가 전기적으로 접속되어 있어도 되고, 각각이 전기적으로 접속하지 않고 독립적으로 설치되어 있어도 된다.
또한, 배터리(1703)의 충전에 사용되는 제1의 안테나 회로(1705a), 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)의 안테나의 길이나 형상은 도30에 나타낸 구조에 한정되지 않는다. 여기에서는, 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)의 안테나로서, 길이가 다른 직선 형태의 안테나(다이폴안테나)를 설치한 예를 나타내었지만, 예를 들면 다이폴 안테나와 코일 형태의 안테나를 조합해서 사용해도 되고, 다이폴안테나와 패치안테나를 조합해서 사용해도 된다. 이렇게, 배터리(1703)의 충전에 사용되는 안테나로서, 길이나 형상이 다른 것을 복수 설치함으로써, 여러가지 무선신호를 수신할 수 있으므로, 충전 효율을 향상시킬 수 있다. 특히, 패치안테나와 다이폴 안테나 등의 형상이 다른 안테나를 조합해서 설치함으로써(예를 들면 패치안테나의 주위에 절곡(folding) 다이폴 안테나를 설치한 다), 한정된 스페이스를 유효하게 활용하는 것이 가능해 진다. 본 실시예에서 나타내는 배터리(1703)는, 3개의 안테나 회로(1705a, 1705b, 1705c)를 설치한 예를 나타내었지만, 이것에 한정되지 않고, 1개의 안테나 회로 또는 3개 이상의 안테나 회로를 설치한 구성으로 해도 된다.
또한 예를 들면 제1의 안테나 회로(1705a)와 송신기(1706) 사이에서 송수신되는 신호로서, 125kHz, 13.56MHz, 915MHz, 2.45GHz 등의 주파수대의 신호를 사용할 수 있어, 각각 ISO규격 등이 설정된다. 물론, 제1의 안테나 회로(1705a)와 송신기(1706) 사이에서 송수신되는 신호의 주파수는 이것에 한정되지 않고, 예를 들면 서브밀리파인 300GHz∼3THz, 밀리파인 30GHz∼300GHz, 마이크로파인 3GHz∼30GHz, 극초단파인 300MHz∼3GHz, 초단파인 30MHz∼300MHz, 단파인 3MHz∼30MHz, 중파인 300kHz∼3MHz, 장파인 30kHz∼300kHz, 및 초장파인 3kHz∼30kHz의 어느것의 주파수도 사용할 수 있다. 또한 제1의 안테나 회로(1705a)와 송신기(1706) 사이에서 송수신되는 신호는, 반송파를 변조한 신호이다. 반송파의 변조 방식은, 아날로그 변조라도 디지털 변조라도 되고, 진폭변조, 위상변조, 주파수변조, 및 스펙트럼 확산의 어느것이라도 된다. 바람직하게는, 진폭변조,또는, 주파수변조로 하면 된다.
또한 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)의 안테나에서 수신하는 외부의 무선신호(1707)로서, 예를 들면 휴대전화의 중계국의 전파(800∼900MHz대, 1.5GHz, 1.9∼2.1GHz대등), 휴대전화로부터 발진되는 전파, 전파시계의 전파(40kHz 등), 가정용의 교류전원의 노이즈(60Hz 등), 다른 리더/라이터 등으로부터 무작위로 생기고 있는 전파 등을 이용 할 수 있다. 외부의 무선신호를 수신해 서 배터리의 충전을 무선으로 행함으로써, 배터리를 충전하기 위한 충전기 등을 별도 필요로 하지 않기 때문에, 보다 저비용으로 제작할 수 있다. 또한 도30에 도시된 것과 같이 각각 길이나 형상이 다른 안테나를 사용한 복수의 안테나 회로를 설치함으로써, 배터리(1703)의 충전용으로서 여러가지 무선신호를 이용 할 수 있다. 또한 제2의 안테나 회로(1705b), 제3의 안테나 회로(1705c)에 설치되는 안테나의 형상은, 이들 무선신호를 수신하기 쉬운 길이나 형상으로 설치하면 된다. 또한 도30에서는, 제1의 안테나 회로(1705a)는 송신기(1706)로부터의 전자파를 수신하는 형태로 했지만, 이것에 한정되지 않고 모든 안테나 회로에서 외부의 무선신호를 수신해서 배터리를 충전하는 형태로 해도 된다.
또한, 도30에서는, 동일한 기판(1701) 위에 복수의 안테나 회로(1705a, 1705b, 1705c), 회로 소자(1702) 및 배터리(1703)를 설치한 예를 나타내었지만, 도30에 나타내는 구조에 한정되는 것은 아니며, 각각을 별개의 기판 위에 형성해도 된다.
이어서, 도27에 나타내는 배터리(407)로서 박막형의 배터리의 구성예에 관하여 설명한다. 본실시예에서는, 리튬 이온 전지를 사용했을 경우의 배터리의 구성예를 도31에 나타낸다.
도31은 박막형의 배터리의 단면 모식도이다. 우선, 기판(7101) 위에 전극이 되는 집전체 박막(7102)을 성막한다. 집전체박막(7102)은 음극 활물질층(7103)과 밀착성이 좋고, 저항이 작은 것이 요구되어, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다. 다음에 집전체박막(7102) 위에 음극 활물질층(7103)을 성막한다. 일반적으로는 산화바나듐(V205) 등을 사용할 수 있다. 다음에 음극 활물질층(7103) 위에 고체전해질층(7104)을 성막한다. 일반적으로는 인산 리튬(Li3PO4) 등을 사용할 수 있다. 다음에 고체전해질층(7104) 위에 양극 활물질층(7105)을 성막한다. 일반적으로는 망간산리튬(LiMn204) 등을 사용할 수 있다. 코발트산 리튬(LiCoO2)이나 니켈산 리튬(LiNiO2)을 사용해도 된다. 다음에 양극 활물질층(7105) 위에 전극이 되는 집전체박막(7106)을 성막한다. 집전체박막(7106)은 양극 활물질층(7105)과 밀착성이 좋고, 저항이 작은 것이 요구되어, 알루미늄, 구리, 니켈, 바나듐 등을 사용할 수 있다. 또한, 리튬 이온 전지는, 니켈 카드륨 전지, 납전지 등과 비교하여, 메모리 효과가 없고, 전류량을 크게 취할 수 있다.
또한 집전체박막(7102), 음극 활물질층(7103), 고체전해질층(7104), 양극 활물질층(7105), 집전체박막(7106)의 박막층은, 스퍼터 기술을 사용해서 형성해도 되고, 증착 기술을 사용해도 된다. 또 집전체박막(7102), 음극 활물질층(7103), 고체전해질층(7104), 양극 활물질층(7105), 집전체박막(7106)의 두께는 0.1㎛∼3㎛이 바람직하다.
다음에 이하에서 충전시, 방전시의 동작을 설명한다. 충전시에는, 양극 활물질층으로부터 리튬이 이온이 되어서 이탈한다. 그 리튬 이온은 고체전해질층을 거쳐서 음극 활물질층에 흡수된다. 이 때에, 양극 활물질층으로부터 외부에 전자가 방출된다.
또 방전시에는, 음극 활물질층으로부터 리튬이 이온이 되어서 이탈한다. 그 리튬 이온은 고체전해질층을 거쳐서, 양극 활물질층에 흡수된다. 이 때 음극 활물질층으로부터 외부로 전자가 방출된다. 이렇게 해서 박막 이차전지는 동작한다.
또한, 다시, 집전체박막(7102), 음극 활물질층(7103), 고체전해질층(7104), 양극 활물질층(7105), 집전체박막(7106)의 박막층을 중첩해서 형성함으로써 보다 큰 전력의 충방전이 가능하게 되기 때문에 적합하다.
본 실시예의 배터리는 두께 10㎛ 이하 정도의 박막형이며, 또한 충방전가능한 배터리이기 때문에, 본 실시예의 배터리를 사용함으로써 소형이고 경량의 반도체장치를 제작할 수 있다.
배터리로서 충전가능한 전지를 사용할 경우, 일반적으로, 충방전의 제어가 필요하다. 즉, 충전을 행할 때에 과충전이 안되도록, 충전 상황을 모니터하면서 충전을 행할 필요가 있다. 본 실시예에 있어서, 충전 제어를 행하기 위한 회로에 관하여 설명한다. 도32에, 도27에 나타낸 충전 회로(413), 충전 제어회로(414), 배터리(407)의 블록도를 나타낸다.
도32에 나타낸 예에서는 충전 회로(413)는 정전류원 회로(425), 스위치회로(426)로 구성되고, 충전 제어회로(414), 배터리(407)와 접속되어 있다. 또한, 도32에 나타내는 충전 회로는 일례이며, 이러한 구성에 한정되는 것이 아니고, 다른 구성이라도 된다. 본 실시예는 정전류에 의해, 배터리(407)에 충전을 행하고 있지만, 정전류만의 충전이 아니라, 도중에 정전압충전으로 바꾸어도 된다. 정전류를 사용하지 않는 별도의 방식이라도 된다. 또한 이하의 회로를 구성하는 트랜지스터는 박막트랜지스터라도 되고, 단결정 기판상의 트랜지스터나 유기 트랜지스터라도 된다.
도33은 도32의 회로를 더욱 상세하게 한 것이다. 이하에서 동작을 설명한다. 정전류원 회로(425), 스위치회로(426), 충전 제어회로(414)는 고전위전원선(976), 저전위전원선(977)을 전원선으로서 사용하고 있다. 도33에서는 저전위전원선(977)을 GND선으로서 사용하고 있지만, GND선에 한정되지 않고 다른 전위라도 된다.
정전류원 회로(425)는 트랜지스터(952∼961), 저항(951, 962)으로 구성되어 있다. 고전위전원선(976)에서 저항(951)을 거쳐서 트랜지스터(952, 953)에 전류가 흘러, 트랜지스터(952, 953)가 온(ON)된다.
트랜지스터(954, 955, 956, 957, 958)는 귀환형의 차동 앰프를 구성하고, 트랜지스터(956)의 게이트 전위는 트랜지스터(952)의 게이트 전위와는 거의 같아진다. 트랜지스터(961)의 드레인 전류는 트랜지스터(957)의 게이트 전위와 저전위전원선(977)의 차전위를 저항(962)의 저항치로 나눈 값이 된다. 그 전류를 트랜지스터(959, 960)로 구성되는 커런트 미러 회로에 입력하고, 커런트 미러 회로의 출력 전류를 스위치회로(426)에 공급한다. 정전류원 회로(425)는 본구성에 한정되지 않고 다른 구성을 사용해도 된다.
스위치회로(426)는 트랜스미션 게이트(965), 인버터(963, 964)로 구성되고, 인버터(964)의 입력 신호에 의해 정전류원 회로(425)의 전류를 배터리(407)에 공급하는지, 아닌지를 제어한다. 스위치회로는 이 구성에 한정되지 않고 다른 구성을 사용해도 된다.
충전 제어회로(414)는 트랜지스터(966∼974), 저항(975)으로 구성된다. 고전 위전원선(976)에서 저항(975)을 거쳐서 트랜지스터(973, 974)에 전류가 흘러 트랜지스터(973, 974)가 온(ON)된다. 트랜지스터(968, 969, 970, 971, 972)는 차동형의 콤퍼래터(comparator)를 구성하고 있다. 트랜지스터(970)의 게이트 전위가 트랜지스터(971)의 게이트 전위보다 낮을 경우, 트랜지스터(968)의 드레인 전위는 거의 고전위전원선(976)의 전위와는 거의 같아지고, 트랜지스터(970)의 게이트 전위가 트랜지스터(971)의 게이트 전위보다 높을 경우, 트랜지스터(968)의 드레인 전위는 트랜지스터(970)의 소스 전위와 거의 같아진다.
트랜지스터(968)의 드레인 전위가 고전위전원선(976)과는 거의 같은 경우, 트랜지스터(967, 966)로 구성되는 버퍼를 거쳐서, 충전 제어회로(414)는 로우를 출력한다. 트랜지스터(968)의 드레인 전위가 트랜지스터(970)의 소스 전위와는 거의 같은 경우, 트랜지스터(967, 966)로 구성되는 버퍼를 거쳐서, 충전 제어회로(414)는 하이를 출력한다.
충전 제어회로(414)의 출력이 로우인 경우, 배터리(407)에는 스위치회로(426)를 거쳐서 전류가 공급된다. 또한 충전 제어회로(414)의 출력이 하이인 경우에는, 스위치회로(426)는 오프(OFF)되어, 배터리(407)에 전류는 공급되지 않는다. 트랜지스터(970)의 게이트는 배터리(407)에 접속되어 있기 때문에, 배터리(407)가 충전되어, 그 전위가 충전 제어회로(414)의 콤퍼래터의 임계값을 초과하면, 충전이 정지한다. 본실시예에서는 콤퍼래터의 임계값을 트랜지스터(973)의 게이트 전위로 설정하고 있지만, 이 값에 한정되는 것은 아니며, 다른 전위라도 된다. 일반적으로 설정 전위는 용도와 배터리의 성능에 의해 적당하게 결정할 수 있 는 것이다. 또한, 배터리용 충전 회로의 구성은, 이 구성에 한정되는 것은 아니다.
[실시예9]
본실시예에서는, 실시예1∼실시예7에 의해 얻어지는 반도체장치(광전변환 장치), 실시예8에서 얻어지는 배터리와, 무선교신가능한 반도체장치를 가지는 장치에 대해서, 도34, 도35a∼도35b, 도36a∼도36b, 도37, 도38, 도39을 사용하여 설명한다.
도34에 나타내는 장치(216)는, 폴리이미드 등의 수지로 이루어지는 기판(212)과 기판(212) 위에 설치된 칩(215)과, 구리 등의 도전체로 이루어진 안테나(213)와, 기판(212) 위에 설치된 발광소자(발광 다이오드(LED))(214)와, 칩(215) 위에 설치된 투광성의 보호막(217)을 가지고 있다.
칩(215) 내부에는, 센서로서 포토 센서(광전변환 장치)(252), 무선교신가능한 반도체장치(251), 광원으로서 발광 다이오드(LED)(253)가 설치되어 있고(도35a참조), 필요하면 각각의 소자에 전원을 공급하는 수단으로서, RF(Radio Frequency) 배터리(254)를 배치해도 된다(도35b참조). 다만 후술하는 것과 같이 LED(253)는 설치하지 않아도 된다.
도35a 및 도35b에서는, 동일 평면 위에 포토 센서(252), 무선교신가능한 반도체장치(251), LED(253), RF배터리(254)를 배치했지만, 각각을 별개의 기판에 형성하고, 그것들을 부착하여 형성해도 된다. 도36a에, 무선교신가능한 반도체장치(251), 포토 센서(252), LED(253)을 부착한 칩(215), 도36b에, 무선교신가능한 반도체장치(251), 포토 센서(252), LED(253), RF배터리(254)를 부착한 칩(215)을 나타낸다. 무선교신가능한 반도체장치(251), 포토 센서(252), LED(253), RF배터리(254)의 적층의 순서는 도36a 혹은 도36b에 나타내는 것이 아니어도 된다. 각 기판에 관통공을 설치하고, 도전 재료에 의해 각 기판을 전기적으로 접속시킨다. 또 LED(253)는 면발광시켜도 된다.
또한, 발광소자(214)와, 칩(215)에 내장되는 발광 다이오드(LED)(253)는, 어느 한쪽만 설치해도 되고, 양쪽 설치해도 된다. 더구나, 발광소자(214)와 LED(253)는, 포토 센서(252)가 검지할 수 있는 만큼의, 외부에서 충분한 빛이 얻어진 경우는 설치하지 않아도 된다.
본 실시예에 있어서의 포토 센서(252)는, 실시예1∼실시예7에 의해 얻어지는 반도체장치(광전변환 장치)이므로, 제작 공정에 관해서는 실시예1∼실시예7을 원용한다.
또 RF배터리(254)는 실시예8에 의해 얻어지는 배터리를 사용하면 되므로 제작 공정은 실시예 8을 원용한다.
단 도34에 나타내는 안테나(213)는, 도37에 나타내는 안테나(917), 도27에 나타내는 내부 안테나 회로(411), 외부 안테나 회로(415)의 각각과, 전기적으로 접속되어 있어도 된다. 또는, 안테나(213)는, 안테나(917), 내부 안테나 회로(411), 외부 안테나 회로(415)의 어느 1개 혹은 복수와 겸하고 있어도 된다.
이어서, 도37, 도38, 도39을 사용하여, 본 실시예의 무선교신가능한 반도체장치(251)의 구성과 동작에 관하여 설명한다.
처음에 구성에 관하여 설명한다. 도37에 도시된 것과 같이 본 발명의 무선교신가능한 반도체장치(RFID, ID칩, IC칩, IC태그, ID태그, 무선 칩이라고도 한다)(251)은, 정류회로(906), 복조 회로(907), 아날로그 앰프(908), 안테나(917), 고주파회로(914), 전원회로(915), 리셋트 회로(911), 클록 발생회로(903), 변조회로(909), 신호 출력제어회로(90)1, CRC(Cyclic Redundancy Code(순회 용장 코드))회로(902) 및 메모리 회로(900)의 회로 블록을 가진다. 또한 전원회로(915)는, 정류회로(913) 및 저장용량(912)의 회로 블록을 가진다. 더구나, 도38에 도시된 것과 같이 메모리 회로(900)는, 메모리 셀 어레이(920), 열 디코더(921) 및 행 디코더(922)를 가진다.
여기에서, 안테나(917)는, 다이폴 안테나, 패치안테나, 루프안테나, 및 야기안테나의 어느쪽 안테나도 사용할 수 있다.
또한 안테나(917)에 있어서 무선신호를 송수신하는 방식은, 전자기 결합방식, 전자기 유도방식,및 전파방식의 어느 것이라도 된다.
다음에 본 발명의 무선교신가능한 반도체장치(251)의 동작에 관하여 설명한다. 도39에 도시된 것과 같이 질문기(리더/라이터라고도 한다)(343)에 전기적으로 접속된 안테나 유닛(342)으로부터 무선신호가 송신된다. 무선신호에는 질문기(343)로부터 무선교신가능한 반도체장치(251)에의 명령이 포함되어 있다. 또한, 도39에 있어서는, 무선교신가능한 반도체장치(251)를 포함하는 장치(216)는, 전자기기(210)에 내장되어 있는 것으로 한다. 또한 전자기기(210)로부터의 응답의 무선신호는, 안테나 유닛(342) 및 질문기(343)를 거쳐서, 기억 유닛(345)에 기억된다.
안테나(917)에 의해 수신된 무선신호는 고주파회로(914)를 거쳐서 각 회로 블록에 보내진다. 고주파회로(914)를 거쳐서 전원회로(915)에 보내진 신호가 정류회로(913)에 입력된다.
여기에서, 정류회로(913)는 무선신호의 극성을 조절하는 작용을 가지고 있다. 해당 신호는 정류되고, 다시 저장용량(912)에 의해 평활화된다. 그리고, 고전원전위(VDD)이 생성된다.
또한 안테나(917)에 의해 수신된 무선신호는 고주파회로(914)를 거쳐서 정류회로(906)에도 보내진다. 해당 신호는 정류되고, 복조 회로(907)에 의해 복조된다. 복조된 신호는, 아날로그 앰프(908)에 의해 증폭된다.
더구나, 안테나(917)에 의해 수신된 무선신호는 고주파회로(914)를 거쳐서 클록 발생 회로(903)에도 보내진다. 클록 발생 회로(903)에 보내진 신호는 분주되어서 기본 클록 신호가 된다. 여기에서, 기본 클록 신호는 각 회로 블록에 보내져, 신호의 래치, 신호의 선택 등에서 사용된다.
상기 아날로그 앰프(908)에 의해 증폭된 신호 및 상기 기본 클록 신호는, 코드 추출 회로(904)에 보내진다. 코드 추출 회로(904)에서는, 상기 아날로그 앰프(908)에 의해 증폭된 신호로부터, 상기 질문기(343)로부터 무선교신가능한 반도체장치(251)에 보내진 명령을 추출한다. 또한 코드 판정 회로(905)를 제어하는 신호도 작성하고 있다.
상기 코드 추출 회로(904)에 의해 추출된 명령은, 코드판정 회로(905)에 보내진다. 코드 판정 회로(905)에서는, 상기 질문기(343)로부터 어떤 명령이 보내져 온 것일지를 판별한다. 또한 CRC회로(902), 메모리 회로(900), 신호 출력제어회로(901)를 제어하는 역할도 가지고 있다.
이렇게 해서, 상기 질문기(리더/라이터라고도 한다)(343)로부터 어떤 명령이 보내져 온 것일지를 판별하고, 판별된 명령에 의해, CRC회로(902), 메모리 회로(900), 신호 출력제어회로(901)를 동작시킨다. 그리고, 메모리회로(900)에 기억 또는 기록된 데이터를 포함하는 신호를 출력한다.
메모리 회로(900)에는 미리 기억된 데이터를 가지고 있다. 미리 기억된 데이터란, 개인정보 등의 데이터 등이라도 된다. 필요하면 포토 센서(252)로부터의 데이터가 기록되어 있어도 된다. 포토 센서(252)로부터의 데이터란, 외광의 강도, 표시 패널의 광강도 등이라도 된다.
메모리 회로(900)는 메모리 셀 어레이(920), 열 디코더(921) 및 행 디코더(922)를 가지고 있다.
또한 신호 출력제어회로(901)는, 메모리 회로(900)에 기억 또는 기록된 데이터를 포함하는 신호를, ISO 등의 규격에 따른 부호화방식으로 부호화한 신호로 변화시키는 역할도 갖고 있다.
마지막으로, 상기 부호화된 신호에 따라서, 변조 회로(909)에 의해, 안테나(917)에 보내져 오고 있는 신호에 변조를 건다.
변조가 걸린 신호는, 질문기(343)에 전기적으로 접속된 안테나 유닛(342)으로 수신된다. 그리고, 수신된 신호는 질문기(343)로 해석되어, 본 발명의 무선교신가능한 반도체장치(251)의 데이터를 인식할 수 있다.
본 발명을 사용해서 작성된 무선교신가능한 반도체장치(251)를 사용한 무선통신시스템에서는, 무선교신가능한 반도체장치(251)와 공지의 구성의 질문기(343), 질문기에 전기적으로 접속된 안테나, 및 질문기를 제어하는 제어용 단말을 사용할 수 있다. 무선교신가능한 반도체장치(251)와 질문기에 전기적으로 접속된 안테나의 통신방식은, 단방향 통신 또는 쌍방향통신이며, 공간분할 다중화방식, 편파면분할 다중화방식, 주파수분할다중화 방식, 시분할다중화 방식, 부호분할 다중화방식, 직교 주파수분할다중화 방식의 어느것도 사용할 수 있다.
상기 무선신호는, 반송파를 변조한 신호이다. 반송파의 변조는, 아날로그변조 또는 디지털 변조이며, 진폭변조, 위상변조, 주파수변조, 및 스펙트럼 확산의 어느 것이라도 된다.
또한 반송파의 주파수는, 서브밀리파인 300GHz∼3THz, 밀리파인 30GHz∼300GHz, 마이크로파인 3GHz∼30GHz, 극초단파인 300MHz∼3GHz, 초단파인 30MHz∼300MHz, 단파인 3MHz∼30MHz, 중파인 300kHz∼3MHz, 장파인 30kHz∼300kHz, 및 초장파인 3kHz∼30kHz의 어느 주파수도 사용할 수 있다.
본실시예에서는, 장치(216)를 전자기기(210)에 내장했지만, 전자기기(210)의 외측에 부착하는 구성으로 하여도 된다.
또 장치(216)에 접착부를 설치해 착탈 가능하게 하면 장치(216)의 재이용이 가능하다.
[실시예 10]
본 실시예에서는, 본 발명에 의해 얻어진 광전변환 장치를 여러가지 전자기기에 조힙한 예에 관하여 설명한다. 본 발명이 적용되는 전자기기로서, 컴퓨터, 디스플레이, 휴대전화, 텔레비전 등을 들 수 있다. 그들 전자기기의 구체적인 예를, 도40, 도41a∼도41b, 도42a∼도42b, 도43 및 도44a∼도44b에 나타낸다.
도40은 휴대전화이며, 본체(A)(701), 본체(B)(702), 케이싱(703), 조작 키(704), 음성입력부(705), 음성출력부(706), 회로기판(707), 표시 패널(A)(708), 표시패널(B)(709), 경첩(710), 투광성재료부(711), 광전변환소자(712)를 가지고 있다. 실시예1∼실시예7에 의해 얻어지는 반도체장치, 실시예1∼실시예7 중 어느 하나와 실시예8을 조합한 장치, 혹은 실시예9에 의해 얻어지는 장치(이하 간단히 「본 발명의 장치」라고도 한다)는, 광전변환소자(712)에 적용할 수 있다.
광전변환소자(712)는 투광성재료부(711)를 투과한 빛을 검지하고, 검지한 외부광의 조도에 맞춰서 표시 패널(A)(708) 및 표시 패널(B)(709)의 휘도 콘트롤을 행하거나, 광전변환소자(712)에서 얻어지는 조도에 맞춰서 조작 키(704)의 조명 제어를 행한다. 이에 따라 휴대전화의 소비 전류를 억제할 수 있다.
도41a 및 도41b에 휴대전화의 다른 예를 나타낸다. 도41a 및 도41b에 있어서, 721은 본체, 722은 케이싱, 723은 표시 패널, 724은 조작 키, 725은 음성출력부, 726은 음성입력부, 727 및 728은 광전변환소자이다.
실시예1∼실시예7에 의해 얻어지는 반도체장치, 실시예1∼실시예7 중 어느하나와 실시예8을 조합한 장치, 혹은 실시예9에 의해 얻어지는 장치(본 발명의 장치)는, 광전변환소자 727 및 728에 적용하는 것이 가능하다.
도41a에 나타내는 휴대전화에서는, 본체(721)에 설치된 광전변환소자(727)에 의해 외부의 빛을 검지함으로써 표시 패널(723) 및 조작 키(724)의 휘도를 제어하는 것이 가능하다.
또 도41b에 나타내는 휴대전화에서는, 도41a의 구성에 덧붙여, 본체(721)의 내부에 광전변환소자(728)를 설치하고 있다. 광전변환소자(728)에 의해, 표시 패널(723)에 설치되어 있는 백라이트의 휘도를 검출하는 것도 가능해 진다.
도42a은 컴퓨터이며, 본체(731), 케이싱(732), 표시부(733), 키보드(734), 외부접속 포트(735), 포인팅 디바이스(736) 등을 포함한다.
또 도42b는 표시장치이며 텔레비젼 수상기 등이 이것에 해당한다. 본 표시장치는, 케이싱(741), 지지대(742), 표시부(743) 등으로 구성되어 있다.
도42a의 컴퓨터에 설치되는 표시부(733), 및 도42b에 나타내는 표시장치의 표시부(743)로서, 액정 패널을 사용했을 경우의 자세한 구성을 도43에 나타낸다.
도43에 나타내는 액정 패널(762)은, 케이싱(761)에 내장되어 있고, 기판 751a 및 751b, 기판 751a 및 751b에 끼워진 액정층(752), 편광 필터 755a 및 755b, 및 백라이트(753) 등을 가지고 있다. 또 케이싱(761)에는 광전변환소자를 가지는 광전변환소자 형성 영역(754)이 형성되어 있다.
도43에 있어서도, 본 발명의 장치는, 광전변환소자에 적용하는 것이 가능하다.
본 발명을 사용해서 제작된 광전변환소자 형성 영역(754)은 백라이트(753)로부터의 광량을 감지하고, 그 정보가 피드백되어서 액정 패널(762)의 휘도가 조절된 다.
도44a 및 도44b는, 본 발명의 장치를, 카메라, 예를 들면 디지털 카메라에 조립한 예를 나타낸 도면이다. 도44a은, 디지털 카메라의 전방면 방향에서 본 사시도, 도44b는, 후방면 방향에서 본 사시도다. 도44a에 있어서, 디지털 카메라에는, 릴리스 버튼(801), 메인 스위치(802), 파인더 창(803), 플래쉬(804), 렌즈(805), 경통(806), 케이싱(807)이 구비되어 있다.
또한 도44b에 있어서, 파인더 접안창(811), 모니터(812), 조작 버튼(813)이 구비되어 있다.
릴리스 버튼(801)는, 정반 정도의 위치까지 눌러지면, 초점조정 기구 및 노출 조정 기구가 작동하고, 최하부까지 눌러지면 셔터가 열린다.
메인 스위치(802)는, 누름 또는 회전에 의해 디지털 카메라의 전원의 ON/OFF를 전환한다.
파인더 창(803)은, 디지털 카메라의 전방면의 렌즈(805)의 상부에 배치되어 있고, 도44b에 나타내는 파인더 접안창(811)으로부터 촬영하는 범위나 핀트의 위치를 확인하기 위한 장치이다.
플래쉬(804)는, 디지털 카메라의 전방면 상부에 배치되어, 피사체 휘도가 낮을 때에, 릴리스 버튼이 눌러져 셔터가 열림과 동시에 보조광을 조사한다.
렌즈(805)는, 디지털 카메라의 정면에 배치되어 있다. 렌즈는, 포커싱 렌즈, 줌렌즈 등에 의해 구성되고, 도면에 나타나 있지 않은 셔터 및 조리개과 함께 촬영 광학계를 구성한다. 또한 렌즈의 후방에는, CCD(Charge Coupled Device) 등의 촬상 소자가 설치되어 있다.
경통(806)은, 포커싱 렌즈, 줌렌즈 등의 핀트를 맞추기 위해서 렌즈의 위치를 이동하는 것이며, 촬영시에는, 경통을 풀어 내는 것에 의해, 렌즈(805)을 앞으로 이동시킨다. 또한 휴대시는, 렌즈(805)를 후퇴시켜서 콤팩트하게 한다. 또한, 본 실시예에 있어서는, 경통을 풀어 내는 것에 의해 피사체를 줌촬영할 수 있는 구조로 하고 있지만, 이 구조에 한정되는 것은 아니고, 케이싱(807) 내부에서의 촬영 광학계의 구성에 의해 경통을 풀어 내지 않더라도 줌 촬영이 가능한 디지털 카메라라도 된다.
파인더 접안창(811)은, 디지털 카메라의 후면 상부에 설치되어 있고, 촬영하는 범위나 핀트의 위치를 확인할 때에 접안하기 위해서 설치된 창이다.
조작 버튼(813)은, 디지털 카메라의 후면에 설치된 각종 기능 버튼이며, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등에 의해 구성되어 있다.
본 발명의 장치를, 도44a 및 도44b에 나타내는 카메라에 조립하면, 본 발명의 장치가 빛의 유무 및 세기를 감지할 수 있고, 이에 따라 카메라의 노출 조정 등을 행할 수 있다.
또 본 발명의 장치는 그 밖의 전자기기, 예를 들면 프로젝션 텔레비젼, 네비게이션 시스템 등에 응용하는 것이 가능하다. 즉 빛을 검출할 필요한 있는 것이면 어떠한 것에도 사용하는 것이 가능하다.
또한 본 실시예는, 다른 실시예와 조합해도 된다.
[실시예11]
본 실시예에서는, 실시예1∼실시예7과는 다른 구성의 반도체장치에 대해서, 도57 및 도58을 사용하여 설명한다. 또한 본 실시예의 반도체장치(광전변환 장치)는, 실시예8∼실시예10에 적응가능하다.
도57에 나타내는 반도체장치는, 절연막(1281), 절연막(1202), TFT(1211), 게이트 절연막(1205), 층간절연막(1206), 전극(1221), 전극(1222),전극(1223)을 갖는다. 더구나 p형 반도체층(1225p), i형반도체층(1225i), n형반도체층(1225n)을 갖는다.
절연막(1281)은 절연막(104), 게이트 절연막(1205)은 게이트 절연막(106), 층간절연막(1206)은 층간절연막(109), 전극(1221)∼전극(1223)은 전극(116)과 동일한 재료 및 동일한 제작공정으로 형성하면 된다.
TFT(1211(는 TFT(110)과 동일한 재료 및 동일한 제작공적으로 형성하면 된다.
p형반도체층(1225p), i형반도체층(1225i), n형반도체층(1225n)은 각각, p형반도체층(121p), i형반도체층(121i), n형반도체층(121n)과 같은 재료 및 같은 제작 공정으로 형성하면 된다.
더구나, 절연막(1281), 절연막(1202), TFT(1211), 게이트 절연막(1205), 층간 절연막(1206), 전극(1221), 전극(1222), 전극(1223), 광전변환층(1225)을 덮는 보호막(1227a)이 형성되어 있다.
보호막(1227a) 위에는, 층간 절연막(1235)이 형성되어 있다. 층간절연막(1235) 위에는, 전극(1221)과 전기적으로 접속되는 전극(1231), 및, 광전변환층(1225)의 최상층(본실시예에서는 n형반도체층1225n) 및 전극(1223)에 전기적으로 접속되는 전극(1232)이 형성되어 있다.
층간절연막(1235)은 층간절연막(171)과 같은 재료 및 같은 제작 공정으로 형성하면 된다. 전극(1231) 및 전극(1232)은, 전극(125)과 같은 재료 및 같은 제작 공정으로 형성하면 된다.
전극(1231), 전극(1232), 층간절연막(1235)을 덮어서 보호막(1227b)이 형성되어 있다. 다만 전극(1231) 및 전극(1232) 각각에 있어서, 일부의 영역은 보호막(1227b)에 덮어져 있지 않고, 개구부가 존재한다. 이것은 전극(1231) 및 전극(1232)과 전기적 접속을 가지는 전극이 형성되기 때문이다. 또 보호막(1227b)은 보호막(1227a)과 함께 보호막(1227)을 구성한다.
보호막(1227a) 및 보호막(1227b)은, 보호막(129)과 같은 재료 및 같은 제작 공정으로 형성하면 된다.
보호막(1227b) 위에, 전극(1231) 및 전극(1232)에 각각 전기적으로 접속하는 전극(1271) 및 전극(1272)이 형성된다. 전극(1271) 및 전극(1272)은 각각, 전극(141)과 같은 재료 및 같은 제작공정으로 형성하면 된다.
더구나 전극(1271) 및 전극(1272)을 덮어 층간절연막(1261)이 형성되어 잇고, 전극(1271) 및 전극(1272) 각각의 위에는, 전극(1271) 및 전극(1272)에 각각 전기적으로 접속되는, 전극(1263) 및 전극(1254)이 형성되어 있다. 전극(1263) 및 전극(1264)은 은(Ag) 페이스트를 사용하여 인쇄법에 의해 형성된다.
층간 절연막(1261)에 의해, 전극(1271) 및 전극(1263)과, 전극(1272) 및 전극(1264)은, 전기적으로 접속되어 있어, 쇼트컷을 방지하고 있다. 층간절연막(1261)은, 층각절연막(119)과 같은 재료 및 같은 제작공정으로 형성하면 된다.
층간절연막(1261) 위에는, 층간절연막(1265)이 형성되어 있다. 층간절연막(1265)은, 유기절연수지, 예를 들면 플라스틱을 사용하여 형성하면 된다. 전극(1263) 및 전극(1264)의 각각이, 층간절연막(1265) 중에 설치되고, 칩에 실장하기 위한 단자로서 기능하는 인터포저(interposer)(1267) 및 인터포저(1268)와 전기적으로 접속되어 있다.
도58에 나타내는 반도체장치는, 보호막(1227b)까지의 적층 구조가 도57과 같다. 보호막(1227b) 위에는, 봉지재로서 기능하는 절연막(1241), 절연막(1242), 절연막(1243)이 형성되어 있다.
또한 보호막(1227b) 위에, 전극(1231) 및 전극(1232)에 각각 전기적으로 접속하는 전극(1251) 및 전극(1252)이 형성된다. 전극(1251) 및 전극(1252)은 각각, 전극(141)과 같은 재료 및 같은 제작 공정으로 형성된다.
더구나 전극(1251)에 접하여, 전극(1253), 전극(1255), 전극(1257)이 형성되어 있다. 또 전극(1252)에 접하고, 전극(1254), 전극(1256), 전극(1258)이 형성되어 있다.
본 실시예에 있어서, 전극(1253) 및 전극(1254)은, 스퍼터링법에 의해 성막된 티타늄 막에 의해 형성되어 있다. 또 전극(1255) 및 전극(1256)은, 스퍼터링법 에 의해 성막된 니켈 막에 의해 형성되어 있다. 또 전극(1257) 및 전극(1258)은, 스퍼터링법에 의해 성막된 금막에 의해 형성되어 있다.
전극(1251) 및 전극(1252)의 사이, 전극(1253) 및 전극(1256)의 사이, 전극(1255) 및 전극(1256)의 사이, 전극(1257) 및 전극(1258)의 사이에는, 개구부가 존재하고 있고, 다시 개구부는 절연막(1242)에 접하고 있다.
전극(1251), 전극(1253), 전극(1255), 전극(1257)의 적층 전극과, 전극91252), 전극(1254), 전극(1256), 전극(1258)의 적층 전극은, 그 사이에 개구부 및 절연막(1242)을 끼움으로써, 전기적으로 절연되어 있다.
도 57 및 도 58에 나타낸 반도체장치는, 보호막(1227a) 및 보호막(1227b)을 갖는 것에 의해, 수분이나 유기물 등의 불순물이 혼입하는 것을 방지할 수 있다. 따라서, 본 실시예에 의해, 높은 신뢰성을 갖는 반도체장치를 얻는 것이 가능해진다.
도 57 및 도 58에 나타낸 반도체장치가 형성되면, 실시예 1∼실시예 7에 근거하여, 절연막(1281)과, 오버코트층이 덮인 칼라 필터를, 접착제에 의해 접착하면 된다. 또는, 절연막91281)에 칼라렌즈를 설치하여도 된다.
산업상의 이용 가능성
본 발명에 의해, 광 감도의 저하를 억제하는 것이 가능한, 반도체장치나 광전변환 장치를 제작할 수 있다. 또 본 발명의 반도체장치나 광전변환 장치를 짜 넣는 것에 의해, 회로 동작의 안정성이나 신뢰성이 높은 전자기기를 얻는 것이 가능 하다.
도1은 본 발명의 반도체장치의 단면도.
도2는 종래의 반도체장치의 단면도.
도3은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도4는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도5는 본 발명의 반도체장치의 단면도.
도6은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도7은 본 발명의 반도체장치의 단면도.
도8은 본 발명의 반도체장치의 단면도.
도9는 본 발명의 반도체장치의 단면도.
도 10은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 11은 본 발명의 반도체장치의 회로도.
도 12는 본 발명의 반도체장치의 회로도.
도 13은 본 발명의 반도체장치의 회로도.
도 14는 본 발명의 반도체장치의 평면도.
도 15는 본 발명의 반도체장치의 평면도.
도 16은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 17은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 18은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 19는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 20은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 21은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 22는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 23은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 24는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 25는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 26은 본 발명의 반도체장치의 단면도.
도27은 발명의 배터리를 나타내는 블록도.
도 28은 본 발명의 배터리에 포함되는 회로의 도면.
도29는 본 발명의 배터리에 포함되는 회로의 평면도.
도30은 본 발명의 배터리에 포함되는 회로를 도시한 도면.
도31은 본 발명의 배터리의 단면도.
도 32는 본 발명의 배터리에 포함되는 회로를 나타내는 블록도.
도 33은 본 발명의 배터리에 포함되는 회로의 도면.
도 34는 본 발명을 사용해서 제작되는 장치의 단면도.
도 35는 본 발명을 사용해서 제작되는 장치의 블록도.
도 36은 본 발명을 사용해서 제작되는 장치의 블록도.
도 37는 본 발명의 무선교신가능한 반도체장치를 나타내는 블록도.
도 38은 본 발명의 메모리 회로를 나타내는 블록도.
도 39은 본 발명의 무선교신의 시스템을 도시한 도면.
도 40은 본 발명의 반도체장치를 실장한 장치를 도시한 도면.
도 41은 본 발명의 반도체장치를 실장한 장치를 도시한 도면.
도 42는 본 발명의 반도체장치를 실장한 장치를 도시한 도면.
도 43은 본 발명의 반도체장치를 실장한 장치를 도시한 도면.
도 44는 본 발명의 반도체장치를 실장한 장치를 도시한 도면.
도 45는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 46은 본 발명의 반도체장치의 평면도.
도 47은 본 발명의 반도체장치의 평면도.
도 48은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 49는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 50은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 51은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도 52는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도53은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도54는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도55는 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도56은 본 발명의 반도체장치의 제작 공정을 나타내는 단면도.
도57은 본 발명의 반도체장치의 단면도.
도58은 본 발명의 반도체장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100: 금속 산화막, 101: 기판, 102: 절연막, 103: 금속막, 104: 절연막, 104a: 절연막, 104b: 절연막, 105: 섬형상 반도체막, 106: 게이트절연막, 107: 하층 게이트 전극, 108: 상층 게이트 전극, 109: 층간절연막, 110: TFT, 111: 게이트 배선, 112: 소스 전극, 113: 드레인 전극, 115: 전극, 116: 전극, 117: 오버코트층, 118: 층간절연막, 119: 층간절연막, 121: 광전변환층, 121i: I형반도체층, 121n: n형반도체층, 121p: p형반도체층, 122: 보조전극, 125: 전극, 126: 전극, 129: 보호막, 130: 금속산화막, 131: 기판, 132: 절연막, 133: 금속막, 134: 절연막, 135: 오버코트층, 137: 점착재, 138: 칼라필름, 139: 기판, 141: 전극, 142: 전극, 143: 전극, 144: 전극, 145: 게이트 전극, 151: 기판, 152: 점착재, 152a: 수용성 수지, 152b: 부재, 155: 칼라렌즈, 161: 박리체, 162: 적층체, 171: 층간절연막, 203: 포토다이오드, 204: TFT, 205: TFT, 205a: TFT, 205b: TFT, 205i: TFT, 210: 전자기기, 211: 커런트미러 회로, 212: 기판, 213: 안테나, 214: 발광소자, 215: 칩, 216: 장치, 217: 보호막, 218a: 회로, 218b: 회로, 208i: 회로, 219a: 단자, 219b: 단자, 219i: 단자, 220a: 단자, 220b: 단자, 220i: 단자, 221a: 단자, 221b: 단자, 221i: 단자, 231: 커런트미러 회로, 234: TFT, 235: TFT, 241: 접속전극, 242: 접속전극, 244: 배선, 245: 배선, 251: 무선교신가능한 반도체장치, 252: 포토센서, 253: LED, 254: RF 배터리, 342: 안테나 유닛, 343: 질문기, 345: 기억 유닛, 401: RF 배터리, 407: 배터리, 411: 내부 안테나 회로, 412: 정류회로, 413: 충전회로, 414: 충전제어회로, 415: 외부 안테나 회로, 425: 정전류원회로, 501: 안테나, 502: 공진용량, 503: 안테나 회로, 504: 다이오드, 505: 다이오드, 506: 평활용량, 522: 회로소자, 523: 안테나, 701: 본체(A), 702: 본체(B), 703: 케이싱, 704: 조작 키, 705: 음성입력부, 706: 음성출력부, 707: 회로기판, 708: 표시패널(A), 709: 표시패널(B), 710: 경첩, 711: 투광성 재료부, 712: 광전변환소자, 721: 본체
722: 케이싱, 723: 표시 패널, 724: 조작 키, 725: 음성출력부, 726: 음성입력부, 727: 광전변환소자, 728: 광전변환소자, 731: 본체, 732: 케이싱, 733: 표시부, 734: 키보드, 735: 외부 접속 포트, 736: 포인팅 디바이스, 741: 케이싱, 742: 지지대, 743: 표시부, 751a: 기판, 751b: 기판, 752: 액정층, 753: 백라이트, 754: 광전변환소자 형성 영역, 755a: 편광 필터, 755b: 편광 필터, 761: 케이싱, 762: 액정 패널, 801: 릴리스 버튼, 802: 메인 스위치, 803: 파인더 창, 804: 플래쉬, 805: 렌즈, 806: 경통, 807: 케이싱, 811: 파인더 접안창, 812: 모니터, 813: 조작 버튼, 900: 메모리 회로, 901: 신호 출력 제어회로, 902: CRC 회로, 903: 클록 발생회로, 904: 코드 추출회로, 905: 코드 판정회로, 906: 정류회로, 907: 복조회로, 908: 안테나 앰프, 909: 변조회로, 911: 리셋트 회로, 912: 저장용량, 913: 정류회로, 914: 고주파회로, 915: 전원회로, 917: 안테나, 920: 메모리셀 어레이, 921: 열 디코더, 922: 행 디코더, 951: 저항, 952: 트랜지스터, 953: 트랜지스터, 954: 트랜지스터, 955: 트랜지스터, 956: 트랜지스터, 957: 트랜지스터, 958: 트랜지스터, 959: 트랜지스터, 960: 트랜지스터, 961: 트랜지스터, 962: 저항, 963: 인버터, 964: 인버터, 965: 트랜스미션 게이트, 966: 트랜지스터, 967: 트랜지스터, 968: 트랜지스터, 969: 트랜지스터, 970: 트랜지스터, 971: 트랜지스터, 972: 트랜지스터, 973: 트랜지스터, 974: 트랜지스터, 975: 저항, 976: 고전위전원선, 977: 저전위전원선, 1100: 금속 산화막, 1101: 기판, 1102: 금속막, 1103: 절연막, 1104: TFT, 1105: 폴리실리콘막, 1106: 게이트전극, 1107: 전극, 1108: 전극, 1110: 전극, 1111: 아모퍼스 실리콘막, 1112: 전극, 1113: 배선, 114: 배선, 1115: 기판, 1116: 점착재, 1116a: 수용성 수지, 1116b: 부재, 1117: 기판, 1118: 접착재, 1119: 층간절연막, 1150: 박리체, 1151: 적층체, 1202: 절연막, 1205: 게이트 절연막, 1206: 층간 절연막, 1211: TFT, 1221: 전극, 1222: 전극, 1223: 전극, 1225p: p형반도체층, 1225i: I형반도체층, 1225n: n형반도체층, 1225: 광전변환층, 1227: 보호막, 1227a: 보호막, 1227b: 보호막, 1231: 전극, 1232: 전극, 1235: 층간절연막, 1241: 절연막, 1242: 절연막, 1243: 절연막, 1251: 전극, 1252: 전극, 1253: 전극, 1254: 전극, 1255: 전극, 1256: 전극, 1257: 전극, 1258: 전극, 1261: 층간절연막, 1263: 전극, 1264: 전극, 1265: 층간절연막, 1267: 인터포저, 1268: 인터포저, 1271: 전극, 1272: 전극, 1281: 절연막, 1701: 기판, 1702: 회로소자, 1703: 배터리, 1705a: 안테나 회로, 1705b: 안테나 회로, 1705c: 안테나 회로, 1706: 송신기, 1707: 무선신호, 7101: 기판, 7102: 집전체박막, 7103: 음극 활물질층, 7104: 고체 전해질층, 7105: 양극 활물질층, 7107: 집전체 박막

Claims (16)

  1. 제1의 오버코트층과,
    상기 제1의 오버코트층 위의 칼라필터와,
    상기 제1의 오버코트층과 상기 칼라필터 위의 제1의 절연막과,
    상기 제1의 절연막 위의 접착재와,
    상기 접착재 위의 제2의 절연막과,
    상기 제2의 절연막 위의 증폭회로와,
    상기 제2의 절연막 위의 전극 및,
    상기 전극 위의 포토다이오드를 포함하고,
    상기 제1의 오버코트층은 상기 칼라필터와 접하여 형성되고,
    상기 증폭회로는 상기 포토다이오드의 출력 전류를 증폭하는, 반도체장치.
  2. 삭제
  3. 제1의 오버코트층과,
    상기 제1의 오버코트층 위의 칼라필터와,
    상기 제1의 오버코트층과 상기 칼라필터 위의 제1의 절연막과,
    상기 제1의 절연막 위의 접착재와,
    상기 접착재 위의 기판과,
    상기 기판 위의 제2의 절연막과,
    상기 제2의 절연막 위의 증폭회로와,
    상기 제2의 절연막 위의 전극 및,
    상기 제2의 절연막 위의 포토다이오드를 포함하고,
    상기 제1의 오버코트층은 상기 칼라필터와 접하여 형성되고,
    상기 증폭회로는 상기 포토다이오드의 출력 전류를 증폭하는, 반도체장치.
  4. 삭제
  5. 제 1항 또는 제 3항에 있어서,
    상기 증폭회로는, 박막트랜지스터를 가지는 커런트 미러 회로인 반도체장치.
  6. 제 1항 또는 제 3항에 있어서,
    상기 접착재는, 반응 경화형 접착재, 열경화형 접착재, 광경화형 접착재, 혐기 경화형 접착재로 이루어진 그룹에서 선택된 한가지 재료를 포함하는 반도체장치.
  7. 제1의 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 포토다이오드와, 상기 포토다이오드의 출력 전류를 증폭하는 증폭회로를 형성하는 단계와,
    상기 제1의 절연막, 상기 포토다이오드, 및 상기 증폭회로를 포함하는 제1의 적층체를 형성하도록 상기 제1의 절연막으로부터 상기 제1의 기판을 분리하는 단계와,
    제2의 기판 위에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막 위에 칼라필터를 형성하는 단계와,
    상기 칼라필터 위에 오버코트층을 형성하는 단계와,
    상기 제2의 절연막, 상기 칼라필터, 및 상기 오버코트층을 포함하는 제2의 적층체를 형성하도록 상기 제2의 절연막으로부터 상기 제2의 기판을 분리하는 단계와,
    상기 제1의 적층체와 상기 제2의 적층체를 접착재로 접착하는 단계를 포함하는 반도체장치의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1의 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 제1의 금속막을 형성하는 단계와,
    상기 제1의 금속막 위에 제1의 금속 산화막을 형성하는 단계와,
    상기 제1의 금속 산화막 위에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막 위에 포토다이오드와 상기 포토다이오드의 출력 전류를 증폭하는 증폭회로를 형성하는 단계와,
    상기 제2의 절연막, 상기 포토다이오드, 및 상기 증폭회로를 포함하는 제1 적층체를 형성하도록 상기 제1의 금속 산화막으로부터 상기 제2의 절연막을 분리하는 단계와,
    제2의 기판 위에 제3의 절연막을 형성하는 단계와,
    상기 제3의 절연막 위에 제3의 금속막을 형성하는 단계와,
    상기 제3의 금속막 위에 제2의 금속 산화막을 형성하는 단계와,
    상기 제2의 금속 산화막 위에 제4의 절연막을 형성하는 단계와,
    상기 제4의 절연막 위에 칼라필터를 형성하는 단계와,
    상기 칼라필터 위에 오버코트층을 형성하는 단계와,
    상기 제4의 절연막, 상기 칼라필터, 및 상기 오버코트층을 포함하는 제2의 적층체를 형성하도록 상기 제2의 금속 산화막으로부터 상기 제4의 절연막을 분리하는 단계, 및
    상기 제1의 적층체와 상기 제2의 적층체를 접착재로 접착하는 단계를 포함하는 반도체장치의 제조방법.
  12. 제1의 기판 위에 제1의 절연막을 형성하는 단계와,
    상기 제1의 절연막 위에 포토다이오드와 상기 포토다이오드의 출력 전류를 증폭하는 증폭회로를 형성하는 단계와,
    상기 제1의 절연막, 상기 포토다이오드, 및 상기 증폭회로를 포함하는 제1의 적층체를 형성하도록 상기 제1의 절연막으로부터 상기 제1의 기판을 분리하는 단계와,
    제2의 기판 위에 제2의 절연막을 형성하는 단계와,
    상기 제2의 절연막 위에 칼라필터를 형성하는 단계와,
    상기 칼라필터 위에 오버코트층을 형성하는 단계와,
    상기 제2의 절연막, 상기 칼라필터, 및 상기 오버코트층을 포함하는 제2의 적층체를 형성하도록 상기 제2의 절연막으로부터 상기 제2의 기판을 분리하는 단계, 및
    상기 제1의 적층체와 상기 제2의 적층체를 접착재로 접착하는 단계를 포함하는 반도체장치의 제조방법.
  13. 제 7항, 제 11항, 제 12항 중 어느 한 항에 있어서,
    상기 증폭회로는, 박막트랜지스터를 가지는 커런트 미러 회로인 반도체장치의 제조방법.
  14. 제 7항, 제 11항, 제 12항 중 어느 한 항에 있어서,
    상기 접착재는, 반응 경화형 접착재, 열경화형 접착재, 광경화형 접착재, 혐기 경화형 접착재로 이루어진 그룹에서 선택된 한가지 재료를 포함하는 반도체장치의 제조방법.
  15. 제 7항, 제 11항, 제 12항 중 어느 한 항에 있어서,
    상기 칼라필터는, 착색 수지를 사용한 에칭법, 칼라 레지스트를 사용한 칼라 레지스트법, 염색법, 전착법, 미셀 전해법, 전착 전사법, 필름 분산법, 잉크젯법 또는 은염발색법에 의해 형성되는 반도체장치의 제조방법.
  16. 제 1항 또는 제 3항에 있어서,
    제2의 오버코트층을 더 포함하고,
    상기 제2의 오버코트층은 상기 전극과 상기 포토다이오드 사이에 있는, 반도체장치.
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