JP7274284B2 - 検出装置 - Google Patents

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Description

本発明は、検出装置に関する。
近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、指紋センサ（例えば、特許文献１参照）や静脈センサが知られている。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半導体基板上に複数配列されている。光電変換素子は、照射される光量に応じて出力される信号が変化する。
米国特許出願公開第２０１８／００１２０６９号明細書
光学式センサを利用した生体センサは、指や掌等の被検出体の指紋の形状に限られず、被検出体の種々の生体情報を検出することが要求されている。例えば、指紋検出と、静脈検出とでは、光の波長や検出感度が異なる。例えば、特許文献１では、感度を有する波長領域が光電変換素子の特性で決定される。このため、指紋や静脈等の複数の異なる生体情報を同一の検出装置で良好に検出することが困難となる場合がある。
本発明は、同一のデバイスで種々の生体情報を検出することが可能な検出装置を提供することを目的とする。
本発明の一態様の検出装置は、絶縁基板と、前記絶縁基板に設けられ、第１方向に延在する複数のゲート線と、前記絶縁基板に設けられ、前記第１方向と交差する第２方向に延在する複数の信号線と、複数の前記ゲート線及び複数の前記信号線に接続されたスイッチング素子と、アモルファスシリコンを含む第１半導体層を有し、前記スイッチング素子に接続される第１光電変換素子と、ポリシリコンを含む第２半導体層を有し、前記スイッチング素子に接続される第２光電変換素子と、を有する。
図１は、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出装置を示す回路図である。 図５は、部分検出領域を示す回路図である。 図６は、検出装置の動作例を表すタイミング波形図である。 図７は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第１フォトダイオード及び第２フォトダイオードの、波長と光吸収係数との関係を模式的に示すグラフである。 図１０は、駆動回路が有するスイッチング素子の概略断面構成を示す断面図である。 図１１は、第１実施形態の第１変形例に係る検出装置の部分検出領域を模式的に示す平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ’断面図である。 図１３は、第２実施形態に係る部分検出領域を示す回路図である。 図１４は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。 図１５は、第３実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図１６は、図１５のＸＶＩ－ＸＶＩ’断面図である。 図１７は、第３実施形態の第２変形例に係る検出装置の部分検出領域を模式的に示す平面図である。 図１８は、第４実施形態に係る検出装置の概略断面構成を示す断面図である。 図１９は、第５実施形態に係る検出装置の部分検出領域を示す回路図である。 図２０は、第５実施形態に係る検出装置の動作例を表すタイミング波形図である。
発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。
照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode））が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。
検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。言い換えると、照明装置１２１とカバーガラス１２２との間に検出装置１が設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、例えば、光反射型の指紋センサであり、カバーガラス１２２と空気との界面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。例えば、指紋検出の場合には、照明装置１２１は青色又は緑色の光Ｌ１を照射し、静脈検出の場合には、照明装置１２１は赤外光の光Ｌ１を照射することができる。
カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。
照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ： Organic Light Emitting Diode）や無機ＥＬディスプレイ（μ－ＬＥＤ、Ｍｉｎｉ－ＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。
図２は、第１実施形態に係る検出装置を示す平面図である。図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、絶縁基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、アナログフロントエンド回路（以下、ＡＦＥ（Analog Front End）と表す）４８と、制御回路１０２と、電源回路１０３と、を有する。
図２に示すように、絶縁基板２１には、フレキシブルプリント基板１１０を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板１１０には、ＡＦＥ４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源信号ＳＶＳ（図６参照）等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。
絶縁基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の第１フォトダイオードＰＤ１及び複数の第２フォトダイオードＰＤ２（図５参照）と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、フォトダイオードＰＤと重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と絶縁基板２１の端部との間の領域である。ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
図３に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、を有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、ＡＦＥ４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
センサ部１０は、光電変換素子である第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を有する光センサである。センサ部１０が有する第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号ＶＧＣＬに従って検出を行う。
検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＳＥＬ等の各種制御信号を信号線選択回路１６に供給する。
ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図４参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号ＶＧＣＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を選択する。
信号線選択回路１６は、複数の信号線ＳＧＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される選択信号ＳＥＬに基づいて、選択された信号線ＳＧＬと、検出回路であるＡＦＥ４８とを接続する。これにより、信号線選択回路１６は、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の検出信号Ｖｄｅｔを検出部４０に出力する。信号線選択回路１６は、例えばマルチプレクサである。
検出部４０は、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。
ＡＦＥ４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
信号処理部４４は、ＡＦＥ４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指Ｆｇが検出面に接触又は近接した場合に、ＡＦＥ４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。
記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
座標抽出部４５は、信号処理部４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。座標抽出部４５は、センサ部１０の各第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
次に、検出装置１の回路構成例及び動作例について説明する。図４は、検出装置を示す回路図である。図５は、部分検出領域を示す回路図である。図６は、検出装置の動作例を表すタイミング波形図である。
図４に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。図５に示すように、部分検出領域ＰＡＡは、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２と、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。
第１スイッチング素子Ｔｒのゲートはゲート線ＧＣＬに接続される。第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、第１フォトダイオードＰＤ１のカソード電極３４、第２フォトダイオードＰＤ２のカソード電極５４及び容量素子Ｃａの一端に接続される。第１フォトダイオードＰＤ１のアノード電極３５、第２フォトダイオードＰＤ２のアノード電極５５及び容量素子Ｃａの他端は、基準電位、例えばグランド電位に接続される。このように、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第１スイッチング素子Ｔｒに、同方向に並列接続される。
信号線ＳＧＬには、第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲが接続される。第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲは、第１スイッチング素子Ｔｒを駆動する駆動回路を構成する素子である。本実施形態において、駆動回路は、周辺領域ＧＡに設けられたゲート線駆動回路１５、信号線選択回路１６及びリセット回路１７等を含む。第３スイッチング素子ＴｒＳは、例えば、ｐチャネルトランジスタｐ－ＴｒＳとｎチャネルトランジスタｎ－ＴｒＳとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）トランジスタで構成される。第４スイッチング素子ＴｒＲも同様にＣＭＯＳトランジスタで構成される。
リセット回路１７の第４スイッチング素子ＴｒＲがオンになると、容量素子Ｃａには、電源回路１０３から、容量素子Ｃａの初期電位となる基準信号ＶＲ１が供給される。これにより、容量素子Ｃａがリセットされる。部分検出領域ＰＡＡに光が照射されると、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２にはそれぞれ光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介してＡＦＥ４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に照射される光の光量に応じた信号を検出できる。
図４に示すように、ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。ゲート線ＧＣＬの数は８本であるが、あくまで一例であり、ゲート線ＧＣＬは、８本以上、例えば２５６本配列されていてもよい。
なお、第１方向Ｄｘは、絶縁基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬと平行な方向である。また、第２方向Ｄｙは、絶縁基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、絶縁基板２１に垂直な方向である。
信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡに接続される。また、複数の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ１２は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。信号線ＳＧＬの数は１２本であるが、あくまで一例であり、信号線ＳＧＬは、１２本以上、例えば２５２本配列されていてもよい。また、図４では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。
ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、レベルシフタ１５１を介して受け取る。ゲート線駆動回路１５は、複数の第２スイッチング素子ＴｒＧ（図示は省略する）を有している。ゲート線駆動回路１５は、第２スイッチング素子ＴｒＧの動作により、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号ＶＧＣＬを供給する。これにより、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。
信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれＡＦＥ４８に接続される。
ここで、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６を第１信号線ブロックとし、信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６に対応する第３スイッチング素子ＴｒＳと接続される。また、選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ１に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ７に対応する第３スイッチング素子ＴｒＳと、に接続される。選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ２に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ８に対応する第３スイッチング素子ＴｒＳと、に接続される。
制御回路１０２（図２参照）は、レベルシフタ１６１を介して、選択信号ＳＥＬを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックで同時に１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、ＡＦＥ４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。
図４に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。
制御回路１０２は、リセット信号ＲＳＴ２を、レベルシフタ１７１を介してリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１０３は、基準信号ＶＲ１を基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａに基準信号ＶＲ１が供給される。
図６に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１０３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、電源信号ＳＶＳを第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に供給する。また、リセット期間Ｐｒｓｔが開始する前の時刻に、制御回路１０２は、高レベル電圧信号の基準信号ＶＲ１及びリセット信号ＲＳＴ２を、リセット回路１７に供給する。制御回路１０２は、ゲート線駆動回路１５にスタート信号ＳＴＶを供給し、リセット期間Ｐｒｓｔが開始する。
リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号ＶＧＣＬをゲート線ＧＣＬに順次供給する。ゲート駆動信号ＶＧＣＬは、高レベル電圧ＶＧＨと低レベル電圧ＶＧＬとを有するパルス状の波形を有する。図６では、２５６本のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６が順次供給される。
これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＶＲ１が供給される。この結果、容量素子Ｃａの容量がリセットされる。
ゲート駆動信号ＶＧＣＬ２５６がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘが開始する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、開始のタイミング及び終了のタイミングが異なっている。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨから低レベル電圧ＶＧＬに変化したタイミングで開始される。また、露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号ＶＧＣＬが低レベル電圧ＶＧＬから高レベル電圧ＶＧＨに変化したタイミングで終了する。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６の露光時間の長さは等しい。
露光期間Ｐｅｘでは、各部分検出領域ＰＡＡで、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。
読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１０２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６を順次供給する。
例えば、ゲート駆動信号ＶＧＣＬ１が高レベル電圧ＶＧＨの期間に、制御回路１０２は、選択信号ＳＥＬ１、…、ＳＥＬ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号ＶＧＣＬ１により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時にＡＦＥ４８に接続される。この結果、検出信号ＶｄｅｔがＡＦＥ４８に供給される。同様に、各ゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨとなる期間ごとに、信号線選択回路１６が順次信号線ＳＧＬを選択する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号ＶｄｅｔをＡＦＥ４８に出力することができる。
検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを、繰り返し実行して検出を行ってもよい。或いは、検出装置１は、指Ｆｇ等が検出面に接触又は近接したことを検出したタイミングで、検出動作を開始してもよい。
次に、検出装置１の詳細な構成について説明する。図７は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。なお、図７では、図面を見やすくするために、カソード電極３４及びアノード電極３５を二点鎖線で示している。
なお、以下の説明において、絶縁基板２１の表面に垂直な方向において、絶縁基板２１から第１フォトダイオードＰＤ１に向かう方向を「上側」又は単に「上」とする。第１フォトダイオードＰＤ１から絶縁基板２１に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、絶縁基板２１の表面に垂直な方向から見た場合を示す。
図７に示すように、部分検出領域ＰＡＡは、複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとで囲まれた領域である。第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、部分検出領域ＰＡＡ、すなわち、複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとで囲まれた領域に設けられる。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、例えば、ＰＩＮ（Positive Intrinsic Negative Diode）型のフォトダイオードである。
第１フォトダイオードＰＤ１は、第１半導体層３１と、カソード電極３４と、アノード電極３５とを含む。第１半導体層３１は、第１部分半導体層３１ａと、第２部分半導体層３１ｂとを含む。第１フォトダイオードＰＤ１の第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、アモルファスシリコン（ａ－Ｓｉ）である。第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、第１方向Ｄｘにおいて、間隔ＳＰを有して隣り合って設けられる。カソード電極３４及びアノード電極３５は、第１部分半導体層３１ａ、第２部分半導体層３１ｂ及び間隔ＳＰと重なる領域に亘って連続して設けられる。なお、以下の説明において、第１部分半導体層３１ａ及び第２部分半導体層３１ｂを区別して説明する必要がない場合には、単に第１半導体層３１と表す場合がある。
第１フォトダイオードＰＤ１は、第２フォトダイオードＰＤ２と重なって設けられる。具体的には、第１フォトダイオードＰＤ１の第１部分半導体層３１ａは、第２フォトダイオードＰＤ２と重なる。第２フォトダイオードＰＤ２は、第２半導体層５１と、カソード電極５４と、アノード電極５５とを含む。第２半導体層５１は、ポリシリコンである。より好ましくは、第２半導体層５１は、低温ポリシリコン（以下、ＬＴＰＳ（Low Temperature Polycrystalline Silicone）と表す）である。
第２半導体層５１は、ｉ領域５２ａ、ｐ領域５２ｂ及びｎ領域５２ｃを有する。平面視で、ｉ領域５２ａは、ｐ領域５２ｂとｎ領域５２ｃとの間に配置される。具体的には、第１方向Ｄｘにおいて、ｐ領域５２ｂ、ｉ領域５２ａ、ｎ領域５２ｃの順に配置される。ｎ領域５２ｃは、ポリシリコンに不純物がドープされてｎ＋領域を形成する。ｐ領域５２ｂは、ポリシリコンに不純物がドープされてｐ＋領域を形成する。ｉ領域５２ａは、例えば、ノンドープの真性半導体であり、ｐ領域５２ｂ及びｎ領域５２ｃよりも低い導電性を有する。
第２半導体層５１と、第１フォトダイオードＰＤ１の第１部分半導体層３１ａとは、第１中継電極５６及び第２中継電極５７を介して接続される。本実施形態では、第１中継電極５６のうち第２半導体層５１と重なる部分が、カソード電極５４として機能する。第２中継電極５７のうち第２半導体層５１と重なる部分が、アノード電極５５として機能する。なお、第２半導体層５１と、第１フォトダイオードＰＤ１との詳細な接続構成については後述する。
第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１の第２部分半導体層３１ｂと重なる領域に設けられる。第１スイッチング素子Ｔｒは、第３半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。第３半導体層６１は、第２半導体層５１と同様にポリシリコンである。より好ましくは、第３半導体層６１は、ＬＴＰＳである。
本実施形態では、第１中継電極５６のうち第３半導体層６１と重なる部分が、ソース電極６２として機能する。信号線ＳＧＬのうち第３半導体層６１と重なる部分が、ドレイン電極６３して機能する。また、ゲート電極６４は、ゲート線ＧＣＬから第２方向Ｄｙに分岐して第３半導体層６１と重なる。本実施形態では、２つのゲート電極６４は第３半導体層６１と重なって設けられた、いわゆるダブルゲート構造である。
第１スイッチング素子Ｔｒは、第１中継電極５６を介して、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４と接続される。また、第１スイッチング素子Ｔｒは、信号線ＳＧＬとも接続される。
より具体的には、図８に示すように、第１スイッチング素子Ｔｒは、絶縁基板２１に設けられている。絶縁基板２１は、例えば透光性を有するガラス基板である。或いは、絶縁基板２１は、透光性を有するポリイミド等の樹脂で構成された樹脂基板又は樹脂フィルムであってもよい。検出装置１は、第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒが絶縁基板２１の上に形成される。このため、例えばシリコン基板などの半導体基板を用いた場合に比べ、検出装置１は、検出領域ＡＡの面積を大きくすることが容易である。
絶縁基板２１の上に、遮光層６７、６８が設けられる。アンダーコート膜２２は、遮光層６７、６８を覆って、絶縁基板２１の上に設けられる。アンダーコート膜２２、ゲート絶縁膜２３、第１層間絶縁膜２４は、無機絶縁膜であり、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。
第２半導体層５１及び第３半導体層６１は、アンダーコート膜２２の上に設けられる。つまり、第２フォトダイオードＰＤ２の第２半導体層５１及び第１スイッチング素子Ｔｒの第３半導体層６１は、同層に設けられる。また、第３方向Ｄｚにおいて、第２半導体層５１と絶縁基板２１との間に遮光層６７が設けられる。これにより、照明装置１２１（図１参照）からの光Ｌ１が直接、第２フォトダイオードＰＤ２に照射されることを抑制することができる。また、第３方向Ｄｚにおいて、第３半導体層６１と絶縁基板２１との間に遮光層６８が設けられる。これにより、第１スイッチング素子Ｔｒの光リーク電流を抑制することができる。
第３半導体層６１は、ｉ領域６１ａ、ＬＤＤ（Lightly Doped Drain）領域６１ｂ及びｎ領域６１ｃを含む。ｉ領域６１ａは、それぞれゲート電極６４と重なる領域に形成される。また、ｎ領域６１ｃは、高濃度不純物領域であり、ソース電極６２及びドレイン電極６３と接続される領域に形成される。ＬＤＤ領域６１ｂは、低濃度不純物領域であり、ｎ領域６１ｃとｉ領域６１ａとの間、及び２つのｉ領域６１ａの間に形成される。
ゲート絶縁膜２３は、第２半導体層５１及び第３半導体層６１を覆ってアンダーコート膜２２の上に設けられる。ゲート電極６４は、ゲート絶縁膜２３の上に設けられる。つまり、第１スイッチング素子Ｔｒは、第３半導体層６１の上側にゲート電極６４が設けられた、いわゆるトップゲート構造である。ただし、第１スイッチング素子Ｔｒは、ゲート電極６４が第３半導体層６１の上側及び下側の両方に設けられた、いわゆるデュアルゲート構造であってもよいし、ゲート電極６４が第３半導体層６１の下側に設けられたボトムゲート構造でもよい。
第１層間絶縁膜２４は、ゲート電極６４を覆ってゲート絶縁膜２３の上に設けられる。第１層間絶縁膜２４は、第２半導体層５１の上側にも設けられる。第１中継電極５６、第２中継電極５７及び信号線ＳＧＬは、第１層間絶縁膜２４の上に設けられる。第１スイッチング素子Ｔｒにおいて、ソース電極６２（第１中継電極５６）は、コンタクトホールＨ８を介して第３半導体層６１と接続される。ドレイン電極６３（信号線ＳＧＬ）は、コンタクトホールＨ７を介して第３半導体層６１と接続される。
第２フォトダイオードＰＤ２において、カソード電極５４（第１中継電極５６）は、コンタクトホールＨ６を介して第２半導体層５１のｎ領域５２ｃと接続される。これにより、第２フォトダイオードＰＤ２のカソード電極５４は、第１スイッチング素子Ｔｒと接続される。また、アノード電極５５（第２中継電極５７）は、コンタクトホールＨ５を介して第２半導体層５１のｐ領域５２ｂと接続される。
第２層間絶縁膜２５は、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒを覆って、第１層間絶縁膜２４の上に設けられる。第２層間絶縁膜２５は、有機膜であり、各種導電層で形成される凹凸を平坦化する平坦化膜である。なお、第２層間絶縁膜２５は、上述した無機材料により形成してもよい。
第１フォトダイオードＰＤ１のアノード電極３５は、バックプレーン２の第２層間絶縁膜２５の上に設けられる。第１フォトダイオードＰＤ１は、アノード電極３５、第１部分半導体層３１ａ及び第２部分半導体層３１ｂ、カソード電極３４の順に積層される。バックプレーン２は、所定の検出領域ごとにセンサを駆動する駆動回路基板である。バックプレーン２は、絶縁基板２１と、絶縁基板２１に設けられた第１スイッチング素子Ｔｒ、第２スイッチング素子ＴｒＧ及び各種配線等を有する。
第１部分半導体層３１ａは、ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃを含む。第２部分半導体層３１ｂは、ｉ型半導体層３３ａ、ｐ型半導体層３３ｂ及びｎ型半導体層３３ｃを含む。ｉ型半導体層３２ａ、３３ａ、ｐ型半導体層３２ｂ、３３ｂ及びｎ型半導体層３２ｃ、３３ｃは、光電変換素子の一具体例である。図８では、絶縁基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３２ａ、３３ａは、ｐ型半導体層３２ｂ、３３ｂとｎ型半導体層３２ｃ、３３ｃとの間に設けられる。本実施形態では、アノード電極３５の上に、ｐ型半導体層３２ｂ、３３ｂ、ｉ型半導体層３２ａ、３３ａ及びｎ型半導体層３２ｃ、３３ｃの順に積層されている。
ｎ型半導体層３２ｃ、３３ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３２ｂ、３３ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３２ａ、３３ａは、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２ｃ、３３ｃ及びｐ型半導体層３２ｂ、３３ｂよりも低い導電性を有する。
カソード電極３４及びアノード電極３５は、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料である。カソード電極３４は、電源信号ＳＶＳを光電変換層に供給するための電極である。アノード電極３５は、検出信号Ｖｄｅｔを読み出すための電極である。
アノード電極３５は、第２層間絶縁膜２５の上に設けられる。アノード電極３５は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂに亘って連続して設けられる。アノード電極３５は、第２層間絶縁膜２５に設けられたコンタクトホールＨ４を介して第２中継電極５７と接続される。
第１部分半導体層３１ａ及び第２部分半導体層３１ｂを覆って第３層間絶縁膜２６が設けられる。第３層間絶縁膜２６は有機膜であり、第１部分半導体層３１ａ及び第２部分半導体層３１ｂで形成される凹凸を平坦化する平坦化膜である。カソード電極３４は、第３層間絶縁膜２６の上に設けられる。カソード電極３４は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂの上に連続して設けられる。カソード電極３４は、第３層間絶縁膜２６に設けられたコンタクトホールＨ２、Ｈ１を介して第１部分半導体層３１ａ及び第２部分半導体層３１ｂと接続される。これにより、第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、アノード電極３５とカソード電極３４との間に並列に接続され、１つの光電変換素子として機能する。
カソード電極３４は、第１部分半導体層３１ａと第２部分半導体層３１ｂとの間隔ＳＰにおいて、コンタクトホールＨ３を介して第１中継電極５６と接続される。コンタクトホールＨ３は、第２層間絶縁膜２５及び第３層間絶縁膜２６を第３方向Ｄｚに貫通する貫通孔である。アノード電極３５の、コンタクトホールＨ３と重なる部分には開口３５ａが設けられており、コンタクトホールＨ３は開口３５ａを通って形成される。このような構成により、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。また、第１フォトダイオードＰＤ１のアノード電極３５と第２フォトダイオードＰＤ２のアノード電極５５とが、第２中継電極５７を介して接続される。
なお、図５に示す容量素子Ｃａの容量は、間隔ＳＰにおいて、第３層間絶縁膜２６を介して対向するアノード電極５５とカソード電極３４との間に形成される。又は、第１フォトダイオードＰＤ１の周縁の間隔ＳＰａにおいて、第３層間絶縁膜２６を介して対向するアノード電極５５とカソード電極３４との間に形成される。容量素子Ｃａには、露光期間Ｐｅｘでプラスの電荷が保持される。
図９は、第１フォトダイオード及び第２フォトダイオードの、波長と光吸収係数との関係を模式的に示すグラフである。図９の横軸は、波長を示し、縦軸は、光吸収係数を示す。光吸収係数は、物質中を進行する光の、吸収の程度を示す光学定数である。
図９に示すように、ａ－Ｓｉを含む第１フォトダイオードＰＤ１は、可視光領域、例えば３００ｎｍ以上８００ｎｍ以下の波長領域で良好な光吸収係数を示す。一方、ポリシリコンを含む第２フォトダイオードＰＤ２は、可視光領域から赤外領域を含む領域、例えば５００ｎｍ以上１１００ｎｍ以下の波長領域で良好な光吸収係数を示す。言い換えると、第１フォトダイオードＰＤ１は、可視光領域で高い感度を有し、第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１とは異なる波長領域である赤色の波長領域から赤外領域で高い感度を有する。
本実施形態の検出装置１は、感度波長領域が異なる第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２が積層されている。このため、いずれか一方のフォトダイオードを有する構成に比べて、感度を有する波長領域を広げることができる。
光Ｌ１（図１参照）は、間隔ＳＰ及び間隔ＳＰａを通って検出装置１を透過する。指Ｆｇで反射された光Ｌ２（図１参照）は、第１フォトダイオードＰＤ１に入射する。また、光Ｌ２のうち、第１フォトダイオードＰＤ１に吸収されない波長領域の光は、第１フォトダイオードＰＤ１を透過して第２フォトダイオードＰＤ２に入射する。例えば、指紋検出において、第１フォトダイオードＰＤ１は青色又は緑色の光Ｌ２を良好に検出することができる。また、静脈検出において、赤外光の光Ｌ２は、第１フォトダイオードＰＤ１に吸収されず、第２フォトダイオードＰＤ２に入射する。これにより、第２フォトダイオードＰＤ２は赤外光の光Ｌ２を良好に検出することができる。これにより検出装置１は、同一のデバイス（検出装置１）で、種々の生体に関する情報を検出することができる。
また、第１層間絶縁膜２４等の絶縁膜の帯電や不純物の影響で、第２フォトダイオードＰＤ２のｉ領域５２ａがｎ型になった場合でも、ｉ領域５２ａは、第１フォトダイオードＰＤ１のカソード電極３４で中性化される。このため、検出装置１は、光感度を向上させることができる。
また、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、部分検出領域ＰＡＡ、すなわち、複数のゲート線ＧＣＬと複数の信号線ＳＧＬとで囲まれた領域に設けられる。これによれば、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２のそれぞれに第１スイッチング素子Ｔｒ、ゲート線ＧＣＬ及び信号線ＳＧＬを設けた場合に比べて、スイッチング素子の数及び配線の数を少なくすることができる。したがって、検出装置１は、検出の解像度を向上させることができる。
なお、検出装置１は、指Ｆｇの指紋を検出する指紋センサ及び静脈を検出するセンサとして用いられる場合に限定されない。検出装置１は、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等、種々の生体に関する情報を検出する生体センサとして用いることもできる。
図１０は、駆動回路が有するスイッチング素子の概略断面構成を示す断面図である。図１０は、駆動回路スイッチング素子として信号線選択回路１６が有する第３スイッチング素子ＴｒＳについて説明する。ただし、図１０の説明は、他の駆動回路が有するスイッチング素子にも適用できる。すなわち、ゲート線駆動回路１５が有する第２スイッチング素子ＴｒＧ及びリセット回路１７が有する第４スイッチング素子ＴｒＲも図１０と同様の構成を適用できる。
図１０に示すように、第３スイッチング素子ＴｒＳのｎチャネルトランジスタｎ－ＴｒＳは、第４半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を含む。また、ｐチャネルトランジスタｐ－ＴｒＳは、第５半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。第４半導体層７１と絶縁基板２１との間には、遮光層７５が設けられ、第５半導体層８１と絶縁基板２１との間には、遮光層８５が設けられる。
第４半導体層７１及び第５半導体層８１は、いずれもポリシリコンである。より好ましくは、第４半導体層７１及び第５半導体層８１は、ＬＴＰＳである。第４半導体層７１は、ｉ領域７１ａ、ＬＤＤ領域７１ｂ及びｎ領域６１ｃを含む。また、第５半導体層８１は、ｉ領域８１ａ及びｐ領域８１ｂを含む。
ｎチャネルトランジスタｎ－ＴｒＳ及びｐチャネルトランジスタｐ－ＴｒＳの層構成は、図８に示す第１スイッチング素子Ｔｒと同様である。すなわち、第４半導体層７１及び第５半導体層８１は、図８に示す第２半導体層５１及び第３半導体層６１と同層に設けられる。ゲート電極７４及びゲート電極８４は、図８に示すゲート電極６４と同層に設けられる。ソース電極７２、ドレイン電極７３、ソース電極８２及びドレイン電極８３は、図８に示すソース電極６２（第１中継電極５６）、ドレイン電極６３（信号線ＳＧＬ）と同層に設けられる。
このように、検出領域ＡＡに設けられた第１フォトダイオードＰＤ１及び第１スイッチング素子Ｔｒと、周辺領域ＧＡに設けられた第３スイッチング素子ＴｒＳ等のスイッチング素子が、同じ材料が用いられ同層に設けられる。これにより、検出装置１の製造工程が簡略化され、製造コストを抑制することができる。なお、周辺領域ＧＡに設けられた駆動回路は、ＣＭＯＳトランジスタに限定されず、ｎチャネルトランジスタｎ－ＴｒＳ又はｐチャネルトランジスタｐ－ＴｒＳのいずれか一方で構成されていてもよい。
（第１実施形態の第１変形例）
図１１は、第１実施形態の第１変形例に係る検出装置の部分検出領域を模式的に示す平面図である。なお、上述した第１実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図１１に示すように、第１変形例では、上述した第１実施形態と比べて、平面視で、第１フォトダイオードＰＤ１が、第２フォトダイオードＰＤ２と隣り合って設けられている構成が異なる。
図１１に示すように、第１フォトダイオードＰＤ１は、第２方向Ｄｙにおいて、ゲート線ＧＣＬと離れて配置される。具体的には、第１フォトダイオードＰＤ１のアノード電極３５の一辺３５ｓは、平面視で、ゲート線ＧＣＬと第２方向Ｄｙに離れて配置され、アノード電極３５の一辺３５ｓとゲート線ＧＣＬとの間に間隔ＳＰｂが設けられている。一辺３５ｓは、アノード電極３５の第１方向Ｄｘに沿った辺のうち、第２フォトダイオードＰＤ２に近い位置の辺である。
第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第２方向Ｄｙに隣り合う第１フォトダイオードＰＤ１とゲート線ＧＣＬとの間に設けられる。第１中継電極５６及び第２中継電極５７は、それぞれ第１フォトダイオードＰＤ１のアノード電極３５と重なる部分と、第１フォトダイオードＰＤ１のアノード電極３５と重ならない部分とを有する。第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第１実施形態と同様に、第１中継電極５６及び第２中継電極５７を介して接続される。
図１２に示すように、第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１と重ならない領域に設けられる。すなわち、第２フォトダイオードＰＤ２のアノード電極５５の上には、第２層間絶縁膜２５及び第３層間絶縁膜２６が積層される。また、第３方向Ｄｚにおいて、絶縁基板２１と第１フォトダイオードＰＤ１との間には、第２半導体層５１が設けられていない。
このような構成により、指Ｆｇで反射した光Ｌ２は、第１フォトダイオードＰＤ１を透過しないで第２フォトダイオードＰＤ２に入射する。このため、第１変形例では、第１実施形態に比べて、第２フォトダイオードＰＤ２に入射する光Ｌ２の強度が大きくなるので、第２フォトダイオードＰＤ２の光利用効率が向上する。
（第２実施形態）
図１３は、第２実施形態に係る部分検出領域を示す回路図である。図１４は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。図１３に示すように、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４は、基準電位、例えばグランド電位に接続される。つまり、第２実施形態では、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第１実施形態とは逆方向に、第１スイッチング素子Ｔｒに並列接続される。
図１４に示すように、第１フォトダイオードＰＤ１のカソード電極３４は、第２層間絶縁膜２５の上に設けられる。第１フォトダイオードＰＤ１は、カソード電極３４、第１部分半導体層３１ａ及び第２部分半導体層３１ｂ、アノード電極３５の順に積層される。第３方向Ｄｚにおいて、第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、それぞれ、カソード電極３４の上に、ｎ型半導体層３２ｃ、３３ｃ、ｉ型半導体層３２ａ、３３ａ及びｐ型半導体層３２ｂ、３３ｂの順に積層されている。
アノード電極３５は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂの上に設けられる。また、アノード電極３５は、第１部分半導体層３１ａと第２部分半導体層３１ｂとの間の間隔ＳＰにおいて、コンタクトホールＨ３を介して第１中継電極５６と接続される。この場合、カソード電極３４の、コンタクトホールＨ３と重なる領域に開口３４ａが形成される。また、カソード電極３４は、コンタクトホールＨ４を介して第２中継電極５７と接続される。
第２フォトダイオードＰＤ２の第２半導体層５１は、第１方向Ｄｘにおいて、ｎ領域５２ｃ、ｉ領域５２ａ、ｐ領域５２ｂの順に配置される。第１中継電極５６のうち、第２半導体層５１と重なる部分がアノード電極５５として機能し、第２中継電極５７のうち、第２半導体層５１と重なる部分がカソード電極５４として機能する。アノード電極５５（第１中継電極５６）は、コンタクトホールＨ６を介して第２半導体層５１のｐ領域５２ｂと接続される。カソード電極５４（第２中継電極５７）は、コンタクトホールＨ５を介して第２半導体層５１のｎ領域５２ｃと接続される。
このような構成により、第１フォトダイオードＰＤ１のカソード電極３４と第２フォトダイオードＰＤ２のカソード電極５４とが、第２中継電極５７を介して接続される。また、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。
本実施形態では、容量素子Ｃａには、露光期間Ｐｅｘでマイナスの電荷が保持される。第２実施形態においても、第１実施形態と同様に、検出装置１は、高い感度を有する波長領域を広げることができる。なお、第２実施形態の平面構成は、図７と同様であるので、図示を省略する。具体的には、図７において、第１フォトダイオードＰＤ１のカソード電極３４とアノード電極３５とを入れ換え、第２フォトダイオードＰＤ２のカソード電極５４及びｎ領域５２ｃと、アノード電極５５とｐ領域５２ｂとを入れ換えた構成となる。また、第２実施形態においても、第１変形例の構成を適用することができる。
（第３実施形態）
図１５は、第３実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図１６は、図１５のＸＶＩ－ＸＶＩ’断面図である。図１５に示すように、第１フォトダイオードＰＤ１は、１つの第１半導体層３１を有して構成される。アノード電極３５は、第２フォトダイオードＰＤ２と重なる部分の近傍で、カソード電極３４の外周よりも外側に張り出した部分を有する。具体的には、カソード電極３４の一辺３４ｓは、第２方向Ｄｙにおいて、ゲート線ＧＣＬと離れて配置される。アノード電極３５の一辺３５ｓは、ゲート線ＧＣＬと重なる位置に配置される。アノード電極３５は、ゲート線ＧＣＬと重なる領域、すなわち、カソード電極３４の一辺３４ｓとアノード電極３５の一辺３５ｓとの間の領域で、第２中継電極５７と接続される。
第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１と重なる領域に設けられる。第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒの平面視での構成は、第１実施形態と同様である。
図１６に示すように、第１フォトダイオードＰＤ１は、第２層間絶縁膜２５の上に、カソード電極３４、第１半導体層３１、アノード電極３５の順に積層される。第１半導体層３１は、ｉ型半導体層３６ａ、ｐ型半導体層３６ｂ及びｎ型半導体層３６ｃを含む。第３方向Ｄｚにおいて、カソード電極３４の上に、ｎ型半導体層３６ｃ、ｉ型半導体層３６ａ、ｐ型半導体層３６ｂの順に積層されている。
カソード電極３４は、コンタクトホールＨ３を介して第１中継電極５６と接続される。コンタクトホールＨ３は、第２層間絶縁膜２５を第３方向Ｄｚに貫通して形成される。第２中継電極５７は、第２半導体層５１と重なる領域からゲート線ＧＣＬと重なる領域に延在する。言い換えると、第２中継電極５７は、第２半導体層５１と重なる部分と、ゲート線ＧＣＬと重なる部分とを含む。アノード電極３５は、コンタクトホールＨ４を介して、第２中継電極５７の、ゲート線ＧＣＬと重なる部分に接続される。コンタクトホールＨ４は、第２層間絶縁膜２５及び第３層間絶縁膜２６を第３方向Ｄｚに貫通して形成される。なお、第２フォトダイオードＰＤ２の積層構成は、図８に示す第１実施形態と同様である。
このような構成により、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。また、第１フォトダイオードＰＤ１のアノード電極３５と第２フォトダイオードＰＤ２のアノード電極５５とが、第２中継電極５７を介して接続される。すなわち、第３実施形態の回路構成は、第１実施形態の図５と同様である。
第３実施形態では、第１フォトダイオードＰＤ１が１つの第１半導体層３１で構成されており、図８に示す間隔ＳＰを有さない。このため、第１フォトダイオードＰＤ１の光Ｌ２を受光できる面積を大きくすることができるので、第１フォトダイオードＰＤ１の光利用効率が向上する。なお、容量素子Ｃａの容量は、図７に示す第１半導体層３１の外周と信号線ＳＧＬとの間隔ＳＰａ等において、対向するカソード電極３４とアノード電極３５との間に形成される。
（第３実施形態の第２変形例）
図１７は、第３実施形態の第２変形例に係る検出装置の部分検出領域を模式的に示す平面図である。図１７に示すように、第２変形例において、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第２方向Ｄｙに隣り合う第１フォトダイオードＰＤ１とゲート線ＧＣＬとの間に設けられる。より具体的には、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、アノード電極３５の一辺３５ｓとゲート線ＧＣＬとの間に設けられる。
アノード電極３５は、一辺３５ｓからゲート線ＧＣＬに向かう方向に突出する接続部３５ｔを有する。第２中継電極５７は、ゲート線ＧＣＬに沿って延在する。第２中継電極５７の一端側は、コンタクトホールＨ４を介してアノード電極３５の接続部３５ｔと接続される。第２中継電極５７の他端側（アノード電極５５）は、コンタクトホールＨ５を介して第２フォトダイオードＰＤ２の第２半導体層５１と接続される。
第２変形例では、第３実施形態に比べて、第２フォトダイオードＰＤ２に入射する光Ｌ２の強度が大きくなるので、第２フォトダイオードＰＤ２の光利用効率が向上する。
（第４実施形態）
図１８は、第４実施形態に係る検出装置の概略断面構成を示す断面図である。第４実施形態の回路構成は、第２実施形態の図１３に示す回路構成と同様であり、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４は、基準電位、例えばグランド電位に接続される。つまり、第４実施形態では、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第３実施形態とは逆方向に、第１スイッチング素子Ｔｒに並列接続される。
図１８に示すように、第１フォトダイオードＰＤ１は、第２層間絶縁膜２５の上に、アノード電極３５、第１半導体層３１、カソード電極３４の順に積層される。第３方向Ｄｚにおいて、第１半導体層３１は、カソード電極３４の上に、ｐ型半導体層３６ｂ、ｉ型半導体層３６ａ、ｎ型半導体層３６ｃの順に積層されている。
アノード電極３５は、コンタクトホールＨ３を介して第１中継電極５６と接続される。カソード電極３４は、アノード電極３５よりも外側に張り出している。カソード電極３４の一辺３４ｓ側の端部は、アノード電極３５と重ならない位置に設けられ、コンタクトホールＨ４を介して第２中継電極５７と接続される。
第２フォトダイオードＰＤ２の第２半導体層５１は、第１方向Ｄｘにおいて、ｎ領域５２ｃ、ｉ領域５２ａ、ｐ領域５２ｂの順に配置される。第１中継電極５６のうち、第２半導体層５１と重なる部分がアノード電極５５として機能し、第２中継電極５７のうち、第２半導体層５１と重なる部分がカソード電極５４として機能する。
このような構成により、第１フォトダイオードＰＤ１のカソード電極３４と第２フォトダイオードＰＤ２のカソード電極５４とが接続される。また、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。
本実施形態では、容量素子Ｃａには、露光期間Ｐｅｘでマイナスの電荷が保持される。なお、第４実施形態の平面構成は、第３実施形態の図１５と同様であるので、図示を省略する。具体的には、図１５において、第１フォトダイオードＰＤ１のカソード電極３４とアノード電極３５とを入れ換え、第２フォトダイオードＰＤ２のカソード電極５４及びｎ領域５２ｃと、アノード電極５５とｐ領域５２ｂとを入れ換えた構成となる。また、第４実施形態においても、第２変形例の構成を適用することができる。
（第５実施形態）
図１９は、第５実施形態に係る検出装置の部分検出領域を示す回路図である。図２０は、第５実施形態に係る検出装置の動作例を表すタイミング波形図である。図１９に示すように、第５実施形態では、部分検出領域ＰＡＡが容量素子Ｃａを有していない。すなわち、第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続され、第１スイッチング素子Ｔｒのドレインは、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４に接続される。なお、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の接続方向は、第２実施形態と同様であってもよい。
第１スイッチング素子Ｔｒがオンの期間に、部分検出領域ＰＡＡに光が照射されると、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２には光量に応じた電流が流れる。そして、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２から信号線ＳＧＬを介してＡＦＥ４８に電流が流れる。すなわち、第５実施形態では、容量素子Ｃａに電荷を蓄積する時間を省略することができる。
図２０に示すように、リセット期間Ｐｒｓｔにおいて、ゲート線ＧＣＬ２５６にゲート駆動信号ＶＧＣＬ２５６が供給された後、露光期間Ｐｅｘを省略して、読み出し期間Ｐｄｅｔが開始する。読み出し期間Ｐｄｅｔにおいて、ゲート駆動信号ＶＧＣＬが各ゲート線ＧＣＬに順次供給されると、第１スイッチング素子Ｔｒがオンになり、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２が信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒがオンの期間に第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２からＡＦＥ４８に電流が流れる。言い換えると、読み出し期間Ｐｄｅｔにおいて、高レベル電圧信号のゲート駆動信号ＶＧＣＬが供給されている期間が、露光期間Ｐｅｘである。
第５実施形態では、容量素子Ｃａを有していないので、部分検出領域ＰＡＡの回路構成を簡素化することができる。また、検出領域ＡＡの全領域の検出を迅速に行うことができるので、例えば、脈波等の血管像の時間的な変化を良好に検出することができる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１ 検出装置
１０ センサ部
１５ ゲート線駆動回路
１６ 信号線選択回路
１７ リセット回路
２１ 絶縁基板
２４ 第１層間絶縁膜
２５ 第２層間絶縁膜
３１ 第１半導体層
３１ａ 第１部分半導体層
３１ｂ 第２部分半導体層
３２ａ、３３ａ、３６ａ ｉ型半導体層
３２ｂ、３３ｂ、３６ｂ ｐ型半導体層
３２ｃ、３３ｃ、３６ｃ ｎ型半導体層
３４、５４ カソード電極
３５、５５ アノード電極
５１ 第２半導体層
５２ａ ｉ領域
５２ｂ ｐ領域
５２ｃ ｎ領域
５６ 第１中継電極
５７ 第２中継電極
ＧＣＬ ゲート線
ＰＤ１ 第１フォトダイオード
ＰＤ２ 第２フォトダイオード
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子

Claims (10)

  1. 絶縁基板と、
    前記絶縁基板に設けられ、第１方向に延在する複数のゲート線と、
    前記絶縁基板に設けられ、前記第１方向と交差する第２方向に延在する複数の信号線と、
    複数の前記ゲート線及び複数の前記信号線に接続されたスイッチング素子と、
    アモルファスシリコンを含む第１半導体層、アノード電極及びカソード電極を有し、前記スイッチング素子に接続される第１光電変換素子と、
    ポリシリコンを含む第２半導体層を有し、前記スイッチング素子に接続される第２光電変換素子と、
    複数の前記第２光電変換素子の前記第２半導体層の上に設けられた第１層間絶縁膜と、 前記第１層間絶縁膜の上に設けられた第１中継電極及び第２中継電極と、
    前記第１中継電極及び前記第２中継電極を覆って前記第１層間絶縁膜の上に設けられた第２層間絶縁膜と、を有し、
    前記第２光電変換素子の前記第２半導体層は、前記スイッチング素子が有する第３半導体層と同層に配置され、前記第２半導体層の一端側は、前記第１中継電極により前記第３半導体層と接続され、
    前記第１光電変換素子の前記第１半導体層は、離隔して配置された第１部分半導体層及び第２部分半導体層を有し、前記第２層間絶縁膜の上に、前記アノード電極、前記第１部分半導体層及び前記第２部分半導体層、前記カソード電極の順に積層され、
    平面視で隣接する前記第１部分半導体層と前記第２部分半導体層との間に位置し、前記アノード電極及び前記第２層間絶縁膜を貫通する第１コンタクトホールが設けられ、
    前記第１光電変換素子の前記カソード電極は、前記第１コンタクトホールを通して前記第１中継電極と接続され、
    前記第２半導体層の他端側は、前記第２中継電極と接続され、かつ、前記第１光電変換素子の前記アノード電極は、前記第２層間絶縁膜を貫通する第２コンタクトホールを通して前記第２中継電極と接続される
    検出装置。
  2. 絶縁基板と、
    前記絶縁基板に設けられ、第１方向に延在する複数のゲート線と、
    前記絶縁基板に設けられ、前記第１方向と交差する第２方向に延在する複数の信号線と、
    複数の前記ゲート線及び複数の前記信号線に接続されたスイッチング素子と、
    アモルファスシリコンを含む第１半導体層、アノード電極及びカソード電極を有し、前記スイッチング素子に接続される第１光電変換素子と、
    ポリシリコンを含む第２半導体層を有し、前記スイッチング素子に接続される第２光電変換素子と、
    複数の前記第２光電変換素子の前記第２半導体層の上に設けられた第１層間絶縁膜と、 前記第１層間絶縁膜の上に設けられた第１中継電極及び第２中継電極と、
    前記第１中継電極及び前記第２中継電極を覆って前記第１層間絶縁膜の上に設けられた第２層間絶縁膜と、を有し、
    前記第２光電変換素子の前記第２半導体層は、前記スイッチング素子が有する第３半導体層と同層に配置され、前記第２半導体層の一端側は、前記第１中継電極により前記第３半導体層と接続され、
    前記第２層間絶縁膜の上に、前記カソード電極、前記第１半導体層、前記アノード電極の順に積層され、
    前記第１光電変換素子の前記カソード電極は、前記第２層間絶縁膜を貫通する第１コンタクトホールを通して前記第１中継電極と接続され、
    前記第２半導体層の他端側は、前記第２中継電極と接続され、かつ、前記第１光電変換素子の前記アノード電極は、前記第２層間絶縁膜を貫通する第２コンタクトホールを通して前記第２中継電極と接続される
    検出装置。
  3. 前記第１光電変換素子及び前記第２光電変換素子は、複数の前記ゲート線と複数の前記信号線とで囲まれた領域に設けられる
    請求項１又は請求項２に記載の検出装置。
  4. 前記第１光電変換素子のカソード電極及び前記第２光電変換素子のカソード電極は、前記スイッチング素子に接続される
    請求項１から請求項３のいずれか１項に記載の検出装置。
  5. 前記第１半導体層は、ｐ型半導体層、i型半導体層及びｎ型半導体層を含み、
    前記絶縁基板に垂直な方向において、前記i型半導体層は、前記ｐ型半導体層と前記ｎ型半導体層との間に設けられる
    請求項１から請求項４のいずれか１項に記載の検出装置。
  6. 前記第２半導体層は、ｐ領域、i領域及びｎ領域を含み、
    平面視において、前記i領域は、前記ｐ領域と前記ｎ領域との間に設けられる
    請求項１から請求項５のいずれか１項に記載の検出装置。
  7. 前記スイッチング素子の前記第３半導体層は、ポリシリコンを含む
    請求項１から請求項６のいずれか１項に記載の検出装置。
  8. 平面視で、前記第１光電変換素子は、前記第２光電変換素子と重なって設けられる
    請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 前記絶縁基板は、複数の前記第１光電変換素子及び複数の前記第２光電変換素子が設けられた検出領域と、前記検出領域と前記絶縁基板の端部との間の周辺領域とを有し、
    前記周辺領域には、複数の前記スイッチング素子を駆動する駆動回路が設けられ、
    前記駆動回路は、ポリシリコンを含む第４半導体層を有する駆動回路スイッチング素子を含む
    請求項１から請求項８のいずれか１項に記載の検出装置。
  10. 前記駆動回路は、複数の前記ゲート線を駆動するゲート線駆動回路又は前記信号線と検出回路とを接続する信号線選択回路の少なくとも一方を含む
    請求項９に記載の検出装置。
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