WO2020129439A1 - 検出装置 - Google Patents

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WO2020129439A1
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photodiode
detection device
insulating film
photoelectric conversion
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PCT/JP2019/043293
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多田　正浩
真 内田
卓 中村
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a detection device.
  • biosensors used for personal authentication and the like.
  • Fingerprint sensors for example, refer to Patent Document 1
  • vein sensors are known as biometric sensors.
  • the fingerprint sensor described in Patent Document 1 has a plurality of photoelectric conversion elements such as photodiodes arranged on a semiconductor substrate. A signal output from the photoelectric conversion element changes depending on the amount of light applied.
  • a biometric sensor that uses an optical sensor is required to detect various types of biometric information of the detection target, not limited to the shape of the fingerprint of the detection target such as a finger or palm.
  • the wavelength of light and the detection sensitivity are different between fingerprint detection and vein detection.
  • the wavelength region having sensitivity is determined by the characteristics of the photoelectric conversion element. Therefore, it may be difficult to favorably detect a plurality of different biometric information such as fingerprints and veins with the same detection device.
  • An object of the present invention is to provide a detection device capable of detecting various biological information with the same device.
  • a detection device is an insulating substrate, a plurality of gate lines provided on the insulating substrate and extending in a first direction, and a second line provided on the insulating substrate and intersecting the first direction.
  • a plurality of signal lines extending in a direction, a switching element connected to the plurality of gate lines and the plurality of signal lines, and a first semiconductor layer containing amorphous silicon, and connected to the switching element.
  • FIG. 1 is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device including the detection device according to the first embodiment.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing the detection device.
  • FIG. 5 is a circuit diagram showing a partial detection area.
  • FIG. 6 is a timing waveform chart showing an operation example of the detection device.
  • FIG. 7 is a plan view schematically showing a partial detection area of the detection device according to the first embodiment.
  • FIG. 8 is a sectional view taken along line VIII-VIII′ of FIG. 7.
  • FIG. 9 is a graph schematically showing the relationship between the wavelength and the light absorption coefficient of the first photodiode and the second photodiode.
  • FIG. 10 is a sectional view showing a schematic sectional configuration of a switching element included in the drive circuit.
  • FIG. 11 is a plan view schematically showing a partial detection region of the detection device according to the first modified example of the first embodiment.
  • FIG. 12 is a cross-sectional view taken along line XII-XII′ of FIG.
  • FIG. 13 is a circuit diagram showing a partial detection area according to the second embodiment.
  • FIG. 14 is a cross-sectional view showing the schematic cross-sectional structure of the detection device according to the second embodiment.
  • FIG. 15 is a plan view schematically showing a partial detection area of the detection device according to the third embodiment.
  • 16 is a cross-sectional view taken along the line XVI-XVI' of FIG.
  • FIG. 17 is a plan view schematically showing a partial detection area of the detection device according to the second modification of the third embodiment.
  • FIG. 18 is a cross-sectional view showing the schematic cross-sectional structure of the detection device according to the fourth embodiment.
  • FIG. 19 is a circuit diagram showing a partial detection area of the detection device according to the fifth embodiment.
  • FIG. 20 is a timing waveform chart showing an operation example of the detection device according to the fifth embodiment.
  • FIG. 1 is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device including the detection device according to the first embodiment.
  • the detection device 120 with a lighting device includes the detection device 1, a lighting device 121, and a cover glass 122.
  • the illuminating device 121, the detecting device 1, and the cover glass 122 are laminated in this order in a direction perpendicular to the surface of the detecting device 1.
  • the lighting device 121 has a light irradiation surface 121a that irradiates light, and irradiates the light L1 from the light irradiation surface 121a toward the detection device 1.
  • the lighting device 121 is a backlight.
  • the illumination device 121 may be, for example, a so-called sidelight type backlight that includes a light guide plate provided at a position corresponding to the detection area AA and a plurality of light sources arranged at one end or both ends of the light guide plate. ..
  • As the light source for example, a light emitting diode (LED: Light Emitting Diode) that emits light of a predetermined color is used.
  • LED Light Emitting Diode
  • the illumination device 121 may be a so-called direct-type backlight having a light source (for example, an LED) provided directly below the detection area AA.
  • the illumination device 121 is not limited to a backlight, and may be provided on the side or above the detection device 1, or may irradiate the light L1 from the side or above the finger Fg.
  • the detection device 1 is provided so as to face the light irradiation surface 121a of the illumination device 121. In other words, the detection device 1 is provided between the lighting device 121 and the cover glass 122. The light L1 emitted from the illumination device 121 passes through the detection device 1 and the cover glass 122.
  • the detection device 1 is, for example, a light reflection type fingerprint sensor, and can detect irregularities (for example, fingerprints) on the surface of the finger Fg by detecting the light L2 reflected at the interface between the cover glass 122 and the air. Alternatively, the detection device 1 may detect the information on the living body by detecting the light L2 reflected inside the finger Fg in addition to the detection of the fingerprint.
  • the information on the living body is, for example, a blood vessel image such as a vein, a pulse, a pulse wave, or the like.
  • the color of the light L1 from the illumination device 121 may be different depending on the detection target. For example, in the case of fingerprint detection, the illumination device 121 can emit blue or green light L1, and in the case of vein detection, the illumination device 121 can emit infrared light L1.
  • the cover glass 122 is a member for protecting the detection device 1 and the illumination device 121, and covers the detection device 1 and the illumination device 121.
  • the cover glass 122 is, for example, a glass substrate.
  • the cover glass 122 is not limited to the glass substrate, and may be a resin substrate or the like. Further, the cover glass 122 may not be provided. In this case, a protective layer is provided on the surface of the detection device 1, and the finger Fg contacts the protective layer of the detection device 1.
  • the detection device 120 with a lighting device may be provided with a display panel instead of the lighting device 121.
  • the display panel may be, for example, an organic EL display panel (OLED: Organic Light Emitting Diode) or an inorganic EL display ( ⁇ -LED, Mini-LED).
  • the display panel may be a liquid crystal display panel (LCD: Liquid Crystal Display) using a liquid crystal element as a display element or an electrophoretic display panel (EPD: Electrophoretic Display) using an electrophoretic element as a display element.
  • LCD Liquid Crystal Display
  • EPD Electrophoretic Display
  • the display light emitted from the display panel can be transmitted through the detection device 1, and the fingerprint of the finger Fg or the information on the living body can be detected based on the light L2 reflected by the finger Fg.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • the detection device 1 includes an insulating substrate 21, a sensor unit 10, a gate line driving circuit 15, a signal line selection circuit 16, and an analog front end circuit (hereinafter, AFE (Analog Front End)). 48), a control circuit 102, and a power supply circuit 103.
  • AFE Analog Front End
  • control board 101 is electrically connected to the insulating board 21 via the flexible printed board 110.
  • the AFE 48 is provided on the flexible printed circuit board 110.
  • a control circuit 102 and a power supply circuit 103 are provided on the control board 101.
  • the control circuit 102 is, for example, an FPGA (Field Programmable Gate Array).
  • the control circuit 102 supplies a control signal to the sensor unit 10, the gate line drive circuit 15, and the signal line selection circuit 16 to control the detection operation of the sensor unit 10.
  • the power supply circuit 103 supplies a voltage signal such as a power supply signal SVS (see FIG. 6) to the sensor unit 10 and the gate line drive circuit 15.
  • the insulating substrate 21 has a detection area AA and a peripheral area GA.
  • the detection area AA is an area that overlaps with the plurality of first photodiodes PD1 and the plurality of second photodiodes PD2 (see FIG. 5) included in the sensor unit 10.
  • the peripheral area GA is an area outside the detection area AA and is an area that does not overlap the plurality of first photodiodes PD1 and the plurality of second photodiodes PD2. That is, the peripheral area GA is an area between the outer periphery of the detection area AA and the end of the insulating substrate 21.
  • the gate line drive circuit 15 and the signal line selection circuit 16 are provided in the peripheral area GA.
  • the detection device 1 further includes a detection control unit 11 and a detection unit 40. Some or all of the functions of the detection control unit 11 are included in the control circuit 102. Further, in the detection unit 40, a part or all of the functions other than the AFE 48 are included in the control circuit 102.
  • the sensor unit 10 is an optical sensor having a first photodiode PD1 and a second photodiode PD2 which are photoelectric conversion elements.
  • the first photodiode PD1 and the second photodiode PD2 included in the sensor unit 10 output an electric signal corresponding to the emitted light to the signal line selection circuit 16 as a detection signal Vdet.
  • the sensor unit 10 also performs detection according to the gate drive signal VGCL supplied from the gate line drive circuit 15.
  • the detection control unit 11 is a circuit that supplies control signals to the gate line drive circuit 15, the signal line selection circuit 16, and the detection unit 40 to control their operations.
  • the detection controller 11 supplies various control signals such as a start signal STV, a clock signal CK, and a reset signal RST1 to the gate line drive circuit 15.
  • the detection control unit 11 also supplies various control signals such as the selection signal SEL to the signal line selection circuit 16.
  • the gate line drive circuit 15 is a circuit that drives a plurality of gate lines GCL (see FIG. 4) based on various control signals.
  • the gate line drive circuit 15 sequentially or simultaneously selects a plurality of gate lines GCL and supplies a gate drive signal VGCL to the selected gate line GCL.
  • the gate line drive circuit 15 selects the plurality of first photodiodes PD1 and second photodiodes PD2 connected to the gate line GCL.
  • the signal line selection circuit 16 is a switch circuit that selects a plurality of signal lines SGL (see FIG. 4) sequentially or simultaneously.
  • the signal line selection circuit 16 connects the selected signal line SGL to the detection circuit AFE 48 based on the selection signal SEL supplied from the detection control unit 11.
  • the signal line selection circuit 16 outputs the detection signal Vdet of the first photodiode PD1 and the second photodiode PD2 to the detection unit 40.
  • the signal line selection circuit 16 is, for example, a multiplexer.
  • the detection unit 40 includes an AFE 48, a signal processing unit 44, a coordinate extraction unit 45, a storage unit 46, and a detection timing control unit 47.
  • the detection timing control unit 47 controls the AFE 48, the signal processing unit 44, and the coordinate extraction unit 45 to operate in synchronization with each other, based on the control signal supplied from the detection control unit 11.
  • the AFE 48 is a signal processing circuit having at least the functions of the detection signal amplifier 42 and the A/D converter 43.
  • the detection signal amplifier 42 amplifies the detection signal Vdet.
  • the A/D converter 43 converts the analog signal output from the detection signal amplifier 42 into a digital signal.
  • the signal processing unit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the AFE 48.
  • the signal processing unit 44 can detect irregularities on the surface of the finger Fg or the palm based on the signal from the AFE 48 when the finger Fg comes into contact with or comes close to the detection surface.
  • the storage unit 46 temporarily stores the signal calculated by the signal processing unit 44.
  • the storage unit 46 may be, for example, a RAM (Random Access Memory), a register circuit, or the like.
  • the coordinate extraction unit 45 is a logic circuit that obtains the detected coordinates of the unevenness of the surface of the finger Fg or the like when the contact or proximity of the finger Fg is detected by the signal processing unit 44.
  • the coordinate extracting unit 45 combines the detection signals Vdet output from the first photodiode PD1 and the second photodiode PD2 of the sensor unit 10 to generate two-dimensional information indicating the shape of the surface irregularities of the finger Fg or the like. ..
  • the coordinate extraction unit 45 may output the detection signal Vdet as the sensor output Vo without calculating the detected coordinates.
  • FIG. 4 is a circuit diagram showing the detection device.
  • FIG. 5 is a circuit diagram showing a partial detection area.
  • FIG. 6 is a timing waveform chart showing an operation example of the detection device.
  • the sensor unit 10 has a plurality of partial detection areas PAA arranged in a matrix.
  • the partial detection area PAA includes a first photodiode PD1 and a second photodiode PD2, a capacitive element Ca, and a first switching element Tr.
  • the first switching element Tr is provided corresponding to the first photodiode PD1 and the second photodiode PD2.
  • the first switching element Tr is configured by a thin film transistor, and in this example, is configured by an n-channel MOS (Metal Oxide Semiconductor) type TFT (Thin Film Transistor).
  • the gate of the first switching element Tr is connected to the gate line GCL.
  • the source of the first switching element Tr is connected to the signal line SGL.
  • the drain of the first switching element Tr is connected to the cathode electrode 34 of the first photodiode PD1, the cathode electrode 54 of the second photodiode PD2, and one end of the capacitive element Ca.
  • the other end of the anode electrode 35 of the first photodiode PD1, the anode electrode 55 of the second photodiode PD2, and the capacitive element Ca is connected to a reference potential, for example, the ground potential.
  • the first photodiode PD1 and the second photodiode PD2 are connected in parallel to the first switching element Tr in the same direction.
  • the third switching element TrS and the fourth switching element TrR are connected to the signal line SGL.
  • the third switching element TrS and the fourth switching element TrR are elements that form a drive circuit that drives the first switching element Tr.
  • the drive circuit includes the gate line drive circuit 15, the signal line selection circuit 16, the reset circuit 17 and the like provided in the peripheral area GA.
  • the third switching element TrS is composed of, for example, a CMOS (complementary MOS) transistor in which a p-channel transistor p-TrS and an n-channel transistor n-TrS are combined.
  • the fourth switching element TrR is also composed of a CMOS transistor.
  • the power source circuit 103 supplies the reference signal VR1 that is the initial potential of the capacitance element Ca to the capacitance element Ca.
  • the capacitive element Ca is reset.
  • the partial detection area PAA is irradiated with light
  • a current corresponding to the amount of light flows in each of the first photodiode PD1 and the second photodiode PD2, whereby charges are accumulated in the capacitive element Ca.
  • the first switching element Tr is turned on, a current flows through the signal line SGL according to the electric charge accumulated in the capacitive element Ca.
  • the signal line SGL is connected to the AFE 48 via the third switching element TrS of the signal line selection circuit 16.
  • the detection device 1 can detect a signal corresponding to the light amount of the light with which the first photodiode PD1 and the second photodiode PD2 are irradiated, for each partial detection area PAA.
  • the gate line GCL extends in the first direction Dx and is connected to a plurality of partial detection areas PAA arranged in the first direction Dx.
  • the plurality of gate lines GCL1, GCL2,..., GCL8 are arranged in the second direction Dy and are connected to the gate line drive circuit 15, respectively.
  • the gate lines GCL1, GCL2,..., GCL8 are simply referred to as the gate lines GCL unless it is necessary to distinguish between them.
  • the number of gate lines GCL is eight, but this is merely an example, and eight or more gate lines GCL may be arranged, for example, 256 lines.
  • the first direction Dx is one direction in a plane parallel to the insulating substrate 21 and is, for example, a direction parallel to the gate line GCL.
  • the second direction Dy is one direction in a plane parallel to the insulating substrate 21 and is a direction orthogonal to the first direction Dx.
  • the second direction Dy may intersect with the first direction Dx instead of intersecting at right angles.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy, and is a direction perpendicular to the insulating substrate 21.
  • the signal line SGL extends in the second direction Dy and is connected to the plurality of partial detection areas PAA arranged in the second direction Dy.
  • the plurality of signal lines SGL1, SGL2,..., SGL12 are arranged in the first direction Dx and are connected to the signal line selection circuit 16 and the reset circuit 17, respectively.
  • the number of signal lines SGL is 12, but this is merely an example, and 12 or more signal lines SGL, for example, 252 may be arranged.
  • the sensor unit 10 is provided between the signal line selection circuit 16 and the reset circuit 17. The configuration is not limited to this, and the signal line selection circuit 16 and the reset circuit 17 may be connected to the ends of the signal line SGL in the same direction.
  • the gate line drive circuit 15 receives various control signals such as the start signal STV, the clock signal CK, and the reset signal RST1 via the level shifter 151.
  • the gate line drive circuit 15 has a plurality of second switching elements TrG (not shown).
  • the gate line driving circuit 15 sequentially selects the plurality of gate lines GCL1, GCL2,..., GCL8 in a time division manner by the operation of the second switching element TrG.
  • the gate line drive circuit 15 supplies the gate drive signal VGCL to the plurality of first switching elements Tr via the selected gate line GCL.
  • the plurality of partial detection areas PAA arranged in the first direction Dx are selected as detection targets.
  • the signal line selection circuit 16 has a plurality of selection signal lines Lsel, a plurality of output signal lines Lout, and a third switching element TrS.
  • the plurality of third switching elements TrS are provided corresponding to the plurality of signal lines SGL, respectively.
  • the six signal lines SGL1, SGL2,..., SGL6 are connected to a common output signal line Lout1.
  • the six signal lines SGL7, SGL8,..., SGL12 are connected to a common output signal line Lout2.
  • the output signal lines Lout1 and Lout2 are connected to the AFE 48, respectively.
  • the signal lines SGL1, SGL2,..., SGL6 are the first signal line blocks
  • the signal lines SGL7, SGL8,..., SGL12 are the second signal line blocks.
  • the plurality of selection signal lines Lsel are respectively connected to the gates of the third switching elements TrS included in one signal line block. Further, one selection signal line Lsel is connected to the gates of the third switching elements TrS of the plurality of signal line blocks.
  • the selection signal lines Lsel1, Lsel2,..., Lsel6 are connected to the third switching elements TrS corresponding to the signal lines SGL1, SGL2,..., SGL6.
  • the selection signal line Lsel1 is connected to the third switching element TrS corresponding to the signal line SGL1 and the third switching element TrS corresponding to the signal line SGL7.
  • the selection signal line Lsel2 is connected to the third switching element TrS corresponding to the signal line SGL2 and the third switching element TrS corresponding to the signal line SGL8.
  • the control circuit 102 sequentially supplies the selection signal SEL to the selection signal line Lsel via the level shifter 161. Thereby, the signal line selection circuit 16 sequentially selects the signal lines SGL in one signal line block in a time division manner by the operation of the third switching element TrS. Further, the signal line selection circuit 16 simultaneously selects one signal line SGL in each of the plurality of signal line blocks. With such a configuration, the detection apparatus 1 can reduce the number of ICs (Integrated Circuits) including the AFE 48 or the number of IC terminals.
  • ICs Integrated Circuits
  • the reset circuit 17 has a reference signal line Lvr, a reset signal line Lrst, and a fourth switching element TrR.
  • the fourth switching element TrR is provided corresponding to the plurality of signal lines SGL.
  • the reference signal line Lvr is connected to one of the source and the drain of the plurality of fourth switching elements TrR.
  • the reset signal line Lrst is connected to the gates of the plurality of fourth switching elements TrR.
  • the control circuit 102 supplies the reset signal RST2 to the reset signal line Lrst via the level shifter 171.
  • the plurality of fourth switching elements TrR are turned on, and the plurality of signal lines SGL are electrically connected to the reference signal line Lvr.
  • the power supply circuit 103 supplies the reference signal VR1 to the reference signal line Lvr.
  • the reference signal VR1 is supplied to the capacitive element Ca included in the plurality of partial detection areas PAA.
  • the detection device 1 has a reset period Prst, an exposure period Pex, and a read period Pdet.
  • the power supply circuit 103 supplies the power supply signal SVS to the first photodiode PD1 and the second photodiode PD2 over the reset period Prst, the exposure period Pex, and the read period Pdet.
  • the control circuit 102 supplies the reference signal VR1 and the reset signal RST2, which are high-level voltage signals, to the reset circuit 17 before the reset period Prst starts.
  • the control circuit 102 supplies the start signal STV to the gate line drive circuit 15, and the reset period Prst starts.
  • the gate line drive circuit 15 sequentially selects the gate line GCL based on the start signal STV, the clock signal CK, and the reset signal RST1.
  • the gate line drive circuit 15 sequentially supplies the gate drive signal VGCL to the gate line GCL.
  • the gate drive signal VGCL has a pulsed waveform having a high level voltage VGH and a low level voltage VGL.
  • 256 gate lines GCL are provided, and the gate drive signals VGCL1,..., VGCL256 are sequentially supplied to each gate line GCL.
  • the capacitive elements Ca of all the partial detection areas PAA are sequentially electrically connected to the signal line SGL and the reference signal VR1 is supplied. As a result, the capacitance of the capacitive element Ca is reset.
  • the exposure period Pex starts after the gate drive signal VGCL256 is supplied to the gate line GCL.
  • the actual exposure periods Pex1,..., Pex256 in the partial detection area PAA corresponding to each gate line GCL have different start timings and end timings.
  • the exposure periods Pex1,..., Pex256 are started at the timing when the gate drive signal VGCL changes from the high level voltage VGH to the low level voltage VGL in the reset period Prst.
  • the exposure periods Pex1,..., Pex256 are ended at the timing when the gate drive signal VGCL changes from the low level voltage VGL to the high level voltage VGH during the read period Pdet.
  • the exposure time lengths of the exposure periods Pex1,..., Pex256 are equal.
  • the control circuit 102 sets the reset signal RST2 to a low level voltage. As a result, the operation of the reset circuit 17 is stopped.
  • the gate line drive circuit 15 sequentially supplies the gate drive signals VGCL1,..., VGCL256 to the gate line GCL.
  • the control circuit 102 sequentially supplies the selection signals SEL1,..., SEL6 to the signal line selection circuit 16 while the gate drive signal VGCL1 is at the high level voltage VGH.
  • the signal lines SGL in the partial detection area PAA selected by the gate drive signal VGCL1 are connected to the AFE 48 sequentially or simultaneously.
  • the detection signal Vdet is supplied to the AFE 48.
  • the signal line selection circuit 16 sequentially selects the signal line SGL in each period in which each gate drive signal VGCL becomes the high level voltage VGH.
  • the detection device 1 can output the detection signals Vdet of all the partial detection areas PAA to the AFE 48 during the read period Pdet.
  • the detection device 1 may perform detection by repeatedly executing the reset period Prst, the exposure period Pex, and the read period Pdet. Alternatively, the detection device 1 may start the detection operation at the timing when it is detected that the finger Fg or the like is in contact with or close to the detection surface.
  • FIG. 7 is a plan view schematically showing a partial detection area of the detection device according to the first embodiment.
  • FIG. 8 is a sectional view taken along line VIII-VIII′ of FIG. 7. Note that, in FIG. 7, the cathode electrode 34 and the anode electrode 35 are indicated by a chain double-dashed line in order to make the drawing easy to see.
  • the direction from the insulating substrate 21 to the first photodiode PD1 in the direction perpendicular to the surface of the insulating substrate 21 is referred to as “upper” or simply “upper”.
  • the direction from the first photodiode PD1 toward the insulating substrate 21 is “lower side” or simply “lower”.
  • the “plan view” refers to a case viewed from a direction perpendicular to the surface of the insulating substrate 21.
  • the partial detection area PAA is an area surrounded by a plurality of gate lines GCL and a plurality of signal lines SGL.
  • the first photodiode PD1, the second photodiode PD2, and the first switching element Tr are provided in the partial detection area PAA, that is, the area surrounded by the plurality of gate lines GCL and the plurality of signal lines SGL.
  • the first photodiode PD1 and the second photodiode PD2 are, for example, PIN (Positive Intrinsic Negative Diode) type photodiodes.
  • the first photodiode PD1 includes a first semiconductor layer 31, a cathode electrode 34, and an anode electrode 35.
  • the first semiconductor layer 31 includes a first partial semiconductor layer 31a and a second partial semiconductor layer 31b.
  • the first partial semiconductor layer 31a and the second partial semiconductor layer 31b of the first photodiode PD1 are amorphous silicon (a-Si).
  • the first partial semiconductor layer 31a and the second partial semiconductor layer 31b are provided adjacent to each other with a space SP in the first direction Dx.
  • the cathode electrode 34 and the anode electrode 35 are continuously provided over a region overlapping with the first partial semiconductor layer 31a, the second partial semiconductor layer 31b, and the space SP.
  • the first semiconductor layer 31 when it is not necessary to distinguish between the first partial semiconductor layer 31a and the second partial semiconductor layer 31b, they may be simply referred to as the first semiconductor layer 31.
  • the first photodiode PD1 is provided so as to overlap the second photodiode PD2. Specifically, the first partial semiconductor layer 31a of the first photodiode PD1 overlaps the second photodiode PD2.
  • the second photodiode PD2 includes a second semiconductor layer 51, a cathode electrode 54, and an anode electrode 55.
  • the second semiconductor layer 51 is polysilicon. More preferably, the second semiconductor layer 51 is low temperature polysilicon (hereinafter referred to as LTPS (Low Temperature Polycrystalline Silicon)).
  • the second semiconductor layer 51 has an i region 52a, ap region 52b, and an n region 52c.
  • i region 52a is arranged between p region 52b and n region 52c.
  • the p region 52b, the i region 52a, and the n region 52c are arranged in this order.
  • polysilicon is doped with impurities to form an n+ region.
  • p region 52b polysilicon is doped with impurities to form ap+ region.
  • the i region 52a is, for example, a non-doped intrinsic semiconductor and has lower conductivity than the p region 52b and the n region 52c.
  • the second semiconductor layer 51 and the first partial semiconductor layer 31a of the first photodiode PD1 are connected via the first relay electrode 56 and the second relay electrode 57.
  • the portion of the first relay electrode 56 that overlaps the second semiconductor layer 51 functions as the cathode electrode 54.
  • a portion of the second relay electrode 57 that overlaps the second semiconductor layer 51 functions as the anode electrode 55.
  • the first switching element Tr is provided in a region overlapping the second partial semiconductor layer 31b of the first photodiode PD1.
  • the first switching element Tr has a third semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • the third semiconductor layer 61 is polysilicon similarly to the second semiconductor layer 51. More preferably, the third semiconductor layer 61 is LTPS.
  • the portion of the first relay electrode 56 that overlaps the third semiconductor layer 61 functions as the source electrode 62.
  • the portion of the signal line SGL that overlaps with the third semiconductor layer 61 functions as the drain electrode 63.
  • the gate electrode 64 branches from the gate line GCL in the second direction Dy and overlaps with the third semiconductor layer 61.
  • the two gate electrodes 64 have a so-called double gate structure provided so as to overlap the third semiconductor layer 61.
  • the first switching element Tr is connected to the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 via the first relay electrode 56.
  • the first switching element Tr is also connected to the signal line SGL.
  • the first switching element Tr is provided on the insulating substrate 21.
  • the insulating substrate 21 is, for example, a translucent glass substrate.
  • the insulating substrate 21 may be a resin substrate or a resin film made of a resin such as polyimide having translucency.
  • the detection device 1 the first photodiode PD1, the second photodiode PD2, and the first switching element Tr are formed on the insulating substrate 21. Therefore, as compared with the case where a semiconductor substrate such as a silicon substrate is used, the detection device 1 can easily increase the area of the detection area AA.
  • Shielding layers 67 and 68 are provided on the insulating substrate 21.
  • the undercoat film 22 covers the light shielding layers 67 and 68 and is provided on the insulating substrate 21.
  • the undercoat film 22, the gate insulating film 23, and the first interlayer insulating film 24 are inorganic insulating films, and a silicon oxide film (SiO), a silicon nitride film (SiN), a silicon oxynitride film (SiON), or the like is used. Further, each inorganic insulating film is not limited to a single layer and may be a laminated film.
  • the second semiconductor layer 51 and the third semiconductor layer 61 are provided on the undercoat film 22. That is, the second semiconductor layer 51 of the second photodiode PD2 and the third semiconductor layer 61 of the first switching element Tr are provided in the same layer. Further, the light shielding layer 67 is provided between the second semiconductor layer 51 and the insulating substrate 21 in the third direction Dz. Accordingly, it is possible to prevent the light L1 from the lighting device 121 (see FIG. 1) from directly irradiating the second photodiode PD2. Further, the light shielding layer 68 is provided between the third semiconductor layer 61 and the insulating substrate 21 in the third direction Dz. Thereby, the light leak current of the first switching element Tr can be suppressed.
  • the third semiconductor layer 61 includes an i region 61a, an LDD (Lightly Doped Drain) region 61b, and an n region 61c.
  • the i region 61a is formed in a region overlapping with the gate electrode 64, respectively.
  • the n region 61c is a high-concentration impurity region and is formed in a region connected to the source electrode 62 and the drain electrode 63.
  • the LDD region 61b is a low concentration impurity region and is formed between the n region 61c and the i region 61a and between the two i regions 61a.
  • the gate insulating film 23 is provided on the undercoat film 22 so as to cover the second semiconductor layer 51 and the third semiconductor layer 61.
  • the gate electrode 64 is provided on the gate insulating film 23. That is, the first switching element Tr has a so-called top gate structure in which the gate electrode 64 is provided on the upper side of the third semiconductor layer 61. However, the first switching element Tr may have a so-called dual gate structure in which the gate electrode 64 is provided on both the upper side and the lower side of the third semiconductor layer 61, or the gate electrode 64 may be the third semiconductor layer 61. It may be a bottom gate structure provided on the lower side.
  • the first interlayer insulating film 24 is provided on the gate insulating film 23 so as to cover the gate electrode 64.
  • the first interlayer insulating film 24 is also provided on the upper side of the second semiconductor layer 51.
  • the first relay electrode 56, the second relay electrode 57, and the signal line SGL are provided on the first interlayer insulating film 24.
  • the source electrode 62 (first relay electrode 56) is connected to the third semiconductor layer 61 via the contact hole H8.
  • the drain electrode 63 (signal line SGL) is connected to the third semiconductor layer 61 via the contact hole H7.
  • the cathode electrode 54 (first relay electrode 56) is connected to the n region 52c of the second semiconductor layer 51 via the contact hole H6.
  • the cathode electrode 54 of the second photodiode PD2 is connected to the first switching element Tr.
  • the anode electrode 55 (second relay electrode 57) is connected to the p region 52b of the second semiconductor layer 51 via the contact hole H5.
  • the second interlayer insulating film 25 is provided on the first interlayer insulating film 24 so as to cover the second photodiode PD2 and the first switching element Tr.
  • the second interlayer insulating film 25 is an organic film, and is a flattening film that flattens unevenness formed by various conductive layers.
  • the second interlayer insulating film 25 may be formed of the above-mentioned inorganic material.
  • the anode electrode 35 of the first photodiode PD1 is provided on the second interlayer insulating film 25 of the backplane 2.
  • the backplane 2 is a drive circuit board that drives the sensor for each predetermined detection area.
  • the backplane 2 includes an insulating substrate 21, a first switching element Tr, a second switching element TrG provided on the insulating substrate 21, various wirings, and the like.
  • the first partial semiconductor layer 31a includes an i-type semiconductor layer 32a, a p-type semiconductor layer 32b, and an n-type semiconductor layer 32c.
  • the second partial semiconductor layer 31b includes an i-type semiconductor layer 33a, a p-type semiconductor layer 33b and an n-type semiconductor layer 33c.
  • the i-type semiconductor layers 32a and 33a, the p-type semiconductor layers 32b and 33b, and the n-type semiconductor layers 32c and 33c are specific examples of photoelectric conversion elements. In FIG.
  • the i-type semiconductor layers 32a and 33a are provided between the p-type semiconductor layers 32b and 33b and the n-type semiconductor layers 32c and 33c in the direction perpendicular to the surface of the insulating substrate 21 (third direction Dz).
  • the p-type semiconductor layers 32b and 33b, the i-type semiconductor layers 32a and 33a, and the n-type semiconductor layers 32c and 33c are stacked in this order on the anode electrode 35.
  • a-Si is doped with impurities to form an n+ region.
  • a-Si is doped with impurities to form p+ regions.
  • the i-type semiconductor layers 32a and 33a are, for example, non-doped intrinsic semiconductors and have lower conductivity than the n-type semiconductor layers 32c and 33c and the p-type semiconductor layers 32b and 33b.
  • the cathode electrode 34 and the anode electrode 35 are a light-transmitting conductive material such as ITO (Indium Tin Oxide).
  • the cathode electrode 34 is an electrode for supplying the power supply signal SVS to the photoelectric conversion layer.
  • the anode electrode 35 is an electrode for reading the detection signal Vdet.
  • the anode electrode 35 is provided on the second interlayer insulating film 25.
  • the anode electrode 35 is continuously provided over the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the anode electrode 35 is connected to the second relay electrode 57 via a contact hole H4 provided in the second interlayer insulating film 25.
  • a third interlayer insulating film 26 is provided so as to cover the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the third interlayer insulating film 26 is an organic film and is a flattening film that flattens the unevenness formed by the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the cathode electrode 34 is provided on the third interlayer insulating film 26.
  • the cathode electrode 34 is continuously provided on the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the cathode electrode 34 is connected to the first partial semiconductor layer 31a and the second partial semiconductor layer 31b through the contact holes H2 and H1 provided in the third interlayer insulating film 26.
  • the first partial semiconductor layer 31a and the second partial semiconductor layer 31b are connected in parallel between the anode electrode 35 and the cathode electrode 34 and function as one photoelectric conversion element.
  • the cathode electrode 34 is connected to the first relay electrode 56 via the contact hole H3 at the interval SP between the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the contact hole H3 is a through hole penetrating the second interlayer insulating film 25 and the third interlayer insulating film 26 in the third direction Dz.
  • An opening 35a is provided in a portion of the anode electrode 35 overlapping the contact hole H3, and the contact hole H3 is formed through the opening 35a.
  • the capacitance of the capacitive element Ca shown in FIG. 5 is formed between the anode electrode 55 and the cathode electrode 34 which face each other with the third interlayer insulating film 26 in between at the interval SP.
  • it is formed between the anode electrode 55 and the cathode electrode 34 facing each other with the third interlayer insulating film 26 in between at the interval SPa around the periphery of the first photodiode PD1. Positive charges are held in the capacitor Ca during the exposure period Pex.
  • FIG. 9 is a graph schematically showing the relationship between the wavelength and the light absorption coefficient of the first photodiode and the second photodiode.
  • the horizontal axis of FIG. 9 represents the wavelength, and the vertical axis represents the light absorption coefficient.
  • the light absorption coefficient is an optical constant indicating the degree of absorption of light traveling in a substance.
  • the first photodiode PD1 containing a-Si exhibits a good light absorption coefficient in a visible light region, for example, a wavelength region of 300 nm or more and 800 nm or less.
  • the second photodiode PD2 including polysilicon exhibits a good light absorption coefficient in a region including a visible light region to an infrared region, for example, a wavelength region of 500 nm or more and 1100 nm or less.
  • the first photodiode PD1 has high sensitivity in the visible light region
  • the second photodiode PD2 has high sensitivity in the red wavelength region, which is a different wavelength region from the first photodiode PD1, to the infrared region.
  • the detection device 1 of the present embodiment has a stack of a first photodiode PD1 and a second photodiode PD2 having different sensitivity wavelength regions. Therefore, the wavelength region having sensitivity can be widened as compared with the configuration having either one of the photodiodes.
  • the light L1 passes through the detection device 1 through the space SP and the space SPa.
  • the light L2 (see FIG. 1) reflected by the finger Fg enters the first photodiode PD1.
  • the first photodiode PD1 can favorably detect blue or green light L2.
  • the infrared light L2 is not absorbed by the first photodiode PD1 and is incident on the second photodiode PD2. Accordingly, the second photodiode PD2 can satisfactorily detect the infrared light L2.
  • the detection device 1 can detect information on various living bodies with the same device (detection device 1).
  • the detection device 1 can improve the photosensitivity.
  • the first photodiode PD1 and the second photodiode PD2 are provided in the partial detection area PAA, that is, in the area surrounded by the plurality of gate lines GCL and the plurality of signal lines SGL. According to this, the number of switching elements and the number of wirings are reduced as compared with the case where the first switching element Tr, the gate line GCL, and the signal line SGL are provided in each of the first photodiode PD1 and the second photodiode PD2. can do. Therefore, the detection device 1 can improve the detection resolution.
  • the detection device 1 is not limited to the case where it is used as a fingerprint sensor that detects a fingerprint of the finger Fg and a sensor that detects a vein.
  • the detection device 1 can also be used as a biometric sensor for detecting information on various living bodies such as a blood vessel image of a finger Fg or a palm, a pulse wave, a pulse, and a blood oxygen concentration.
  • FIG. 10 is a sectional view showing a schematic sectional structure of a switching element included in the drive circuit.
  • FIG. 10 illustrates the third switching element TrS included in the signal line selection circuit 16 as the drive circuit switching element.
  • the description of FIG. 10 can be applied to a switching element included in another drive circuit. That is, the same configuration as in FIG. 10 can be applied to the second switching element TrG included in the gate line driving circuit 15 and the fourth switching element TrR included in the reset circuit 17.
  • the n-channel transistor n-TrS of the third switching element TrS includes a fourth semiconductor layer 71, a source electrode 72, a drain electrode 73 and a gate electrode 74.
  • the p-channel transistor p-TrS includes a fifth semiconductor layer 81, a source electrode 82, a drain electrode 83 and a gate electrode 84.
  • a light shielding layer 75 is provided between the fourth semiconductor layer 71 and the insulating substrate 21, and a light shielding layer 85 is provided between the fifth semiconductor layer 81 and the insulating substrate 21.
  • the fourth semiconductor layer 71 and the fifth semiconductor layer 81 are both polysilicon. More preferably, the fourth semiconductor layer 71 and the fifth semiconductor layer 81 are LTPS.
  • the fourth semiconductor layer 71 includes an i region 71a, an LDD region 71b, and an n region 61c. Further, the fifth semiconductor layer 81 includes an i region 81a and ap region 81b.
  • the layer structure of the n-channel transistor n-TrS and the p-channel transistor p-TrS is the same as that of the first switching element Tr shown in FIG. That is, the fourth semiconductor layer 71 and the fifth semiconductor layer 81 are provided in the same layer as the second semiconductor layer 51 and the third semiconductor layer 61 shown in FIG.
  • the gate electrode 74 and the gate electrode 84 are provided in the same layer as the gate electrode 64 shown in FIG.
  • the source electrode 72, the drain electrode 73, the source electrode 82, and the drain electrode 83 are provided in the same layer as the source electrode 62 (first relay electrode 56) and the drain electrode 63 (signal line SGL) shown in FIG.
  • the first photodiode PD1 and the first switching element Tr provided in the detection area AA and the switching elements such as the third switching element TrS provided in the peripheral area GA are formed of the same material in the same layer. It is provided. Thereby, the manufacturing process of the detection device 1 is simplified, and the manufacturing cost can be suppressed.
  • the drive circuit provided in the peripheral region GA is not limited to the CMOS transistor, and may be configured by either the n-channel transistor n-TrS or the p-channel transistor p-TrS.
  • FIG. 11 is a plan view schematically showing a partial detection region of the detection device according to the first modified example of the first embodiment. Note that the same components as those described in the first embodiment described above are assigned the same reference numerals and overlapping description will be omitted. As shown in FIG. 11, in the first modification, the configuration in which the first photodiode PD1 is provided adjacent to the second photodiode PD2 in plan view is different from that in the above-described first embodiment. ..
  • the first photodiode PD1 is arranged apart from the gate line GCL in the second direction Dy. Specifically, one side 35s of the anode electrode 35 of the first photodiode PD1 is arranged apart from the gate line GCL in the second direction Dy in plan view, and is located between the one side 35s of the anode electrode 35 and the gate line GCL. Is provided with a space SPb. One side 35s is a side of the side of the anode electrode 35 along the first direction Dx, which is located near the second photodiode PD2.
  • the second photodiode PD2 and the first switching element Tr are provided between the first photodiode PD1 and the gate line GCL which are adjacent to each other in the second direction Dy.
  • the first relay electrode 56 and the second relay electrode 57 each have a portion that overlaps with the anode electrode 35 of the first photodiode PD1 and a portion that does not overlap with the anode electrode 35 of the first photodiode PD1.
  • the first photodiode PD1, the second photodiode PD2, and the first switching element Tr are connected via the first relay electrode 56 and the second relay electrode 57 as in the first embodiment.
  • the second photodiode PD2 is provided in a region that does not overlap the first photodiode PD1. That is, the second interlayer insulating film 25 and the third interlayer insulating film 26 are stacked on the anode electrode 55 of the second photodiode PD2. Further, the second semiconductor layer 51 is not provided between the insulating substrate 21 and the first photodiode PD1 in the third direction Dz.
  • the light L2 reflected by the finger Fg enters the second photodiode PD2 without passing through the first photodiode PD1. Therefore, in the first modified example, the intensity of the light L2 incident on the second photodiode PD2 is higher than that in the first embodiment, so that the light utilization efficiency of the second photodiode PD2 is improved.
  • FIG. 13 is a circuit diagram showing a partial detection area according to the second embodiment.
  • FIG. 14 is a cross-sectional view showing the schematic cross-sectional structure of the detection device according to the second embodiment.
  • the anode electrode 35 of the first photodiode PD1 and the anode electrode 55 of the second photodiode PD2 are connected to the first switching element Tr.
  • the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 are connected to a reference potential, for example, the ground potential. That is, in the second embodiment, the first photodiode PD1 and the second photodiode PD2 are connected in parallel to the first switching element Tr in the direction opposite to that of the first embodiment.
  • the cathode electrode 34 of the first photodiode PD1 is provided on the second interlayer insulating film 25.
  • the cathode electrode 34, the first partial semiconductor layer 31a, the second partial semiconductor layer 31b, and the anode electrode 35 are sequentially stacked.
  • the first partial semiconductor layer 31a and the second partial semiconductor layer 31b respectively have the n-type semiconductor layers 32c and 33c, the i-type semiconductor layers 32a and 33a, and the p-type semiconductor layer on the cathode electrode 34.
  • 32b and 33b are laminated in this order.
  • the anode electrode 35 is provided on the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the anode electrode 35 is connected to the first relay electrode 56 via the contact hole H3 at the interval SP between the first partial semiconductor layer 31a and the second partial semiconductor layer 31b.
  • the opening 34a is formed in the region of the cathode electrode 34 that overlaps the contact hole H3.
  • the cathode electrode 34 is connected to the second relay electrode 57 via the contact hole H4.
  • the second semiconductor layer 51 of the second photodiode PD2 is arranged in the order of the n region 52c, the i region 52a, and the p region 52b in the first direction Dx.
  • a portion of the first relay electrode 56 that overlaps the second semiconductor layer 51 functions as the anode electrode 55
  • a portion of the second relay electrode 57 that overlaps the second semiconductor layer 51 functions as the cathode electrode 54.
  • the anode electrode 55 (first relay electrode 56) is connected to the p region 52b of the second semiconductor layer 51 via the contact hole H6.
  • the cathode electrode 54 (second relay electrode 57) is connected to the n region 52c of the second semiconductor layer 51 via the contact hole H5.
  • the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 are connected via the second relay electrode 57. Further, the anode electrode 35 of the first photodiode PD1 and the anode electrode 55 of the second photodiode PD2 are connected to the first switching element Tr via the first relay electrode 56.
  • the capacitive element Ca holds a negative charge during the exposure period Pex.
  • the detection device 1 can widen the wavelength region having high sensitivity. Note that the planar configuration of the second embodiment is the same as that of FIG. 7, so illustration is omitted. Specifically, in FIG. 7, the cathode electrode 34 and the anode electrode 35 of the first photodiode PD1 are replaced with each other, and the cathode electrode 54 and the n region 52c of the second photodiode PD2, the anode electrode 55, and the p region 52b are replaced with each other. It will be replaced. Further, the configuration of the first modified example can be applied to the second embodiment as well.
  • FIG. 15 is a plan view schematically showing a partial detection area of the detection device according to the third embodiment. 16 is a cross-sectional view taken along the line XVI-XVI′ of FIG.
  • the first photodiode PD1 is configured to have one first semiconductor layer 31.
  • the anode electrode 35 has a portion projecting outside the outer periphery of the cathode electrode 34 in the vicinity of a portion overlapping the second photodiode PD2.
  • one side 34s of the cathode electrode 34 is arranged apart from the gate line GCL in the second direction Dy.
  • One side 35s of the anode electrode 35 is arranged at a position overlapping the gate line GCL.
  • the anode electrode 35 is connected to the second relay electrode 57 in a region overlapping the gate line GCL, that is, a region between one side 34s of the cathode electrode 34 and one side 35s of the anode electrode 35.
  • the second photodiode PD2 and the first switching element Tr are provided in a region overlapping with the first photodiode PD1.
  • the configurations of the second photodiode PD2 and the first switching element Tr in plan view are the same as in the first embodiment.
  • the first photodiode PD1 has a cathode electrode 34, a first semiconductor layer 31, and an anode electrode 35 stacked in this order on the second interlayer insulating film 25.
  • the first semiconductor layer 31 includes an i-type semiconductor layer 36a, a p-type semiconductor layer 36b, and an n-type semiconductor layer 36c.
  • the n-type semiconductor layer 36c, the i-type semiconductor layer 36a, and the p-type semiconductor layer 36b are sequentially stacked on the cathode electrode 34.
  • the cathode electrode 34 is connected to the first relay electrode 56 via the contact hole H3.
  • the contact hole H3 is formed so as to penetrate the second interlayer insulating film 25 in the third direction Dz.
  • the second relay electrode 57 extends from a region overlapping with the second semiconductor layer 51 to a region overlapping with the gate line GCL. In other words, the second relay electrode 57 includes a portion overlapping the second semiconductor layer 51 and a portion overlapping the gate line GCL.
  • the anode electrode 35 is connected to the portion of the second relay electrode 57 that overlaps the gate line GCL via the contact hole H4.
  • the contact hole H4 is formed by penetrating the second interlayer insulating film 25 and the third interlayer insulating film 26 in the third direction Dz.
  • the laminated structure of the second photodiode PD2 is the same as that of the first embodiment shown in FIG.
  • the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 are connected to the first switching element Tr via the first relay electrode 56. Further, the anode electrode 35 of the first photodiode PD1 and the anode electrode 55 of the second photodiode PD2 are connected via the second relay electrode 57. That is, the circuit configuration of the third embodiment is similar to that of FIG. 5 of the first embodiment.
  • the first photodiode PD1 is composed of one first semiconductor layer 31, and does not have the interval SP shown in FIG. For this reason, the area where the light L2 of the first photodiode PD1 can be received can be increased, so that the light utilization efficiency of the first photodiode PD1 is improved.
  • the capacitance of the capacitive element Ca is formed between the cathode electrode 34 and the anode electrode 35 which face each other, for example, in the interval SPa between the outer periphery of the first semiconductor layer 31 and the signal line SGL shown in FIG. 7.
  • FIG. 17 is a plan view schematically showing a partial detection area of the detection device according to the second modification of the third embodiment.
  • the second photodiode PD2 and the first switching element Tr are provided between the first photodiode PD1 and the gate line GCL which are adjacent to each other in the second direction Dy. More specifically, the second photodiode PD2 and the first switching element Tr are provided between one side 35s of the anode electrode 35 and the gate line GCL.
  • the anode electrode 35 has a connecting portion 35t protruding from one side 35s toward the gate line GCL.
  • the second relay electrode 57 extends along the gate line GCL. One end of the second relay electrode 57 is connected to the connecting portion 35t of the anode electrode 35 via the contact hole H4. The other end side (anode electrode 55) of the second relay electrode 57 is connected to the second semiconductor layer 51 of the second photodiode PD2 through the contact hole H5.
  • the intensity of the light L2 incident on the second photodiode PD2 is higher than that in the third embodiment, so that the light utilization efficiency of the second photodiode PD2 is improved.
  • FIG. 18 is a cross-sectional view showing the schematic cross-sectional structure of the detection device according to the fourth embodiment.
  • the circuit configuration of the fourth embodiment is similar to the circuit configuration of the second embodiment shown in FIG. 13, and the anode electrode 35 of the first photodiode PD1 and the anode electrode 55 of the second photodiode PD2 are the first switching elements Tr. Connected to.
  • the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 are connected to a reference potential, for example, the ground potential. That is, in the fourth embodiment, the first photodiode PD1 and the second photodiode PD2 are connected in parallel to the first switching element Tr in the opposite direction to the third embodiment.
  • the first photodiode PD1 has an anode electrode 35, a first semiconductor layer 31, and a cathode electrode 34 stacked in this order on the second interlayer insulating film 25.
  • the first semiconductor layer 31 is laminated on the cathode electrode 34 in the order of the p-type semiconductor layer 36b, the i-type semiconductor layer 36a, and the n-type semiconductor layer 36c.
  • the anode electrode 35 is connected to the first relay electrode 56 via the contact hole H3.
  • the cathode electrode 34 projects outside the anode electrode 35.
  • An end of the cathode electrode 34 on the side 34s side is provided at a position not overlapping the anode electrode 35, and is connected to the second relay electrode 57 via the contact hole H4.
  • the second semiconductor layer 51 of the second photodiode PD2 is arranged in the order of the n region 52c, the i region 52a, and the p region 52b in the first direction Dx.
  • a portion of the first relay electrode 56 that overlaps the second semiconductor layer 51 functions as the anode electrode 55, and a portion of the second relay electrode 57 that overlaps the second semiconductor layer 51 functions as the cathode electrode 54.
  • the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2 are connected. Further, the anode electrode 35 of the first photodiode PD1 and the anode electrode 55 of the second photodiode PD2 are connected to the first switching element Tr.
  • the capacitive element Ca holds a negative charge during the exposure period Pex.
  • the planar configuration of the fourth embodiment is similar to that of the third embodiment shown in FIG. Specifically, in FIG. 15, the cathode electrode 34 and the anode electrode 35 of the first photodiode PD1 are replaced with each other, and the cathode electrode 54 and the n region 52c of the second photodiode PD2, the anode electrode 55, and the p region 52b are replaced with each other. It will be replaced. Further, the configuration of the second modified example can be applied to the fourth embodiment as well.
  • FIG. 19 is a circuit diagram showing a partial detection area of the detection device according to the fifth embodiment.
  • FIG. 20 is a timing waveform chart showing an operation example of the detection device according to the fifth embodiment.
  • the partial detection area PAA does not have the capacitive element Ca. That is, the source of the first switching element Tr is connected to the signal line SGL, and the drain of the first switching element Tr is connected to the cathode electrode 34 of the first photodiode PD1 and the cathode electrode 54 of the second photodiode PD2. ..
  • the connection direction of the first photodiode PD1 and the second photodiode PD2 may be the same as in the second embodiment.
  • the exposure period Pex is omitted and the reading period Pdet starts.
  • the gate drive signal VGCL is sequentially supplied to each gate line GCL in the read period Pdet, the first switching element Tr is turned on and the first photodiode PD1 and the second photodiode PD2 are connected to the signal line SGL. ..
  • a current flows from the first photodiode PD1 and the second photodiode PD2 to the AFE 48 while the first switching element Tr is on.
  • the period in which the gate drive signal VGCL of the high level voltage signal is supplied is the exposure period Pex.
  • the circuit configuration of the partial detection area PAA can be simplified. Further, since the entire area of the detection area AA can be detected quickly, for example, a temporal change of the blood vessel image such as a pulse wave can be favorably detected.

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Abstract

検出装置は、絶縁基板と、絶縁基板に設けられ、第１方向に延在する複数のゲート線と、絶縁基板に設けられ、第１方向と交差する第２方向に延在する複数の信号線と、複数のゲート線及び複数の信号線に接続されたスイッチング素子と、アモルファスシリコンを含む第１半導体層を有し、スイッチング素子に接続される第１光電変換素子と、ポリシリコンを含む第２半導体層を有し、スイッチング素子に接続される第２光電変換素子と、を有する。

Description

検出装置
　本発明は、検出装置に関する。
　近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、指紋センサ（例えば、特許文献１参照）や静脈センサが知られている。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半導体基板上に複数配列されている。光電変換素子は、照射される光量に応じて出力される信号が変化する。
米国特許出願公開第２０１８／００１２０６９号明細書
　光学式センサを利用した生体センサは、指や掌等の被検出体の指紋の形状に限られず、被検出体の種々の生体情報を検出することが要求されている。例えば、指紋検出と、静脈検出とでは、光の波長や検出感度が異なる。例えば、特許文献１では、感度を有する波長領域が光電変換素子の特性で決定される。このため、指紋や静脈等の複数の異なる生体情報を同一の検出装置で良好に検出することが困難となる場合がある。
　本発明は、同一のデバイスで種々の生体情報を検出することが可能な検出装置を提供することを目的とする。
　本発明の一態様の検出装置は、絶縁基板と、前記絶縁基板に設けられ、第１方向に延在する複数のゲート線と、前記絶縁基板に設けられ、前記第１方向と交差する第２方向に延在する複数の信号線と、複数の前記ゲート線及び複数の前記信号線に接続されたスイッチング素子と、アモルファスシリコンを含む第１半導体層を有し、前記スイッチング素子に接続される第１光電変換素子と、ポリシリコンを含む第２半導体層を有し、前記スイッチング素子に接続される第２光電変換素子と、を有する。
図１は、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出装置を示す回路図である。 図５は、部分検出領域を示す回路図である。 図６は、検出装置の動作例を表すタイミング波形図である。 図７は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第１フォトダイオード及び第２フォトダイオードの、波長と光吸収係数との関係を模式的に示すグラフである。 図１０は、駆動回路が有するスイッチング素子の概略断面構成を示す断面図である。 図１１は、第１実施形態の第１変形例に係る検出装置の部分検出領域を模式的に示す平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ’断面図である。 図１３は、第２実施形態に係る部分検出領域を示す回路図である。 図１４は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。 図１５は、第３実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図１６は、図１５のＸＶＩ－ＸＶＩ’断面図である。 図１７は、第３実施形態の第２変形例に係る検出装置の部分検出領域を模式的に示す平面図である。 図１８は、第４実施形態に係る検出装置の概略断面構成を示す断面図である。 図１９は、第５実施形態に係る検出装置の部分検出領域を示す回路図である。 図２０は、第５実施形態に係る検出装置の動作例を表すタイミング波形図である。
　発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
　図１は、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。
　照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light　Emitting　Diode））が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。
　検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。言い換えると、照明装置１２１とカバーガラス１２２との間に検出装置１が設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、例えば、光反射型の指紋センサであり、カバーガラス１２２と空気との界面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。例えば、指紋検出の場合には、照明装置１２１は青色又は緑色の光Ｌ１を照射し、静脈検出の場合には、照明装置１２１は赤外光の光Ｌ１を照射することができる。
　カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。
　照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：　Organic　Light　Emitting　Diode）や無機ＥＬディスプレイ（μ－ＬＥＤ、Ｍｉｎｉ－ＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid　Crystal　Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic　Display）であってもよい。この場合であっても、表示パネルから照射された表示光が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。
　図２は、第１実施形態に係る検出装置を示す平面図である。図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、絶縁基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、アナログフロントエンド回路（以下、ＡＦＥ（Analog　Front　End）と表す）４８と、制御回路１０２と、電源回路１０３と、を有する。
　図２に示すように、絶縁基板２１には、フレキシブルプリント基板１１０を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板１１０には、ＡＦＥ４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源信号ＳＶＳ（図６参照）等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。
　絶縁基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の第１フォトダイオードＰＤ１及び複数の第２フォトダイオードＰＤ２（図５参照）と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、複数の第１フォトダイオードＰＤ１及び複数の第２フォトダイオードＰＤ２と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と絶縁基板２１の端部との間の領域である。ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
　図３に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、を有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、ＡＦＥ４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
　センサ部１０は、光電変換素子である第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を有する光センサである。センサ部１０が有する第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号ＶＧＣＬに従って検出を行う。
　検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＳＥＬ等の各種制御信号を信号線選択回路１６に供給する。
　ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図４参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号ＶＧＣＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を選択する。
　信号線選択回路１６は、複数の信号線ＳＧＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される選択信号ＳＥＬに基づいて、選択された信号線ＳＧＬと、検出回路であるＡＦＥ４８とを接続する。これにより、信号線選択回路１６は、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の検出信号Ｖｄｅｔを検出部４０に出力する。信号線選択回路１６は、例えばマルチプレクサである。
　検出部４０は、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。
　ＡＦＥ４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理部４４は、ＡＦＥ４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指Ｆｇが検出面に接触又は近接した場合に、ＡＦＥ４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。
　記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random　Access　Memory）、レジスタ回路等であってもよい。
　座標抽出部４５は、信号処理部４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。座標抽出部４５は、センサ部１０の各第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
　次に、検出装置１の回路構成例及び動作例について説明する。図４は、検出装置を示す回路図である。図５は、部分検出領域を示す回路図である。図６は、検出装置の動作例を表すタイミング波形図である。
　図４に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。図５に示すように、部分検出領域ＰＡＡは、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２と、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal　Oxide　Semiconductor）型のＴＦＴ（Thin　Film　Transistor）で構成されている。
　第１スイッチング素子Ｔｒのゲートはゲート線ＧＣＬに接続される。第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、第１フォトダイオードＰＤ１のカソード電極３４、第２フォトダイオードＰＤ２のカソード電極５４及び容量素子Ｃａの一端に接続される。第１フォトダイオードＰＤ１のアノード電極３５、第２フォトダイオードＰＤ２のアノード電極５５及び容量素子Ｃａの他端は、基準電位、例えばグランド電位に接続される。このように、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第１スイッチング素子Ｔｒに、同方向に並列接続される。
　信号線ＳＧＬには、第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲが接続される。第３スイッチング素子ＴｒＳ及び第４スイッチング素子ＴｒＲは、第１スイッチング素子Ｔｒを駆動する駆動回路を構成する素子である。本実施形態において、駆動回路は、周辺領域ＧＡに設けられたゲート線駆動回路１５、信号線選択回路１６及びリセット回路１７等を含む。第３スイッチング素子ＴｒＳは、例えば、ｐチャネルトランジスタｐ－ＴｒＳとｎチャネルトランジスタｎ－ＴｒＳとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）トランジスタで構成される。第４スイッチング素子ＴｒＲも同様にＣＭＯＳトランジスタで構成される。
　リセット回路１７の第４スイッチング素子ＴｒＲがオンになると、容量素子Ｃａには、電源回路１０３から、容量素子Ｃａの初期電位となる基準信号ＶＲ１が供給される。これにより、容量素子Ｃａがリセットされる。部分検出領域ＰＡＡに光が照射されると、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２にはそれぞれ光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介してＡＦＥ４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に照射される光の光量に応じた信号を検出できる。
　図４に示すように、ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。ゲート線ＧＣＬの数は８本であるが、あくまで一例であり、ゲート線ＧＣＬは、８本以上、例えば２５６本配列されていてもよい。
　なお、第１方向Ｄｘは、絶縁基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬと平行な方向である。また、第２方向Ｄｙは、絶縁基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、絶縁基板２１に垂直な方向である。
　信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡに接続される。また、複数の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ１２は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。信号線ＳＧＬの数は１２本であるが、あくまで一例であり、信号線ＳＧＬは、１２本以上、例えば２５２本配列されていてもよい。また、図４では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。
　ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、レベルシフタ１５１を介して受け取る。ゲート線駆動回路１５は、複数の第２スイッチング素子ＴｒＧ（図示は省略する）を有している。ゲート線駆動回路１５は、第２スイッチング素子ＴｒＧの動作により、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号ＶＧＣＬを供給する。これにより、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。
　信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれＡＦＥ４８に接続される。
　ここで、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６を第１信号線ブロックとし、信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６に対応する第３スイッチング素子ＴｒＳと接続される。また、選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ１に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ７に対応する第３スイッチング素子ＴｒＳと、に接続される。選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ２に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ８に対応する第３スイッチング素子ＴｒＳと、に接続される。
　制御回路１０２（図２参照）は、レベルシフタ１６１を介して、選択信号ＳＥＬを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックで同時に１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、ＡＦＥ４８を含むＩＣ（Integrated　Circuit）の数、又はＩＣの端子数を少なくすることができる。
　図４に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。
　制御回路１０２は、リセット信号ＲＳＴ２を、レベルシフタ１７１を介してリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１０３は、基準信号ＶＲ１を基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａに基準信号ＶＲ１が供給される。
　図６に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１０３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、電源信号ＳＶＳを第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に供給する。また、リセット期間Ｐｒｓｔが開始する前の時刻に、制御回路１０２は、高レベル電圧信号の基準信号ＶＲ１及びリセット信号ＲＳＴ２を、リセット回路１７に供給する。制御回路１０２は、ゲート線駆動回路１５にスタート信号ＳＴＶを供給し、リセット期間Ｐｒｓｔが開始する。
　リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号ＶＧＣＬをゲート線ＧＣＬに順次供給する。ゲート駆動信号ＶＧＣＬは、高レベル電圧ＶＧＨと低レベル電圧ＶＧＬとを有するパルス状の波形を有する。図６では、２５６本のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６が順次供給される。
　これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＶＲ１が供給される。この結果、容量素子Ｃａの容量がリセットされる。
　ゲート駆動信号ＶＧＣＬ２５６がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘが開始する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、開始のタイミング及び終了のタイミングが異なっている。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨから低レベル電圧ＶＧＬに変化したタイミングで開始される。また、露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号ＶＧＣＬが低レベル電圧ＶＧＬから高レベル電圧ＶＧＨに変化したタイミングで終了する。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６の露光時間の長さは等しい。
　露光期間Ｐｅｘでは、各部分検出領域ＰＡＡで、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２に照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。
　読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１０２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６を順次供給する。
　例えば、ゲート駆動信号ＶＧＣＬ１が高レベル電圧ＶＧＨの期間に、制御回路１０２は、選択信号ＳＥＬ１、…、ＳＥＬ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号ＶＧＣＬ１により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時にＡＦＥ４８に接続される。この結果、検出信号ＶｄｅｔがＡＦＥ４８に供給される。同様に、各ゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨとなる期間ごとに、信号線選択回路１６が順次信号線ＳＧＬを選択する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号ＶｄｅｔをＡＦＥ４８に出力することができる。
　検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを、繰り返し実行して検出を行ってもよい。或いは、検出装置１は、指Ｆｇ等が検出面に接触又は近接したことを検出したタイミングで、検出動作を開始してもよい。
　次に、検出装置１の詳細な構成について説明する。図７は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ’断面図である。なお、図７では、図面を見やすくするために、カソード電極３４及びアノード電極３５を二点鎖線で示している。
　なお、以下の説明において、絶縁基板２１の表面に垂直な方向において、絶縁基板２１から第１フォトダイオードＰＤ１に向かう方向を「上側」又は単に「上」とする。第１フォトダイオードＰＤ１から絶縁基板２１に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、絶縁基板２１の表面に垂直な方向から見た場合を示す。
　図７に示すように、部分検出領域ＰＡＡは、複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとで囲まれた領域である。第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、部分検出領域ＰＡＡ、すなわち、複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとで囲まれた領域に設けられる。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、例えば、ＰＩＮ（Positive　Intrinsic　Negative　Diode）型のフォトダイオードである。
　第１フォトダイオードＰＤ１は、第１半導体層３１と、カソード電極３４と、アノード電極３５とを含む。第１半導体層３１は、第１部分半導体層３１ａと、第２部分半導体層３１ｂとを含む。第１フォトダイオードＰＤ１の第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、アモルファスシリコン（ａ－Ｓｉ）である。第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、第１方向Ｄｘにおいて、間隔ＳＰを有して隣り合って設けられる。カソード電極３４及びアノード電極３５は、第１部分半導体層３１ａ、第２部分半導体層３１ｂ及び間隔ＳＰと重なる領域に亘って連続して設けられる。なお、以下の説明において、第１部分半導体層３１ａ及び第２部分半導体層３１ｂを区別して説明する必要がない場合には、単に第１半導体層３１と表す場合がある。
　第１フォトダイオードＰＤ１は、第２フォトダイオードＰＤ２と重なって設けられる。具体的には、第１フォトダイオードＰＤ１の第１部分半導体層３１ａは、第２フォトダイオードＰＤ２と重なる。第２フォトダイオードＰＤ２は、第２半導体層５１と、カソード電極５４と、アノード電極５５とを含む。第２半導体層５１は、ポリシリコンである。より好ましくは、第２半導体層５１は、低温ポリシリコン（以下、ＬＴＰＳ（Low　Temperature　Polycrystalline　Silicone）と表す）である。
　第２半導体層５１は、ｉ領域５２ａ、ｐ領域５２ｂ及びｎ領域５２ｃを有する。平面視で、ｉ領域５２ａは、ｐ領域５２ｂとｎ領域５２ｃとの間に配置される。具体的には、第１方向Ｄｘにおいて、ｐ領域５２ｂ、ｉ領域５２ａ、ｎ領域５２ｃの順に配置される。ｎ領域５２ｃは、ポリシリコンに不純物がドープされてｎ＋領域を形成する。ｐ領域５２ｂは、ポリシリコンに不純物がドープされてｐ＋領域を形成する。ｉ領域５２ａは、例えば、ノンドープの真性半導体であり、ｐ領域５２ｂ及びｎ領域５２ｃよりも低い導電性を有する。
　第２半導体層５１と、第１フォトダイオードＰＤ１の第１部分半導体層３１ａとは、第１中継電極５６及び第２中継電極５７を介して接続される。本実施形態では、第１中継電極５６のうち第２半導体層５１と重なる部分が、カソード電極５４として機能する。第２中継電極５７のうち第２半導体層５１と重なる部分が、アノード電極５５として機能する。なお、第２半導体層５１と、第１フォトダイオードＰＤ１との詳細な接続構成については後述する。
　第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１の第２部分半導体層３１ｂと重なる領域に設けられる。第１スイッチング素子Ｔｒは、第３半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。第３半導体層６１は、第２半導体層５１と同様にポリシリコンである。より好ましくは、第３半導体層６１は、ＬＴＰＳである。
　本実施形態では、第１中継電極５６のうち第３半導体層６１と重なる部分が、ソース電極６２として機能する。信号線ＳＧＬのうち第３半導体層６１と重なる部分が、ドレイン電極６３して機能する。また、ゲート電極６４は、ゲート線ＧＣＬから第２方向Ｄｙに分岐して第３半導体層６１と重なる。本実施形態では、２つのゲート電極６４は第３半導体層６１と重なって設けられた、いわゆるダブルゲート構造である。
　第１スイッチング素子Ｔｒは、第１中継電極５６を介して、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４と接続される。また、第１スイッチング素子Ｔｒは、信号線ＳＧＬとも接続される。
　より具体的には、図８に示すように、第１スイッチング素子Ｔｒは、絶縁基板２１に設けられている。絶縁基板２１は、例えば透光性を有するガラス基板である。或いは、絶縁基板２１は、透光性を有するポリイミド等の樹脂で構成された樹脂基板又は樹脂フィルムであってもよい。検出装置１は、第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒが絶縁基板２１の上に形成される。このため、例えばシリコン基板などの半導体基板を用いた場合に比べ、検出装置１は、検出領域ＡＡの面積を大きくすることが容易である。
　絶縁基板２１の上に、遮光層６７、６８が設けられる。アンダーコート膜２２は、遮光層６７、６８を覆って、絶縁基板２１の上に設けられる。アンダーコート膜２２、ゲート絶縁膜２３、第１層間絶縁膜２４は、無機絶縁膜であり、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。
　第２半導体層５１及び第３半導体層６１は、アンダーコート膜２２の上に設けられる。つまり、第２フォトダイオードＰＤ２の第２半導体層５１及び第１スイッチング素子Ｔｒの第３半導体層６１は、同層に設けられる。また、第３方向Ｄｚにおいて、第２半導体層５１と絶縁基板２１との間に遮光層６７が設けられる。これにより、照明装置１２１（図１参照）からの光Ｌ１が直接、第２フォトダイオードＰＤ２に照射されることを抑制することができる。また、第３方向Ｄｚにおいて、第３半導体層６１と絶縁基板２１との間に遮光層６８が設けられる。これにより、第１スイッチング素子Ｔｒの光リーク電流を抑制することができる。
　第３半導体層６１は、ｉ領域６１ａ、ＬＤＤ（Lightly　Doped　Drain）領域６１ｂ及びｎ領域６１ｃを含む。ｉ領域６１ａは、それぞれゲート電極６４と重なる領域に形成される。また、ｎ領域６１ｃは、高濃度不純物領域であり、ソース電極６２及びドレイン電極６３と接続される領域に形成される。ＬＤＤ領域６１ｂは、低濃度不純物領域であり、ｎ領域６１ｃとｉ領域６１ａとの間、及び２つのｉ領域６１ａの間に形成される。
　ゲート絶縁膜２３は、第２半導体層５１及び第３半導体層６１を覆ってアンダーコート膜２２の上に設けられる。ゲート電極６４は、ゲート絶縁膜２３の上に設けられる。つまり、第１スイッチング素子Ｔｒは、第３半導体層６１の上側にゲート電極６４が設けられた、いわゆるトップゲート構造である。ただし、第１スイッチング素子Ｔｒは、ゲート電極６４が第３半導体層６１の上側及び下側の両方に設けられた、いわゆるデュアルゲート構造であってもよいし、ゲート電極６４が第３半導体層６１の下側に設けられたボトムゲート構造でもよい。
　第１層間絶縁膜２４は、ゲート電極６４を覆ってゲート絶縁膜２３の上に設けられる。第１層間絶縁膜２４は、第２半導体層５１の上側にも設けられる。第１中継電極５６、第２中継電極５７及び信号線ＳＧＬは、第１層間絶縁膜２４の上に設けられる。第１スイッチング素子Ｔｒにおいて、ソース電極６２（第１中継電極５６）は、コンタクトホールＨ８を介して第３半導体層６１と接続される。ドレイン電極６３（信号線ＳＧＬ）は、コンタクトホールＨ７を介して第３半導体層６１と接続される。
　第２フォトダイオードＰＤ２において、カソード電極５４（第１中継電極５６）は、コンタクトホールＨ６を介して第２半導体層５１のｎ領域５２ｃと接続される。これにより、第２フォトダイオードＰＤ２のカソード電極５４は、第１スイッチング素子Ｔｒと接続される。また、アノード電極５５（第２中継電極５７）は、コンタクトホールＨ５を介して第２半導体層５１のｐ領域５２ｂと接続される。
　第２層間絶縁膜２５は、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒを覆って、第１層間絶縁膜２４の上に設けられる。第２層間絶縁膜２５は、有機膜であり、各種導電層で形成される凹凸を平坦化する平坦化膜である。なお、第２層間絶縁膜２５は、上述した無機材料により形成してもよい。
　第１フォトダイオードＰＤ１のアノード電極３５は、バックプレーン２の第２層間絶縁膜２５の上に設けられる。第１フォトダイオードＰＤ１は、アノード電極３５、第１部分半導体層３１ａ及び第２部分半導体層３１ｂ、カソード電極３４の順に積層される。バックプレーン２は、所定の検出領域ごとにセンサを駆動する駆動回路基板である。バックプレーン２は、絶縁基板２１と、絶縁基板２１に設けられた第１スイッチング素子Ｔｒ、第２スイッチング素子ＴｒＧ及び各種配線等を有する。
　第１部分半導体層３１ａは、ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃを含む。第２部分半導体層３１ｂは、ｉ型半導体層３３ａ、ｐ型半導体層３３ｂ及びｎ型半導体層３３ｃを含む。ｉ型半導体層３２ａ、３３ａ、ｐ型半導体層３２ｂ、３３ｂ及びｎ型半導体層３２ｃ、３３ｃは、光電変換素子の一具体例である。図８では、絶縁基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３２ａ、３３ａは、ｐ型半導体層３２ｂ、３３ｂとｎ型半導体層３２ｃ、３３ｃとの間に設けられる。本実施形態では、アノード電極３５の上に、ｐ型半導体層３２ｂ、３３ｂ、ｉ型半導体層３２ａ、３３ａ及びｎ型半導体層３２ｃ、３３ｃの順に積層されている。
　ｎ型半導体層３２ｃ、３３ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３２ｂ、３３ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３２ａ、３３ａは、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２ｃ、３３ｃ及びｐ型半導体層３２ｂ、３３ｂよりも低い導電性を有する。
　カソード電極３４及びアノード電極３５は、ＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電材料である。カソード電極３４は、電源信号ＳＶＳを光電変換層に供給するための電極である。アノード電極３５は、検出信号Ｖｄｅｔを読み出すための電極である。
　アノード電極３５は、第２層間絶縁膜２５の上に設けられる。アノード電極３５は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂに亘って連続して設けられる。アノード電極３５は、第２層間絶縁膜２５に設けられたコンタクトホールＨ４を介して第２中継電極５７と接続される。
　第１部分半導体層３１ａ及び第２部分半導体層３１ｂを覆って第３層間絶縁膜２６が設けられる。第３層間絶縁膜２６は有機膜であり、第１部分半導体層３１ａ及び第２部分半導体層３１ｂで形成される凹凸を平坦化する平坦化膜である。カソード電極３４は、第３層間絶縁膜２６の上に設けられる。カソード電極３４は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂの上に連続して設けられる。カソード電極３４は、第３層間絶縁膜２６に設けられたコンタクトホールＨ２、Ｈ１を介して第１部分半導体層３１ａ及び第２部分半導体層３１ｂと接続される。これにより、第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、アノード電極３５とカソード電極３４との間に並列に接続され、１つの光電変換素子として機能する。
　カソード電極３４は、第１部分半導体層３１ａと第２部分半導体層３１ｂとの間隔ＳＰにおいて、コンタクトホールＨ３を介して第１中継電極５６と接続される。コンタクトホールＨ３は、第２層間絶縁膜２５及び第３層間絶縁膜２６を第３方向Ｄｚに貫通する貫通孔である。アノード電極３５の、コンタクトホールＨ３と重なる部分には開口３５ａが設けられており、コンタクトホールＨ３は開口３５ａを通って形成される。このような構成により、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。また、第１フォトダイオードＰＤ１のアノード電極３５と第２フォトダイオードＰＤ２のアノード電極５５とが、第２中継電極５７を介して接続される。
　なお、図５に示す容量素子Ｃａの容量は、間隔ＳＰにおいて、第３層間絶縁膜２６を介して対向するアノード電極５５とカソード電極３４との間に形成される。又は、第１フォトダイオードＰＤ１の周縁の間隔ＳＰａにおいて、第３層間絶縁膜２６を介して対向するアノード電極５５とカソード電極３４との間に形成される。容量素子Ｃａには、露光期間Ｐｅｘでプラスの電荷が保持される。
　図９は、第１フォトダイオード及び第２フォトダイオードの、波長と光吸収係数との関係を模式的に示すグラフである。図９の横軸は、波長を示し、縦軸は、光吸収係数を示す。光吸収係数は、物質中を進行する光の、吸収の程度を示す光学定数である。
　図９に示すように、ａ－Ｓｉを含む第１フォトダイオードＰＤ１は、可視光領域、例えば３００ｎｍ以上８００ｎｍ以下の波長領域で良好な光吸収係数を示す。一方、ポリシリコンを含む第２フォトダイオードＰＤ２は、可視光領域から赤外領域を含む領域、例えば５００ｎｍ以上１１００ｎｍ以下の波長領域で良好な光吸収係数を示す。言い換えると、第１フォトダイオードＰＤ１は、可視光領域で高い感度を有し、第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１とは異なる波長領域である赤色の波長領域から赤外領域で高い感度を有する。
　本実施形態の検出装置１は、感度波長領域が異なる第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２が積層されている。このため、いずれか一方のフォトダイオードを有する構成に比べて、感度を有する波長領域を広げることができる。
　光Ｌ１（図１参照）は、間隔ＳＰ及び間隔ＳＰａを通って検出装置１を透過する。指Ｆｇで反射された光Ｌ２（図１参照）は、第１フォトダイオードＰＤ１に入射する。また、光Ｌ２のうち、第１フォトダイオードＰＤ１に吸収されない波長領域の光は、第１フォトダイオードＰＤ１を透過して第２フォトダイオードＰＤ２に入射する。例えば、指紋検出において、第１フォトダイオードＰＤ１は青色又は緑色の光Ｌ２を良好に検出することができる。また、静脈検出において、赤外光の光Ｌ２は、第１フォトダイオードＰＤ１に吸収されず、第２フォトダイオードＰＤ２に入射する。これにより、第２フォトダイオードＰＤ２は赤外光の光Ｌ２を良好に検出することができる。これにより検出装置１は、同一のデバイス（検出装置１）で、種々の生体に関する情報を検出することができる。
　また、第１層間絶縁膜２４等の絶縁膜の帯電や不純物の影響で、第２フォトダイオードＰＤ２のｉ領域５２ａがｎ型になった場合でも、ｉ領域５２ａは、第１フォトダイオードＰＤ１のカソード電極３４で中性化される。このため、検出装置１は、光感度を向上させることができる。
　また、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、部分検出領域ＰＡＡ、すなわち、複数のゲート線ＧＣＬと複数の信号線ＳＧＬとで囲まれた領域に設けられる。これによれば、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２のそれぞれに第１スイッチング素子Ｔｒ、ゲート線ＧＣＬ及び信号線ＳＧＬを設けた場合に比べて、スイッチング素子の数及び配線の数を少なくすることができる。したがって、検出装置１は、検出の解像度を向上させることができる。
　なお、検出装置１は、指Ｆｇの指紋を検出する指紋センサ及び静脈を検出するセンサとして用いられる場合に限定されない。検出装置１は、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等、種々の生体に関する情報を検出する生体センサとして用いることもできる。
　図１０は、駆動回路が有するスイッチング素子の概略断面構成を示す断面図である。図１０は、駆動回路スイッチング素子として信号線選択回路１６が有する第３スイッチング素子ＴｒＳについて説明する。ただし、図１０の説明は、他の駆動回路が有するスイッチング素子にも適用できる。すなわち、ゲート線駆動回路１５が有する第２スイッチング素子ＴｒＧ及びリセット回路１７が有する第４スイッチング素子ＴｒＲも図１０と同様の構成を適用できる。
　図１０に示すように、第３スイッチング素子ＴｒＳのｎチャネルトランジスタｎ－ＴｒＳは、第４半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を含む。また、ｐチャネルトランジスタｐ－ＴｒＳは、第５半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。第４半導体層７１と絶縁基板２１との間には、遮光層７５が設けられ、第５半導体層８１と絶縁基板２１との間には、遮光層８５が設けられる。
　第４半導体層７１及び第５半導体層８１は、いずれもポリシリコンである。より好ましくは、第４半導体層７１及び第５半導体層８１は、ＬＴＰＳである。第４半導体層７１は、ｉ領域７１ａ、ＬＤＤ領域７１ｂ及びｎ領域６１ｃを含む。また、第５半導体層８１は、ｉ領域８１ａ及びｐ領域８１ｂを含む。
　ｎチャネルトランジスタｎ－ＴｒＳ及びｐチャネルトランジスタｐ－ＴｒＳの層構成は、図８に示す第１スイッチング素子Ｔｒと同様である。すなわち、第４半導体層７１及び第５半導体層８１は、図８に示す第２半導体層５１及び第３半導体層６１と同層に設けられる。ゲート電極７４及びゲート電極８４は、図８に示すゲート電極６４と同層に設けられる。ソース電極７２、ドレイン電極７３、ソース電極８２及びドレイン電極８３は、図８に示すソース電極６２（第１中継電極５６）、ドレイン電極６３（信号線ＳＧＬ）と同層に設けられる。
　このように、検出領域ＡＡに設けられた第１フォトダイオードＰＤ１及び第１スイッチング素子Ｔｒと、周辺領域ＧＡに設けられた第３スイッチング素子ＴｒＳ等のスイッチング素子が、同じ材料が用いられ同層に設けられる。これにより、検出装置１の製造工程が簡略化され、製造コストを抑制することができる。なお、周辺領域ＧＡに設けられた駆動回路は、ＣＭＯＳトランジスタに限定されず、ｎチャネルトランジスタｎ－ＴｒＳ又はｐチャネルトランジスタｐ－ＴｒＳのいずれか一方で構成されていてもよい。
（第１実施形態の第１変形例）
　図１１は、第１実施形態の第１変形例に係る検出装置の部分検出領域を模式的に示す平面図である。なお、上述した第１実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図１１に示すように、第１変形例では、上述した第１実施形態と比べて、平面視で、第１フォトダイオードＰＤ１が、第２フォトダイオードＰＤ２と隣り合って設けられている構成が異なる。
　図１１に示すように、第１フォトダイオードＰＤ１は、第２方向Ｄｙにおいて、ゲート線ＧＣＬと離れて配置される。具体的には、第１フォトダイオードＰＤ１のアノード電極３５の一辺３５ｓは、平面視で、ゲート線ＧＣＬと第２方向Ｄｙに離れて配置され、アノード電極３５の一辺３５ｓとゲート線ＧＣＬとの間に間隔ＳＰｂが設けられている。一辺３５ｓは、アノード電極３５の第１方向Ｄｘに沿った辺のうち、第２フォトダイオードＰＤ２に近い位置の辺である。
　第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第２方向Ｄｙに隣り合う第１フォトダイオードＰＤ１とゲート線ＧＣＬとの間に設けられる。第１中継電極５６及び第２中継電極５７は、それぞれ第１フォトダイオードＰＤ１のアノード電極３５と重なる部分と、第１フォトダイオードＰＤ１のアノード電極３５と重ならない部分とを有する。第１フォトダイオードＰＤ１、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第１実施形態と同様に、第１中継電極５６及び第２中継電極５７を介して接続される。
　図１２に示すように、第２フォトダイオードＰＤ２は、第１フォトダイオードＰＤ１と重ならない領域に設けられる。すなわち、第２フォトダイオードＰＤ２のアノード電極５５の上には、第２層間絶縁膜２５及び第３層間絶縁膜２６が積層される。また、第３方向Ｄｚにおいて、絶縁基板２１と第１フォトダイオードＰＤ１との間には、第２半導体層５１が設けられていない。
　このような構成により、指Ｆｇで反射した光Ｌ２は、第１フォトダイオードＰＤ１を透過しないで第２フォトダイオードＰＤ２に入射する。このため、第１変形例では、第１実施形態に比べて、第２フォトダイオードＰＤ２に入射する光Ｌ２の強度が大きくなるので、第２フォトダイオードＰＤ２の光利用効率が向上する。
（第２実施形態）
　図１３は、第２実施形態に係る部分検出領域を示す回路図である。図１４は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。図１３に示すように、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４は、基準電位、例えばグランド電位に接続される。つまり、第２実施形態では、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第１実施形態とは逆方向に、第１スイッチング素子Ｔｒに並列接続される。
　図１４に示すように、第１フォトダイオードＰＤ１のカソード電極３４は、第２層間絶縁膜２５の上に設けられる。第１フォトダイオードＰＤ１は、カソード電極３４、第１部分半導体層３１ａ及び第２部分半導体層３１ｂ、アノード電極３５の順に積層される。第３方向Ｄｚにおいて、第１部分半導体層３１ａ及び第２部分半導体層３１ｂは、それぞれ、カソード電極３４の上に、ｎ型半導体層３２ｃ、３３ｃ、ｉ型半導体層３２ａ、３３ａ及びｐ型半導体層３２ｂ、３３ｂの順に積層されている。
　アノード電極３５は、第１部分半導体層３１ａ及び第２部分半導体層３１ｂの上に設けられる。また、アノード電極３５は、第１部分半導体層３１ａと第２部分半導体層３１ｂとの間の間隔ＳＰにおいて、コンタクトホールＨ３を介して第１中継電極５６と接続される。この場合、カソード電極３４の、コンタクトホールＨ３と重なる領域に開口３４ａが形成される。また、カソード電極３４は、コンタクトホールＨ４を介して第２中継電極５７と接続される。
　第２フォトダイオードＰＤ２の第２半導体層５１は、第１方向Ｄｘにおいて、ｎ領域５２ｃ、ｉ領域５２ａ、ｐ領域５２ｂの順に配置される。第１中継電極５６のうち、第２半導体層５１と重なる部分がアノード電極５５として機能し、第２中継電極５７のうち、第２半導体層５１と重なる部分がカソード電極５４として機能する。アノード電極５５（第１中継電極５６）は、コンタクトホールＨ６を介して第２半導体層５１のｐ領域５２ｂと接続される。カソード電極５４（第２中継電極５７）は、コンタクトホールＨ５を介して第２半導体層５１のｎ領域５２ｃと接続される。
　このような構成により、第１フォトダイオードＰＤ１のカソード電極３４と第２フォトダイオードＰＤ２のカソード電極５４とが、第２中継電極５７を介して接続される。また、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。
　本実施形態では、容量素子Ｃａには、露光期間Ｐｅｘでマイナスの電荷が保持される。第２実施形態においても、第１実施形態と同様に、検出装置１は、高い感度を有する波長領域を広げることができる。なお、第２実施形態の平面構成は、図７と同様であるので、図示を省略する。具体的には、図７において、第１フォトダイオードＰＤ１のカソード電極３４とアノード電極３５とを入れ換え、第２フォトダイオードＰＤ２のカソード電極５４及びｎ領域５２ｃと、アノード電極５５とｐ領域５２ｂとを入れ換えた構成となる。また、第２実施形態においても、第１変形例の構成を適用することができる。
（第３実施形態）
　図１５は、第３実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図１６は、図１５のＸＶＩ－ＸＶＩ’断面図である。図１５に示すように、第１フォトダイオードＰＤ１は、１つの第１半導体層３１を有して構成される。アノード電極３５は、第２フォトダイオードＰＤ２と重なる部分の近傍で、カソード電極３４の外周よりも外側に張り出した部分を有する。具体的には、カソード電極３４の一辺３４ｓは、第２方向Ｄｙにおいて、ゲート線ＧＣＬと離れて配置される。アノード電極３５の一辺３５ｓは、ゲート線ＧＣＬと重なる位置に配置される。アノード電極３５は、ゲート線ＧＣＬと重なる領域、すなわち、カソード電極３４の一辺３４ｓとアノード電極３５の一辺３５ｓとの間の領域で、第２中継電極５７と接続される。
　第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第１フォトダイオードＰＤ１と重なる領域に設けられる。第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒの平面視での構成は、第１実施形態と同様である。
　図１６に示すように、第１フォトダイオードＰＤ１は、第２層間絶縁膜２５の上に、カソード電極３４、第１半導体層３１、アノード電極３５の順に積層される。第１半導体層３１は、ｉ型半導体層３６ａ、ｐ型半導体層３６ｂ及びｎ型半導体層３６ｃを含む。第３方向Ｄｚにおいて、カソード電極３４の上に、ｎ型半導体層３６ｃ、ｉ型半導体層３６ａ、ｐ型半導体層３６ｂの順に積層されている。
　カソード電極３４は、コンタクトホールＨ３を介して第１中継電極５６と接続される。コンタクトホールＨ３は、第２層間絶縁膜２５を第３方向Ｄｚに貫通して形成される。第２中継電極５７は、第２半導体層５１と重なる領域からゲート線ＧＣＬと重なる領域に延在する。言い換えると、第２中継電極５７は、第２半導体層５１と重なる部分と、ゲート線ＧＣＬと重なる部分とを含む。アノード電極３５は、コンタクトホールＨ４を介して、第２中継電極５７の、ゲート線ＧＣＬと重なる部分に接続される。コンタクトホールＨ４は、第２層間絶縁膜２５及び第３層間絶縁膜２６を第３方向Ｄｚに貫通して形成される。なお、第２フォトダイオードＰＤ２の積層構成は、図８に示す第１実施形態と同様である。
　このような構成により、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４が、第１中継電極５６を介して第１スイッチング素子Ｔｒに接続される。また、第１フォトダイオードＰＤ１のアノード電極３５と第２フォトダイオードＰＤ２のアノード電極５５とが、第２中継電極５７を介して接続される。すなわち、第３実施形態の回路構成は、第１実施形態の図５と同様である。
　第３実施形態では、第１フォトダイオードＰＤ１が１つの第１半導体層３１で構成されており、図８に示す間隔ＳＰを有さない。このため、第１フォトダイオードＰＤ１の光Ｌ２を受光できる面積を大きくすることができるので、第１フォトダイオードＰＤ１の光利用効率が向上する。なお、容量素子Ｃａの容量は、図７に示す第１半導体層３１の外周と信号線ＳＧＬとの間隔ＳＰａ等において、対向するカソード電極３４とアノード電極３５との間に形成される。
（第３実施形態の第２変形例）
　図１７は、第３実施形態の第２変形例に係る検出装置の部分検出領域を模式的に示す平面図である。図１７に示すように、第２変形例において、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、第２方向Ｄｙに隣り合う第１フォトダイオードＰＤ１とゲート線ＧＣＬとの間に設けられる。より具体的には、第２フォトダイオードＰＤ２及び第１スイッチング素子Ｔｒは、アノード電極３５の一辺３５ｓとゲート線ＧＣＬとの間に設けられる。
　アノード電極３５は、一辺３５ｓからゲート線ＧＣＬに向かう方向に突出する接続部３５ｔを有する。第２中継電極５７は、ゲート線ＧＣＬに沿って延在する。第２中継電極５７の一端側は、コンタクトホールＨ４を介してアノード電極３５の接続部３５ｔと接続される。第２中継電極５７の他端側（アノード電極５５）は、コンタクトホールＨ５を介して第２フォトダイオードＰＤ２の第２半導体層５１と接続される。
　第２変形例では、第３実施形態に比べて、第２フォトダイオードＰＤ２に入射する光Ｌ２の強度が大きくなるので、第２フォトダイオードＰＤ２の光利用効率が向上する。
（第４実施形態）
　図１８は、第４実施形態に係る検出装置の概略断面構成を示す断面図である。第４実施形態の回路構成は、第２実施形態の図１３に示す回路構成と同様であり、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４は、基準電位、例えばグランド電位に接続される。つまり、第４実施形態では、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、第３実施形態とは逆方向に、第１スイッチング素子Ｔｒに並列接続される。
　図１８に示すように、第１フォトダイオードＰＤ１は、第２層間絶縁膜２５の上に、アノード電極３５、第１半導体層３１、カソード電極３４の順に積層される。第３方向Ｄｚにおいて、第１半導体層３１は、カソード電極３４の上に、ｐ型半導体層３６ｂ、ｉ型半導体層３６ａ、ｎ型半導体層３６ｃの順に積層されている。
　アノード電極３５は、コンタクトホールＨ３を介して第１中継電極５６と接続される。カソード電極３４は、アノード電極３５よりも外側に張り出している。カソード電極３４の一辺３４ｓ側の端部は、アノード電極３５と重ならない位置に設けられ、コンタクトホールＨ４を介して第２中継電極５７と接続される。
　第２フォトダイオードＰＤ２の第２半導体層５１は、第１方向Ｄｘにおいて、ｎ領域５２ｃ、ｉ領域５２ａ、ｐ領域５２ｂの順に配置される。第１中継電極５６のうち、第２半導体層５１と重なる部分がアノード電極５５として機能し、第２中継電極５７のうち、第２半導体層５１と重なる部分がカソード電極５４として機能する。
　このような構成により、第１フォトダイオードＰＤ１のカソード電極３４と第２フォトダイオードＰＤ２のカソード電極５４とが接続される。また、第１フォトダイオードＰＤ１のアノード電極３５及び第２フォトダイオードＰＤ２のアノード電極５５が第１スイッチング素子Ｔｒに接続される。
　本実施形態では、容量素子Ｃａには、露光期間Ｐｅｘでマイナスの電荷が保持される。なお、第４実施形態の平面構成は、第３実施形態の図１５と同様であるので、図示を省略する。具体的には、図１５において、第１フォトダイオードＰＤ１のカソード電極３４とアノード電極３５とを入れ換え、第２フォトダイオードＰＤ２のカソード電極５４及びｎ領域５２ｃと、アノード電極５５とｐ領域５２ｂとを入れ換えた構成となる。また、第４実施形態においても、第２変形例の構成を適用することができる。
（第５実施形態）
　図１９は、第５実施形態に係る検出装置の部分検出領域を示す回路図である。図２０は、第５実施形態に係る検出装置の動作例を表すタイミング波形図である。図１９に示すように、第５実施形態では、部分検出領域ＰＡＡが容量素子Ｃａを有していない。すなわち、第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続され、第１スイッチング素子Ｔｒのドレインは、第１フォトダイオードＰＤ１のカソード電極３４及び第２フォトダイオードＰＤ２のカソード電極５４に接続される。なお、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２の接続方向は、第２実施形態と同様であってもよい。
　第１スイッチング素子Ｔｒがオンの期間に、部分検出領域ＰＡＡに光が照射されると、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２には光量に応じた電流が流れる。そして、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２から信号線ＳＧＬを介してＡＦＥ４８に電流が流れる。すなわち、第５実施形態では、容量素子Ｃａに電荷を蓄積する時間を省略することができる。
　図２０に示すように、リセット期間Ｐｒｓｔにおいて、ゲート線ＧＣＬ２５６にゲート駆動信号ＶＧＣＬ２５６が供給された後、露光期間Ｐｅｘを省略して、読み出し期間Ｐｄｅｔが開始する。読み出し期間Ｐｄｅｔにおいて、ゲート駆動信号ＶＧＣＬが各ゲート線ＧＣＬに順次供給されると、第１スイッチング素子Ｔｒがオンになり、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２が信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒがオンの期間に第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２からＡＦＥ４８に電流が流れる。言い換えると、読み出し期間Ｐｄｅｔにおいて、高レベル電圧信号のゲート駆動信号ＶＧＣＬが供給されている期間が、露光期間Ｐｅｘである。
　第５実施形態では、容量素子Ｃａを有していないので、部分検出領域ＰＡＡの回路構成を簡素化することができる。また、検出領域ＡＡの全領域の検出を迅速に行うことができるので、例えば、脈波等の血管像の時間的な変化を良好に検出することができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
　１　検出装置
　１０　センサ部
　１５　ゲート線駆動回路
　１６　信号線選択回路
　１７　リセット回路
　２１　絶縁基板
　２４　第１層間絶縁膜
　２５　第２層間絶縁膜
　３１　第１半導体層
　３１ａ　第１部分半導体層
　３１ｂ　第２部分半導体層
　３２ａ、３３ａ、３６ａ　ｉ型半導体層
　３２ｂ、３３ｂ、３６ｂ　ｐ型半導体層
　３２ｃ、３３ｃ、３６ｃ　ｎ型半導体層
　３４、５４　カソード電極
　３５、５５　アノード電極
　５１　第２半導体層
　５２ａ　ｉ領域
　５２ｂ　ｐ領域
　５２ｃ　ｎ領域
　５６　第１中継電極
　５７　第２中継電極
　ＧＣＬ　ゲート線
　ＰＤ１　第１フォトダイオード
　ＰＤ２　第２フォトダイオード
　ＳＧＬ　信号線
　Ｔｒ　第１スイッチング素子

Claims (17)

  1. 　絶縁基板と、
    　前記絶縁基板に設けられ、第１方向に延在する複数のゲート線と、
    　前記絶縁基板に設けられ、前記第１方向と交差する第２方向に延在する複数の信号線と、
    　複数の前記ゲート線及び複数の前記信号線に接続されたスイッチング素子と、
    　アモルファスシリコンを含む第１半導体層を有し、前記スイッチング素子に接続される第１光電変換素子と、
    　ポリシリコンを含む第２半導体層を有し、前記スイッチング素子に接続される第２光電変換素子と、を有する
    　検出装置。
  2. 　前記第１光電変換素子及び前記第２光電変換素子は、複数の前記ゲート線と複数の前記信号線とで囲まれた領域に設けられる
    　請求項１に記載の検出装置。
  3. 　前記第１光電変換素子のカソード電極及び前記第２光電変換素子のカソード電極は、前記スイッチング素子に接続される
    　請求項１又は請求項２に記載の検出装置。
  4. 　前記第１光電変換素子のアノード電極及び前記第２光電変換素子のアノード電極は、前記スイッチング素子に接続される
    　請求項１又は請求項２に記載の検出装置。
  5. 　前記第１半導体層は、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含み、
    　前記絶縁基板に垂直な方向において、前記ｉ型半導体層は、前記ｐ型半導体層と前記ｎ型半導体層との間に設けられる
    　請求項１から請求項４のいずれか１項に記載の検出装置。
  6. 　前記第２半導体層は、ｐ領域、ｉ領域及びｎ領域を含み、
    　平面視において、前記ｉ領域は、前記ｐ領域と前記ｎ領域との間に設けられる
    　請求項１から請求項５のいずれか１項に記載の検出装置。
  7. 　複数の前記第２光電変換素子の前記第２半導体層の上に設けられた第１層間絶縁膜と、
    　前記第１層間絶縁膜の上に設けられた第２層間絶縁膜と、を有し、
    　前記第１光電変換素子のアノード電極は、前記第２層間絶縁膜の上に設けられる
    　請求項１から請求項６のいずれか１項に記載の検出装置。
  8. 　前記第１層間絶縁膜の上に設けられた中継電極を有し、
    　前記第２半導体層は、前記第１層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続され、
    　前記第１光電変換素子のカソード電極は、前記第１半導体層の上に設けられ、前記第２層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続される
    　請求項７に記載の検出装置。
  9. 　前記第１層間絶縁膜の上に設けられた中継電極を有し、
    　前記第２半導体層は、前記第１層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続され、
    　前記第１光電変換素子のアノード電極は、前記第２層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続される
    　請求項７に記載の検出装置。
  10. 　複数の前記第２光電変換素子の前記第２半導体層の上に設けられた第１層間絶縁膜と、
    　前記第１層間絶縁膜の上に設けられた第２層間絶縁膜と、を有し、
    　前記第１光電変換素子のカソード電極は、前記第２層間絶縁膜の上に設けられる
    　請求項１から請求項６のいずれか１項に記載の検出装置。
  11. 　前記第１層間絶縁膜の上に設けられた中継電極を有し、
    　前記第２半導体層は、前記第１層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続され、
    　前記第１光電変換素子のアノード電極は、前記第１半導体層の上に設けられ、前記第２層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続される
    　請求項１０に記載の検出装置。
  12. 　前記第１層間絶縁膜の上に設けられた中継電極を有し、
    　前記第２半導体層は、前記第１層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続され、
    　前記第１光電変換素子のカソード電極は、前記第２層間絶縁膜に設けられたコンタクトホールを介して前記中継電極と接続される
    　請求項１０に記載の検出装置。
  13. 　前記スイッチング素子は、ポリシリコンを含む第３半導体層を有する
    　請求項１から請求項１２のいずれか１項に記載の検出装置。
  14. 　平面視で、前記第１光電変換素子は、前記第２光電変換素子と重なって設けられる
    　請求項１から請求項１３のいずれか１項に記載の検出装置。
  15. 　平面視で、前記第１光電変換素子は、前記第２光電変換素子と隣り合って設けられる
    　請求項１から請求項１３のいずれか１項に記載の検出装置。
  16. 　前記絶縁基板は、複数の前記第１光電変換素子及び複数の前記第２光電変換素子が設けられた検出領域と、前記検出領域と前記絶縁基板の端部との間の周辺領域とを有し、
    　前記周辺領域には、複数の前記スイッチング素子を駆動する駆動回路が設けられ、
    　前記駆動回路は、ポリシリコンを含む第４半導体層を有する駆動回路スイッチング素子を含む
    　請求項１から請求項１５のいずれか１項に記載の検出装置。
  17. 　前記駆動回路は、複数の前記ゲート線を駆動するゲート線駆動回路又は前記信号線と検出回路とを接続する信号線選択回路の少なくとも一方を含む
    　請求項１６に記載の検出装置。
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