WO2021039161A1 - 検出装置 - Google Patents

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WO2021039161A1
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type semiconductor
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photoelectric conversion
detection
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芳孝 尾関
聡 戸倉
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株式会社ジャパンディスプレイ
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present invention relates to a detection device.
  • Patent Document 1 describes a detection device (in Patent Document 1, a photoelectric conversion device) in which a plurality of photoelectric conversion elements such as PIN photodiodes are arranged on a substrate.
  • a detection device in Patent Document 1, a photoelectric conversion device
  • Such an optical detection device is used as a biosensor for detecting biometric information, such as a fingerprint sensor and a vein sensor.
  • the plurality of photoelectric conversion elements are arranged apart from each other at an arrangement pitch according to the detection resolution, and are covered with an inorganic insulating film such as silicon oxide or silicon nitride.
  • the coverage of the inorganic insulating film may decrease. As a result, the reliability of the detection device may decrease.
  • An object of the present invention is to provide a detection device capable of improving reliability.
  • the detection device comprises a substrate, a photoelectric conversion element provided on the substrate and including a semiconductor layer, a transistor provided corresponding to the photoelectric conversion element, and a transistor covering the transistor. It has a first insulating film provided above and a second insulating film provided on the first insulating film covering the photoelectric conversion element and made of an organic material.
  • FIG. 1A is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device according to a first modification.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a detection element.
  • FIG. 5 is a timing waveform diagram showing an operation example of the detection element.
  • FIG. 6 is a plan view showing the detection element.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII'of FIG. FIG.
  • FIG. 8 is a cross-sectional view showing a detection element according to a second modification of the first embodiment.
  • FIG. 9 is a cross-sectional view showing the detection element according to the second embodiment.
  • FIG. 10 is a cross-sectional view showing a detection element according to a third modification of the second embodiment.
  • FIG. 1A is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first embodiment.
  • the detection device 120 with a lighting device includes a detection device 1, a lighting device 121, and a protective member 122.
  • the lighting device 121, the detection device 1, and the protective member 122 are laminated in this order in the direction perpendicular to the surface of the detection device 1.
  • the lighting device 121 has a light irradiation surface 121a for irradiating light, and irradiates light L1 from the light irradiation surface 121a toward the detection device 1.
  • the illuminating device 121 is a backlight.
  • the illuminating device 121 may be, for example, a so-called side light type backlight having a light guide plate provided at a position corresponding to the detection region AA and a plurality of light sources arranged at one end or both ends of the light guide plate. ..
  • a light source for example, a light emitting diode (LED: Light Emitting Diode) that emits light of a predetermined color is used.
  • LED Light Emitting Diode
  • the lighting device 121 may be a so-called direct type backlight having a light source (for example, an LED) provided directly below the detection area AA. Further, the lighting device 121 is not limited to the backlight, and may be provided on the side or above of the detection device 1, or may irradiate the light L1 from the side or above of the finger Fg.
  • a light source for example, an LED
  • the detection device 1 is provided so as to face the light irradiation surface 121a of the lighting device 121.
  • the light L1 emitted from the illuminating device 121 passes through the detecting device 1 and the protective member 122.
  • the detection device 1 is, for example, a light-reflecting biological sensor, and can detect irregularities (for example, fingerprints) on the surface of the finger Fg by detecting the light L2 reflected by the finger Fg.
  • the detection device 1 may detect information about the living body by detecting the light L2 reflected inside the finger Fg in addition to detecting the fingerprint.
  • Information about the living body is, for example, a blood vessel image such as a vein, a pulse, a pulse wave, or the like.
  • the color of the light L1 from the illuminating device 121 may be different depending on the detection target.
  • the protective member 122 is a member for protecting the detection device 1 and the lighting device 121, and covers the detection device 1 and the lighting device 121.
  • the protective member 122 is, for example, a glass substrate.
  • the protective member 122 is not limited to the glass substrate, and may be a resin substrate or the like. Further, the protective member 122 may not be provided. In this case, a protective layer such as an insulating film is provided on the surface of the detection device 1, and the finger Fg is in contact with the protective layer of the detection device 1.
  • the detection device 120 with a lighting device may be provided with a display panel instead of the lighting device 121.
  • the display panel may be, for example, an organic EL display panel (OLED: Organic Light Emitting Diode) or an inorganic EL display (micro LED, mini LED).
  • the display panel may be a liquid crystal display panel (LCD: Liquid Crystal Display) using a liquid crystal element as a display element, or an electrophoretic display panel (EPD: Electrophoretic Display) using an electrophoretic element as a display element.
  • the display light (light L1) emitted from the display panel passes through the detection device 1 and detects the fingerprint of the finger Fg and information on the living body based on the light L2 reflected by the finger Fg. be able to.
  • FIG. 1B is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device according to a first modification.
  • the detection device 120A with a lighting device is laminated in the order of the detection device 1, the lighting device 121, and the protective member 122 (cover glass) in the direction perpendicular to the surface of the detection device 1.
  • a display panel such as an organic EL display panel can be adopted as the lighting device 121.
  • the light L1 emitted from the lighting device 121 is transmitted by the protective member 122 and then reflected by the finger Fg.
  • the light L2 reflected by the finger Fg passes through the protective member 122 and further passes through the lighting device 121.
  • the detection device 1 can detect information about the living body such as fingerprint detection by receiving the light L2 transmitted through the lighting device 121.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • the detection device 1 includes a substrate 21, a sensor unit 10, a scanning line drive circuit 15, a signal line selection circuit 16, a detection circuit 48, a control circuit 102, a power supply circuit 103, and the like. Has.
  • the control board 101 is electrically connected to the board 21 via the wiring board 110.
  • the wiring board 110 is, for example, a flexible printed circuit board or a rigid board.
  • a detection circuit 48 is provided on the wiring board 110.
  • the control board 101 is provided with a control circuit 102 and a power supply circuit 103.
  • the control circuit 102 is, for example, an FPGA (Field Programmable Gate Array).
  • the control circuit 102 supplies a control signal to the sensor unit 10, the scanning line drive circuit 15, and the signal line selection circuit 16 to control the detection operation of the sensor unit 10.
  • the power supply circuit 103 supplies voltage signals such as the power supply potential VDD and the reference potential VCOM (see FIG. 4) to the sensor unit 10, the scanning line drive circuit 15, and the signal line selection circuit 16.
  • VDD Power supply potential
  • VCOM reference potential
  • the substrate 21 has a detection region AA and a peripheral region GA.
  • the detection area AA is an area that overlaps with the plurality of detection elements 3 included in the sensor unit 10.
  • the peripheral region GA is a region outside the detection region AA and is a region that does not overlap with the detection element 3. That is, the peripheral region GA is a region between the outer circumference of the detection region AA and the outer edge of the substrate 21.
  • the scanning line driving circuit 15 and the signal line selection circuit 16 are provided in the peripheral region GA.
  • the plurality of detection elements 3 of the sensor unit 10 are optical sensors each having a photoelectric conversion element 30.
  • the photoelectric conversion element 30 is a photodiode, and outputs an electric signal corresponding to the light radiated to each. More specifically, the photoelectric conversion element 30 is a PIN (Positive Intrinsic Negative) photodiode.
  • the detection elements 3 are arranged in a matrix in the detection region AA.
  • the photoelectric conversion element 30 included in the plurality of detection elements 3 performs detection according to a gate drive signal (for example, reset control signal RST, read control signal RD) supplied from the scanning line drive circuit 15.
  • a gate drive signal for example, reset control signal RST, read control signal RD
  • the plurality of photoelectric conversion elements 30 output an electric signal corresponding to the light irradiated to each of them to the signal line selection circuit 16 as a detection signal Vdet.
  • the detection device 1 detects information about the living body based on the detection signals Vdet from the plurality of photoelectric conversion elements 30.
  • the scanning line drive circuit 15 and the signal line selection circuit 16 are provided in the peripheral region GA. Specifically, the scanning line drive circuit 15 is provided in a region extending along the second direction Dy in the peripheral region GA.
  • the signal line selection circuit 16 is provided in a region extending along the first direction Dx in the peripheral region GA, and is provided between the sensor unit 10 and the detection circuit 48.
  • the first direction Dx is one direction in a plane parallel to the substrate 21.
  • the second direction Dy is one direction in a plane parallel to the substrate 21 and is a direction orthogonal to the first direction Dx.
  • the second direction Dy may intersect with the first direction Dx without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy, and is a normal direction of the substrate 21.
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • the detection device 1 further includes a detection control circuit 11 and a detection unit 40.
  • a part or all of the functions of the detection control circuit 11 are included in the control circuit 102.
  • the detection unit 40 a part or all of the functions other than the detection circuit 48 are included in the control circuit 102.
  • the detection control circuit 11 is a circuit that supplies control signals to the scanning line drive circuit 15, the signal line selection circuit 16, and the detection unit 40, respectively, and controls their operations.
  • the detection control circuit 11 supplies various control signals such as a start signal STV and a clock signal CK to the scanning line drive circuit 15. Further, the detection control circuit 11 supplies various control signals such as the selection signal ASW to the signal line selection circuit 16.
  • the scanning line drive circuit 15 is a circuit that drives a plurality of scanning lines (read control scanning line GLrd, reset control scanning line GLrst (see FIG. 4)) based on various control signals.
  • the scan line drive circuit 15 selects a plurality of scan lines sequentially or simultaneously, and supplies a gate drive signal (for example, reset control signal RST, read control signal RD) to the selected scan lines.
  • a gate drive signal for example, reset control signal RST, read control signal RD
  • the signal line selection circuit 16 is a switch circuit that sequentially or simultaneously selects a plurality of output signal lines SL (see FIG. 4).
  • the signal line selection circuit 16 is, for example, a multiplexer.
  • the signal line selection circuit 16 connects the selected output signal line SL and the detection circuit 48 based on the selection signal ASW supplied from the detection control circuit 11. As a result, the signal line selection circuit 16 outputs the detection signal Vdet of the photoelectric conversion element 30 to the detection unit 40.
  • the detection unit 40 includes a detection circuit 48, a signal processing circuit 44, a coordinate extraction circuit 45, a storage circuit 46, and a detection timing control circuit 47.
  • the detection timing control circuit 47 controls the detection circuit 48, the signal processing circuit 44, and the coordinate extraction circuit 45 to operate in synchronization with each other based on the control signal supplied from the detection control circuit 11.
  • the detection circuit 48 is, for example, an analog front end circuit (AFE, Analog Front End).
  • the detection circuit 48 is a signal processing circuit having at least the functions of the detection signal amplification circuit 42 and the A / D conversion circuit 43.
  • the detection signal amplifier circuit 42 is a circuit that amplifies the detection signal Vdet, and is, for example, an integrator circuit.
  • the A / D conversion circuit 43 converts the analog signal output from the detection signal amplification circuit 42 into a digital signal.
  • the signal processing circuit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the detection circuit 48. When the finger Fg comes into contact with or is close to the detection surface, the signal processing circuit 44 can detect the unevenness of the finger Fg or the surface of the palm based on the signal from the detection circuit 48. Further, the signal processing circuit 44 may detect information about the living body based on the signal from the detection circuit 48. Information about the living body is, for example, a blood vessel image of a finger Fg or a palm, a pulse wave, a pulse, a blood oxygen saturation, and the like.
  • the storage circuit 46 temporarily stores the signal calculated by the signal processing circuit 44.
  • the storage circuit 46 may be, for example, a RAM (Random Access Memory), a register circuit, or the like.
  • the coordinate extraction circuit 45 is a logic circuit that obtains the detection coordinates of the unevenness of the surface of the finger Fg or the like when the contact or proximity of the finger Fg is detected in the signal processing circuit 44. Further, the coordinate extraction circuit 45 is a logic circuit for obtaining the detection coordinates of the finger Fg and the blood vessel of the palm. The coordinate extraction circuit 45 combines the detection signals Vdet output from each detection element 3 of the sensor unit 10 to generate two-dimensional information indicating the shape of the unevenness of the surface such as the finger Fg. The coordinate extraction circuit 45 may output the detection signal Vdet as the sensor output Vo without calculating the detection coordinates.
  • FIG. 4 is a circuit diagram showing a detection element.
  • the detection element 3 includes a photoelectric conversion element 30, a reset transistor Mrst, a read transistor Mrd, and a source follower transistor Msf. Further, the detection element 3 is provided with a reset control scanning line GLrst and a read control scanning line GLrd as detection drive lines (scanning lines), and is provided with an output signal line SL as wiring for reading signals.
  • the reset control scanning line GLrst, the read control scanning line GLrd, and the output signal line SL are connected to a plurality of detection elements 3.
  • the reset control scanning line GLrst and the read control scanning line GLrd extend in the first direction Dx (see FIG. 2) and are connected to a plurality of detection elements 3 arranged in the first direction Dx.
  • the output signal line SL extends in the second direction Dy and is connected to a plurality of detection elements 3 arranged in the second direction Dy.
  • the reset transistor Mrst, the read transistor Mrd, and the source follower transistor (drain ground circuit) Msf are provided corresponding to one photoelectric conversion element 30.
  • Each of the plurality of transistors included in the detection element 3 is composed of an n-type TFT (Thin Film Transistor).
  • TFT Thin Film Transistor
  • the present invention is not limited to this, and each transistor may be composed of a p-type TFT.
  • a reference potential VCOM is applied to the anode of the photoelectric conversion element 30.
  • the cathode of the photoelectric conversion element 30 is connected to the node N1.
  • the node N1 is connected to the capacitance element Cs, one of the source or drain of the reset transistor Mrst, and the gate of the source follower transistor Msf. Further, the node N1 has a parasitic capacitance Cp.
  • the gate of the reset transistor Mrst is connected to the reset control scanning line GLrst.
  • the reset potential Vrst is supplied to the other of the source or drain of the reset transistor Mrst.
  • the reference potential VCOM has a potential lower than the reset potential Vrst, and the photoelectric conversion element 30 is reverse-biased.
  • the source follower transistor Msf is connected between the terminal to which the power supply potential VDD is supplied and the read transistor Mrd (node N2).
  • the drain of the source follower transistor Msf is connected to the power supply potential VDD.
  • the potential of the power supply potential VDD is higher than the reset potential Vrst.
  • the gate of the source follower transistor Msf is connected to node N1.
  • a signal (charge) generated by the photoelectric conversion element 30 is supplied to the gate of the source follower transistor Msf.
  • the source follower transistor Msf outputs a signal voltage corresponding to the signal (charge) generated by the photoelectric conversion element 30 to the read transistor Mrd.
  • the read transistor Mrd is connected between the source (node N2) of the source follower transistor Msf and the output signal line SL (node N3).
  • the gate of the read transistor Mrd is connected to the read control scanning line GLrd.
  • the reset transistor Mrst and the read transistor Mrd each have a so-called double gate structure in which two transistors are connected in series.
  • the present invention is not limited to this, and the reset transistor Mrst and the read transistor Mrd may have a single gate structure, or three or more transistors may be connected in series.
  • the circuit of one detection element 3 is not limited to the configuration having three transistors of the reset transistor Mrst, the source follower transistor Msf, and the read transistor Mrd.
  • the detection element 3 may have two transistors or may have four or more transistors.
  • these reset transistor Mrst and read transistor Mrd function as so-called switching elements, not only N-MOS type switching elements but also P-MOS type and CMOS type switching elements can be adopted.
  • FIG. 5 is a timing waveform diagram showing an operation example of the detection element.
  • the detection element 3 executes detection in the order of reset period Prst, accumulation period Pch, and read period Pdet.
  • the power supply circuit 103 supplies the reference potential VCOM to the anode of the photoelectric conversion element 30 over the reset period Prst, the accumulation period Pch, and the read period Pdet.
  • the control circuit 102 sets the reset control signal RST supplied to the reset control scanning line GLrst to high (high level voltage) at time t0, and the reset period Prst starts.
  • the reset transistor Mrst is turned on (conducting state), and the potential of the node N1 rises to the potential of the reset potential Vrst.
  • the read transistor Mrd is off (non-conducting state)
  • the source of the source follower transistor Msf is charged by the power supply potential VDD, and the potential of the node N2 rises.
  • the control circuit 102 sets the read control signal RD supplied to the read control scanning line GLrd to high (high level voltage) at time t1. As a result, the read transistor Mrd is turned on (conducting state), and the potential of the node N2 becomes (Vrst-Vthsf). Note that Vthsf is the threshold voltage Vthsf of the source follower transistor Msf.
  • the control circuit 102 sets the reset control signal RST to low (low level voltage), the reset period Prst ends, and the accumulation period Pch starts.
  • the reset transistor Mrst is turned off (non-conducting state).
  • the potential of the node N1 drops to (Vrst-Vphoto) by accumulating signals corresponding to the light applied to the photoelectric conversion element 30.
  • the Vphoto is a signal (voltage fluctuation) corresponding to the light applied to the photoelectric conversion element 30.
  • Vrst-Vthsf-Vrdon The potential of the detection signal Vdet1 output from the output signal line SL at time t3 is (Vrst-Vthsf-Vrdon).
  • Vrdon is a voltage drop due to the on-resistance of the read transistor Mrd.
  • the control circuit 102 sets the read control signal RD to low (low level voltage) at time t3.
  • the read transistor Mrd is turned off (non-conducting state), and the potential of the node N2 becomes constant at (Vrst-Vthsf). Further, the potential of the detection signal Vdet output from the output signal line SL is also low (low level voltage).
  • the control circuit 102 sets the read control signal RD to high (high level voltage) at time t4.
  • the read transistor Mrd is turned on (conducting state), the accumulation period Pch ends, and the read period Pdet starts.
  • the potential of node N2 changes to (Vrst-Vthsf-Vphoto) according to the signal Vphoto.
  • the potential of the detection signal Vdet2 output to the read period Pdet is lowered by the signal Vphoto from the potential of the detection signal Vdet1 acquired at time t3, and becomes (Vrst-Vthsf-Vrdon-Vphoto).
  • the detection unit 40 uses light (more specifically, photoelectric light) irradiated to the photoelectric conversion element 30 based on a signal (Vphoto) of the difference between the detection signal Vdet1 at time t3 and the detection signal Vdet2 at time t5.
  • the amount of light received by the conversion element 30 during the exposure period (accumulation period Pch)) can be detected.
  • FIG. 5 shows an operation example of one detection element 3, but the scanning line drive circuit 15 sequentially scans the reset control scanning line GLrst and the read control scanning line GLrd in a time-division manner to obtain a detection region. It can be detected by the detection element 3 of the entire AA.
  • FIG. 6 is a plan view showing the detection element.
  • one detection element 3 has two scanning lines (read control scanning line GLrd, reset control scanning line GLrst) and four signal lines (output signal line SL, power supply signal line SLsf, reset signal).
  • the line SLrst and the reference signal line SLcom are included.
  • the read control scanning line GLrd and the reset control scanning line GLrst extend in the first direction Dx and are arranged side by side in the second direction Dy.
  • the output signal line SL, the power supply signal line SLsf, the reset signal line SLrst, and the reference signal line SLcom extend in the second direction Dy and are arranged side by side in the first direction Dx.
  • the detection element 3 is a region surrounded by two scanning lines (read control scanning line GLrd and reset control scanning line GLrst) and two signal lines (for example, power supply signal line SLsf and reference signal line SLcom).
  • the photoelectric conversion element 30 is provided in a region surrounded by the read control scanning line GLrd, the reset control scanning line GLrst, the reset signal line SLrst, and the reference signal line SLcom.
  • the photoelectric conversion element 30 includes a semiconductor layer having a photovoltaic effect.
  • the semiconductor layer of the photoelectric conversion element 30 includes an i-type semiconductor layer 31, an n-type semiconductor layer 32, and a p-type semiconductor layer 33.
  • the i-type semiconductor layer 31, the n-type semiconductor layer 32, and the p-type semiconductor layer 33 are, for example, amorphous silicon (a-Si).
  • the material of the semiconductor layer is not limited to this, and may be polysilicon, microcrystalline silicon, or the like.
  • the n-type semiconductor layer 32 is doped with impurities in a-Si to form an n + region.
  • impurities are doped in a-Si to form a p + region.
  • the i-type semiconductor layer 31 is, for example, a non-doped intrinsic semiconductor, and has lower conductivity than the n-type semiconductor layer 32 and the p-type semiconductor layer 33.
  • the p-type semiconductor layer 33 is connected to the reference signal line SLcom via the contact hole H11.
  • the reference potential VCOM is supplied to the p-type semiconductor layer 33 of the photoelectric conversion element 30 via the reference signal line SLcom.
  • the lower conductive layer 35 is provided in a region overlapping the semiconductor layer of the photoelectric conversion element 30.
  • the lower conductive layer 35 is connected to the reference signal line SLcom via the contact hole H12.
  • the lower conductive layer 35 is supplied with the same reference potential VCOM as the p-type semiconductor layer 33, and the parasitic capacitance between the lower conductive layer 35 and the p-type semiconductor layer 33 can be suppressed.
  • the reset transistor Mrst, the source follower transistor Msf, and the read transistor Mrd are arranged in the second direction Dy. Further, the three transistors are arranged adjacent to one photoelectric conversion element 30 and the first direction Dx.
  • the reset transistor Mrst has a semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • One end of the semiconductor layer 61 is connected to the reset signal line SLrst.
  • the other end of the semiconductor layer 61 is connected to the connection wiring SLcn via the contact hole H3.
  • the portion of the reset signal line SLrst connected to the semiconductor layer 61 functions as the source electrode 62, and the portion of the connection wiring SLcn connected to the semiconductor layer 61 functions as the drain electrode 63.
  • the semiconductor layer 61 intersects the reset control scanning line GLrst.
  • a channel region is formed in a portion of the semiconductor layer 61 that overlaps with the reset control scanning line GLrst, and a portion of the semiconductor layer 61 that overlaps with the semiconductor layer 61 of the reset control scanning line GLrst functions as a gate electrode 64.
  • the source follower transistor Msf has a semiconductor layer 65, a source electrode 66, a drain electrode 67, and a gate electrode 68.
  • One end of the semiconductor layer 65 is connected to the power supply signal line SLsf via the contact hole H4.
  • the other end of the semiconductor layer 65 is connected to the node N2.
  • the portion of the power signal line SLsf connected to the semiconductor layer 65 functions as the drain electrode 67, and the portion of the node N2 connected to the semiconductor layer 65 functions as the source electrode 66.
  • One end of the gate wire GLsf is connected to the connection wiring SLcn via the contact hole.
  • the other end side of the gate line GLsf is branched into two and provided side by side in the second direction Dy.
  • the semiconductor layer 65 intersects the gate line GLsf branched into two.
  • the portion of the gate wire GLsf that overlaps with the semiconductor layer 65 functions as the gate electrode 68. That is, the reset transistor Mrst is electrically connected to the gate of the source follower transistor Msf via the gate line GLsf.
  • connection wiring 34a is connected to the connection wiring SLcn via the contact hole H2.
  • the cathode (n-type semiconductor layer 32) of the photoelectric conversion element 30 is electrically connected to the reset transistor Mrst and the source follower transistor Msf via the connection wiring SLcn.
  • connection wiring 34a for example, a laminated structure of molybdenum (Mo) and aluminum (Al) can be adopted.
  • Mo molybdenum
  • Al aluminum
  • the connection wiring 34a may be made of another metal material, and the upper electrode 34 and the connection wiring 34a may be integrally formed of a translucent conductive material such as ITO.
  • the read transistor Mrd has a semiconductor layer 71, a source electrode 72, a drain electrode 73, and a gate electrode 74.
  • One end of the semiconductor layer 71 is connected to the node N2.
  • the other end of the semiconductor layer 71 is connected to the output signal line SL.
  • the portion of the node N2 connected to the semiconductor layer 71 functions as the drain electrode 73
  • the portion of the output signal line SL connected to the semiconductor layer 71 functions as the source electrode 72.
  • the read control scanning line GLrd has two branched portions provided side by side in the second direction Dy.
  • the semiconductor layer 71 intersects two branched portions of the read control scanning line GLrd.
  • the portion of the read control scanning line GLrd that overlaps the semiconductor layer 71 functions as the gate electrode 74.
  • the planar configuration of the photoelectric conversion element 30 and each transistor shown in FIG. 6 is merely an example and can be changed as appropriate.
  • the configuration is not limited to the configuration in which a plurality of transistors are arranged side by side in the second direction Dy, and some transistors are provided at different positions such as being arranged adjacent to other transistors in the first direction Dx. You may.
  • FIG. 7 is a sectional view taken along line VII-VII'of FIG. Note that FIG. 7 shows the cross-sectional configuration of the reset transistor Mrst among the three transistors included in the detection element 3, but the cross-sectional configuration of the source follower transistor Msf and the read transistor Mrd is also the same as that of the reset transistor Mrst.
  • the substrate 21 is an insulating substrate, and for example, a glass substrate such as quartz or non-alkali glass, or a resin substrate such as polyimide is used.
  • the gate electrode 64 is provided on the substrate 21.
  • the insulating films 22 and 23 are provided on the substrate 21 so as to cover the gate electrode 64.
  • the insulating films 22 and 23 and the insulating films 24 to 26 are inorganic insulating films, such as silicon oxide (SiO 2 ) and silicon nitride (SiN).
  • the semiconductor layer 61 is provided on the insulating film 23.
  • the semiconductor layer 61 for example, polysilicon is used.
  • the semiconductor layer 61 is not limited to this, and may be a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low temperature polysilicon (LTPS: Low Temperature Polycrystalline Silicone), or the like.
  • the gate electrode 64 faces the semiconductor layer 61 via the insulating films 22 and 23 (gate insulating film).
  • the reset transistor Mrst has a bottom gate structure in which the gate electrode 64 is provided below the semiconductor layer 61, but a top gate structure in which the gate electrode 64 is provided above the semiconductor layer 61 may be used, and the gate electrode 64 is a semiconductor.
  • a dual gate structure provided on the upper side and the lower side of the layer 61 may be used.
  • the semiconductor layer 61 includes a channel region 61a, high-concentration impurity regions 61b and 61c, and low-concentration impurity regions 61d and 61e.
  • the channel region 61a is, for example, a non-doped intrinsic semiconductor or a low impurity region, and has lower conductivity than the high concentration impurity regions 61b and 61c and the low concentration impurity regions 61d and 61e.
  • the channel region 61a is provided in a region overlapping the gate electrode 64.
  • the high-concentration impurity region 61b is provided in a region connected to the source electrode 62, that is, a region overlapping the bottom surface of the contact hole H5 penetrating the insulating films 24 and 25. Further, the high-concentration impurity region 61c is provided in a region connected to the drain electrode 63, that is, a region overlapping the bottom surface of the contact hole H3 penetrating the insulating films 24 and 25.
  • the low-concentration impurity regions 61d and 62e are provided between the channel region 61a and the high-concentration impurity regions 61b and 61c, respectively.
  • the insulating films 24 and 25 are provided on the insulating film 23 so as to cover the semiconductor layer 61.
  • the source electrode 62 is connected to the semiconductor layer 61 via the contact hole H5.
  • the drain electrode 63 is connected to the semiconductor layer 61 via the contact hole H3.
  • the source electrode 62 and the drain electrode 63 are composed of, for example, a laminated film of TiAlTi or TiAl, which is a laminated structure of titanium and aluminum.
  • the gate wire GLsf connected to the gate of the source follower transistor Msf is provided in the same layer as the gate electrode 64.
  • the drain electrode 63 (connection wiring SLcn) of the reset transistor Mrst is connected to the gate wire GLsf from the insulating film 22 via a contact hole penetrating the insulating film 25.
  • the semiconductor layer 65 of the source follower transistor Msf is provided in the same layer as the semiconductor layer 61. Further, the power supply signal line SLsf is provided in the same layer as the source electrode 62 (reset signal line SLrst) and the drain electrode 63 (connection wiring SLcn). The power signal line SLsf is connected to the semiconductor layer 65 via a contact hole H4 penetrating the insulating films 24 and 25.
  • the lower conductive layer 35 is provided on the substrate 21 in the same layer as the gate electrode 64 and the gate wire GLsf.
  • the insulating film 22 and the insulating film 23 are provided on the lower conductive layer 35.
  • the photoelectric conversion element 30 is provided on the insulating film 23.
  • the lower conductive layer 35 is provided between the substrate 21 and the p-type semiconductor layer 33. More specifically, the photoelectric conversion element 30 is formed on the insulating films 22 and 23 (gate insulating film), and the lower conductive layer 35 (light-shielding layer) is interposed through the insulating films 22 and 23 (gate insulating film).
  • the lower conductive layer 35 is formed of the same material as the gate electrode 64, it functions as a light-shielding layer, and the lower conductive layer 35 can suppress the intrusion of light from the substrate 21 side into the photoelectric conversion element 30.
  • the i-type semiconductor layer 31 is provided between the p-type semiconductor layer 33 and the n-type semiconductor layer 32 in the direction perpendicular to the surface of the substrate 21 (third direction Dz).
  • the p-type semiconductor layer 33, the i-type semiconductor layer 31, and the n-type semiconductor layer 32 are laminated in this order on the insulating film 23.
  • the p-type semiconductor layer 33 is provided on the insulating film 23 in the same layer as the semiconductor layer 61 and the semiconductor layer 65.
  • the insulating films 24, 25, and 26 (first insulating film) are provided so as to cover the p-type semiconductor layer 33.
  • the insulating film 24 and the insulating film 25 are provided with a contact hole H13 at a position where they overlap with the p-type semiconductor layer 33.
  • the insulating film 26 is provided on the insulating film 25 so as to cover a plurality of transistors including the reset transistor Mrst.
  • the insulating film 26 covers the side surfaces of the insulating film 24 and the insulating film 25 that form the inner wall of the contact hole H13. Further, the insulating film 26 is provided with a contact hole H14 at a position overlapping the p-type semiconductor layer 33.
  • the i-type semiconductor layer 31 is provided on the insulating film 26 and is connected to the p-type semiconductor layer 33 from the insulating film 24 via a contact hole H14 penetrating the insulating film 26.
  • the n-type semiconductor layer 32 is provided on the i-type semiconductor layer 31. Specifically, the upper surface of the p-type semiconductor layer 33 is in contact with the i-type semiconductor layer 31 as well as the insulating film 26 (first insulating film). The lower surface of the i-type semiconductor layer 31 is in contact with the p-type semiconductor layer 33, and the side surface of the i-type semiconductor layer 31 is in contact with the insulating film 26 (first insulating film) and the insulating film 27 (second insulating film). There is.
  • a groove portion 31h recessed in a direction perpendicular to the side surface is provided on the side surface of the i-type semiconductor layer 31, a groove portion 31h recessed in a direction perpendicular to the side surface is provided.
  • the groove portion 31h is formed at the upper end of the i-type semiconductor layer 31, that is, near the boundary between the i-type semiconductor layer 31 and the n-type semiconductor layer 32.
  • the groove portion 31h is formed along the outer circumference of the i-type semiconductor layer 31 in a plan view, and is formed to the inside of the outer circumference of the n-type semiconductor layer 32.
  • the outer edge portion of the n-type semiconductor layer 32 projects outward from the bottom portion of the groove portion 31h of the i-type semiconductor layer 31 and is formed in an eaves shape.
  • the groove portion 31h is formed by the difference in etching rate between the i-type semiconductor layer 31 and the n-type semiconductor layer 32 when the photoelectric conversion element 30 is patterned for each of the plurality of
  • the insulating film 27 (second insulating film) is provided on the insulating film 26 so as to cover the photoelectric conversion element 30.
  • the insulating film 27 is provided in direct contact with the photoelectric conversion element 30 and the insulating film 26.
  • the insulating film 27 is made of an organic material such as photosensitive acrylic.
  • the insulating film 27 is thicker than the insulating film 26.
  • the insulating film 27 has better coverage of steps as compared with the inorganic insulating material, and is provided so as to cover the side surfaces of the i-type semiconductor layer 31 and the n-type semiconductor layer 32 and the groove portion 31h.
  • the upper electrode 34 is provided on the insulating film 27.
  • the upper electrode 34 is a conductive material having translucency such as ITO (Indium Tin Oxide).
  • the upper electrode 34 is provided following the surface of the insulating film 27, and is connected to the n-type semiconductor layer 32 via the contact hole H1 provided in the insulating film 27. Further, the upper electrode 34 (connection wiring 34a) is electrically connected to the drain electrode 63 of the reset transistor Mrst and the gate wire GLsf via the contact hole H2 provided in the insulating film 27.
  • the insulating film 28 and the insulating film 29 are provided on the insulating film 27 so as to cover the upper electrode 34.
  • the insulating film 28 is an inorganic insulating film.
  • the insulating film 28 is provided as a protective layer that suppresses the intrusion of moisture into the photoelectric conversion element 30.
  • the insulating film 29 is an organic protective film.
  • the insulating film 29 is formed so as to flatten the surface of the detection device 1.
  • the detection device 1 of the present embodiment corresponds to the substrate 21, the photoelectric conversion element 30 provided on the substrate 21 and including the semiconductor layer having a photoelectromotive force effect, and the photoelectric conversion element 30.
  • the provided transistor for example, reset transistor Mrst
  • the first insulating film insulating films 24, 25, 26
  • the first insulation covering the photoelectric conversion element 30 It has a second insulating film (insulating film 27) provided on the film and made of an organic material.
  • the photoelectric conversion element 30 is covered with the insulating film 27 made of an organic material, so that the groove portion 31h is formed at the end (side surface) of the i-type semiconductor layer 31 and the n-type semiconductor layer 32. Even when a step is provided, the ends (side surfaces) of the i-type semiconductor layer 31 and the n-type semiconductor layer 32 can be satisfactorily covered. As a result, the upper electrode 34 is smoothly formed on the insulating film 27 without reflecting the unevenness due to the groove 31h and the step formed by the photoelectric conversion element 30 and the insulating film 26. As a result, the upper electrode 34 can suppress disconnection and high resistance due to the groove portion 31h and the uneven shape of the photoelectric conversion element 30.
  • the insulating film 27 has a good coverage property
  • the insulating film 28 provided on the upper electrode 34 also has a good coverage property by suppressing the occurrence of a step.
  • the protective function of the insulating film 28 is ensured, so that the reliability of the detection device 1 can be improved.
  • flattening of the insulating film 29 flattening of the device surface is also possible.
  • the film thickness is formed to be about 0.5 ⁇ m or more and 0.7 ⁇ m or less.
  • the film can be thickened to about 2 ⁇ m or more and 3 ⁇ m or less, and between the upper electrode 34 and various wirings arranged with the insulating film 27 interposed therebetween. Parasitic capacitance can be reduced.
  • the manufacturing process is compared with the case where the photoelectric conversion element 30 is formed in different layers. Can be simplified.
  • FIG. 8 is a cross-sectional view showing a detection element according to a second modification of the first embodiment.
  • the same components as those described in the above-described embodiment are designated by the same reference numerals, and duplicate description will be omitted.
  • the detection element 3A of the second modification has a different stacking order of the photoelectric conversion elements 30A as compared with the first embodiment described above. Specifically, the n-type semiconductor layer 32, the i-type semiconductor layer 31, and the p-type semiconductor layer 33 are laminated in this order on the insulating film 23.
  • the n-type semiconductor layer 32 is provided on the insulating film 23 in the same layer as the semiconductor layer 61 and the semiconductor layer 65.
  • the insulating film 24, the insulating film 25, and the insulating film 26 (first insulating film) are provided so as to cover the n-type semiconductor layer 32.
  • the i-type semiconductor layer 31 is provided on the insulating film 26 and is connected to the n-type semiconductor layer 32 via contact holes H13 and H14 penetrating the insulating film 26 from the insulating film 24.
  • the p-type semiconductor layer 33 is provided on the i-type semiconductor layer 31.
  • the photoelectric conversion element 30A is formed on the insulating films 22 and 23 (gate insulating film), and the lower conductive layer 35 (light-shielding layer) is formed on the insulating films 22 and 23 (gate insulating film). It is provided so as to face at least the n-type semiconductor layer 32.
  • the upper surface of the n-type semiconductor layer 32 is in contact with the i-type semiconductor layer 31 and also with the insulating film 26 (first insulating film).
  • the lower surface of the i-type semiconductor layer 31 is in contact with the n-type semiconductor layer 32, and the side surface of the i-type semiconductor layer 31 is in contact with the insulating film 26 (first insulating film) and the insulating film 27 (second insulating film).
  • the semiconductor layer 61 of the reset transistor Mrst is formed in the same layer as the n-type semiconductor layer 32.
  • the groove portion 31h is formed at the upper end of the i-type semiconductor layer 31, that is, near the boundary between the i-type semiconductor layer 31 and the p-type semiconductor layer 33.
  • the reference potential VCOM (see FIG. 4) is supplied to the n-type semiconductor layer 32, and the p-type semiconductor layer 33 is electrically connected to the node N1 (see FIG. 4).
  • the reference potential VCOM has a potential higher than the reset potential Vrst so that the photoelectric conversion element 30A is driven in reverse bias.
  • FIG. 9 is a cross-sectional view showing the detection element according to the second embodiment.
  • the detection element 3B of the second embodiment has a configuration in which the photoelectric conversion element 30B is provided in a layer different from that of the reset transistor Mrst, as compared with the first embodiment and the second modification described above. different.
  • the insulating film 22 to the insulating film 26 are not provided with contact holes, and the insulating film 22 to the insulating film 26 are laminated between the substrate 21 and the photoelectric conversion element 30B.
  • the photoelectric conversion element 30B is laminated on the insulating film 26 (first insulating film) in the order of the p-type semiconductor layer 33, the i-type semiconductor layer 31, and the n-type semiconductor layer 32. That is, the p-type semiconductor layer 33 is provided in a layer different from the semiconductor layer 61 of the reset transistor Mrst.
  • the lower electrode 38 is provided on the flat surface of the insulating film 26, and the p-type semiconductor layer 33 is provided on the lower electrode 38.
  • the lower electrode 38 is connected to the reference signal line SLcom via the contact hole H16 provided in the insulating film 26.
  • the reference potential VCOM is supplied from the reference signal line SLcom to the p-type semiconductor layer 33 via the lower electrode 38.
  • the insulating film 27 is provided on the insulating film 26 so as to cover the photoelectric conversion element 30B.
  • the insulating film 27 covers the ends (side surfaces) of the p-type semiconductor layer 33, the i-type semiconductor layer 31, and the n-type semiconductor layer 32. Also in the present embodiment, although the groove portion 31h is formed at the end portion (side surface) of the i-type semiconductor layer 31, it is satisfactorily covered with the insulating film 27 made of an organic material.
  • FIG. 10 is a cross-sectional view showing a detection element according to a third modification of the second embodiment.
  • the detection element 3C of the third modification is different from the above-described first embodiment, second embodiment and second modification in that the insulating film 26 is formed of an organic material.
  • the insulating film 26 is made of the same material as the insulating film 27, for example, an organic material such as photosensitive acrylic. However, the insulating film 26 may be made of a material different from that of the insulating film 27.
  • the insulating film 26 is provided so as to cover a transistor such as the reset transistor Mrst and various wirings. As a result, the steps formed by the various wirings are flattened, and the upper surface of the insulating film 26 is formed flat.
  • the step line and high resistance of the upper electrode 34 can be suppressed more effectively.
  • the coverage of the insulating film 28 is also improved, and the reliability of the detection device 1 can be improved.
  • the photoelectric conversion element 30B of the second embodiment and the third modification can also adopt the same laminated structure as the second modification. That is, the photoelectric conversion element 30B may be laminated on the insulating film 26 (first insulating film) in the order of the n-type semiconductor layer 32, the i-type semiconductor layer 31, and the p-type semiconductor layer 33.
  • Detection device 3 3A, 3B, 3C Detection element 10
  • Sensor unit 15 Scan line drive circuit 16
  • Signal line selection circuit 21 Substrate 22, 23, 24, 25, 26, 27, 28, 29 Insulation film 30, 30A, 30B
  • n-type semiconductor layer 33 p-type semiconductor layer 34
  • Upper electrode 34a Connection wiring 48 Detection circuit AA Detection area GA
  • Peripheral area GLrst Reset control scanning line GLrd Read control scanning line SL Output signal line SLsf Power supply Signal line SLrst Reset signal line SLcom Reference signal line VDD Power supply potential VCOM Reference potential Vrst Reset potential RST Reset control signal RD Read control signal Mrst Reset transistor Mrd Read transistor Msf Source follower transistor

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Abstract

検出装置は、基板と、基板に設けられ、半導体層を含む光電変換素子と、光電変換素子に対応して設けられたトランジスタと、トランジスタを覆って基板の上に設けられた第１絶縁膜と、光電変換素子を覆って第１絶縁膜の上に設けられ、有機材料からなる第２絶縁膜と、を有する。光電変換素子の半導体層は、ｐ型半導体層と、ｉ型半導体層と、ｎ型半導体層と、を含む。

Description

検出装置
　本発明は、検出装置に関する。
　特許文献１には、ＰＩＮフォトダイオード等の光電変換素子が基板上に複数配列された検出装置（特許文献１では、光電変換装置）が記載されている。このような光学式の検出装置は、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。複数の光電変換素子は、検出の解像度に応じた配置ピッチで離隔して配列され、酸化シリコンや窒化シリコン等の無機絶縁膜で覆われている。
特許第６０２８２３３号公報
　複数の光電変換素子が厚く形成されている場合、無機絶縁膜のカバレッジ性が低下する可能性がある。この結果、検出装置の信頼性が低下する可能性がある。
　本発明は、信頼性を向上させることが可能な検出装置を提供することを目的とする。
　本発明の一態様の検出装置は、基板と、前記基板に設けられ、半導体層を含む光電変換素子と、前記光電変換素子に対応して設けられたトランジスタと、前記トランジスタを覆って前記基板の上に設けられた第１絶縁膜と、前記光電変換素子を覆って前記第１絶縁膜の上に設けられ、有機材料からなる第２絶縁膜と、を有する。
図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、第１変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出素子を示す回路図である。 図５は、検出素子の動作例を示すタイミング波形図である。 図６は、検出素子を示す平面図である。 図７は、図６のＶＩＩ－ＶＩＩ’断面図である。 図８は、第１実施形態の第２変形例に係る検出素子を示す断面図である。 図９は、第２実施形態に係る検出素子を示す断面図である。 図１０は、第２実施形態の第３変形例に係る検出素子を示す断面図である。
　発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ａに示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、保護部材１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、保護部材１２２の順に積層されている。
　照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light　Emitting　Diode）が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。
　検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及び保護部材１２２を透過する。検出装置１は、例えば、光反射型の生体センサであり、指Ｆｇで反射された光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。
　保護部材１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。保護部材１２２は、例えばガラス基板である。なお、保護部材１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、保護部材１２２が設けられていなくてもよい。この場合、検出装置１の表面に絶縁膜等の保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。
　照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic　Light　Emitting　Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid　Crystal　Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic　Display）であってもよい。この場合であっても、表示パネルから照射された表示光（光Ｌ１）が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。
（第１変形例）
　図１Ｂは、第１変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂに示すように、照明装置付き検出機器１２０Ａは、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、保護部材１２２（カバーガラス）の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。
　照明装置１２１から照射された光Ｌ１は、保護部材１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、保護部材１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。
　図２は、第１実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、基板２１と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。
　基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位ＶＤＤや基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。なお、本実施形態においては、検出回路４８が配線基板１１０に配置される場合を例示したがこれに限られない。検出回路４８は、基板２１の上に配置されても良い。
　基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外縁部との間の領域である。走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
　センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive　Intrinsic　Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。
　走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
　なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。
　図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
　検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。
　走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された複数の光電変換素子３０を選択する。
　信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。
　検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。
　検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog　Front　End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する回路であり、例えば、積分回路である。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。
　記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random　Access　Memory）、レジスタ回路等であってもよい。
　座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
　次に、検出装置１の回路構成例及び動作例について説明する。図４は、検出素子を示す回路図である。図４に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（走査線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。
　なお、図４では１つの検出素子３を示しているが、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図２参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。
　リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタ（ドレイン接地回路）Ｍｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin　Film　Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
　光電変換素子３０のアノードには、基準電位ＶＣＯＭが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量素子Ｃｓ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。さらにノードＮ１には、寄生容量Ｃｐが存在する。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、容量素子Ｃｓに蓄積される。
　リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。
　ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのドレインは電源電位ＶＤＤに接続される。電源電位ＶＤＤの電位はリセット電位Ｖｒｓｔよりも高い。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号電圧を読出トランジスタＭｒｄに出力する。
　読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬ（ノードＮ３）との間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号電圧が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。
　なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されてもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。また、これらリセットトランジスタＭｒｓｔや読出トランジスタＭｒｄは所謂スイッチング素子として機能しているが、Ｎ－ＭＯＳ型のスイッチング素子のみならず、Ｐ－ＭＯＳ型及びＣＭＯＳ型のスイッチング素子を採用することができる。
　図５は、検出素子の動作例を示すタイミング波形図である。検出素子３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位ＶＣＯＭを光電変換素子３０のアノードに供給する。
　制御回路１０２は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソースが電源電位ＶＤＤにより充電され、ノードＮ２の電位が上昇する。
　制御回路１０２は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）となる。なお、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆである。
　制御回路１０２は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。蓄積期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電位は、光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。
　時刻ｔ３において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ１の電位は、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ）となる。Ｖｒｄｏｎは、読出トランジスタＭｒｄのオン抵抗に起因する電圧降下である。
　制御回路１０２は、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）で一定となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位もロウ（低レベル電圧）となる。
　制御回路１０２は、時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔ２の電位は、時刻ｔ３に取得された検出信号Ｖｄｅｔ１の電位から信号Ｖｐｈｏｔｏ分低下し、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ－Ｖｐｈｏｔｏ）となる。
　検出部４０は、時刻ｔ３での検出信号Ｖｄｅｔ１と、時刻ｔ５での検出信号Ｖｄｅｔ２との差分の信号（Ｖｐｈｏｔｏ）に基づいて、光電変換素子３０に照射された光（より具体的には、光電変換素子３０が上記露光期間（蓄積期間Ｐｃｈ）中に受光した光の量）を検出できる。図５では、１つの検出素子３の動作例を示しているが、走査線駆動回路１５が、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。
　次に、検出素子３の平面構成及び断面構成について説明する。図６は、検出素子を示す平面図である。図６に示すように、１つの検出素子３は、２つの走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ）と、４つの信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）とを含む。
　読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔは、第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍは、第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。
　検出素子３は、２つの走査線（読出制御走査線ＧＬｒｄとリセット制御走査線ＧＬｒｓｔ）と、２つの信号線（例えば、電源信号線ＳＬｓｆと基準信号線ＳＬｃｏｍ）とで囲まれた領域である。
　光電変換素子３０は、読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍで囲まれた領域に設けられる。光電変換素子３０は、光起電力効果を有する半導体層を含み構成される。具体的には、光電変換素子３０の半導体層は、ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３を含む。ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。
　ｎ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３３は、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２及びｐ型半導体層３３よりも低い導電性を有する。
　ｐ型半導体層３３は、コンタクトホールＨ１１を介して基準信号線ＳＬｃｏｍに接続される。これにより、光電変換素子３０のｐ型半導体層３３には、基準信号線ＳＬｃｏｍを介して基準電位ＶＣＯＭが供給される。
　下部導電層３５は、光電変換素子３０の半導体層と重なる領域に設けられる。下部導電層３５は、コンタクトホールＨ１２を介して基準信号線ＳＬｃｏｍに接続される。これにより、下部導電層３５は、ｐ型半導体層３３と同じ基準電位ＶＣＯＭが供給され、下部導電層３５とｐ型半導体層３３との間の寄生容量を抑制することができる。
　リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、第２方向Ｄｙに配列される。また、３つのトランジスタは、１つの光電変換素子３０と第１方向Ｄｘに隣り合って配置される。
　リセットトランジスタＭｒｓｔは、半導体層６１と、ソース電極６２と、ドレイン電極６３と、ゲート電極６４とを有する。半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。半導体層６１の他端は、コンタクトホールＨ３を介して接続配線ＳＬｃｎに接続される。リセット信号線ＳＬｒｓｔの、半導体層６１と接続される部分がソース電極６２として機能し、接続配線ＳＬｃｎの、半導体層６１と接続される部分がドレイン電極６３として機能する。半導体層６１は、リセット制御走査線ＧＬｒｓｔと交差する。半導体層６１の、リセット制御走査線ＧＬｒｓｔと重なる部分にチャネル領域が形成され、リセット制御走査線ＧＬｒｓｔの半導体層６１と重なる部分が、ゲート電極６４として機能する。
　ソースフォロワトランジスタＭｓｆは、半導体層６５と、ソース電極６６と、ドレイン電極６７と、ゲート電極６８とを有する。半導体層６５の一端は、コンタクトホールＨ４を介して電源信号線ＳＬｓｆに接続される。半導体層６５の他端は、ノードＮ２に接続される。電源信号線ＳＬｓｆの、半導体層６５と接続される部分がドレイン電極６７として機能し、ノードＮ２の、半導体層６５と接続される部分がソース電極６６として機能する。
　ゲート線ＧＬｓｆの一端は、コンタクトホールを介して接続配線ＳＬｃｎに接続される。ゲート線ＧＬｓｆの他端側は、２つに分岐して第２方向Ｄｙに並んで設けられる。半導体層６５は、２つに分岐されたゲート線ＧＬｓｆと交差する。ゲート線ＧＬｓｆの半導体層６５と重なる部分が、ゲート電極６８として機能する。つまり、リセットトランジスタＭｒｓｔは、ゲート線ＧＬｓｆを介して、ソースフォロワトランジスタＭｓｆのゲートに電気的に接続される。
　また、光電変換素子３０の上に設けられた上部電極３４は、二点鎖線で示される接続配線３４ａに接続される。接続配線３４ａは、コンタクトホールＨ２を介して、接続配線ＳＬｃｎに接続される。これにより、光電変換素子３０のカソード（ｎ型半導体層３２）は、接続配線ＳＬｃｎを介して、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆと電気的に接続される。接続配線３４ａは、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造を採用できる。ただし、これに限定されず、接続配線３４ａは、他の金属材料でもよく、上部電極３４及び接続配線３４ａをＩＴＯ等の透光性導電材料で一体に形成してもよい。
　読出トランジスタＭｒｄは、半導体層７１と、ソース電極７２と、ドレイン電極７３と、ゲート電極７４とを有する。半導体層７１の一端は、ノードＮ２に接続される。半導体層７１の他端は、出力信号線ＳＬに接続される。言い換えると、ノードＮ２の、半導体層７１と接続される部分がドレイン電極７３として機能し、出力信号線ＳＬの、半導体層７１と接続される部分がソース電極７２として機能する。読出制御走査線ＧＬｒｄは、第２方向Ｄｙに並んで設けられる２つの分岐された部分を有する。半導体層７１は、読出制御走査線ＧＬｒｄの２つの分岐された部分と交差する。読出制御走査線ＧＬｒｄの半導体層７１と重なる部分が、ゲート電極７４として機能する。このような構成で、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、出力信号線ＳＬに接続される。
　なお、図６に示す光電変換素子３０及び各トランジスタの平面構成は、あくまで一例であり、適宜変更することができる。例えば、複数のトランジスタが第２方向Ｄｙに並んで配置される構成に限定されず、一部のトランジスタが他のトランジスタと第１方向Ｄｘに隣り合って配置される等、異なる位置に設けられていてもよい。
　図７は、図６のＶＩＩ－ＶＩＩ’断面図である。なお、図７では、検出素子３が有する３つのトランジスタのうち、リセットトランジスタＭｒｓｔの断面構成を示しているが、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの断面構成もリセットトランジスタＭｒｓｔと同様である。
　基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。ゲート電極６４は、基板２１の上に設けられる。絶縁膜２２、２３は、ゲート電極６４を覆って基板２１の上に設けられる。絶縁膜２２、２３及び絶縁膜２４から絶縁膜２６は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
　半導体層６１は、絶縁膜２３の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low　Temperature　Polycrystalline　Silicone）等であってもよい。ゲート電極６４は、絶縁膜２２、２３（ゲート絶縁膜）を介して半導体層６１に対向する。リセットトランジスタＭｒｓｔは、ゲート電極６４が半導体層６１の下側に設けられたボトムゲート構造であるが、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造でもよく、ゲート電極６４が半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。
　半導体層６１は、チャネル領域６１ａと、高濃度不純物領域６１ｂ、６１ｃと、低濃度不純物領域６１ｄ、６１ｅと、を含む。チャネル領域６１ａは、例えば、ノンドープの真性半導体又は低不純物領域であり、高濃度不純物領域６１ｂ、６１ｃ及び低濃度不純物領域６１ｄ、６１ｅよりも低い導電性を有する。チャネル領域６１ａは、ゲート電極６４と重なる領域に設けられる。
　高濃度不純物領域６１ｂは、ソース電極６２と接続される領域、すなわち、絶縁膜２４及び２５を貫通するコンタクトホールＨ５の底面と重なる領域に設けられる。また、高濃度不純物領域６１ｃは、ドレイン電極６３と接続される領域、すなわち、絶縁膜２４及び２５を貫通するコンタクトホールＨ３の底面と重なる領域に設けられる。低濃度不純物領域６１ｄ、６２ｅは、チャネル領域６１ａと高濃度不純物領域６１ｂ、６１ｃとの間にそれぞれ設けられる。
　絶縁膜２４及び２５は、半導体層６１を覆って絶縁膜２３の上に設けられる。ソース電極６２は、コンタクトホールＨ５を介して半導体層６１と接続される。また、ドレイン電極６３は、コンタクトホールＨ３を介して、半導体層６１に接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。
　ソースフォロワトランジスタＭｓｆのゲートに接続されるゲート線ＧＬｓｆは、ゲート電極６４と同層に設けられる。リセットトランジスタＭｒｓｔのドレイン電極６３（接続配線ＳＬｃｎ）は、絶縁膜２２から絶縁膜２５を貫通するコンタクトホールを介してゲート線ＧＬｓｆに接続される。
　ソースフォロワトランジスタＭｓｆの半導体層６５は、半導体層６１と同層に設けられる。また、電源信号線ＳＬｓｆは、ソース電極６２（リセット信号線ＳＬｒｓｔ）及びドレイン電極６３（接続配線ＳＬｃｎ）と同層に設けられる。電源信号線ＳＬｓｆは、絶縁膜２４、２５を貫通するコンタクトホールＨ４を介して半導体層６５と接続される。
　次に、光電変換素子３０の断面構成について説明する。下部導電層３５は、ゲート電極６４及びゲート線ＧＬｓｆと同層に基板２１の上に設けられる。絶縁膜２２及び絶縁膜２３は、下部導電層３５の上に設けられる。光電変換素子３０は、絶縁膜２３の上に設けられる。言い換えると、下部導電層３５は、基板２１と、ｐ型半導体層３３との間に設けられる。より具体的には、光電変換素子３０は、絶縁膜２２、２３（ゲート絶縁膜）上に形成されると共に、下部導電層３５（遮光層）は絶縁膜２２、２３（ゲート絶縁膜）を介して少なくともｐ型半導体層３３に対向して設けられる。下部導電層３５が、ゲート電極６４と同じ材料で形成されることで遮光層として機能し、下部導電層３５は、光電変換素子３０への基板２１側からの光の侵入を抑制できる。
　基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｐ型半導体層３３とｎ型半導体層３２との間に設けられる。本実施形態では、絶縁膜２３の上に、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の順に積層されている。
　具体的には、ｐ型半導体層３３は、半導体層６１及び半導体層６５と同層に、絶縁膜２３の上に設けられる。絶縁膜２４、２５、及び、２６（第１絶縁膜）は、ｐ型半導体層３３を覆って設けられる。絶縁膜２４、及び絶縁膜２５は、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１３が設けられる。絶縁膜２６は、リセットトランジスタＭｒｓｔを含む複数のトランジスタを覆って絶縁膜２５の上に設けられる。絶縁膜２６は、コンタクトホールＨ１３の内壁を構成する絶縁膜２４及び絶縁膜２５の側面を覆う。また、絶縁膜２６には、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１４が設けられる。
　ｉ型半導体層３１は、絶縁膜２６の上に設けられ、絶縁膜２４から絶縁膜２６を貫通するコンタクトホールＨ１４を介してｐ型半導体層３３と接続される。ｎ型半導体層３２は、ｉ型半導体層３１の上に設けられる。具体的には、ｐ型半導体層３３の上面は、ｉ型半導体層３１に接すると共に、絶縁膜２６（第１絶縁膜）にも接している。また、ｉ型半導体層３１の下面は、ｐ型半導体層３３に接すると共に、ｉ型半導体層３１の側面は絶縁膜２６（第１絶縁膜）及び絶縁膜２７（第２絶縁膜）に接している。
　ここで、ｉ型半導体層３１の側面には、側面に垂直な方向に凹む溝部３１ｈが設けられる。溝部３１ｈは、ｉ型半導体層３１の上端部、つまり、ｉ型半導体層３１とｎ型半導体層３２との境界近傍に形成される。溝部３１ｈは、平面視で、ｉ型半導体層３１の外周に沿って形成され、ｎ型半導体層３２の外周よりも内側まで形成される。言い換えると、ｎ型半導体層３２の外縁部分は、ｉ型半導体層３１の溝部３１ｈの底部よりも外側に張り出して庇状に形成される。溝部３１ｈは、複数の検出素子３ごとに光電変換素子３０をパターニングする際に、ｉ型半導体層３１とｎ型半導体層３２とのエッチングレートの違いにより形成される。
　絶縁膜２７（第２絶縁膜）は、光電変換素子３０を覆って絶縁膜２６の上に設けられる。絶縁膜２７は、光電変換素子３０及び絶縁膜２６に直接、接して設けられる。絶縁膜２７は、感光性アクリル等の有機材料からなる。絶縁膜２７は、絶縁膜２６よりも厚い。絶縁膜２７は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、ｉ型半導体層３１及びｎ型半導体層３２の側面及び溝部３１ｈを覆って設けられる。
　上部電極３４は、絶縁膜２７の上に設けられる。上部電極３４は、例えばＩＴＯ（Indium　Tin　Oxide）等の透光性を有する導電材料である。上部電極３４は、絶縁膜２７の表面に倣って設けられ、絶縁膜２７に設けられたコンタクトホールＨ１を介してｎ型半導体層３２と接続される。また、上部電極３４（接続配線３４ａ）は、絶縁膜２７に設けられたコンタクトホールＨ２を介してリセットトランジスタＭｒｓｔのドレイン電極６３及びゲート線ＧＬｓｆと電気的に接続される。
　絶縁膜２８及び絶縁膜２９は、上部電極３４を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、無機絶縁膜である。絶縁膜２８は、光電変換素子３０への水分の侵入を抑制する保護層として設けられる。絶縁膜２９は、有機保護膜である。絶縁膜２９は、検出装置１の表面を平坦化するように形成される。
　以上、説明したように、本実施形態の検出装置１は、基板２１と、基板２１に設けられ、光起電力効果を有する半導体層を含む光電変換素子３０と、光電変換素子３０に対応して設けられたトランジスタ（例えば、リセットトランジスタＭｒｓｔ）と、トランジスタを覆って基板２１の上に設けられた第１絶縁膜（絶縁膜２４、２５、２６）と、光電変換素子３０を覆って第１絶縁膜の上に設けられ、有機材料からなる第２絶縁膜（絶縁膜２７）と、を有する。
　本実施形態では、有機材料からなる絶縁膜２７で、光電変換素子３０が被覆される構成とすることで、ｉ型半導体層３１及びｎ型半導体層３２の端部（側面）に溝部３１ｈが形成される等、段差が設けられた場合であっても、ｉ型半導体層３１及びｎ型半導体層３２の端部（側面）を良好に被覆することができる。この結果、上部電極３４は、溝部３１ｈによる凹凸や、光電変換素子３０と絶縁膜２６とで形成される段差が反映されず、絶縁膜２７の上に滑らかに形成される。これにより、上部電極３４は、溝部３１ｈや、光電変換素子３０の凹凸形状に起因する断線や高抵抗化を抑制することができる。
　また、絶縁膜２７が良好なカバレッジ性を有するので、上部電極３４の上に設けられる絶縁膜２８についても、段差の発生を抑制して、良好なカバレッジ性を有する。これにより、絶縁膜２８による保護機能が確保されるため、検出装置１は、信頼性を向上させることができる。さらに、絶縁膜２９の平坦化（デバイス表面の平坦化）も可能である。
　また、仮に絶縁膜２７に無機絶縁膜を用いた場合には、膜厚が０．５μｍ以上０．７μｍ以下程度に形成される。本実施形態では、絶縁膜２７に有機絶縁膜を用いることで、２μｍ以上３μｍ以下程度に厚膜化が可能であり、上部電極３４と、絶縁膜２７を挟んで配置された各種配線との間の寄生容量を低減することができる。
　また、本実施形態では、光電変換素子３０のｐ型半導体層３３及び下部導電層３５が、各トランジスタと同層に設けられるので、光電変換素子３０を異なる層に形成した場合に比べて製造工程を簡略化できる。
（第２変形例）
　図８は、第１実施形態の第２変形例に係る検出素子を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図８に示すように、第２変形例の検出素子３Ａは、上述した第１実施形態に比べて、光電変換素子３０Ａの積層順が異なる。具体的には、絶縁膜２３の上に、ｎ型半導体層３２、ｉ型半導体層３１及びｐ型半導体層３３の順に積層されている。
　ｎ型半導体層３２は、半導体層６１及び半導体層６５と同層に、絶縁膜２３の上に設けられる。絶縁膜２４、絶縁膜２５、及び、絶縁膜２６（第１絶縁膜）は、ｎ型半導体層３２を覆って設けられる。ｉ型半導体層３１は、絶縁膜２６の上に設けられ、絶縁膜２４から絶縁膜２６を貫通するコンタクトホールＨ１３、Ｈ１４を介してｎ型半導体層３２と接続される。ｐ型半導体層３３は、ｉ型半導体層３１の上に設けられる。より具体的には、光電変換素子３０Ａは、絶縁膜２２、２３（ゲート絶縁膜）上に形成されると共に、下部導電層３５（遮光層）は、絶縁膜２２、２３（ゲート絶縁膜）を介して少なくともｎ型半導体層３２に対向して設けられる。また、ｎ型半導体層３２の上面は、ｉ型半導体層３１に接すると共に、絶縁膜２６（第１絶縁膜）にも接している。ｉ型半導体層３１の下面は、ｎ型半導体層３２に接すると共に、ｉ型半導体層３１の側面は絶縁膜２６（第１絶縁膜）及び絶縁膜２７（第２絶縁膜）に接している。また、リセットトランジスタＭｒｓｔの半導体層６１は、ｎ型半導体層３２と同層に形成される。
　溝部３１ｈは、ｉ型半導体層３１の上端部、つまり、ｉ型半導体層３１とｐ型半導体層３３との境界近傍に形成される。
　第２変形例では、ｎ型半導体層３２に基準電位ＶＣＯＭ（図４参照）が供給され、ｐ型半導体層３３がノードＮ１（図４参照）に電気的に接続される。この場合、光電変換素子３０Ａが逆バイアス駆動されるように、リセット電位Ｖｒｓｔよりも基準電位ＶＣＯＭが高い電位を有する。
（第２実施形態）
　図９は、第２実施形態に係る検出素子を示す断面図である。図９に示すように、第２実施形態の検出素子３Ｂは、上述した第１実施形態及び第２変形例に比べて、光電変換素子３０ＢがリセットトランジスタＭｒｓｔと異なる層に設けられている構成が異なる。
　光電変換素子３０Ｂが設けられている領域で、絶縁膜２２から絶縁膜２６にはコンタクトホールが設けられておらず、基板２１と光電変換素子３０Ｂとの間で絶縁膜２２から絶縁膜２６が積層されている。光電変換素子３０Ｂは、ｐ型半導体層３３、ｉ型半導体層３１、ｎ型半導体層３２の順で、絶縁膜２６（第１絶縁膜）の上に積層される。つまり、ｐ型半導体層３３は、リセットトランジスタＭｒｓｔの半導体層６１と異なる層に設けられる。
　より具体的には、絶縁膜２６の平坦な面上に、下部電極３８が設けられ、下部電極３８の上にｐ型半導体層３３が設けられる。下部電極３８は、絶縁膜２６に設けられたコンタクトホールＨ１６を介して、基準信号線ＳＬｃｏｍに接続される。これにより、ｐ型半導体層３３には、基準信号線ＳＬｃｏｍから下部電極３８を介して基準電位ＶＣＯＭが供給される。
　絶縁膜２７は、光電変換素子３０Ｂを覆って絶縁膜２６の上に設けられる。絶縁膜２７は、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の端部（側面）を覆う。本実施形態においても、ｉ型半導体層３１の端部（側面）に溝部３１ｈが形成されるものの、有機材料からなる絶縁膜２７により、良好に被覆される。
（第３変形例）
　図１０は、第２実施形態の第３変形例に係る検出素子を示す断面図である。第３変形例の検出素子３Ｃは、上述した第１実施形態、第２実施形態及び第２変形例に比べて、絶縁膜２６が有機材料で形成される点が異なる。
　絶縁膜２６は、絶縁膜２７と同じ材料、例えば感光性アクリル等の有機材料からなる。ただし、絶縁膜２６は、絶縁膜２７と異なる材料が用いられてもよい。絶縁膜２６は、リセットトランジスタＭｒｓｔ等のトランジスタ及び各種配線を覆って設けられる。これにより、各種配線で形成される段差が平坦化され、絶縁膜２６の上面が平坦に形成される。
　第３変形例では、上部電極３４の段線や高抵抗化を、より効果的に抑制することができる。また、絶縁膜２８のカバレッジ性も向上し、検出装置１の信頼性を高めることができる。
　なお、第２実施形態及び第３変形例の光電変換素子３０Ｂにおいても、第２変形例と同様の積層構成を採用することができる。つまり、光電変換素子３０Ｂは、ｎ型半導体層３２、ｉ型半導体層３１、ｐ型半導体層３３の順で、絶縁膜２６（第１絶縁膜）の上に積層されていてもよい。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
　１　検出装置
　３、３Ａ、３Ｂ、３Ｃ　検出素子
　１０　センサ部
　１５　走査線駆動回路
　１６　信号線選択回路
　２１　基板
　２２、２３、２４、２５、２６、２７、２８、２９　絶縁膜
　３０、３０Ａ、３０Ｂ　光電変換素子
　３１　ｉ型半導体層
　３１ｈ　溝部
　３２　ｎ型半導体層
　３３　ｐ型半導体層
　３４　上部電極
　３４ａ　接続配線
　４８　検出回路
　ＡＡ　検出領域
　ＧＡ　周辺領域
　ＧＬｒｓｔ　リセット制御走査線
　ＧＬｒｄ　読出制御走査線
　ＳＬ　出力信号線
　ＳＬｓｆ　電源信号線
　ＳＬｒｓｔ　リセット信号線
　ＳＬｃｏｍ　基準信号線
　ＶＤＤ　電源電位
　ＶＣＯＭ　基準電位
　Ｖｒｓｔ　リセット電位
　ＲＳＴ　リセット制御信号
　ＲＤ　読出制御信号
　Ｍｒｓｔ　リセットトランジスタ
　Ｍｒｄ　読出トランジスタ
　Ｍｓｆ　ソースフォロワトランジスタ

Claims (17)

  1. 　基板と、
    　前記基板に設けられ、半導体層を含む光電変換素子と、
    　前記光電変換素子に対応して設けられたトランジスタと、
    　前記トランジスタを覆って前記基板の上に設けられた第１絶縁膜と、
    　前記光電変換素子を覆って前記第１絶縁膜の上に設けられ、有機材料からなる第２絶縁膜と、を有する
    　検出装置。
  2. 　前記半導体層の側面には溝部が設けられており、
    　前記第２絶縁膜は、前記半導体層の側面及び前記溝部を覆って設けられる
    　請求項１に記載の検出装置。
  3. 　前記光電変換素子の前記半導体層は、
    　前記基板の上に設けられたｐ型半導体層と、
    　前記ｐ型半導体層を覆う前記第１絶縁膜の上に設けられ、前記第１絶縁膜に設けられたコンタクトホールを介して前記ｐ型半導体層と接続されたｉ型半導体層と、
    　前記ｉ型半導体層の上に設けられたｎ型半導体層と、を含む
    　請求項１又は請求項２に記載の検出装置。
  4. 　前記光電変換素子の前記半導体層は、
    　前記基板の上に設けられたｎ型半導体層と、
    　前記ｎ型半導体層を覆う前記第１絶縁膜の上に設けられ、前記第１絶縁膜に設けられたコンタクトホールを介して前記ｎ型半導体層と接続されたｉ型半導体層と、
    　前記ｉ型半導体層の上に設けられたｐ型半導体層と、を含む
    　請求項１又は請求項２に記載の検出装置。
  5. 　前記光電変換素子の前記半導体層は、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含み、
    　前記ｐ型半導体層、前記ｉ型半導体層、前記ｎ型半導体層の順で、前記第１絶縁膜の上に積層される
    　請求項１又は請求項２に記載の検出装置。
  6. 　前記光電変換素子の前記半導体層は、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層を含み、
    　前記ｎ型半導体層、前記ｉ型半導体層、前記ｐ型半導体層の順で、前記第１絶縁膜の上に積層される
    　請求項１又は請求項２に記載の検出装置。
  7. 　前記第１絶縁膜は有機材料からなる
    　請求項１から請求項６のいずれか１項に記載の検出装置。
  8. 　前記トランジスタは、前記ｐ型半導体層と同層に形成された半導体層と、該半導体層にゲート絶縁膜を介して対向するゲート電極と、該半導体層に接続されるソース電極とドレイン電極とを有している
    　請求項３に記載の検出装置。
  9. 　前記ｐ型半導体層の上面は、前記ｉ型半導体層に接すると共に、前記第１絶縁膜にも接している
    　請求項８に記載の検出装置。
  10. 　前記ｉ型半導体層は、前記ｐ型半導体層に接すると共に、前記第１絶縁膜及び前記第２絶縁膜に接している
    　請求項９に記載の検出装置。
  11. 　前記光電変換素子は、前記ゲート絶縁膜上に形成されると共に、遮光層は前記ゲート絶縁膜を介して少なくとも前記ｐ型半導体層に対向して設けられる
    　請求項８から請求項１０のいずれか１項に記載の検出装置。
  12. 　前記遮光層と前記ゲート電極は同層に形成されている
    　請求項１１に記載の検出装置。
  13. 　前記トランジスタは、前記ｎ型半導体層と同層に形成された半導体層と、該半導体層にゲート絶縁膜を介して対向するゲート電極と、該半導体層に接続されるソース電極とドレイン電極とを有している
    　請求項４に記載の検出装置。
  14. 　前記ｎ型半導体層の上面は、前記ｉ型半導体層に接すると共に、前記第１絶縁膜にも接している
    　請求項１３に記載の検出装置。
  15. 　前記ｉ型半導体層は、前記ｎ型半導体層に接すると共に、前記第１絶縁膜及び前記第２絶縁膜に接している
    　請求項１４に記載の検出装置。
  16. 　前記光電変換素子は、前記ゲート絶縁膜上に形成されると共に、遮光層は前記ゲート絶縁膜を介して少なくとも前記ｎ型半導体層に対向して設けられる
    　請求項１３から請求項１５のいずれか１項に記載の検出装置。
  17. 　前記遮光層と前記ゲート電極は同層に形成されている
    　請求項１６に記載の検出装置。
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