WO2021241051A1 - 検出装置 - Google Patents

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WO2021241051A1
WO2021241051A1 PCT/JP2021/015508 JP2021015508W WO2021241051A1 WO 2021241051 A1 WO2021241051 A1 WO 2021241051A1 JP 2021015508 W JP2021015508 W JP 2021015508W WO 2021241051 A1 WO2021241051 A1 WO 2021241051A1
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semiconductor layer
insulating film
electrode
photodiode
detection device
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竜二 森
功 鈴村
正浩 多田
崇 土井
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a detection device.
  • the liquid crystal display device of Patent Document 1 includes a plurality of optical sensors.
  • the optical sensor has a photodiode, and the light emitted by the photodiode is converted into a signal (charge).
  • Optical sensors are generally arranged in a matrix.
  • a plurality of optical sensors arranged in a matrix are used in a detection device as a biological sensor for detecting biological information such as a fingerprint sensor and a vein sensor.
  • Each of the plurality of photodiodes is provided with a circuit including a plurality of transistors and capacitive elements.
  • a plurality of photodiodes are provided on the same plane as a plurality of transistors, it may not be possible to secure an effective light receiving area of the photodiode.
  • An object of the present invention is to provide a detection device capable of improving light sensitivity.
  • the detection device of one aspect of the present invention covers a substrate, a plurality of photodiodes arranged on the substrate, a plurality of transistors provided corresponding to each of the plurality of the photodiodes, and the plurality of the transistors. It has an insulating film and a plurality of lower electrodes provided on the insulating film corresponding to each of the plurality of photodiodes and electrically connected to the plurality of the transistors, and is provided on the insulating film.
  • the lower electrode and the photodiode are stacked in this order, and one lower electrode and one photodiode are provided so as to be superimposed on the plurality of transistors in a plan view from a direction perpendicular to the substrate.
  • FIG. 1A is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first modification.
  • FIG. 1C is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the second modification.
  • FIG. 1D is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the third modification.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • FIG. 1A is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing a schematic cross-section
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a detection element.
  • FIG. 5 is a plan view showing an array substrate constituting the detection element.
  • FIG. 6 is a plan view showing the detection element.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII'of FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII'of FIG.
  • FIG. 9 is a plan view showing an array substrate constituting the detection element according to the second embodiment.
  • FIG. 10 is a plan view showing the detection element according to the second embodiment.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI'of FIG. FIG.
  • FIG. 12 is a plan view showing the detection element according to the third embodiment.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII'of FIG.
  • FIG. 14 is a plan view showing the detection element according to the fourth embodiment.
  • FIG. 15 is a cross-sectional view taken along the line XV-XV'of FIG.
  • FIG. 16 is a plan view showing an array substrate constituting the detection element according to the fifth embodiment.
  • FIG. 1A is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first embodiment.
  • FIG. 1B is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the first modification.
  • FIG. 1C is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the second modification.
  • FIG. 1D is a cross-sectional view showing a schematic cross-sectional configuration of a detection device with a lighting device having the detection device according to the third modification.
  • the detection device 120 with a lighting device has a detection device 1 and a lighting device 121.
  • the detection device 1 includes an array substrate 2, an adhesive layer 125, and a cover member 122. That is, the array substrate 2, the adhesive layer 125, and the cover member 122 are laminated in this order in the direction perpendicular to the surface of the array substrate 2.
  • the cover member 122 of the detection device 1 can be replaced with the lighting device 121.
  • the lighting device 121 uses, for example, a cover member 122 as a light source plate provided at a position corresponding to the detection region AA of the detection device 1, and a plurality of cover members 122 arranged at one end or both ends of the cover member 122. It may be a so-called side light type front light having a light source 123. That is, the cover member 122 has a light irradiation surface 121a for irradiating light, and is a component of the lighting device 121. According to this lighting device 121, the light L1 is irradiated from the light irradiation surface 121a of the cover member 122 toward the finger Fg to be detected.
  • a light source for example, a light emitting diode (LED: Light Emitting Diode) that emits light of a predetermined color is used.
  • LED Light Emitting Diode
  • the lighting device 121 may have a light source (for example, an LED) provided directly below the detection area AA of the detection device 1, and the lighting device 121 provided with the light source may be used. It also functions as a cover member 122.
  • a light source for example, an LED
  • the lighting device 121 is not limited to the example of FIG. 1B, and may be provided on the side or the upper side of the cover member 122 as shown in FIG. 1C, and the light is applied to the finger Fg from the side or the upper side of the finger Fg. You may irradiate L1.
  • the lighting device 121 may be a so-called direct type backlight having a light source (for example, an LED) provided in the detection area of the detection device 1.
  • a light source for example, an LED
  • the light L1 emitted from the lighting device 121 is reflected as the light L2 by the finger Fg to be detected.
  • the detection device 1 detects irregularities (for example, fingerprints) on the surface of the finger Fg by detecting the light L2 reflected by the finger Fg. Further, the detection device 1 may detect information about the living body by detecting the light L2 reflected inside the finger Fg in addition to the fingerprint detection.
  • Information about a living body is, for example, a blood vessel image such as a vein, a pulse, a pulse wave, or the like.
  • the color of the light L1 from the illuminating device 121 may be different depending on the detection target.
  • the cover member 122 is a member for protecting the array substrate 2 and covers the array substrate 2.
  • the lighting device 121 may also have a structure that also serves as the cover member 122.
  • the cover member 122 is, for example, a glass substrate.
  • the cover member 122 is not limited to the glass substrate, but may be a resin substrate or the like. Further, the cover member 122 may not be provided. In this case, a protective layer such as an insulating film is provided on the surface of the array substrate 2, and the finger Fg is in contact with the protective layer of the detection device 1.
  • the detection device 120 with a lighting device may be provided with a display panel in place of the lighting device 121.
  • the display panel may be, for example, an organic EL display panel (OLED: Organic Light Emitting Diode) or an inorganic EL display (micro LED, mini LED).
  • the display panel may be a liquid crystal display panel (LCD: Liquid Crystal Display) using a liquid crystal element as a display element or an electrophoretic display panel (EPD: Electrophoretic Display) using an electrophoretic element as a display element. good. Even in this case, the fingerprint of the finger Fg and information about the living body can be detected based on the light L2 reflected by the display light (light L1) emitted from the display panel.
  • FIG. 2 is a plan view showing the detection device according to the first embodiment.
  • the first direction Dx shown in FIGS. 2 and 2 is one direction in a plane parallel to the substrate 21.
  • the second direction Dy is one direction in a plane parallel to the substrate 21 and is a direction orthogonal to the first direction Dx.
  • the second direction Dy may intersect with the first direction Dx without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy, and is a normal direction of the substrate 21.
  • the detection device 1 includes an array board 2 (board 21), a sensor unit 10, a scanning line drive circuit 15, a signal line selection circuit 16, a detection circuit 48, and a control circuit 102. It has a power supply circuit 103 and.
  • the control board 101 is electrically connected to the board 21 via the wiring board 110.
  • the wiring board 110 is, for example, a flexible printed circuit board or a rigid board.
  • the wiring board 110 is provided with a detection circuit 48.
  • the control board 101 is provided with a control circuit 102 and a power supply circuit 103.
  • the control circuit 102 is, for example, an FPGA (Field Programmable Gate Array).
  • the control circuit 102 supplies a control signal to the sensor unit 10, the scanning line drive circuit 15, and the signal line selection circuit 16 to control the operation of the sensor unit 10.
  • the power supply circuit 103 supplies voltage signals such as the power supply potential VDD and the reference potential VCOM (see FIG. 4) to the sensor unit 10, the scanning line drive circuit 15, and the signal line selection circuit 16.
  • VDD Power supply potential
  • VCOM reference potential
  • the substrate 21 has a detection region AA and a peripheral region GA.
  • the detection region AA and the peripheral region GA extend in the plane direction parallel to the substrate 21.
  • Each element (detection element 3) of the sensor unit 10 is provided in the detection area AA.
  • the peripheral region GA is a region outside the detection region AA, and is a region in which each element (detection element 3) is not provided. That is, the peripheral region GA is a region between the outer periphery of the detection region AA and the outer edge portion of the substrate 21.
  • a scanning line drive circuit 15 and a signal line selection circuit 16 are provided in the peripheral region GA.
  • the scanning line drive circuit 15 is provided in a region extending along the second direction Dy in the peripheral region GA.
  • the signal line selection circuit 16 is provided in a region extending along the first direction Dx in the peripheral region GA, and is provided between the sensor unit 10 and the detection circuit 48.
  • the plurality of detection elements 3 of the sensor unit 10 are optical sensors each having a photodiode 30 as a sensor element.
  • the photodiode 30 is a photoelectric conversion element, and outputs an electric signal corresponding to the light emitted to each of them. More specifically, the photodiode 30 is a PIN (Positive Intrinsic Negative) photodiode. Further, the photodiode 30 may be paraphrased as OPD (Organic Photo Diode).
  • the detection elements 3 are arranged in a matrix in the detection region AA.
  • the photodiode 30 included in the plurality of detection elements 3 performs detection according to a gate drive signal (for example, reset control signal RST, read control signal RD) supplied from the scanning line drive circuit 15.
  • the plurality of photodiodes 30 output an electric signal corresponding to the light emitted to each of them to the signal line selection circuit 16 as a detection signal Vdet.
  • the detection device 1 detects information about the living body based on the detection signals Vdet from the plurality of photodiodes 30.
  • FIG. 3 is a block diagram showing a configuration example of the detection device according to the first embodiment.
  • the detection device 1 further includes a detection control circuit 11 and a detection unit 40.
  • a part or all of the functions of the detection control circuit 11 are included in the control circuit 102.
  • the detection unit 40 a part or all of the functions other than the detection circuit 48 are included in the control circuit 102.
  • the detection control circuit 11 is a circuit that supplies control signals to the scanning line drive circuit 15, the signal line selection circuit 16, and the detection unit 40, respectively, and controls their operations.
  • the detection control circuit 11 supplies various control signals such as a start signal STV and a clock signal CK to the scanning line drive circuit 15. Further, the detection control circuit 11 supplies various control signals such as the selection signal ASW to the signal line selection circuit 16.
  • the scanning line drive circuit 15 is a circuit that drives a plurality of scanning lines (read control scanning line GLrd, reset control scanning line GLrst (see FIG. 4)) based on various control signals.
  • the scan line drive circuit 15 sequentially or simultaneously selects a plurality of scan lines, and supplies a gate drive signal (for example, a reset control signal RST, a read control signal RD) to the selected scan lines.
  • a gate drive signal for example, a reset control signal RST, a read control signal RD
  • the signal line selection circuit 16 is a switch circuit that sequentially or simultaneously selects a plurality of output signal lines SL (see FIG. 4).
  • the signal line selection circuit 16 is, for example, a multiplexer.
  • the signal line selection circuit 16 connects the selected output signal line SL and the detection circuit 48 based on the selection signal ASW supplied from the detection control circuit 11. As a result, the signal line selection circuit 16 outputs the detection signal Vdet of the photodiode 30 to the detection unit 40.
  • the detection unit 40 includes a detection circuit 48, a signal processing circuit 44, a coordinate extraction circuit 45, a storage circuit 46, and a detection timing control circuit 47.
  • the detection timing control circuit 47 controls the detection circuit 48, the signal processing circuit 44, and the coordinate extraction circuit 45 to operate in synchronization with each other based on the control signal supplied from the detection control circuit 11.
  • the detection circuit 48 is, for example, an analog front-end circuit (AFE: Analog Front End).
  • the detection circuit 48 is a signal processing circuit having at least the functions of the detection signal amplification circuit 42 and the A / D conversion circuit 43.
  • the detection signal amplification circuit 42 is a circuit that amplifies the detection signal Vdet, and is, for example, an integrator circuit.
  • the A / D conversion circuit 43 converts the analog signal output from the detection signal amplification circuit 42 into a digital signal.
  • the signal processing circuit 44 is a logic circuit that detects a predetermined physical quantity input to the sensor unit 10 based on the output signal of the detection circuit 48. When the finger Fg comes into contact with or is close to the detection surface, the signal processing circuit 44 can detect the unevenness of the finger Fg or the surface of the palm based on the signal from the detection circuit 48. Further, the signal processing circuit 44 may detect information about the living body based on the signal from the detection circuit 48. Information about the living body is, for example, a blood vessel image of a finger Fg or a palm, a pulse wave, a pulse, a blood oxygen saturation, and the like.
  • the storage circuit 46 temporarily stores the signal calculated by the signal processing circuit 44.
  • the storage circuit 46 may be, for example, a RAM (Random Access Memory), a register circuit, or the like.
  • the coordinate extraction circuit 45 is a logic circuit that obtains the detection coordinates of the unevenness of the surface of the finger Fg or the like when the contact or proximity of the finger Fg is detected in the signal processing circuit 44. Further, the coordinate extraction circuit 45 is a logic circuit for obtaining the detection coordinates of the finger Fg and the blood vessel of the palm. The coordinate extraction circuit 45 combines the detection signals Vdet output from each detection element 3 of the sensor unit 10 to generate two-dimensional information indicating the shape of the unevenness of the surface of the finger Fg or the like. The coordinate extraction circuit 45 may output the detection signal Vdet as the sensor output Vo without calculating the detection coordinates.
  • FIG. 4 is a circuit diagram showing a detection element.
  • the detection element 3 includes a photodiode 30, a reset transistor Mrst, a read transistor Mrd, and a source follower transistor Msf.
  • the reset transistor Mrst, the read transistor Mrd, and the source follower transistor Msf are provided corresponding to one photodiode 30.
  • the reset transistor Mrst, the read transistor Mrd, and the source follower transistor Msf are each composed of an n-type TFT (Thin Film Transistor).
  • the present invention is not limited to this, and each transistor may be composed of a p-type TFT.
  • a reference potential VCOM is applied to the anode of the photodiode 30.
  • the cathode of the photodiode 30 is connected to the node N1.
  • the node N1 is connected to the capacitive element Cs, one of the source or drain of the reset transistor Mrst, and the gate of the source follower transistor Msf.
  • the parasitic capacitance Cp exists in the node N1.
  • the signal (charge) output from the photodiode 30 is stored in the capacitive element Cs.
  • the capacitive element Cs is, for example, a capacitance formed between the upper electrode 34 and the lower electrode 35 (see FIG. 7) connected to the photodiode 30.
  • the parasitic capacitance Cp is a capacitance added to the capacitance element Cs, and is a capacitance formed between various wirings and electrodes provided on the array substrate 2.
  • the gate of the reset transistor Mrst is connected to the reset control scanning line GLrst.
  • a reset signal line SLrst is connected to the other of the source or drain of the reset transistor Mrst, and the reset potential Vrst is supplied.
  • the reset transistor Mrst is turned on (conducting state) in response to the reset control signal RST, the potential of the node N1 is reset to the reset potential Vrst.
  • the reference potential VCOM has a potential lower than the reset potential Vrst, and the photodiode 30 is reverse-biased.
  • the source follower transistor Msf is connected between the terminal to which the power supply potential VDD is supplied and the read transistor Mrd (node N2).
  • the gate of the source follower transistor Msf is connected to the node N1.
  • a signal (charge) generated by the photodiode 30 is supplied to the gate of the source follower transistor Msf.
  • the source follower transistor Msf outputs a voltage signal corresponding to the signal (charge) generated by the photodiode 30 to the read transistor Mrd.
  • the read transistor Mrd is connected between the source (node N2) of the source follower transistor Msf and the output signal line SL (node N3).
  • the gate of the read transistor Mrd is connected to the read control scanning line GLrd.
  • the reset transistor Mrst and the read transistor Mrd each have a so-called double gate structure in which two transistors are connected in series.
  • the present invention is not limited to this, and the reset transistor Mrst and the read transistor Mrd may have a single gate structure or a multi-gate structure in which three or more transistors are connected in series.
  • the circuit of one detection element 3 is not limited to the configuration having three transistors of the reset transistor Mrst, the source follower transistor Msf, and the read transistor Mrd.
  • the detection element 3 may have two or four or more transistors.
  • FIG. 5 is a plan view showing an array substrate constituting the detection element.
  • FIG. 6 is a plan view showing the detection element. Note that FIG. 5 is a plan view schematically showing a part of the detection element 3, that is, a member above the photodiode 30. In FIG. 5, the lower electrode 35 and the photodiode 30 are shown by a two-dot chain line.
  • a plurality of reset control scanning lines GLrst extend to the first direction Dx and are arranged side by side at intervals in the second direction Dy.
  • Each of the plurality of output signal lines SL extends in the second direction Dy and is arranged side by side at a distance from the first direction Dx.
  • the photodiode 30 of the detection element 3 is provided in a region surrounded by two reset control scanning lines GLrst adjacent to the second direction Dy and two output signal lines SL adjacent to the first direction Dx.
  • the detection element 3 further includes a read control scanning line GLrd and two signal lines (power supply signal line SLsf and reset signal line SLrst).
  • the read control scanning line GLrd extends in the first direction Dx and is arranged side by side with the reset control scanning line GLrst in the second direction Dy.
  • the power supply signal line SLsf and the reset signal line SLrst extend in the second direction Dy, respectively, and are arranged side by side with the output signal line SL and the first direction Dx.
  • the reset transistor Mrst of the detection element 3 has a first semiconductor layer 61, a source electrode 62, a drain electrode 63, and a gate electrode 64.
  • One end of the first semiconductor layer 61 is connected to the reset signal line SLrst.
  • the other end of the first semiconductor layer 61 is connected to the connection wiring SLcn.
  • the portion of the reset signal line SLrst connected to the first semiconductor layer 61 functions as the source electrode 62
  • the portion of the connection wiring SLcn connected to the first semiconductor layer 61 functions as the drain electrode 63.
  • the gate electrode 64 faces the first semiconductor layer 61. More specifically, the reset control scanning line GLrst is provided with two branching portions branched in the second direction Dy, the first semiconductor layer 61 extends in the first direction Dx, and the reset control scanning line extends. It intersects the two branches of GLrst. A channel region is formed in the portion of the first semiconductor layer 61 that overlaps with the two branch portions of the reset control scanning line GLrst, and the portion of the two branch portions of the reset control scanning line GLrst that overlaps with the first semiconductor layer 61 is a gate. Functions as an electrode 64. As described above, the reset transistor Mrst is configured as a double gate structure in which two gate electrodes 64 are superimposed on the first semiconductor layer 61.
  • the source follower transistor Msf of the detection element 3 has a second semiconductor layer 65, a source electrode 67, and a gate electrode 68.
  • One end of the second semiconductor layer 65 is connected to the power supply signal line SLsf via the connection portion SLsfa.
  • the other end of the second semiconductor layer 65 is connected to the read transistor Mrd.
  • the portion of the connecting portion SLsfa connected to the second semiconductor layer 65 functions as the source electrode 67.
  • the gate electrode 68 is connected to the connection wiring SLcn via the contact hole.
  • the second semiconductor layer 65 intersects with the gate electrode 68.
  • a channel region is formed in a portion of the second semiconductor layer 65 that intersects with the gate electrode 68.
  • the source follower transistor Msf is configured as a single gate structure in which one gate electrode 68 is superimposed on the second semiconductor layer 65.
  • the reset transistor Mrst is electrically connected to the gate of the source follower transistor Msf via the connection wiring SLcn.
  • connection wiring SLcn is arranged between the power supply signal line SLsf and the output signal line SL adjacent to each other in the first direction Dx.
  • the connection wiring SLcn includes a portion connected to the reset transistor Mrst and extending in the first direction Dx, and a portion connected to the source follower transistor Msf and extending in the second direction Dy.
  • the cathode (n-type semiconductor layer 33) of the photodiode 30 of the detection element 3 is connected to the connection wiring SLcn via the contact hole H2.
  • the cathode (n-type semiconductor layer 33) of the photodiode 30 is electrically connected to the reset transistor Mrst and the source follower transistor Msf via the connection wiring SLcn.
  • the read transistor Mrd has a second semiconductor layer 65, a drain electrode 72, and a gate electrode 74.
  • the second semiconductor layer 65 of the read transistor Mrd is formed of a semiconductor layer integrated with the second semiconductor layer 65 of the source follower transistor Msf.
  • the read transistor Mrd and the source follower transistor Msf have a common second semiconductor layer 65.
  • the other end of the second semiconductor layer 65 of the read transistor Mrd is connected to the output signal line SL via the connection portion SLa.
  • the portion of the connecting portion SLa connected to the second semiconductor layer 65 functions as the drain electrode 72.
  • a branch portion adjacent to the second direction Dy and extending in the first direction Dx is connected to the read control scanning line GLrd.
  • the second semiconductor layer 65 intersects the read control scanning line GLrd and the branch portion.
  • the portion overlapping the read control scanning line GLrd and the second semiconductor layer 65 of the branch portion functions as the gate electrode 74.
  • the read transistor Mrd is configured as a double gate structure in which two gate electrodes 74 are superimposed on the second semiconductor layer 65.
  • the second semiconductor layer 65 is arranged adjacent to the output signal line SL and the first direction Dx, and the second semiconductor layer 65 and the output signal line SL extend in the second direction Dy. Further, the two gate electrodes 74 of the read transistor Mrd and the one gate electrode 68 of the source follower transistor Msf are superimposed on the second semiconductor layer 65 and arranged in the second direction Dy. As a result, the source follower transistor Msf having a single gate structure and the read transistor Mrd having a double gate structure have a common second semiconductor layer 65.
  • the leakage current to the output signal line SL side can be suppressed by forming the read transistor Mrd with a double gate structure.
  • the first width W1 of the first semiconductor layer 61 of the reset transistor Mrst is smaller than the second width W2 of the second semiconductor layer 65 of the read transistor Mrd and the source follower transistor Msf.
  • the first width W1 and the second width W2 are channel widths, which are lengths in a direction intersecting the extending direction between the source and drain of each semiconductor layer.
  • the first width W1 indicates the length of the first semiconductor layer 61 in the second direction Dy
  • the second width W2 indicates the length of the second semiconductor layer 65 in the first direction Dx.
  • the first width W1 of the first semiconductor layer 61 is smaller than the third width W3 of the contact portion between the source electrode 62 and the drain electrode 63.
  • the leakage current of the reset transistor Mrst can be suppressed more effectively than the read transistor Mrd side.
  • the photodiode 30 has a region surrounded by two reset control scanning lines GLrst adjacent to the second direction Dy and two output signal lines SL adjacent to the first direction Dx. It is provided in.
  • the upper electrode 34 and the lower electrode 35 face each other with the photodiode 30 interposed therebetween in the third direction Dz.
  • the photodiode 30 is arranged via the lower electrode 35 on the array substrate 2 provided with various wirings and various transistors.
  • the lower electrode 35 has a larger area than the photodiode 30 and the upper electrode 34.
  • the lower electrode 35 is electrically connected to the reset transistor Mrst and the source follower transistor Msf via the contact hole H2 at a portion that does not overlap with the photodiode 30 and the upper electrode 34.
  • the upper electrode 34 is provided so as to cover the photodiode 30.
  • the contact hole H1 provided in the insulating film 27 is provided so as to overlap with most of the region of the upper electrode 34, and the insulating film 27 overlaps with the upper electrode 34 only at the peripheral portion of the upper electrode 34.
  • the upper electrode 34 is connected to the reference potential supply wiring SLcom via the connection wiring 36.
  • the reference potential supply wiring SLcom is a wiring for supplying the reference potential VCOM to the photodiode 30, and is provided so as to be superimposed on the output signal line SL and extended in the second direction Dy. Further, the connection wiring 36 is in the same layer as the reference potential supply wiring SLcom, and more specifically, corresponds to a wiring portion drawn out from the reference potential supply wiring SLcom as the connection wiring 36.
  • the photodiode 30 and the lower electrode 35 are provided so as to be superimposed on various wirings and various transistors (reset transistor Mrst, read transistor Mrd, and source follower transistor Msf). Further, the photodiode 30 and the lower electrode 35 are provided so as to overlap with a part of the signal line and the scanning line (power supply signal line SLsf, reset signal line SLrst, and read control scanning line GLrd).
  • the sensor region SA of the detection element 3 is defined by a lower electrode 35 to which the photodiode 30 is connected, and by increasing the area of the sensor region SA, the detection device 1 can improve the optical sensitivity (sensor output). can.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII'of FIG. Note that FIG. 7 shows the cross-sectional configuration of the reset transistor Mrst among the three transistors included in the detection element 3, but the cross-sectional configuration of the source follower transistor Msf and the read transistor Mrd is also the same as that of the reset transistor Mrst.
  • the substrate 21 is an insulating substrate.
  • a glass substrate such as quartz or non-alkali glass is used.
  • the substrate 21 has a first main surface S1 and a second main surface S2 opposite to the first main surface S1.
  • the array substrate 2 is formed by providing various transistors including a reset transistor Mrst, various wirings (scanning lines and signal lines), and an insulating film on the first main surface S1 of the substrate 21.
  • the photodiode 30 is arranged on the array substrate 2, that is, on the first main surface S1 side of the substrate 21.
  • the undercoat film 22 is provided on the first main surface S1 of the substrate 21.
  • the undercoat film 22, the insulating films 23, 24, 25 and the insulating films 27, 28 are inorganic insulating films, such as silicon oxide (SiO 2 ) and silicon nitride (SiN).
  • the first semiconductor layer 61 is provided on the undercoat film 22.
  • polysilicon is used for the first semiconductor layer 61.
  • the first semiconductor layer 61 is not limited to this, and may be a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low temperature polysilicon (LTPS: Low Temperature Polyrystalline Silicone), or the like.
  • the insulating film 23 is provided on the undercoat film 22 so as to cover the first semiconductor layer 61.
  • the gate electrode 64 is provided on the insulating film 23.
  • the gate electrode 68 of the source follower transistor Msf is also provided on the insulating film 23 in the same layer as the gate electrode 64. Further, the reset control scanning line GLrst and the read control scanning line GLrd are also provided in the same layer as the gate electrode 64.
  • the insulating film 24 is provided on the insulating film 23 so as to cover the gate electrode 64.
  • the reset transistor Mrst has a top gate structure in which the gate electrode 64 is provided on the upper side of the first semiconductor layer 61.
  • the gate electrode 64 may be provided in a bottom gate structure provided on the lower side of the first semiconductor layer 61, and the gate electrode 64 may be provided on the upper side and the lower side of the first semiconductor layer 61.
  • a dual gate structure may be used.
  • the insulating film 24 and the insulating film 25 are provided on the insulating film 23 so as to cover the gate electrode 64.
  • the source electrode 62 and the drain electrode 63 are provided on the insulating film 25.
  • the source electrode 62 and the drain electrode 63 are connected to the first semiconductor layer 61 via contact holes penetrating the insulating films 23, 24, and 25, respectively.
  • the source electrode 62 and the drain electrode 63 are composed of, for example, a laminated film of TiAlTi or TiAl, which is a laminated structure of titanium and aluminum.
  • connection wiring SLcn are provided in the same layer as the source electrode 62 and the drain electrode 63.
  • the connection wiring SLcn of the detection element 3 is connected to the gate electrode 68 of the source follower transistor Msf via a contact hole penetrating the insulating films 24 and 25.
  • the insulating film 26 is provided on the insulating film 25 so as to cover a plurality of various transistors such as the reset transistor Mrst.
  • the insulating film 26 is made of an organic material such as photosensitive acrylic.
  • the insulating film 26 is thicker than the insulating film 25.
  • the insulating film 26 has better step coverage than the inorganic insulating material, and can flatten the steps formed by various transistors and various wirings.
  • the photodiode 30 is provided on the insulating film 26.
  • the lower electrode 35 is provided on the insulating film 26 and is electrically connected to the connection wiring SLcn via the contact hole H2.
  • the photodiode 30 is connected to the lower electrode 35.
  • a laminated structure of titanium (Ti) and titanium nitride (TiN) can be adopted. Since the lower electrode 35 is provided between the substrate 21 and the photodiode 30, the lower electrode 35 functions as a light-shielding layer, and light enters the photodiode 30 from the second main surface S2 side of the substrate 21. Can be suppressed.
  • the photodiode 30 includes a semiconductor layer having a photovoltaic effect.
  • the semiconductor layer of the photodiode 30 includes an i-type semiconductor layer 31, a p-type semiconductor layer 32, and an n-type semiconductor layer 33.
  • the i-type semiconductor layer 31, the p-type semiconductor layer 32, and the n-type semiconductor layer 33 are, for example, amorphous silicon (a-Si).
  • the material of the semiconductor layer is not limited to this, and may be polysilicon, microcrystalline silicon, or the like.
  • the p-type semiconductor layer 32 is doped with impurities in a-Si to form a p + region.
  • impurities are doped in a—Si to form an n + region.
  • the i-type semiconductor layer 31 is, for example, a non-doped intrinsic semiconductor and has lower conductivity than the p-type semiconductor layer 32 and the n-type semiconductor layer 33.
  • the i-type semiconductor layer 31 is provided between the n-type semiconductor layer 33 and the p-type semiconductor layer 32 in the direction perpendicular to the surface of the substrate 21 (third direction Dz).
  • the n-type semiconductor layer 33, the i-type semiconductor layer 31, and the p-type semiconductor layer 32 are laminated in this order on the lower electrode 35.
  • the upper electrode 34 is the anode electrode of the photodiode 30, and the lower electrode 35 is the cathode electrode of the photodiode 30.
  • the n-type semiconductor layer 33 of the photodiode 30 of the detection element 3 is electrically connected to the reset transistor Mrst and the source follower transistor Msf via the lower electrode 35 and the connection wiring SLcn.
  • the upper electrode 34 is provided on the p-type semiconductor layer 32.
  • the upper electrode 34 is a conductive material having translucency such as ITO (Indium Tin Oxide).
  • the insulating film 27 is provided on the insulating film 26 so as to cover the photodiode 30 and the upper electrode 34.
  • the insulating film 27 is provided with a contact hole H1 (opening) in a region overlapping the upper electrode 34.
  • connection wiring 36 is provided on the insulating film 27 and is electrically connected to the upper electrode 34 via the contact hole H1 (opening).
  • a reference potential VCOM (see FIG. 4) is supplied to the p-type semiconductor layer 32 via the connection wiring 36 and the upper electrode 34.
  • the insulating film 28 is provided on the insulating film 27 so as to cover the upper electrode 34 and the connection wiring 36.
  • the insulating film 28 is provided as a protective layer that suppresses the intrusion of moisture into the photodiode 30.
  • the insulating film 29 is provided on the insulating film 28.
  • the insulating film 29 is a hardcourt film made of an organic material. The insulating film 29 flattens the step on the surface of the insulating film 28 formed by the photodiode 30 and the connection wiring 36.
  • the cover member 122 is provided so as to face the insulating film 29. That is, the cover member 122 is provided so as to cover the various transistors and the photodiode 30.
  • the adhesive layer 125 adheres the insulating film 29 and the cover member 122.
  • the adhesive layer 125 is, for example, a translucent optical adhesive sheet (OCA: Optical Clear Adhesive).
  • the insulating film 26 is provided so as to cover a plurality of transistors such as the reset transistor Mrst, and the lower electrode 35, the photodiode 30, and the upper electrode 34 are laminated in this order on the insulating film 26.
  • the lower electrode 35, the photodiode 30, and the upper electrode 34 are provided in a layer different from each transistor, each signal line, and each scanning line, as described above, the degree of freedom in arranging the photodiode 30 and the lower electrode 35 is increased. Can be improved.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII'of FIG.
  • FIG. 8 describes a cross-sectional configuration between two photodiodes 30 adjacent to each other in the first direction Dx.
  • the configuration of the array substrate 2 on the lower side of the insulating film 26 is omitted.
  • the insulating film 27 (element insulating film) is provided between two adjacent photodiodes 30 and has a contact hole H1 (opening) in a region overlapping with the upper electrode 34.
  • the insulating film 27 is provided so as to cover the peripheral edges of the upper electrode 34 and the photodiode 30.
  • the insulating film 27 is provided along the side surfaces of the two adjacent photodiodes 30 and the surface of the insulating film 26, whereby the recess 27a is formed.
  • FIG. 8 shows a recess 27a extending in the second direction Dy, and the recess 27a is formed in a frame shape along the periphery of the photodiode 30.
  • the reference potential supply wiring SLcom is provided on the insulating film 27 between a plurality of adjacent photodiodes 30. More specifically, the reference potential supply wiring SLcom is provided on the bottom surface 27b of the recess 27a and extends in the recess 27a in the second direction Dy.
  • the connection wiring 36 is connected to the reference potential supply wiring SLcom and extends along the surface of the insulating film 27 in the first direction Dx. The end of the first direction Dx of the connection wiring 36 is connected to the upper electrode 34.
  • the reference potential supply wiring SLcom is electrically connected to the upper electrode 34 via the connection wiring 36 and the contact hole H1 (opening).
  • the reference potential supply wiring SLcom is provided at a position where it does not overlap with the lower electrode 35. That is, the width W4 of the reference potential supply wiring SLcom in the first direction Dx is smaller than the width W5 between the lower electrodes 35 adjacent to the first direction Dx. This makes it possible to secure the insulation between the anode and the cathode of the photodiode 30.
  • the reference potential supply wiring SLcom is provided on the insulating film 27, that is, in a layer different from the lower electrode 35.
  • the degree of freedom in arranging the lower electrode 35 and the photodiode 30 is improved as compared with the configuration in which the reference potential supply wiring SLcom is provided in the same layer as the lower electrode 35, and the area of the sensor region SA (lower electrode 35) is reduced. Can be made larger.
  • the plan view and the cross-sectional view shown in FIGS. 5 to 8 are merely examples, and may be changed as appropriate.
  • the lower electrode 35 and the photodiode 30 are provided in the region surrounded by the output signal line SL and the reset control scanning line GLrst, and the output signal line SL and the reset control scanning line GLrst are provided. And are placed non-superimposed.
  • the present invention is not limited to this, and the lower electrode 35 and the photodiode 30 may be provided so as to be superimposed on the output signal line SL and the reset control scanning line GLrst.
  • the planar shapes of the photodiode 30, the upper electrode 34 and the lower electrode 35 may be changed as appropriate.
  • the detection device 1 of the present embodiment includes a substrate 21, a plurality of photodiodes 30 arranged on the substrate 21, and a plurality of transistors provided corresponding to each of the plurality of photodiodes 30.
  • the lower electrode 35 and the photodiode 30 are laminated in this order on the insulating film 26, and one lower electrode 35 and one photodiode 30 are superimposed on a plurality of transistors in a plan view from a direction perpendicular to the substrate 21. Is provided.
  • the various wirings and the various transistors on the array substrate 2 side there are less restrictions due to the various wirings and the various transistors on the array substrate 2 side, as compared with the configuration in which the photodiode 30 and the lower electrode 35 are provided on the same layer as the various wirings and the various transistors on the array substrate 2 side. That is, the degree of freedom in arranging the photodiode 30 and the lower electrode 35 can be improved.
  • the lower electrode 35 is provided so as to overlap with a plurality of transistors and occupies most of the region surrounded by the two reset control scanning lines GLrst and the two output signal lines SL. It is provided as follows.
  • the sensor region SA of the detection element 3 is defined by the lower electrode 35 to which the photodiode 30 is connected, and the detection device 1 can improve the optical sensitivity by increasing the area of the sensor region SA.
  • FIG. 9 is a plan view showing an array substrate constituting the detection element according to the second embodiment.
  • FIG. 10 is a plan view showing the detection element according to the second embodiment.
  • the same components as those described in the above-described embodiment are designated by the same reference numerals, and duplicate description will be omitted.
  • the photodiode 30A is provided in the reverse stacking order. That is, in the present embodiment, the upper electrode 34A is the cathode electrode of the photodiode 30A, and the lower electrode 35A is the anode electrode of the photodiode 30A.
  • the reset transistor Mrst is provided between the reset signal line SLrst and the power supply signal line SLsf.
  • One end of the first semiconductor layer 61A of the reset transistor Mrst is connected to the reset signal line SLrst.
  • the first semiconductor layer 61A is formed in a U shape, and two portions extending in the first direction Dx intersect with the reset control scanning line GLrst, respectively.
  • the other end of the first semiconductor layer 61A is connected to the connection wiring SLcn.
  • the portion of the reset signal line SLrst connected to the first semiconductor layer 61A functions as the source electrode 62A, and the portion of the connection wiring SLcn connected to the first semiconductor layer 61A functions as the drain electrode 63A.
  • the portion of the reset control scanning line GLrst that overlaps with the first semiconductor layer 61A of the reset control scanning line GLrst functions as the gate electrode 64A.
  • connection wiring SLcn extends in the second direction Dy between the reset signal line SLrst and the power supply signal line SLsf. Unlike the first embodiment, the connection wiring SLcn is not provided with the contact hole H2 for electrically connecting to the lower electrode 35.
  • the gate electrode 68 connected to the connection wiring SLcn extends in the first direction Dx, intersects the power supply signal line SLsf, and overlaps with the second semiconductor layer 65.
  • the source follower transistor Msf and the read transistor Mrd have the same configuration as that of the first embodiment, and redundant description will be omitted.
  • the reference potential supply wiring SLcom is provided between the output signal line SL adjacent to the first direction Dx and the reset signal line SLrst, and extends in the second direction Dy.
  • a pad protruding in the first direction Dx is provided in a part of the reference potential supply wiring SLcom.
  • a contact hole H5 for electrically connecting to the lower electrode 35 is provided at a position overlapping the pad.
  • the photodiode 30A is provided in a region surrounded by two reset control scanning lines GLrst adjacent to the second direction Dy and two reset signal lines SLrst adjacent to the first direction Dx. ..
  • the upper electrode 34A and the lower electrode 35A face each other with the photodiode 30A interposed therebetween in the third direction Dz.
  • a notch is formed in the photodiode 30A, the upper electrode 34A, and the lower electrode 35A at a position where they overlap with the reset transistor Mrst, and is provided so as not to overlap with the reset transistor Mrst.
  • the lower electrode 35A is electrically connected to the reference potential supply wiring SLcom via the contact hole H5. Further, a notch of the lower electrode 35A is formed, and a relay electrode 36B is provided in a region not overlapped with the lower electrode 35A.
  • the relay electrode 36B extends in the first direction Dx, and one end of the relay electrode 36B is electrically connected to the connection wiring SLcn via the contact hole H3. The other end of the relay electrode 36B is electrically connected to the connection wiring 36A via the contact hole H4.
  • the connection wiring 36A extends in the second direction Dy and is electrically connected to the upper electrode 34 via the contact hole H1 provided in the insulating film 27.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI'of FIG.
  • the photodiode 30A of the present embodiment is laminated on the lower electrode 35A in the order of the p-type semiconductor layer 32A, the i-type semiconductor layer 31A, and the n-type semiconductor layer 33A.
  • the reference potential supply wiring SLcom is provided on the insulating film 25 between the substrate 21 and the insulating film 26, more specifically, in the same layer as various signal lines such as the reset signal line SLrst and the power supply signal line SLsf. ..
  • the lower electrode 35A is electrically connected to the reference potential supply wiring SLcom via the contact hole H5 provided in the insulating film 26.
  • the relay electrode 36B is provided on the insulating film 26 in the same layer as the lower electrode 35A.
  • the relay electrode 36B is separated from and adjacent to the lower electrode 35A.
  • the relay electrode 36B is electrically connected to the upper electrode 34A via the contact hole H4 provided in the insulating film 27 (element insulating film) and the connection wiring 36A. Further, the relay electrode 36B is electrically connected to the reset transistor Mrst via the contact hole H3 provided in the insulating film 26 and the connection wiring SLcn.
  • the photodiode 30A is laminated on the lower electrode 35A in the order of the p-type semiconductor layer 32A, the i-type semiconductor layer 31A, and the n-type semiconductor layer 33A.
  • the p-type semiconductor layer 32A (lower electrode 35A) is electrically connected to the reference potential supply wiring SLcom provided on the array substrate 2 via the contact hole H5, and is an n-type semiconductor.
  • the layer 33A (upper electrode 34A) is electrically connected to the reset transistor Mrst via the connection wiring 36A and the relay electrode 36B.
  • the photodiode 30A and the lower electrode 35A are provided so as to be superimposed on the read transistor Mrd and the source follower transistor Msf in a plan view. Further, the photodiode 30A and the lower electrode 35A are provided so as to be superimposed on a part of the signal line and the scanning line (power supply signal line SLsf, reset signal line SLrst, reference potential supply wiring SLcom and read control scanning line GLrd).
  • the first semiconductor layer 61A of the reset transistor Mrst is formed in a U shape, and the distance of the first direction Dx between the source and the drain is shorter than that of the first embodiment. As a result, the area occupied by the reset transistor Mrst can be suppressed in the detection element 3A. As a result, the sensor region SA can be largely secured even in a configuration in which the p-type semiconductor layer 32A, the i-type semiconductor layer 31A, and the n-type semiconductor layer 33A are laminated in this order.
  • FIG. 12 is a plan view showing the detection element according to the third embodiment.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII'of FIG.
  • the upper electrode 34 and the superimposing electrode 37 are laminated on the photodiode 30.
  • the insulating film 27 (element insulating film) has a contact hole H1 (opening) in a region overlapping with the upper electrode 34 and covers the peripheral edges of the photodiode 30 and the upper electrode 34. It will be provided.
  • the superimposing electrode 37 is provided so as to cover the contact hole H1 of the insulating film 27, and is connected to the upper electrode 34 in a region superimposing on the contact hole H1.
  • the superimposing electrode 37 is provided along the inner wall of the contact hole H1 and the upper surface of the insulating film 27, and covers the boundary portion between the upper electrode 34 and the insulating film 27.
  • the connection wiring 36 is connected to the superimposition electrode 37 in a region superimposing on the contact hole H1.
  • the photodiode 30 is electrically connected to the reference potential supply wiring SLcom via the upper electrode 34, the superimposing electrode 37, and the connection wiring 36.
  • the superimposed electrode 37 is provided so as to cover the entire region of the contact hole H1.
  • the inner wall of the contact hole H1 is located inside the outer circumference of the superimposing electrode 37.
  • the position of the end portion of the superimposed electrode 37 overlaps with the position of the end portion of the upper electrode 34.
  • the end portion of the superimposed electrode 37 may be displaced from the end portion of the upper electrode 34.
  • the superimposed electrode 37 functions as a protective film for the photodiode 30, and can suppress the intrusion of moisture or the like into the photodiode 30 side. Further, in the manufacturing process of the detection device 1B, when the layer above the photodiode 30 (for example, the connection wiring 36 and the reference potential supply wiring SLcom) is patterned, the superimposed electrode 37 functions as a protective film, and the photodiode 30 It is possible to suppress the occurrence of damage. For example, since the superimposed electrode 37 is provided so as to cover the interface between the upper electrode 34 and the insulating film 27, it is possible to prevent the etchant from invading the photodiode 30 side from the interface.
  • the layer above the photodiode 30 for example, the connection wiring 36 and the reference potential supply wiring SLcom
  • FIGS. 12 and 13 the configurations of the photodiode 30 and various transistors are the same as those of the first embodiment. However, this embodiment can also be applied to the detection device 1A of the second embodiment.
  • FIG. 14 is a plan view showing the detection element according to the fourth embodiment.
  • FIG. 15 is a cross-sectional view taken along the line XV-XV'of FIG.
  • the area of the contact hole H1 (opening) provided in the insulating film 27 is smaller than that of the above-described embodiment. ..
  • the contact hole H1 is provided at the connection portion between the reference potential supply wiring SLcom and the upper electrode 34. More specifically, the contact hole H1 is provided at a portion where the connection wiring 36 and the upper electrode 34 are in contact with each other.
  • the insulating film 27 (element insulating film) is provided on the upper electrode 34 so as to cover the periphery of the portion where the upper electrode 34 and the connection wiring 36 are connected, and covers most of the area of the upper electrode 34.
  • the insulating film 28 (superimposed insulating film) is provided so as to cover the insulating film 27, the connection wiring 36, and the contact hole H1.
  • the insulating film 28 is provided so as to cover the entire sensor region SA.
  • the area of the contact hole H1 is small, and the insulating film 27 is formed so as to cover most of the region of the upper electrode 34.
  • the insulating film 27 functions as a protective film for the photodiode 30 and the upper electrode 34. Further, in the manufacturing process of the detection device 1C, when the insulating film 27 is patterned by dry etching or the like, damage to the upper electrode 34 can be suppressed.
  • the side surface of the connection wiring 36 is in contact with the insulating film 27 in the contact hole H1.
  • the present invention is not limited to this, and a gap may be formed between the side surface of the connection wiring 36 and the insulating film 27.
  • the configurations of the photodiode 30 and various transistors shown in FIGS. 14 and 15 are the same as those in the first embodiment. However, this embodiment can also be applied to the detection devices 1A and 1B of the second embodiment and the third embodiment.
  • FIG. 16 is a plan view showing an array substrate constituting the detection element according to the fifth embodiment.
  • the first electrode 81 and the second electrode 82 are provided in the region overlapping with the photodiode 30.
  • the first electrode 81 and the second electrode 82 are provided so as to be superimposed in a plan view. Further, the first electrode 81 and the second electrode 82 are provided in a region that does not overlap with the reset transistor Mrst, the source follower transistor Msf, and the read transistor Mrd.
  • the first electrode 81 is provided for each detection element 3D, and the first electrode 81 adjacent to the first direction Dx is provided at a distance.
  • an output signal line SL is provided between the first electrodes 81 adjacent to the first direction Dx.
  • the second electrode 82 is continuously provided on a plurality of detection elements 3D adjacent to the first direction Dx.
  • the first electrode 81 and the second electrode 82 are provided between the substrate 21 and the photodiode 30 in the third direction Dz.
  • the second electrode 82 faces the first electrode 81 via the insulating film of one layer or a plurality of layers in the insulating film of the array substrate 2.
  • the first electrode 81 and the second electrode 82 are provided by utilizing two of the layers constituting the transistor (for example, the reset transistor Mrst).
  • the first electrode 81 is, for example, the same layer as the gate electrode 64, and is made of the same material as the gate electrode 64.
  • the second electrode 82 is, for example, the same layer as the first semiconductor layer 61, and is made of the same material as the first semiconductor layer 61.
  • a capacitance is formed between the first electrode 81 and the second electrode 82 facing each other via the insulating film.
  • the capacitance formed between the first electrode 81 and the second electrode 82 is connected to the node N1 in parallel with the capacitive element Cs (see FIG. 4).
  • the reset period (the potential of the node N1 is reset to the reset potential Vrst) by adding the capacitance formed between the first electrode 81 and the second electrode 82 in addition to the capacitance of the capacitive element Cs. It is possible to suppress a decrease in the potential of the node N1 during the exposure period between the read period (the period during which the read transistor is turned on) and the read period (the period during which the read transistor Mrd is turned on). As a result, the variation in the potential of the node N1 is suppressed, and as a result, the variation in the signal (voltage) output from the source follower transistor Msf is suppressed.
  • any layer of the array substrate 2 may be used as the layer forming the first electrode 81 and the second electrode 82.
  • the shapes of the first electrode 81 and the second electrode 82 in a plan view can be appropriately changed.
  • the first electrode 81 and the second electrode 82 may be provided in the region SP between the source follower transistor Msf and the read transistor Mrd and the output signal line SL.
  • the capacitance added to the capacitive element Cs can be increased.
  • the area of the second electrode 82 is larger than the area of the first electrode 81.
  • the area of the first electrode 81 may be larger than the area of the second electrode 82, and the area of the first electrode 81 may be the same as the area of the second electrode 82.
  • the configurations of the photodiode 30 and various transistors are the same as those of the first embodiment. However, this embodiment can also be applied to the detection devices 1A, 1B, 1C of the second embodiment and the third embodiment.
  • Sensor unit 15 Scan line drive circuit 16
  • Signal line selection circuit 30A Transistor 31, 31A i-type semiconductor layer 32, 32A p-type semiconductor layer 33, 33A n-type semiconductor layer 34, 34A Upper electrode 35, 35A Lower electrode 36, 36A Connection wiring 36B Relay electrode AA Detection area GA peripheral area GLrst Reset control scanning line GLrd Read control scanning line SA sensor Region SL output signal line SLcom reference potential supply wiring SLsf power supply signal line SLrst reset signal line Vrst reset potential RST reset control signal Mrst reset transistor Mrd read transistor Msf source follower transistor VDD power supply potential VCOM reference potential

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Abstract

検出装置は、基板と、基板に配列された複数のフォトダイオードと、複数のフォトダイオードのそれぞれに対応して設けられた複数のトランジスタと、複数のトランジスタを覆う絶縁膜と、複数のフォトダイオードのそれぞれに対応して絶縁膜の上に設けられ、複数のトランジスタと電気的に接続される複数の下部電極と、を有し、絶縁膜の上に、下部電極、フォトダイオードの順に積層され、基板に垂直な方向からの平面視で、１つの下部電極及び１つのフォトダイオードは、複数のトランジスタと重畳して設けられる。

Description

検出装置
　本発明は、検出装置に関する。
　特許文献１の液晶表示装置は、複数の光センサを備える。光センサは、フォトダイオードを有しており、このフォトダイオードにより照射される光が信号（電荷）に変換される。光センサは、一般にマトリックス状に配列している。そして、マトリックス状に配列する複数の光センサは、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして、検出装置に用いられている。
特開２０１０－２７７３７８号公報
　複数のフォトダイオードには、それぞれ複数のトランジスタや容量素子を含む回路が設けられる。複数のフォトダイオードを複数のトランジスタと同一平面上に設けた構成の場合、フォトダイオードの有効な受光面積を確保できない場合がある。
　本発明は、光感度を向上させることができる検出装置を提供することを目的とする。
　本発明の一態様の検出装置は、基板と、前記基板に配列された複数のフォトダイオードと、複数の前記フォトダイオードのそれぞれに対応して設けられた複数のトランジスタと、複数の前記トランジスタを覆う絶縁膜と、複数の前記フォトダイオードのそれぞれに対応して前記絶縁膜の上に設けられ、複数の前記トランジスタと電気的に接続される複数の下部電極と、を有し、前記絶縁膜の上に、前記下部電極、前記フォトダイオードの順に積層され、前記基板に垂直な方向からの平面視で、１つの前記下部電極及び１つの前記フォトダイオードは、複数の前記トランジスタと重畳して設けられる。
図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出素子を示す回路図である。 図５は、検出素子を構成するアレイ基板を示す平面図である。 図６は、検出素子を示す平面図である。 図７は、図５のＶＩＩ－ＶＩＩ’断面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、第２実施形態に係る検出素子を構成するアレイ基板を示す平面図である。 図１０は、第２実施形態に係る検出素子を示す平面図である。 図１１は、図１０のＸＩ－ＸＩ’断面図である。 図１２は、第３実施形態に係る検出素子を示す平面図である。 図１３は、図１２のＸＩＩＩ－ＸＩＩＩ’断面図である。 図１４は、第４実施形態に係る検出素子を示す平面図である。 図１５は、図１４のＸＶ－ＸＶ’断面図である。 図１６は、第５実施形態に係る検出素子を構成するアレイ基板を示す平面図である。
　発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１Ａは、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂは、変形例１に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｃは、変形例２に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｄは、変形例３に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。
　図１Ａに示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、を有する。検出装置１は、アレイ基板２と、接着層１２５と、カバー部材１２２と、を有する。つまり、アレイ基板２の表面に垂直な方向において、アレイ基板２、接着層１２５、カバー部材１２２の順に積層されている。なお、後述するように検出装置１のカバー部材１２２を照明装置１２１に置き換えることもできる。
　図１Ａに示すように、照明装置１２１は、例えば、カバー部材１２２を検出装置１の検出領域ＡＡに対応する位置に設けられた導光板として用い、カバー部材１２２の一方端又は両端に並ぶ複数の光源１２３を有する、いわゆるサイドライト型のフロントライトであってもよい。つまり、カバー部材１２２は、光を照射する光照射面１２１ａを有し、照明装置１２１の一構成要素となっている。この照明装置１２１によれば、カバー部材１２２の光照射面１２１ａから検出対象である指Ｆｇに向けて光Ｌ１を照射する。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）が用いられる。
　また、図１Ｂに示すように、照明装置１２１は、検出装置１の検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有するものであってもよく、光源を備えた照明装置１２１はカバー部材１２２としても機能する。
　また、照明装置１２１は、図１Ｂの例に限らず、図１Ｃに示すように、カバー部材１２２の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から指Ｆｇに光Ｌ１を照射してもよい。
　さらには、図１Ｄに示すように、照明装置１２１は、検出装置１の検出領域に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであってもよい。
　照明装置１２１から照射された光Ｌ１は、検出対象である指Ｆｇにより光Ｌ２として反射される。検出装置１は、指Ｆｇで反射された光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出する。さらに、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。
　カバー部材１２２は、アレイ基板２を保護するための部材であり、アレイ基板２を覆っている。上述のように、照明装置１２１がカバー部材１２２を兼ねる構造でもよい。図１Ｃ及び図１Ｄに示すカバー部材１２２が照明装置１２１と分離されている構造においては、カバー部材１２２は、例えばガラス基板である。なお、カバー部材１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバー部材１２２が設けられていなくてもよい。この場合、アレイ基板２の表面に絶縁膜等の保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。
　照明装置付き検出機器１２０は、図１Ｂに示すように、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ　Ｄｉｓｐｌａｙ）であってもよい。この場合であっても、表示パネルから照射された表示光（光Ｌ１）が指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。
　図２は、第１実施形態に係る検出装置を示す平面図である。なお、図２以下で示す、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。
　図２に示すように、検出装置１は、アレイ基板２（基板２１）と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。
　基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給し、センサ部１０の動作を制御する。電源回路１０３は、電源電位ＶＤＤや基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。なお、本実施形態においては、検出回路４８が配線基板１１０に配置される場合を例示したがこれに限られない。検出回路４８は、基板２１の上に配置されてもよい。
　基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡ及び周辺領域ＧＡは、基板２１と平行な面方向に延在している。検出領域ＡＡ内には、センサ部１０の各素子（検出素子３）が設けられている。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、各素子（検出素子３）が設けられない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外縁部との間の領域である。周辺領域ＧＡ内には、走査線駆動回路１５及び信号線選択回路１６が設けられる。走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
　センサ部１０の複数の検出素子３は、それぞれ、センサ素子としてフォトダイオード３０を有する光センサである。フォトダイオード３０は、光電変換素子であり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、フォトダイオード３０は、ＰＩＮ（Ｐｏｓｉｔｉｖｅ　Ｉｎｔｒｉｎｓｉｃ　Ｎｅｇａｔｉｖｅ）フォトダイオードである。また、フォトダイオード３０はＯＰＤ（Ｏｒｇａｎｉｃ　Ｐｈｏｔｏ　Ｄｉｏｄｅ）と言い換えてもよい。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有するフォトダイオード３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数のフォトダイオード３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数のフォトダイオード３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。
　図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
　検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。
　走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された複数のフォトダイオード３０を選択する。
　信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、フォトダイオード３０の検出信号Ｖｄｅｔを検出部４０に出力する。
　検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。
　検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する回路であり、例えば、積分回路である。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。
　信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。
　記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、レジスタ回路等であってもよい。
　座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
　次に、検出装置１の回路構成例について説明する。図４は、検出素子を示す回路図である。図４に示すように、検出素子３は、フォトダイオード３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つのフォトダイオード３０に対応して設けられる。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
　フォトダイオード３０のアノードには、基準電位ＶＣＯＭが印加される。フォトダイオード３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量素子Ｃｓ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。さらにノードＮ１には、寄生容量Ｃｐが存在する。フォトダイオード３０に光が入射した場合、フォトダイオード３０から出力された信号（電荷）は、容量素子Ｃｓに蓄積される。ここで、容量素子Ｃｓは、例えば、フォトダイオード３０に接続された上部電極３４と下部電極３５（図７参照）との間に形成される容量である。寄生容量Ｃｐは、容量素子Ｃｓに付加された容量であり、アレイ基板２に設けられた各種配線、電極間に形成される容量である。
　リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット信号線ＳＬｒｓｔが接続され、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、フォトダイオード３０は、逆バイアス駆動される。
　ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、フォトダイオード３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号を読出トランジスタＭｒｄに出力する。
　読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬ（ノードＮ３）との間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。
　なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されたマルチゲート構造でもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つ、又は、４つ以上のトランジスタを有していてもよい。
　次に、検出素子３の平面構成について説明する。図５は、検出素子を構成するアレイ基板を示す平面図である。図６は、検出素子を示す平面図である。なお、図５は、検出素子３の一部、すなわち、フォトダイオード３０よりも上側の部材を除いて、模式的に示す平面図である。図５では、下部電極３５及びフォトダイオード３０を二点鎖線で示している。
　図５に示すように、複数のリセット制御走査線ＧＬｒｓｔは、それぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに離隔して並んで配置される。複数の出力信号線ＳＬは、それぞれ第２方向Ｄｙに延在し、第１方向Ｄｘに離隔して並んで配置される。検出素子３のフォトダイオード３０は、第２方向Ｄｙに隣接する２つのリセット制御走査線ＧＬｒｓｔと、第１方向Ｄｘに隣接する２つの出力信号線ＳＬとで囲まれた領域内に設けられる。
　検出素子３は、さらに読出制御走査線ＧＬｒｄと、２つの信号線（電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔ）とを含む。読出制御走査線ＧＬｒｄは、第１方向Ｄｘに延在し、リセット制御走査線ＧＬｒｓｔと第２方向Ｄｙに並んで配置される。また、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔは、それぞれ第２方向Ｄｙに延在し、出力信号線ＳＬと第１方向Ｄｘに並んで配置される。
　図５に示すように、検出素子３のリセットトランジスタＭｒｓｔは、第１半導体層６１と、ソース電極６２と、ドレイン電極６３と、ゲート電極６４と、を有する。第１半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。第１半導体層６１の他端は、接続配線ＳＬｃｎに接続される。リセット信号線ＳＬｒｓｔの、第１半導体層６１と接続される部分がソース電極６２として機能し、接続配線ＳＬｃｎの、第１半導体層６１と接続される部分がドレイン電極６３として機能する。
　ゲート電極６４は、第１半導体層６１と対向する。より具体的には、リセット制御走査線ＧＬｒｓｔには、第２方向Ｄｙに分岐された２つの分岐部が設けられ、第１半導体層６１は、第１方向Ｄｘに延在し、リセット制御走査線ＧＬｒｓｔの２つの分岐部と交差する。第１半導体層６１の、リセット制御走査線ＧＬｒｓｔの２つの分岐部と重なる部分にチャネル領域が形成され、リセット制御走査線ＧＬｒｓｔの２つの分岐部の、第１半導体層６１と重なる部分が、ゲート電極６４として機能する。このように、リセットトランジスタＭｒｓｔは、２つのゲート電極６４が第１半導体層６１に重畳して設けられたダブルゲート構造として構成される。
　検出素子３のソースフォロワトランジスタＭｓｆは、第２半導体層６５と、ソース電極６７と、ゲート電極６８とを有する。第２半導体層６５の一端は、接続部ＳＬｓｆａを介して電源信号線ＳＬｓｆに接続される。第２半導体層６５の他端は、読出トランジスタＭｒｄに接続される。接続部ＳＬｓｆａの、第２半導体層６５と接続される部分がソース電極６７として機能する。
　ゲート電極６８の一端は、コンタクトホールを介して接続配線ＳＬｃｎに接続される。第２半導体層６５は、ゲート電極６８と交差する。第２半導体層６５の、ゲート電極６８と交差する部分にチャネル領域が形成される。ソースフォロワトランジスタＭｓｆは、１つのゲート電極６８が第２半導体層６５に重畳して設けられたシングルゲート構造として構成される。リセットトランジスタＭｒｓｔは、接続配線ＳＬｃｎを介して、ソースフォロワトランジスタＭｓｆのゲートに電気的に接続される。
　接続配線ＳＬｃｎは、第１方向Ｄｘに隣り合う電源信号線ＳＬｓｆと出力信号線ＳＬとの間に配置される。接続配線ＳＬｃｎは、リセットトランジスタＭｒｓｔに接続されて第１方向Ｄｘに延在する部分と、ソースフォロワトランジスタＭｓｆに接続されて第２方向Ｄｙに延在する部分とを含む。検出素子３のフォトダイオード３０のカソード（ｎ型半導体層３３）は、コンタクトホールＨ２を介して、接続配線ＳＬｃｎに接続される。これにより、フォトダイオード３０のカソード（ｎ型半導体層３３）は、接続配線ＳＬｃｎを介して、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆと電気的に接続される。
　読出トランジスタＭｒｄは、第２半導体層６５と、ドレイン電極７２と、ゲート電極７４とを有する。読出トランジスタＭｒｄの第２半導体層６５は、ソースフォロワトランジスタＭｓｆの第２半導体層６５と一体の半導体層で形成される。言い換えると、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、共通の第２半導体層６５を有する。読出トランジスタＭｒｄの第２半導体層６５の他端は、接続部ＳＬａを介して出力信号線ＳＬに接続される。言い換えると、接続部ＳＬａの、第２半導体層６５と接続される部分がドレイン電極７２として機能する。
　読出制御走査線ＧＬｒｄには、第２方向Ｄｙに隣り合い、第１方向Ｄｘに延在する分岐部が接続される。第２半導体層６５は、読出制御走査線ＧＬｒｄ及び分岐部と交差する。読出制御走査線ＧＬｒｄ及び分岐部の第２半導体層６５と重なる部分が、ゲート電極７４として機能する。このように、読出トランジスタＭｒｄは、２つのゲート電極７４が第２半導体層６５に重畳して設けられたダブルゲート構造として構成される。
　本実施形態では、第２半導体層６５は、出力信号線ＳＬと第１方向Ｄｘに隣り合って配置され、第２半導体層６５及び出力信号線ＳＬは、第２方向Ｄｙに延在する。また、読出トランジスタＭｒｄが有する２つのゲート電極７４及びソースフォロワトランジスタＭｓｆが有する１つのゲート電極６８は、第２半導体層６５に重畳して第２方向Ｄｙに配列される。これにより、シングルゲート構造のソースフォロワトランジスタＭｓｆと、ダブルゲート構造の読出トランジスタＭｒｄとが、共通の第２半導体層６５を有して構成される。
　このような構成により、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆをそれぞれ個別の半導体層で形成した場合に比べて、複数のトランジスタ及び配線を効率よく配置することができる。また、本実施形態では、読出トランジスタＭｒｄをダブルゲート構造とすることで、出力信号線ＳＬ側へのリーク電流を抑制することができる。
　また、リセットトランジスタＭｒｓｔの第１半導体層６１の第１幅Ｗ１は、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆの第２半導体層６５の第２幅Ｗ２よりも小さい。第１幅Ｗ１及び第２幅Ｗ２は、チャネル幅であり、各半導体層のソース－ドレイン間の延在方向と交差する方向の長さである。例えば、第１幅Ｗ１は、第１半導体層６１の第２方向Ｄｙでの長さを示し、第２幅Ｗ２は、第２半導体層６５の第１方向Ｄｘでの長さを示す。また、第１半導体層６１の第１幅Ｗ１は、ソース電極６２及びドレイン電極６３とのコンタクト部の第３幅Ｗ３よりも小さい。本実施形態では、第１幅Ｗ１が第２幅Ｗ２及び第３幅Ｗ３よりも小さいので、リセットトランジスタＭｒｓｔのリーク電流を、読出トランジスタＭｒｄ側よりも効果的に抑制することができる。
　図５及び図６に示すように、フォトダイオード３０は、第２方向Ｄｙに隣接する２つのリセット制御走査線ＧＬｒｓｔと、第１方向Ｄｘに隣接する２つの出力信号線ＳＬとで囲まれた領域に設けられる。上部電極３４及び下部電極３５は、第３方向Ｄｚでフォトダイオード３０を挟んで対向する。具体的には、フォトダイオード３０は、各種配線及び各種トランジスタが設けられたアレイ基板２上に下部電極３５を介して配置される。
　平面視で、下部電極３５は、フォトダイオード３０及び上部電極３４よりも大きい面積を有する。下部電極３５は、フォトダイオード３０及び上部電極３４と重ならない部分で、コンタクトホールＨ２を介してリセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆに電気的に接続される。上部電極３４は、フォトダイオード３０を覆って設けられる。絶縁膜２７に設けられたコンタクトホールＨ１は、上部電極３４のほとんどの領域と重畳して設けられ、上部電極３４の周縁部のみで絶縁膜２７は上部電極３４と重畳する。上部電極３４は、接続配線３６を介して基準電位供給配線ＳＬｃｏｍに接続される。基準電位供給配線ＳＬｃｏｍは、基準電位ＶＣＯＭをフォトダイオード３０に供給する配線であり、出力信号線ＳＬと重畳して第２方向Ｄｙに延在して設けられる。また、接続配線３６は、基準電位供給配線ＳＬｃｏｍと同層であり、よく詳しくは基準電位供給配線ＳＬｃｏｍから接続配線３６として引き出される配線部分に相当するものである。
　図５及び図６に示すようにフォトダイオード３０及び下部電極３５は、各種配線及び各種トランジスタ（リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）と重畳して設けられる。また、フォトダイオード３０及び下部電極３５は、信号線及び走査線の一部（電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び読出制御走査線ＧＬｒｄ）と重畳して設けられる。検出素子３のセンサ領域ＳＡは、フォトダイオード３０が接続される下部電極３５で規定され、センサ領域ＳＡの面積を大きくすることで、検出装置１は、光感度（センサ出力）を向上させることができる。
　次に、検出素子３の断面構成について説明する。図７は、図５のＶＩＩ－ＶＩＩ’断面図である。なお、図７では、検出素子３が有する３つのトランジスタのうち、リセットトランジスタＭｒｓｔの断面構成を示しているが、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの断面構成もリセットトランジスタＭｒｓｔと同様である。
　図７に示すように、基板２１は絶縁基板である。基板２１は、例えば、石英、無アルカリガラス等のガラス基板が用いられる。基板２１は、第１主面Ｓ１と、第１主面Ｓ１と反対側の第２主面Ｓ２とを有する。基板２１の第１主面Ｓ１に、リセットトランジスタＭｒｓｔを含む各種トランジスタ、各種配線（走査線及び信号線）及び絶縁膜が設けられてアレイ基板２が形成される。フォトダイオード３０は、アレイ基板２の上、すなわち、基板２１の第１主面Ｓ１側に配列される。
　アンダーコート膜２２は、基板２１の第１主面Ｓ１上に設けられる。アンダーコート膜２２、絶縁膜２３、２４、２５及び絶縁膜２７、２８は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
　第１半導体層６１は、アンダーコート膜２２の上に設けられる。第１半導体層６１は、例えば、ポリシリコンが用いられる。ただし、第１半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎｅ）等であってもよい。
　絶縁膜２３は、第１半導体層６１を覆ってアンダーコート膜２２の上に設けられる。ゲート電極６４は、絶縁膜２３の上に設けられる。なお、ソースフォロワトランジスタＭｓｆのゲート電極６８も、ゲート電極６４と同層に、絶縁膜２３の上に設けられる。また、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄもゲート電極６４と同層に設けられる。絶縁膜２４は、ゲート電極６４を覆って絶縁膜２３の上に設けられる。
　図７に示すように、リセットトランジスタＭｒｓｔは、ゲート電極６４が第１半導体層６１の上側に設けられたトップゲート構造である。しかし、本開示の検出装置１において、ゲート電極６４が第１半導体層６１の下側に設けられたボトムゲート構造でもよく、ゲート電極６４が第１半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。
　絶縁膜２４及び絶縁膜２５は、ゲート電極６４を覆って絶縁膜２３の上に設けられる。ソース電極６２及びドレイン電極６３は、絶縁膜２５の上に設けられる。ソース電極６２及びドレイン電極６３は、それぞれ、絶縁膜２３、２４、２５を貫通するコンタクトホールを介して第１半導体層６１と接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。
　また、各種信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔ）及び接続配線ＳＬｃｎは、ソース電極６２及びドレイン電極６３と同層に設けられる。検出素子３の接続配線ＳＬｃｎは、絶縁膜２４、２５を貫通するコンタクトホールを介してソースフォロワトランジスタＭｓｆのゲート電極６８に接続される。
　図７に示すように、絶縁膜２６は、リセットトランジスタＭｒｓｔ等の複数の各種トランジスタを覆って絶縁膜２５の上に設けられる。絶縁膜２６は、感光性アクリル等の有機材料からなる。絶縁膜２６は、絶縁膜２５よりも厚い。絶縁膜２６は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、各種トランジスタ及び各種配線で形成される段差を平坦化することができる。
　次に、フォトダイオード３０の断面構成について説明する。フォトダイオード３０は、絶縁膜２６の上に設けられる。具体的には、下部電極３５は、絶縁膜２６の上に設けられ、コンタクトホールＨ２を介して接続配線ＳＬｃｎに電気的に接続される。フォトダイオード３０は、下部電極３５に接続される。下部電極３５は、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層構造を採用することができる。下部電極３５は、基板２１と、フォトダイオード３０との間に設けられので、下部電極３５は、遮光層として機能し、フォトダイオード３０への基板２１の第２主面Ｓ２側からの光の侵入を抑制できる。
　フォトダイオード３０は、光起電力効果を有する半導体層を含み構成される。具体的には、フォトダイオード３０の半導体層は、ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３を含む。ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。
　ｐ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｎ型半導体層３３は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２及びｎ型半導体層３３よりも低い導電性を有する。
　基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｎ型半導体層３３とｐ型半導体層３２との間に設けられる。本実施形態では、下部電極３５の上に、ｎ型半導体層３３、ｉ型半導体層３１、ｐ型半導体層３２の順に積層されている。また、本実施形態では、上部電極３４がフォトダイオード３０のアノード電極であり、下部電極３５がフォトダイオード３０のカソード電極である。
　検出素子３のフォトダイオード３０のｎ型半導体層３３は、下部電極３５及び接続配線ＳＬｃｎを介してリセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆに電気的に接続される。
　上部電極３４は、ｐ型半導体層３２の上に設けられる。上部電極３４は、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等の透光性を有する導電材料である。絶縁膜２７は、フォトダイオード３０及び上部電極３４を覆って絶縁膜２６の上に設けられる。絶縁膜２７には上部電極３４と重なる領域にコンタクトホールＨ１（開口）が設けられる。
　接続配線３６は、絶縁膜２７の上に設けられ、コンタクトホールＨ１（開口）を介して上部電極３４と電気的に接続される。ｐ型半導体層３２には、接続配線３６及び上部電極３４を介して基準電位ＶＣＯＭ（図４参照）が供給される。
　絶縁膜２８は、上部電極３４及び接続配線３６を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、フォトダイオード３０への水分の侵入を抑制する保護層として設けられる。さらに、絶縁膜２９は、絶縁膜２８の上に設けられる。絶縁膜２９は、有機材料で形成されたハードコート膜である。絶縁膜２９は、フォトダイオード３０や接続配線３６で形成された絶縁膜２８の表面の段差を平坦化する。
　カバー部材１２２は、絶縁膜２９と対向して設けられる。つまり、カバー部材１２２は、各種トランジスタ及びフォトダイオード３０を覆って設けられる。接着層１２５は、絶縁膜２９と、カバー部材１２２とを接着する。接着層１２５は、例えば、透光性の光学粘着シート（ＯＣＡ：Ｏｐｔｉｃａｌ　Ｃｌｅａｒ　Ａｄｈｅｓｉｖｅ）である。
　以上のように、本実施形態では、絶縁膜２６は、リセットトランジスタＭｒｓｔ等の複数のトランジスタを覆って設けられ、絶縁膜２６の上に下部電極３５、フォトダイオード３０、上部電極３４の順に積層される。下部電極３５、フォトダイオード３０、上部電極３４は、各トランジスタ、各信号線及び各走査線とは異なる層に設けられるので、上述したように、フォトダイオード３０及び下部電極３５の配置の自由度を向上させることができる。
　図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。図８は、第１方向Ｄｘに隣り合う２つのフォトダイオード３０間の断面構成について説明する。なお、図８では絶縁膜２６の下側のアレイ基板２の構成を省略して示す。
　図８に示すように絶縁膜２７（素子絶縁膜）は、隣り合う２つのフォトダイオード３０間に設けられ、上部電極３４と重畳する領域にコンタクトホールＨ１（開口）を有する。絶縁膜２７は、上部電極３４及びフォトダイオード３０の周縁を覆って設けられる。絶縁膜２７は、隣り合う２つのフォトダイオード３０の側面及び絶縁膜２６の表面に沿って設けられ、これにより凹部２７ａが形成される。図８では、第２方向Ｄｙに延在する凹部２７ａを示しているが、凹部２７ａはフォトダイオード３０の周囲に沿って枠状に形成される。
　基準電位供給配線ＳＬｃｏｍは、隣り合う複数のフォトダイオード３０の間で絶縁膜２７の上に設けられる。より具体的には、基準電位供給配線ＳＬｃｏｍは、凹部２７ａの底面２７ｂに設けられ、凹部２７ａ内で第２方向Ｄｙに延在する。接続配線３６は、基準電位供給配線ＳＬｃｏｍに接続され、絶縁膜２７の表面に沿って第１方向Ｄｘに延在する。接続配線３６の第１方向Ｄｘの端部は、上部電極３４に接続される。これにより、基準電位供給配線ＳＬｃｏｍは、接続配線３６及びコンタクトホールＨ１（開口）を介して上部電極３４に電気的に接続される。
　基準電位供給配線ＳＬｃｏｍは、下部電極３５と重畳しない位置に設けられる。すなわち、基準電位供給配線ＳＬｃｏｍの第１方向Ｄｘでの幅Ｗ４は、第１方向Ｄｘに隣り合う下部電極３５の間の幅Ｗ５よりも小さい。これにより、フォトダイオード３０のアノード－カソード間の絶縁を確保することができる。
　このように、基準電位供給配線ＳＬｃｏｍは、絶縁膜２７の上、すなわち、下部電極３５とは異なる層に設けられる。これにより、基準電位供給配線ＳＬｃｏｍを下部電極３５と同層に設けた構成に比べて、下部電極３５及びフォトダイオード３０の配置の自由度が向上し、センサ領域ＳＡ（下部電極３５）の面積を大きくすることができる。
　なお、図５から図８に示した平面図及び断面図は、あくまで一例であり、適宜変更してもよい。例えば、図５及び図６に示すように、下部電極３５及びフォトダイオード３０は、出力信号線ＳＬ及びリセット制御走査線ＧＬｒｓｔで囲まれた領域に設けられ、出力信号線ＳＬ及びリセット制御走査線ＧＬｒｓｔと非重畳に配置される。ただしこれに限定されず、下部電極３５及びフォトダイオード３０は、出力信号線ＳＬ及びリセット制御走査線ＧＬｒｓｔと重畳して設けられてもよい。また、フォトダイオード３０、上部電極３４及び下部電極３５の、平面形状も適宜変更してもよい。
　以上説明したように、本実施形態の検出装置１は、基板２１と、基板２１に配列された複数のフォトダイオード３０と、複数のフォトダイオード３０のそれぞれに対応して設けられた複数のトランジスタ（リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）と、複数のトランジスタを覆う絶縁膜２６と、複数のフォトダイオード３０のそれぞれに対応して絶縁膜２６の上に設けられ、複数のトランジスタ（リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆ）と電気的に接続される複数の下部電極３５と、を有する。絶縁膜２６の上に、下部電極３５、フォトダイオード３０の順に積層され、基板２１に垂直な方向からの平面視で、１つの下部電極３５及び１つのフォトダイオード３０は、複数のトランジスタと重畳して設けられる。
　これによれば、フォトダイオード３０及び下部電極３５がアレイ基板２側の各種配線及び各種トランジスタと同層に設けられた構成に比べて、アレイ基板２側の各種配線及び各種トランジスタによる制約が少ない。すなわち、フォトダイオード３０及び下部電極３５の配置の自由度を向上させることができる。図５及び図６に示すように、下部電極３５は、複数のトランジスタと重畳して設けられ、２つのリセット制御走査線ＧＬｒｓｔと、２つの出力信号線ＳＬとで囲まれた領域のほとんどを占めるように設けられる。検出素子３のセンサ領域ＳＡは、フォトダイオード３０が接続される下部電極３５で規定され、センサ領域ＳＡの面積を大きくすることで、検出装置１は光感度を向上させることができる。
（第２実施形態）
　図９は、第２実施形態に係る検出素子を構成するアレイ基板を示す平面図である。図１０は、第２実施形態に係る検出素子を示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　第２実施形態では、上述した第１実施形態とは異なり、フォトダイオード３０Ａの積層順が逆に設けられる構成について説明する。すなわち、本実施形態では、上部電極３４Ａがフォトダイオード３０Ａのカソード電極であり、下部電極３５Ａがフォトダイオード３０Ａのアノード電極である。
　図９に示すように、第２実施形態の検出装置１Ａ（検出素子３Ａ）では、リセットトランジスタＭｒｓｔは、リセット信号線ＳＬｒｓｔと電源信号線ＳＬｓｆとの間に設けられる。リセットトランジスタＭｒｓｔの第１半導体層６１Ａの一端は、リセット信号線ＳＬｒｓｔに接続される。第１半導体層６１Ａは、Ｕ字状に形成され、第１方向Ｄｘに延在する２つ部分が、それぞれ、リセット制御走査線ＧＬｒｓｔと交差する。第１半導体層６１Ａの他端は、接続配線ＳＬｃｎに接続される。リセット信号線ＳＬｒｓｔの、第１半導体層６１Ａと接続される部分がソース電極６２Ａとして機能し、接続配線ＳＬｃｎの、第１半導体層６１Ａと接続される部分がドレイン電極６３Ａとして機能する。リセット制御走査線ＧＬｒｓｔの、リセット制御走査線ＧＬｒｓｔの第１半導体層６１Ａと重なる部分が、ゲート電極６４Ａとして機能する。
　接続配線ＳＬｃｎは、リセット信号線ＳＬｒｓｔと電源信号線ＳＬｓｆとの間で第２方向Ｄｙに延在する。接続配線ＳＬｃｎには、第１実施形態とは異なり、下部電極３５と電気的に接続するためのコンタクトホールＨ２が設けられない。接続配線ＳＬｃｎに接続されたゲート電極６８は、第１方向Ｄｘに延在し、電源信号線ＳＬｓｆと交差して第２半導体層６５と重畳する。ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、第１実施形態と同様の構成であり、重複する説明は省略する。
　基準電位供給配線ＳＬｃｏｍは、第１方向Ｄｘに隣り合う出力信号線ＳＬとリセット信号線ＳＬｒｓｔとの間に設けられ、第２方向Ｄｙに延在する。基準電位供給配線ＳＬｃｏｍの一部には、第１方向Ｄｘに突出するパッドが設けられる。パッドと重なる位置に、下部電極３５と電気的に接続するためのコンタクトホールＨ５が設けられる。
　図１０に示すように、フォトダイオード３０Ａは、第２方向Ｄｙに隣接する２つのリセット制御走査線ＧＬｒｓｔと、第１方向Ｄｘに隣接する２つのリセット信号線ＳＬｒｓｔとで囲まれた領域に設けられる。上部電極３４Ａ及び下部電極３５Ａは、第３方向Ｄｚでフォトダイオード３０Ａを挟んで対向する。フォトダイオード３０Ａ、上部電極３４Ａ及び下部電極３５Ａには、リセットトランジスタＭｒｓｔと重畳する位置に切り欠きが形成され、リセットトランジスタＭｒｓｔと非重畳に設けられる。
　下部電極３５Ａは、コンタクトホールＨ５を介して基準電位供給配線ＳＬｃｏｍと電気的に接続される。また、下部電極３５Ａの切り欠きが形成され、下部電極３５Ａと非重畳の領域に中継電極３６Ｂが設けられる。中継電極３６Ｂは、第１方向Ｄｘに延在し、中継電極３６Ｂの一端は、コンタクトホールＨ３を介して接続配線ＳＬｃｎと電気的に接続される。中継電極３６Ｂの他端は、コンタクトホールＨ４を介して接続配線３６Ａと電気的に接続される。接続配線３６Ａは、第２方向Ｄｙに延在し、絶縁膜２７に設けられたコンタクトホールＨ１を介して上部電極３４と電気的に接続される。
　図１１は、図１０のＸＩ－ＸＩ’断面図である。図１１に示すように、本実施形態のフォトダイオード３０Ａは、下部電極３５Ａの上に、ｐ型半導体層３２Ａ、ｉ型半導体層３１Ａ、ｎ型半導体層３３Ａの順に積層される。
　基準電位供給配線ＳＬｃｏｍは、基板２１と絶縁膜２６との間、より具体的には、リセット信号線ＳＬｒｓｔや電源信号線ＳＬｓｆ等の各種信号線と同層に、絶縁膜２５の上に設けられる。下部電極３５Ａは、絶縁膜２６に設けられたコンタクトホールＨ５を介して基準電位供給配線ＳＬｃｏｍと電気的に接続される。
　中継電極３６Ｂは、下部電極３５Ａと同層に絶縁膜２６の上に設けられる。中継電極３６Ｂは、下部電極３５Ａと離隔して隣り合う。中継電極３６Ｂは、絶縁膜２７（素子絶縁膜）に設けられたコンタクトホールＨ４及び接続配線３６Ａを介して上部電極３４Ａと電気的に接続される。かつ、中継電極３６Ｂは、絶縁膜２６に設けられたコンタクトホールＨ３、接続配線ＳＬｃｎを介してリセットトランジスタＭｒｓｔと電気的に接続される。
　以上のように、フォトダイオード３０Ａは、下部電極３５Ａの上に、ｐ型半導体層３２Ａ、ｉ型半導体層３１Ａ、ｎ型半導体層３３Ａの順に積層される。このような構成であっても、ｐ型半導体層３２Ａ（下部電極３５Ａ）は、コンタクトホールＨ５を介して、アレイ基板２に設けられた基準電位供給配線ＳＬｃｏｍと電気的に接続され、ｎ型半導体層３３Ａ（上部電極３４Ａ）は、接続配線３６Ａ、中継電極３６Ｂを介してリセットトランジスタＭｒｓｔと電気的に接続される。
　フォトダイオード３０Ａ及び下部電極３５Ａは、平面視で、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆと重畳して設けられる。また、フォトダイオード３０Ａ及び下部電極３５Ａは、信号線及び走査線の一部（電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ、基準電位供給配線ＳＬｃｏｍ及び読出制御走査線ＧＬｒｄ）と重畳して設けられる。
　また、リセットトランジスタＭｒｓｔの第１半導体層６１ＡがＵ字状に形成され、ソース－ドレイン間の第１方向Ｄｘの距離が、第１実施形態に比べて短くなっている。これにより、検出素子３Ａで、リセットトランジスタＭｒｓｔの占める面積を抑制することができる。これにより、ｐ型半導体層３２Ａ、ｉ型半導体層３１Ａ、ｎ型半導体層３３Ａの順に積層された構成であっても、センサ領域ＳＡを大きく確保することができる。
（第３実施形態）
　図１２は、第３実施形態に係る検出素子を示す平面図である。図１３は、図１２のＸＩＩＩ－ＸＩＩＩ’断面図である。図１２及び図１３に示すように、第３実施形態の検出装置１Ｂ（検出素子３Ｂ）では、フォトダイオード３０の上に上部電極３４と、重畳電極３７とが積層される。
　図１２及び図１３に示すように、絶縁膜２７（素子絶縁膜）は、上部電極３４と重畳する領域にコンタクトホールＨ１（開口）を有し、フォトダイオード３０及び上部電極３４の周縁を覆って設けられる。
　重畳電極３７は、絶縁膜２７のコンタクトホールＨ１を覆って設けられ、コンタクトホールＨ１と重畳する領域で上部電極３４と接続される。重畳電極３７は、コンタクトホールＨ１の内壁及び絶縁膜２７の上面に沿って設けられ、上部電極３４と絶縁膜２７との境界部分を覆う。接続配線３６は、コンタクトホールＨ１と重畳する領域で重畳電極３７と接続される。これにより、フォトダイオード３０は、上部電極３４、重畳電極３７及び接続配線３６を介して基準電位供給配線ＳＬｃｏｍと電気的に接続される。
　図１２に示すように、重畳電極３７は、コンタクトホールＨ１の全領域を覆って設けられる。言い換えると、コンタクトホールＨ１の内壁は、重畳電極３７の外周よりも内側に位置する。また、図１３に示すように、重畳電極３７の端部の位置は、上部電極３４の端部の位置と重なる。ただし、重畳電極３７の端部は、上部電極３４の端部とずれていてもよい。
　本実施形態では、重畳電極３７は、フォトダイオード３０の保護膜として機能し、フォトダイオード３０側への水分等の侵入を抑制することができる。また、検出装置１Ｂの製造工程において、フォトダイオード３０よりも上側の層（例えば、接続配線３６及び基準電位供給配線ＳＬｃｏｍ）をパターニングする場合に、重畳電極３７が保護膜として機能し、フォトダイオード３０の損傷が発生することを抑制できる。例えば、重畳電極３７が、上部電極３４と絶縁膜２７との界面を覆って設けられているので、エッチャントが、界面からフォトダイオード３０側に侵入することを抑制できる。
　なお、図１２、図１３では、フォトダイオード３０及び各種トランジスタ等の構成は第１実施形態と同様である。ただし、本実施形態は、第２実施形態の検出装置１Ａにも適用することができる。
（第４実施形態）
　図１４は、第４実施形態に係る検出素子を示す平面図である。図１５は、図１４のＸＶ－ＸＶ’断面図である。図１４及び図１５に示すように、第４実施形態の検出装置１Ｃ（検出素子３Ｃ）では、絶縁膜２７に設けられたコンタクトホールＨ１（開口）の面積が、上述した実施形態に比べて小さい。コンタクトホールＨ１は、基準電位供給配線ＳＬｃｏｍと上部電極３４との接続部に設けられる。より具体的には、コンタクトホールＨ１は、接続配線３６と上部電極３４とが接する部分に設けられる。
　絶縁膜２７（素子絶縁膜）は、上部電極３４と接続配線３６とが接続される部分の周囲を覆って上部電極３４の上に設けられ、上部電極３４のほとんどの領域を覆う。絶縁膜２８（重畳絶縁膜）は、絶縁膜２７、接続配線３６及びコンタクトホールＨ１を覆って設けられる。絶縁膜２８はセンサ領域ＳＡの全体を覆って設けられる。
　本実施形態では、コンタクトホールＨ１の面積が小さく、絶縁膜２７が上部電極３４のほとんどの領域を覆って形成される。これにより、絶縁膜２７は、フォトダイオード３０及び上部電極３４の保護膜として機能する。また、検出装置１Ｃの製造工程において、絶縁膜２７をドライエッチング等によりパターニングする場合に、上部電極３４の損傷を抑制することができる。
　なお、図１５では、コンタクトホールＨ１内で接続配線３６の側面と、絶縁膜２７とが接している。ただし、これに限定されず、接続配線３６の側面と、絶縁膜２７との間に隙間が形成されていてもよい。また、図１４、図１５に示すフォトダイオード３０及び各種トランジスタ等の構成は第１実施形態と同様である。ただし、本実施形態は、第２実施形態及び第３実施形態の検出装置１Ａ、１Ｂにも適用することができる。
（第５実施形態）
　図１６は、第５実施形態に係る検出素子を構成するアレイ基板を示す平面図である。図１６に示すように、第５実施形態の検出装置１Ｄ（検出素子３Ｄ）では、フォトダイオード３０と重なる領域に、第１電極８１及び第２電極８２が設けられる。第１電極８１及び第２電極８２は、平面視で重畳して設けられる。また、第１電極８１及び第２電極８２は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄと重ならない領域に設けられる。
　第１電極８１は、検出素子３Ｄごとに設けられ、第１方向Ｄｘに隣接する第１電極８１は、離隔して設けられる。平面視で、第１方向Ｄｘに隣接する第１電極８１の間に出力信号線ＳＬが設けられる。また、第２電極８２は、第１方向Ｄｘに隣接する複数の検出素子３Ｄに連続して設けられる。
　本実施形態では、第１電極８１及び第２電極８２は、第３方向Ｄｚで、基板２１とフォトダイオード３０との間に設けられる。第２電極８２は、アレイ基板２の絶縁膜のうち、１層又は複数層の絶縁膜を介して第１電極８１と対向する。具体的には、第１電極８１及び第２電極８２は、トランジスタ（例えば、リセットトランジスタＭｒｓｔ）を構成する各層のうち２つの層を利用して設けられる。第１電極８１は、例えばゲート電極６４と同層であり、ゲート電極６４と同じ材料で形成される。第２電極８２は、例えば第１半導体層６１と同層であり、第１半導体層６１と同じ材料で形成される。
　絶縁膜を介して対向する第１電極８１と第２電極８２との間に容量が形成される。第１電極８１と第２電極８２との間に形成される容量は、容量素子Ｃｓ（図４参照）と並列にノードＮ１に接続される。本実施形態では、容量素子Ｃｓの容量に加え、第１電極８１と第２電極８２との間に形成される容量が付加されることにより、リセット期間（ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる期間）と、読出し期間（読出トランジスタＭｒｄがオンになる期間）との間の、露光期間でのノードＮ１の電位の低下を抑制できる。これにより、ノードＮ１の電位のばらつきが抑制され、結果として、ソースフォロワトランジスタＭｓｆから出力される信号（電圧）のばらつきが抑制される。
　なお、第１電極８１及び第２電極８２を形成する層は、アレイ基板２のいずれの層を利用してもよい。また、第１電極８１及び第２電極８２の平面視での形状も適宜変更できる。例えば、図１６において、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの右側で、出力信号線ＳＬとの間の領域ＳＰにも、第１電極８１及び第２電極８２を設けてもよい。これにより、容量素子Ｃｓに付加される容量を大きくすることができる。また、図１６では、１つのセンサ領域ＳＡで、第２電極８２の面積は第１電極８１の面積よりも大きい。これに限定されず、第１電極８１の面積は第２電極８２の面積よりも大きくてもよいし、第１電極８１の面積は第２電極８２の面積と同じであってもよい。
　なお、図１６では、フォトダイオード３０及び各種トランジスタ等の構成は第１実施形態と同様である。ただし、本実施形態は、第２実施形態及び第３実施形態の検出装置１Ａ、１Ｂ、１Ｃにも適用することができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
　１、１Ａ、１Ｂ、１Ｃ、１Ｄ　検出装置
　２　アレイ基板
　３、３Ａ、３Ｂ、３Ｃ、３Ｄ　検出素子
　１０　センサ部
　１５　走査線駆動回路
　１６　信号線選択回路
　３０、３０Ａ　フォトダイオード
　３１、３１Ａ　ｉ型半導体層
　３２、３２Ａ　ｐ型半導体層
　３３、３３Ａ　ｎ型半導体層
　３４、３４Ａ　上部電極
　３５、３５Ａ　下部電極
　３６、３６Ａ　接続配線
　３６Ｂ　中継電極
　ＡＡ　検出領域
　ＧＡ　周辺領域
　ＧＬｒｓｔ　リセット制御走査線
　ＧＬｒｄ　読出制御走査線
　ＳＡ　センサ領域
　ＳＬ　出力信号線
　ＳＬｃｏｍ　基準電位供給配線
　ＳＬｓｆ　電源信号線
　ＳＬｒｓｔ　リセット信号線
　Ｖｒｓｔ　リセット電位
　ＲＳＴ　リセット制御信号
　Ｍｒｓｔ　リセットトランジスタ
　Ｍｒｄ　読出トランジスタ
　Ｍｓｆ　ソースフォロワトランジスタ
　ＶＤＤ　電源電位
　ＶＣＯＭ　基準電位

Claims (11)

  1. 　基板と、
    　前記基板に配列された複数のフォトダイオードと、
    　複数の前記フォトダイオードのそれぞれに対応して設けられた複数のトランジスタと、
    　複数の前記トランジスタを覆う絶縁膜と、
    　複数の前記フォトダイオードのそれぞれに対応して前記絶縁膜の上に設けられ、複数の前記トランジスタと電気的に接続される複数の下部電極と、を有し、
    　前記絶縁膜の上に、前記下部電極、前記フォトダイオードの順に積層され、
    　前記基板に垂直な方向からの平面視で、１つの前記下部電極及び１つの前記フォトダイオードは、複数の前記トランジスタと重畳して設けられる
    　検出装置。
  2. 　複数の前記トランジスタは、
    　第１半導体層を有し、前記フォトダイオードにリセット電位を供給するリセットトランジスタと、
    　第２半導体層を有し、前記フォトダイオードにより生成された信号を出力信号線に出力する読出トランジスタと、を含み、
    　前記リセットトランジスタの前記第１半導体層の、延在方向と交差する方向の幅は、前記読出トランジスタの前記第２半導体層の、延在方向と交差する方向の幅よりも小さい
    　請求項１に記載の検出装置。
  3. 　前記リセットトランジスタは、ダブルゲート構造である
    　請求項２に記載の検出装置。
  4. 　複数の前記トランジスタは、さらにソースフォロワトランジスタを含み、
    　前記読出トランジスタ及び前記ソースフォロワトランジスタは、共通の前記第２半導体層を有し、
    　前記第２半導体層は、前記出力信号線と第１方向に隣り合って設けられ、
    　前記第２半導体層及び前記出力信号線は、前記第１方向と交差する第２方向に延在する
    　請求項２又は請求項３に記載の検出装置。
  5. 　前記読出トランジスタは、ダブルゲート構造であり、
    　前記ソースフォロワトランジスタは、シングルゲート構造であり、
    　前記読出トランジスタが有する２つのゲート電極と、前記ソースフォロワトランジスタが有する１つのゲート電極とが、前記第２半導体層に重畳して前記第２方向に配列される
    　請求項４に記載の検出装置。
  6. 　前記フォトダイオードの上に設けられた上部電極と、
    　隣り合う複数の前記フォトダイオードの間に設けられ、前記上部電極と重畳する領域に開口を有する素子絶縁膜と、
    　前記フォトダイオードに基準電位を供給する基準電位供給配線と、を有し、
    　前記基準電位供給配線は、隣り合う複数の前記フォトダイオードの間で前記素子絶縁膜の上に設けられ、前記開口を介して前記上部電極に電気的に接続される
    　請求項１から請求項５のいずれか１項に記載の検出装置。
  7. 　前記開口は、前記基準電位供給配線と前記上部電極との接続部に設けられ、
    　前記素子絶縁膜は、前記上部電極と前記基準電位供給配線とが接続される部分の周囲を覆って前記上部電極の上に設けられ、
    　前記素子絶縁膜及び前記開口を覆う重畳絶縁膜と有する
    　請求項６に記載の検出装置。
  8. 　前記フォトダイオードは、ｉ型半導体層、ｐ型半導体層及びｎ型半導体層を有し、
    　前記下部電極の上に、前記ｎ型半導体層、前記ｉ型半導体層、前記ｐ型半導体層の順に積層される
    　請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 　前記基板と前記絶縁膜との間に設けられ、前記フォトダイオードに基準電位を供給する基準電位供給配線を有し、
    　前記フォトダイオードは、ｉ型半導体層、ｐ型半導体層及びｎ型半導体層を有し、
    　前記下部電極の上に、前記ｐ型半導体層、前記ｉ型半導体層、前記ｎ型半導体層の順に積層され、
    　前記下部電極は、前記絶縁膜に設けられたコンタクトホールを介して前記基準電位供給配線と電気的に接続される
    　請求項１から請求項５のいずれか１項に記載の検出装置。
  10. 　前記フォトダイオードの上に設けられた上部電極と、
    　隣り合う複数の前記フォトダイオードの間に設けられ、前記上部電極と重畳する領域に開口を有する素子絶縁膜と、
    　前記絶縁膜の上に設けられ、前記下部電極と離隔して隣り合う中継電極と、を有し、
    　前記中継電極は、前記素子絶縁膜に設けられたコンタクトホールを介して前記上部電極と電気的に接続され、かつ、前記絶縁膜に設けられたコンタクトホールを介して前記トランジスタと電気的に接続される
    　請求項９に記載の検出装置。
  11. 　前記フォトダイオードの上に設けられた上部電極と、
    　隣り合う複数の前記フォトダイオードの間に設けられ、前記上部電極と重畳する領域に開口を有し、前記上部電極の周縁を覆う素子絶縁膜と、
    　前記素子絶縁膜の開口を覆って前記上部電極と重畳して設けられた重畳電極と、を有する
    　請求項１から請求項１０のいずれか１項に記載の検出装置。
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