JP7377082B2 - 検出装置及び検出装置の製造方法 - Google Patents

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Description

本発明は、検出装置及び検出装置の製造方法に関する。
特許文献１には、光センサを備えた液晶表示装置が記載されている。このような光センサは、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。特許文献１では、光センサは、表示素子を駆動するためのアレイ基板上に設けられ、アレイ基板とカラーフィルタ基板との間に配置される。また、光センサは、表示素子と同一基板上に形成される場合に限定されず、光センサを含む検出装置が、表示素子とは別基板上に設けられる構成も知られている。
特開２０１１－６５１３３号公報
光センサ等のセンサ素子を有する検出装置は、薄型化が要求される。ここで、検出装置は、液晶表示装置とは異なり、カラーフィルタ基板を有さず、アレイ基板単体で形成される。この場合、基板の研磨工程でアレイ基板が損傷する等、研磨が困難となる可能性がある。
本発明は、薄型化が可能な検出装置及び検出装置の製造方法を提供することを目的とする。
本発明の一態様の検出装置は、基板と、前記基板に配列された複数のセンサ素子と、前記センサ素子を覆って前記基板の上に設けられた絶縁膜と、前記絶縁膜の表面から突出する第１突出部と、を有する。
本発明の一態様の検出装置の製造方法は、基板と、前記基板の第１主面に配列された複数のセンサ素子と、前記センサ素子を覆って前記基板の上に設けられた絶縁膜と、を有する検出装置の製造方法であって、複数の前記センサ素子、前記絶縁膜及び前記絶縁膜の表面から突出する第１突出部が形成された１対の前記基板の前記第１主面を対向させて、１対の前記基板を貼り合わせる工程と、１対の前記基板が貼り合わされた状態で、それぞれの前記第１主面と反対側の第２主面を研磨する工程と、を有する。
図１は、第１実施形態に係る検出装置を有する検出機器の概略断面構成を示す断面図である。 図２は、第１実施形態に係る検出装置を示す平面図である。 図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図４は、検出素子を示す回路図である。 図５は、検出素子を示す平面図である。 図６は、図５のＶＩ－ＶＩ’断面図である。 図７は、第１実施形態に係る検出装置の製造方法を説明するための説明図である。 図８は、図７のステップＳＴ１における、第１突出部の配置関係を模式的に示す平面図である。 図９は、図８のＩＸ－ＩＸ’断面図である。 図１０は、第１実施形態の第１変形例に係る検出装置の製造方法を説明するための、第１突出部の配置関係を模式的に示す平面図である。 図１１は、図１０のＸＩ－ＸＩ’断面図である。 図１２は、第１実施形態の第２変形例に係る検出装置における、検出素子を示す平面図である。 図１３は、第１実施形態の第３変形例に係る検出装置の製造方法を説明するための説明図である。 図１４は、第１実施形態の第４変形例に係る検出装置の製造方法を説明するためのマザー基板の平面図である。 図１５は、第１実施形態の第４変形例に係る検出装置の製造方法を説明するための断面図である。 図１６は、第２実施形態に係る検出装置を示す平面図である。 図１７は、第２実施形態に係る駆動電極及び検出電極を示す平面図である。 図１８は、第２実施形態に係る第１突出部の配置関係を説明するための平面図である。 図１９は、図１８のＸＩＸ－ＸＩＸ’断面図である。 図２０は、第３実施形態に係る検出装置を示す断面図である。 図２１は、第３実施形態の第５変形例に係る検出装置を示す断面図である。 図２２は、第３実施形態の第６変形例に係る検出装置を示す断面図である。 図２３は、第３実施形態の第７変形例に係る検出装置を示す断面図である。 図２４は、第３実施形態の第８変形例に係る検出装置を示す断面図である。 図２５は、第３実施形態の第９変形例に係る検出装置を示す断面図である。
発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
図１は、第１実施形態に係る検出装置を有する検出機器の概略断面構成を示す断面図である。図１に示すように、検出機器１２０は、センサ基板５（検出装置１（図２参照））と、コリメータ１２３と、照明装置１２１と、接着層１２５と、カバー部材１２２と、を有する。センサ基板５の表面に垂直な方向において、センサ基板５、接着層１２５、コリメータ１２３、接着層１２５、照明装置１２１、接着層１２５、カバー部材１２２の順に積層されている。
照明装置１２１は、光を照射する光照射面を有し、光照射面から指Ｆｇに向けて光Ｌ１を照射する。照明装置１２１は、光源であり、例えば、所定の色の光を発する有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）が用いられる。また、照明装置１２１は、発光ダイオード（ＬＥＤ：Light Emitting Diode）が用いられてもよい。
照明装置１２１から照射された光Ｌ１は、カバー部材１２２を透過する。センサ基板５は、指Ｆｇで反射された光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。図１においては、指Ｆｇで反射された光Ｌ２を、コリメータ１２３を介してセンサ基板５で検出している。コリメータ１２３を介することで、精度よく対応するセンサが光Ｌ２を検出することができ、精度の高い情報を検出することができる。センサ基板５は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。なお、コリメータ１２３は設けていなくてもよい。
カバー部材１２２は、照明装置１２１、コリメータ１２３及びセンサ基板５を保護するための部材であり、照明装置１２１、コリメータ１２３及びセンサ基板５を覆っている。カバー部材１２２は、例えばガラス基板である。なお、カバー部材１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバー部材１２２が設けられていなくてもよい。この場合、照明装置１２１の表面に絶縁膜等の保護層が設けられ、指Ｆｇは検出機器１２０の保護層に接する。
検出機器１２０は、表示パネルに設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光（光Ｌ１）がセンサ基板５を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。また、表示パネルとセンサ基板５の積層順は逆であってもよい。つまり、センサ基板５の上に表示パネルが積層されてもよい。
図２は、第１実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、アレイ基板２（基板２１）と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。
基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位ＶＤＤや基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。なお、本実施形態においては、検出回路４８が配線基板１１０に配置される場合を例示したがこれに限られない。検出回路４８は、基板２１の上に配置されても良い。
基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３が設けられる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３が設けられない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外縁部との間の領域である。走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
センサ部１０の複数の検出素子３は、それぞれ、センサ素子として光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。
走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。
図３は、第１実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。
走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された複数の光電変換素子３０を選択する。
信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。
検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。
検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する回路であり、例えば、積分回路である。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。
信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。
記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
次に、検出装置１の回路構成例について説明する。図４は、検出素子を示す回路図である。図４に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（走査線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。
なお、図４では１つの検出素子３を示しているが、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図２参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。
リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
光電変換素子３０のアノードには、基準電位ＶＣＯＭが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量素子Ｃｓ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。さらにノードＮ１には、寄生容量Ｃｐが存在する。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、容量素子Ｃｓに蓄積される。
リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。
ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号電圧を読出トランジスタＭｒｄに出力する。
読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬ（ノードＮ３）との間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号電圧が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。
なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されてもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。
次に、検出素子３の平面構成及び断面構成について説明する。図５は、検出素子を示す平面図である。図５に示すように、１つの検出素子３は、２つの走査線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ）と、３つの信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔ）とを含む。
読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔは、それぞれ第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。出力信号線ＳＬ、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔは、それぞれ第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。
検出素子３は、２つの走査線（例えば、第２方向Ｄｙに隣接する２つのリセット制御走査線ＧＬｒｓｔ）と、２つの信号線（例えば、第１方向Ｄｘに隣接する２つの出力信号線ＳＬ）とで囲まれた領域である。検出素子３の第１方向Ｄｘでの配置ピッチＰｘは、出力信号線ＳＬの配置ピッチで規定される。検出素子３の第２方向Ｄｙでの配置ピッチＰｙは、リセット制御走査線ＧＬｒｓｔの配置ピッチで規定される。
光電変換素子３０は、第２方向Ｄｙに隣接する２つのリセット制御走査線ＧＬｒｓｔと、第１方向Ｄｘに隣接する２つの出力信号線ＳＬとで囲まれた領域に設けられる。なお、図５では、図面を見やすくするために光電変換素子３０を二点鎖線で示している。光電変換素子３０は、各種配線及び各種トランジスタが設けられたアレイ基板２上に配置され、各種トランジスタの少なくとも一部、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び読出制御走査線ＧＬｒｄの少なくとも一部と重なる領域に設けられる。なお、光電変換素子３０の詳細な構成については、後述する。
リセットトランジスタＭｒｓｔは、半導体層６１と、ソース電極６２と、ドレイン電極６３と、ゲート電極６４とを有する。半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。半導体層６１の他端は、接続配線ＳＬｃｎに接続される。リセット信号線ＳＬｒｓｔの、半導体層６１と接続される部分がソース電極６２として機能し、接続配線ＳＬｃｎの、半導体層６１と接続される部分がドレイン電極６３として機能する。リセット制御走査線ＧＬｒｓｔには、第２方向Ｄｙに分岐された２つの分岐部が設けられ、半導体層６１は、リセット制御走査線ＧＬｒｓｔの２つの分岐部と交差する。半導体層６１の、リセット制御走査線ＧＬｒｓｔの２つの分岐部と重なる部分にチャネル領域が形成され、リセット制御走査線ＧＬｒｓｔの２つの分岐部の、半導体層６１と重なる部分が、ゲート電極６４として機能する。
ソースフォロワトランジスタＭｓｆは、半導体層６５と、ソース電極６７と、ゲート電極６８とを有する。半導体層６５の一端は、接続部ＳＬｓｆａを介して電源信号線ＳＬｓｆに接続される。半導体層６５の他端は、読出トランジスタＭｒｄに接続される。接続部ＳＬｓｆａの、半導体層６５と接続される部分がソース電極６７として機能する。
ゲート電極６８の一端は、コンタクトホールを介して接続配線ＳＬｃｎに接続される。半導体層６５は、ゲート電極６８と交差する。つまり、リセットトランジスタＭｒｓｔは、接続配線ＳＬｃｎを介して、ソースフォロワトランジスタＭｓｆのゲートに電気的に接続される。
また、光電変換素子３０のカソード（ｎ型半導体層３３）は、コンタクトホールＨ２を介して、接続配線ＳＬｃｎに接続される。これにより、光電変換素子３０のカソード（ｎ型半導体層３３）は、接続配線ＳＬｃｎを介して、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆと電気的に接続される。
読出トランジスタＭｒｄは、半導体層７１と、ドレイン電極７２と、ゲート電極７４とを有する。半導体層７１の一端は、ソースフォロワトランジスタＭｓｆの半導体層６５に接続される。本実施形態では、半導体層６５及び半導体層７１は、共通の半導体層で形成される。半導体層７１の他端は、接続部ＳＬａを介して出力信号線ＳＬに接続される。言い換えると、接続部ＳＬａの、半導体層７１と接続される部分がドレイン電極７２として機能する。読出制御走査線ＧＬｒｄには、第２方向Ｄｙに隣り合い、第１方向Ｄｘに延在する分岐部が接続される。半導体層７１は、読出制御走査線ＧＬｒｄ及び分岐部と交差する。読出制御走査線ＧＬｒｄ及び分岐部の半導体層７１と重なる部分が、ゲート電極７４として機能する。このような構成で、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、出力信号線ＳＬに接続される。
なお、図５に示す光電変換素子３０及び各トランジスタの平面構成は、あくまで一例であり、適宜変更することができる。例えば、複数のトランジスタが第２方向Ｄｙに並んで配置される構成に限定されず、一部のトランジスタが他のトランジスタと第１方向Ｄｘに隣り合って配置される等、異なる位置に設けられていてもよい。また、各トランジスタの配置に応じて、各信号線及び各走査線の配置も適切に変更してもよい。
図６は、図５のＶＩ－ＶＩ’断面図である。なお、図６では、検出素子３が有する３つのトランジスタのうち、リセットトランジスタＭｒｓｔの断面構成を示しているが、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの断面構成もリセットトランジスタＭｒｓｔと同様である。
基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板が用いられる。基板２１は、第１主面Ｓ１と、第１主面Ｓ１と反対側の第２主面Ｓ２とを有する。基板２１の第１主面Ｓ１に、リセットトランジスタＭｒｓｔを含む各種トランジスタ、各種配線（走査線及び信号線）及び絶縁膜が設けられてアレイ基板２が形成される。光電変換素子３０は、アレイ基板２の上、すなわち、基板２１の第１主面Ｓ１側に配列される。
アンダーコート膜２２は、基板２１の第１主面Ｓ１上に設けられる。アンダーコート膜２２、絶縁膜２３、２４、２５及び絶縁膜２７、２８は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
半導体層６１は、アンダーコート膜２２の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）等であってもよい。
絶縁膜２３は、半導体層６１を覆ってアンダーコート膜２２の上に設けられる。ゲート電極６４は、絶縁膜２３の上に設けられる。なお、ソースフォロワトランジスタＭｓｆのゲート電極６８も、ゲート電極６４と同層に、絶縁膜２３の上に設けられる。また、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄ（図５参照）もゲート電極６４と同層に設けられる。絶縁膜２４は、ゲート電極６４、６８を覆って絶縁膜２３の上に設けられる。
リセットトランジスタＭｒｓｔは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造であるが、ゲート電極６４が半導体層６１の下側に設けられたボトムゲート構造でもよく、ゲート電極６４が半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。
絶縁膜２４及び絶縁膜２５は、ゲート電極６４を覆って絶縁膜２３の上に設けられる。ソース電極６２及びドレイン電極６３は、絶縁膜２５の上に設けられる。ソース電極６２及びドレイン電極６３は、それぞれ、絶縁膜２３、２４、２５を貫通するコンタクトホールを介して半導体層６１と接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。
また、各種信号線（出力信号線ＳＬ（図５参照）、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔ）及び接続配線ＳＬｃｎは、ソース電極６２及びドレイン電極６３と同層に設けられる。接続配線ＳＬｃｎは、絶縁膜２４、２５を貫通するコンタクトホールを介してソースフォロワトランジスタＭｓｆのゲート電極６８に接続される。
絶縁膜２６は、リセットトランジスタＭｒｓｔ等の各種トランジスタを覆って絶縁膜２５の上に設けられる。絶縁膜２６は、感光性アクリル等の有機材料からなる。絶縁膜２６は、絶縁膜２５よりも厚い。絶縁膜２６は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、各種トランジスタ及び各種配線で形成される段差を平坦化することができる。
次に、光電変換素子３０の断面構成について説明する。光電変換素子３０は、絶縁膜２６の上に設けられる。具体的には、下部導電層３５は、絶縁膜２６の上に設けられ、コンタクトホールＨ２を介して接続配線ＳＬｃｎに電気的に接続される。光電変換素子３０は、下部導電層３５に接続される。平面視で、下部導電層３５は、光電変換素子３０よりも大きい面積を有する。下部導電層３５は、例えば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層構造を採用することができる。下部導電層３５は、基板２１と、光電変換素子３０との間に設けられので、下部導電層３５は、遮光層として機能し、光電変換素子３０への基板２１の第２主面Ｓ２側からの光の侵入を抑制できる。
光電変換素子３０は、光起電力効果を有する半導体層を含み構成される。具体的には、光電変換素子３０の半導体層は、ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３を含む。ｉ型半導体層３１、ｐ型半導体層３２及びｎ型半導体層３３は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。
ｐ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｎ型半導体層３３は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２及びｎ型半導体層３３よりも低い導電性を有する。
基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｎ型半導体層３３とｐ型半導体層３２との間に設けられる。本実施形態では、下部導電層３５の上に、ｎ型半導体層３３、ｉ型半導体層３１及びｐ型半導体層３２の順に積層されている。
これにより、光電変換素子３０のｎ型半導体層３３は、下部導電層３５及び接続配線ＳＬｃｎを介してリセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆに電気的に接続される。
上部電極３４は、ｐ型半導体層３２の上に設けられる。上部電極３４は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料である。絶縁膜２７は、光電変換素子３０及び上部電極３４を覆って絶縁膜２６の上に設けられる。絶縁膜２７には上部電極３４と重なる領域にコンタクトホールＨ１が設けられる。
接続配線３６は、絶縁膜２７の上に設けられ、コンタクトホールＨ１を介して上部電極３４と電気的に接続される。ｐ型半導体層３２には、接続配線３６を介して基準電位ＶＣＯＭ（図４参照）が供給される。
絶縁膜２８は、上部電極３４及び接続配線３６を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、光電変換素子３０への水分の侵入を抑制する保護層として設けられる。さらに、絶縁膜２９は、複数の光電変換素子３０を覆って絶縁膜２８の上に設けられる。絶縁膜２９は、有機材料で形成されたハードコート膜である。絶縁膜２９は、光電変換素子３０や接続配線３６で形成された絶縁膜２８の表面の段差を平坦化する。また、絶縁膜２９には、表面から突出する第１突出部ＰＳが設けられている。
第１突出部ＰＳは、例えば、絶縁膜２９の表面をハーフ露光することで形成することができる。つまり、絶縁膜２９及び第１突出部ＰＳは、いずれも有機材料からなる。或いは、第１突出部ＰＳは、絶縁膜２９の表面に、同じ有機材料をパターニングすることで形成してもよい。第１突出部ＰＳは、検出装置１の製造工程において、センサ基板５を他の基板と重ね合わせる際のスペーサとして用いられる。検出装置１の製造方法については、後述する。
図５に示すように、第３方向Ｄｚから見たときの平面視で、第１突出部ＰＳは、長円形状又は楕円形状であり、第１突出部ＰＳの長さ方向は、第１方向Ｄｘ及び第２方向Ｄｙと交差する方向に向けられる。第１突出部ＰＳは、中心線ＣＬｘと重なる位置に配置される。中心線ＣＬｘは、第１方向Ｄｘに隣り合う出力信号線ＳＬの中点を通り、第２方向Ｄｙに平行な方向に延在する仮想線である。また、第１突出部ＰＳは、第２方向Ｄｙで、リセット制御走査線ＧＬｒｓｔと重なる位置に設けられる。これにより、第１突出部ＰＳは、長さ方向の端部が光電変換素子３０の周縁部と重なり、第１突出部ＰＳのほとんどの部分が、光電変換素子３０と重ならないように配置される。これにより、第１突出部ＰＳを設けた場合であっても、光電変換素子３０の検出精度の低下を抑制できる。なお、第１突出部ＰＳの配置は適宜変更できる。例えば、第１突出部ＰＳは、出力信号線ＳＬ又はリセット信号線ＳＬｒｓｔの少なくとも一方と重なる位置に設けられていてもよい。
図６に戻って、本実施形態では、センサ基板５は、アレイ基板２と、アレイ基板２上に設けられた光電変換素子３０、接続配線３６、絶縁膜２７、２８、２９及び第１突出部ＰＳを含む。また、以下の説明では、基板２１上に積層されたアンダーコート膜２２から絶縁膜２８までの、各種トランジスタ及び光電変換素子３０を含む積層構造を、センサ層５ｓと表す場合がある。
カバー部材１２２は、絶縁膜２９及び第１突出部ＰＳと対向して設けられる。つまり、カバー部材１２２は、各種トランジスタ及び光電変換素子３０を覆って設けられる。接着層１２５は、第１突出部ＰＳの上面及び側面を覆い、絶縁膜２９及び第１突出部ＰＳと、カバー部材１２２とを接着する。接着層１２５は第１突出部ＰＳと密着するように設けられる。接着層１２５は、例えば、透光性の光学粘着シート（ＯＣＡ：Optical Clear Adhesive）である。
接着層１２５の屈折率は、絶縁膜２９及び第１突出部ＰＳの屈折率と近い値である。より好ましくは、接着層１２５の屈折率は、絶縁膜２９及び第１突出部ＰＳの屈折率と実質的に等しい。これにより、検出装置１は、接着層１２５と第１突出部ＰＳとの界面で光の散乱が生じることを抑制できる。したがって、検出装置１は、光電変換素子３０の検出精度の低下を抑制できる。また、検出装置１を表示パネルの上に重ねて配置した場合にも、表示画像の見栄えの低下を抑制できる。
次に検出装置１の製造方法について説明する。図７は、第１実施形態に係る検出装置の製造方法を説明するための説明図である。図７では、基板２１の研磨工程と、個片化の工程について説明する。
図７に示すように、検出装置１の製造方法は、まず、１対のマザー基板１０５（第１マザー基板１０５－１と第２マザー基板１０５－２）を用意する。なお、図７に示すステップＳＴ１－２は、ステップＳＴ１－１を第１方向Ｄｘに沿って切断した断面図を模式的に示す。１対のマザー基板１０５は、それぞれ、複数の個片形成予定領域１０６がマトリクス状に配列される。個片形成予定領域１０６は、個片に分割された後にそれぞれ検出装置１として形成される予定の領域である。
また、本実施形態では、マザー基板１０５は、個片形成予定領域１０６のそれぞれが、センサ基板５として形成されている。つまり、マザー基板１０５は、基板２１から絶縁膜２９及び第１突出部ＰＳまでの積層構造が形成され、複数のトランジスタ、各種配線及び光電変換素子３０を含む。なお、図７では、センサ層５ｓ及び絶縁膜２９の詳細な構成を省略して示している。
そして、製造装置は、１対のマザー基板１０５の、絶縁膜２９及び第１突出部ＰＳが形成された基板２１の第１主面Ｓ１を対向させて、１対の基板２１を貼り合わせる（ステップＳＴ１－１、ステップＳＴ１－２）。これにより、絶縁膜２９の表面に設けられた第１突出部ＰＳが、１対の基板２１の第１主面Ｓ１の間に配置される。
具体的には、第１マザー基板１０５－１の第１突出部ＰＳと、第２マザー基板１０５－２の第１突出部ＰＳとが当接するように、１対の基板２１が重ね合わされる。シール部５１は、複数の個片形成予定領域１０６の周囲を囲んで設けられ、１対の基板２１の間をシールする。これにより、１対の基板２１の第１主面Ｓ１の間には、空隙１０７が形成され、対向する絶縁膜２９が密着しないように、１対の基板２１が貼り合わされる。また、１対の基板２１の第２主面Ｓ２は、それぞれ外側に向けられている。
図８は、図７のステップＳＴ１における、第１突出部の配置関係を模式的に示す平面図である。図９は、図８のＩＸ－ＩＸ’断面図である。なお、図８では、第１マザー基板１０５－１の第１突出部ＰＳを点線で表し、第２マザー基板１０５－２の第１突出部ＰＳを実線で表している。
図８に示すように、１対の基板２１が貼り合わされた状態で、平面視で、一方の基板２１（第１マザー基板１０５－１）に設けられた第１突出部ＰＳの少なくとも一部は、他方の基板２１（第２マザー基板１０５－２）に設けられた第１突出部ＰＳと重なって設けられる。
具体的には、第１突出部ＰＳの長さ方向ＤＬ１、ＤＬ２は、それぞれ第１方向Ｄｘ及び第２方向Ｄｙに対して傾斜している。第１主面Ｓ１同士が対向するように１対の基板２１が貼り合わされるので、第１マザー基板１０５－１の第１突出部ＰＳと、第２マザー基板１０５－２の第１突出部ＰＳとが、左右反転されて重なる。これにより、一方の基板２１（第１マザー基板１０５－１）に設けられた第１突出部ＰＳの長さ方向ＤＬ１は、他方の基板２１（第２マザー基板１０５－２）に設けられた第１突出部ＰＳの長さ方向ＤＬ２と交差する。これにより、１対の基板２１の貼り合わせの際に位置ずれが生じた場合であっても、第１突出部ＰＳの重なり合う面積を確保することができる。
図９に示すように、個片形成予定領域１０６で、対向するセンサ基板５－１、５－２の間に空隙１０７が形成される。言い換えると、本実施形態では、第１突出部ＰＳ同士が当接することで、センサ基板５－１の絶縁膜２９と、センサ基板５－２の絶縁膜２９とが密着することを抑制できる。また、１対の基板２１を貼り合わせる際に、センサ基板５の表面が損傷することを抑制できる。
次に、図７に戻って、製造装置は、１対の基板２１が貼り合わされた状態で、１対の基板２１の、それぞれの第２主面Ｓ２を研磨する（ステップＳＴ２）。基板２１は、化学研磨により研磨される。なお、基板２１の研磨には、機械研磨が適用されてもよい。１対の基板２１は、それぞれ、元の厚さから第２主面Ｓ２側が除去されて薄型化される。このように、本実施形態では、１回の研磨工程で、１対の基板２１の研磨が同時に実行できる。したがって、本実施形態の検出装置１の製造方法は、１つの基板２１（マザー基板１０５）の絶縁膜９７側を他の支持基板上に貼り合わせて、基板２１の研磨工程を行う場合に比べて、製造コストを抑制することができる。
次に、製造装置は、１対のマザー基板１０５からシール部５１を除去する（ステップＳＴ３）。具体的には、１対のマザー基板１０５を切断線Ｌ１１、Ｌ１２で切断することで、複数の個片形成予定領域１０６よりも外縁側の、シール部５１が形成された部分を除去する。
次に、製造装置は、１対の基板２１（第１マザー基板１０５－１と第２マザー基板１０５－２）を分離する（ステップＳＴ４）。本実施形態では、第１突出部ＰＳが設けられているので、１対の基板２１の間、より具体的には、対向する絶縁膜２９の間に空気が入り込みやすくなっており、容易に分離工程を行うことができる。これにより、第１突出部ＰＳにより、１対の基板２１が密着することが抑制されるので、研磨工程により基板２１が薄型化された場合であっても、１対の基板２１の分離工程を容易に行うことができる。また、分離工程で、基板２１が損傷することを抑制できる。これにより、検出装置１の製造方法によれば、製造コストの増大を抑制しつつ、検出装置１の薄型化が可能となる。
次に、製造装置は、第１マザー基板１０５－１及び第２マザー基板１０５－２を、それぞれ、個片形成予定領域１０６ごとに分割して、複数のセンサ基板５を形成する（ステップＳＴ５）。その後、センサ基板５のそれぞれに、カバー部材１２２を貼り合わせることで、検出装置１が製造できる。
なお、図７から図９に示す検出装置１の製造方法は、説明を分かりやすくするために模式的に示したものであり、適宜変更してもよい。例えば、マザー基板１０５の個片形成予定領域１０６は、３行５列で配置されているが、実際には１６以上の多数の個片形成予定領域１０６が設けられていてもよい。また、図９では、個片形成予定領域１０６に３つの第１突出部ＰＳが設けられているが、実際には、第１突出部ＰＳは、検出素子３の配置ピッチＰｘ、Ｐｙに応じた配置ピッチで配列され、４つ以上の多数の第１突出部ＰＳが設けられる。また、第１突出部ＰＳの平面視での形状は、長円形状又は楕円形状に限定されず、円形状、四角形状、多角形状等、他の形状であってもよい。また、第１マザー基板１０５－１と第２マザー基板１０５－２とで、第１突出部ＰＳの形状や大きさが異なっていてもよい。また、光電変換素子３０の積層順は逆であってもよい。すなわち、アレイ基板２上に、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３３の順に積層されていてもよい。
（第１変形例）
図１０は、第１実施形態の第１変形例に係る検出装置の製造方法を説明するための、第１突出部の配置関係を模式的に示す平面図である。図１１は、図１０のＸＩ－ＸＩ’断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図１０は、１対の基板２１（第１マザー基板１０５Ａ－１及び第２マザー基板１０５Ａ－２）が貼り合わされた状態（ステップＳＴ１１）での、複数の第１突出部ＰＳの位置関係を示す。図１０に示すように、平面視で、一方の基板２１（第１マザー基板１０５Ａ－１）の第１突出部ＰＳは、他方の基板２１（第２マザー基板１０５Ａ－２）の第１突出部ＰＳと重ならない位置に設けられる。なお、第１変形例では、第１突出部ＰＳは、いずれも円形状である。ただし、これに限定されず、第１突出部ＰＳは、上述したように他の形状であってもよい。
より具体的には、１対のマザー基板１０５Ａが貼り合わされた状態で、一方の基板２１（第１マザー基板１０５Ａ－１）に設けられた第１突出部ＰＳと、他方の基板２１（第２マザー基板１０５Ａ－２）に設けられた第１突出部ＰＳとが、第１方向Ｄｘ及び第２方向Ｄｙのそれぞれで、交互に配置される。
また、パネル中心線Ｃｘ、Ｃｙを対称軸として、一方の基板２１（第１マザー基板１０５Ａ－１）に設けられた第１突出部ＰＳと、他方の基板２１（第２マザー基板１０５Ａ－２）に設けられた第１突出部ＰＳとが、対称となる位置に設けられる。言い換えると、一つの基板２１（例えば、第１マザー基板１０５Ａ－１）に着目すると、パネル中心線Ｃｘ、Ｃｙを対称軸として、第１突出部ＰＳと対称となる位置に、第１突出部ＰＳは設けられていない。
なお、パネル中心線Ｃｘは、マザー基板１０５Ａに配列された複数の個片形成予定領域１０６の、第１方向Ｄｘの一方の外周と、第１方向Ｄｘの他方の外周との間の中点を通り、第２方向Ｄｙに平行な仮想線である。同様に、パネル中心線Ｃｙは、マザー基板１０５Ａに配列された複数の個片形成予定領域１０６の、第２方向Ｄｙの一方の外周と、第２方向Ｄｙの他方の外周との間の中点を通り、第１方向Ｄｘに平行な仮想線である。
図１１に示すように、第１マザー基板１０５Ａ－１の第１突出部ＰＳは、第２マザー基板１０５Ａ－２の絶縁膜２９と当接する。同様に、第２マザー基板１０５Ａ－２の第１突出部ＰＳは、第１マザー基板１０５Ａ－１の絶縁膜２９と当接する。第１変形例においても、第１マザー基板１０５Ａ－１の絶縁膜２９と第２マザー基板１０５Ａ－２の絶縁膜２９との間に空隙１０７が形成され、絶縁膜２９が密着することを抑制できる。
本変形例では、上述した第１実施形態に比べて、１対の基板２１の第１突出部ＰＳが重なるように配置する必要がないので、１対の基板２１の貼り合わせの際に、位置ずれの許容度を大きくすることができる。また、第１実施形態に比べて、第１突出部ＰＳの形状や大きさの自由度を高めることができ、例えば、各第１突出部ＰＳの平面視での面積を小さくすることができる。
（第２変形例）
図１２は、第１実施形態の第２変形例に係る検出装置における、検出素子を示す平面図である。図１２に示すように、第２変形例の検出素子３Ａは、平面視で、第１突出部ＰＳは、センサ素子である光電変換素子３０と重なって配置される。第１突出部ＰＳの全体が光電変換素子３０と重なって配置される。また、第１突出部ＰＳは、検出素子３Ａの中央部に配置される。第１突出部ＰＳは、中心線ＣＬｘと中心線ＣＬｙとの交差部と重なる位置に設けられる。なお、中心線ＣＬｙは、第２方向Ｄｙに隣り合うリセット制御走査線ＧＬｒｓｔの中点を通り、第１方向Ｄｘに平行な方向に延在する仮想線である。
第１突出部ＰＳが光電変換素子３０と重なって配置される態様であっても、第１実施形態と同様に、第１突出部ＰＳを覆うように接着層１２５（図６参照）を設けることで、第１突出部ＰＳと接着層１２５との界面での光の散乱を抑制できる。したがって、検出装置１は、光電変換素子３０の検出精度の低下を抑制できる。
（第３変形例）
図１３は、第１実施形態の第３変形例に係る検出装置の製造方法を説明するための説明図である。図１３に示す第３変形例に係る検出装置１の製造方法では、上述した第１実施形態と比べて、積層された１対の基板２１（マザー基板１０５Ｂ）の分離工程と、個片形成予定領域１０６の分割工程の順番が異なる。
具体的には、図１３に示すように、１対の基板２１（マザー基板１０５Ｂ）を貼り合わせる工程（ステップＳＴ２１－１、ＳＴ２１－２）において、シール部５１は、個片形成予定領域１０６のそれぞれを囲んで設けられる。言い換えると、シール部５１は、格子状に配列される。シール部５１で囲まれた個片形成予定領域１０６のそれぞれで、１対の基板２１は空隙１０７を有して対向する。
第１実施形態と同様に基板２１の研磨工程（ステップＳＴ２２）が施された後、１対の基板２１（第１マザー基板１０５Ｂ－１及び第２マザー基板１０５Ｂ－２）が積層された状態で、個片形成予定領域１０６ごとに切断する（ステップＳＴ２３）。具体的には、１対の基板２１を、シール部５１と重なるように設定された切断線Ｌ１１、Ｌ１２で切断する。これにより、センサ基板積層体５ＢＳは、積層された１対の個片ごとに分割される（ステップＳＴ２４）。センサ基板積層体５ＢＳは、個片ごとに分割された第１センサ基板５Ｂ－１と第２センサ基板５Ｂ－２とが積層されて構成される。
次に、センサ基板積層体５ＢＳのそれぞれについて、第１センサ基板５Ｂ－１と第２センサ基板５Ｂ－２とに分離する（ステップＳＴ２５）。本変形例では、個片ごとに分割され、マザー基板１０５Ｂに比べて小さい面積のセンサ基板積層体５ＢＳごとにセンサ基板５Ｂの分離工程が行われる。このため、分離工程を容易に行うことができ、分離工程でのセンサ基板５Ｂへの損傷を抑制することができる。
（第４変形例）
図１４は、第１実施形態の第４変形例に係る検出装置の製造方法を説明するためのマザー基板の平面図である。図１４に示すように、第４変形例のマザー基板１０５Ｃでは、第１突出部ＰＳに加え、第２突出部ＰＳＧと、第３突出部ＰＳＨとが設けられる。第２突出部ＰＳＧは、平面視で環状であり、第３突出部ＰＳＨは、平面視で円形状であり、第２突出部ＰＳＧの内径よりも小さい外径を有する。
第１突出部ＰＳは、個片形成予定領域１０６の、それぞれの検出領域ＡＡと重なる領域に設けられる。第２突出部ＰＳＧ及び第３突出部ＰＳＨは、周辺領域ＧＡと重なる領域に設けられる。第２突出部ＰＳＧ及び第３突出部ＰＳＨは、周辺領域ＧＡの隅部に設けられる。１つの個片形成予定領域１０６で、第２突出部ＰＳＧと第３突出部ＰＳＨとは、第２方向Ｄｙに平行な仮想線を対称軸として、対称となる位置に設けられる。
なお、第２突出部ＰＳＧ及び第３突出部ＰＳＨの位置や数は適宜変更できる。例えば、第２突出部ＰＳＧ及び第３突出部ＰＳＨは、周辺領域ＧＡの長辺又は短辺の中央部に配置されてもよい。また、第２突出部ＰＳＧ及び第３突出部ＰＳＨは、１つの個片形成予定領域１０６で、それぞれ１つずつ設けられてもよいし、３つ以上設けられていてもよい。或いは、第２突出部ＰＳＧ及び第３突出部ＰＳＨは、全ての個片形成予定領域１０６に設ける必要はなく、一部の個片形成予定領域１０６に設けられていてもよい。
図１５は、第１実施形態の第４変形例に係る検出装置の製造方法を説明するための断面図である。図１５は、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）を貼り合わせた場合に、図１４に示すＸＶ－ＸＶ’線に沿って切断した断面図を示す。
図１５に示すように、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）が貼り合わされた状態で、対向する第２突出部ＰＳＧと、第３突出部ＰＳＨとが噛み合う。一方の基板２１に設けられた第２突出部ＰＳＧで形成される凹部内に、他方の基板２１に設けられた第３突出部ＰＳＨが配置される。なお、図１５では、第２突出部ＰＳＧと、第３突出部ＰＳＨとが非接触で示しているが、第２突出部ＰＳＧと、第３突出部ＰＳＨとが接していてもよい。
第２突出部ＰＳＧの高さｔ２及び第３突出部ＰＳＨの高さｔ３は、第１突出部ＰＳの高さｔ１よりも高い。これにより、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）の第１突出部ＰＳが接していても、第２突出部ＰＳＧと、第３突出部ＰＳＨとが噛み合う。
本変形例は、第２突出部ＰＳＧ及び第３突出部ＰＳＨが設けられているので、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）の位置ずれを抑制できる。この結果、対向する第１突出部ＰＳの位置ずれが抑制されるので、対向する第１突出部ＰＳが接触して１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）の間に空隙１０７が設けられる。また、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）を分離する工程（図７のステップＳＴ４、又は図１３のステップＳＴ２５参照）で、１対の基板２１（第１マザー基板１０５Ｃ－１及び第２マザー基板１０５Ｃ－２）が横ずれして、絶縁膜２９の表面が損傷する可能性を抑制することができる。
なお、第４変形例の構成は、上述した第１変形例から第３変形例とも組み合わせることができる。
（第２実施形態）
図１６は、第２実施形態に係る検出装置を示す平面図である。上述した第１実施形態では、センサ素子として光電変換素子３０を採用した光センサを示したが、これに限定されない。第２実施形態の検出装置１Ａは、センサ素子として静電式のタッチセンサが採用されている。
具体的には、図１６に示すように、検出装置１Ａは、基板２１と、複数の駆動電極Ｔｘと、複数の検出電極Ｒｘと、駆動電極ドライバ１５Ａと、検出電極選択回路１６Ａと、を有する。
基板２１は、第１実施形態と同様に、可視光を透過可能な透光性を有するガラス基板である。複数の駆動電極Ｔｘ及び複数の検出電極Ｒｘは、基板２１の検出領域ＡＡに設けられる。複数の駆動電極Ｔｘ及び複数の検出電極Ｒｘは、それぞれジグザグ線状である。複数の駆動電極Ｔｘは、第２方向Ｄｙに並んで配置され、かつ、それぞれ第１方向Ｄｘに延在している。複数の検出電極Ｒｘは、複数の駆動電極Ｔｘの延在方向と交差する方向に延在する。すなわち、複数の検出電極Ｒｘは、第１方向Ｄｘに並んで配置され、かつ、それぞれ第２方向Ｄｙに延在している。
複数の駆動電極Ｔｘ及び複数の検出電極Ｒｘは、それぞれ１本の金属細線で構成されている。駆動電極Ｔｘ及び検出電極Ｒｘを構成する金属細線の材料としては、アルミニウム、銅、銀、モリブデン又はこれらの合金が用いられる。また、駆動電極Ｔｘと検出電極Ｒｘとの間には、絶縁膜１３５（図１７参照）が設けられている。これにより、駆動電極Ｔｘと検出電極Ｒｘとの間が絶縁されている。
駆動電極Ｔｘと検出電極Ｒｘとの交差部分に、それぞれ静電容量が形成される。つまり、駆動電極Ｔｘと検出電極Ｒｘとの交差部分が、それぞれセンサ素子として機能する。検出装置１Ａにおいて、相互静電容量方式のタッチ検出を行う際、駆動電極ドライバ１５Ａは、駆動電極Ｔｘを時分割的に順次選択し、選択された駆動電極Ｔｘに駆動信号を供給する。そして、接触又は近接する指Ｆｇ等による容量変化に応じた検出信号Ｖｄｅｔが検出電極Ｒｘから出力されることにより、タッチ検出が行われる。なお、駆動電極ドライバ１５Ａは、複数の駆動電極Ｔｘを含む駆動電極ブロックごとに順次選択して駆動してもよい。
検出電極選択回路１６Ａは、制御回路１０２から供給される制御信号に基づいて、検出電極Ｒｘを選択して、選択された検出電極Ｒｘと検出回路４８とを接続する。なお、検出電極選択回路１６Ａは、無くてもよい。この場合、複数の検出電極Ｒｘは、直接、検出回路４８に接続されてもよい。
図１７は、第２実施形態に係る駆動電極及び検出電極を示す平面図である。図１７に示すように、駆動電極Ｔｘは、ジグザグ線状に第１方向Ｄｘに延びている。例えば、駆動電極Ｔｘは、複数の第１直線部ＴｘＬ１と、複数の第２直線部ＴｘＬ２と、複数の屈曲部ＴｘＢと、を有する。第２直線部ＴｘＬ２は、第１直線部ＴｘＬ１と交差する方向に延びている。また、屈曲部ＴｘＢは、第１直線部ＴｘＬ１と第２直線部ＴｘＬ２とを接続している。
検出電極Ｒｘは、ジグザグ線状に第２方向Ｄｙに延びている。例えば、検出電極Ｒｘは、複数の第１直線部ＲｘＬ１と、複数の第２直線部ＲｘＬ２と、複数の屈曲部ＲｘＢと、を有する。第２直線部ＲｘＬ２は、第１直線部ＲｘＬ１と交差する方向に延びている。また、屈曲部ＲｘＢは、第１直線部ＲｘＬ１と第２直線部ＲｘＬ２とを接続している。
駆動電極Ｔｘ及び検出電極Ｒｘにおいて、第１直線部ＴｘＬ１、ＲｘＬ１及び第２直線部ＴｘＬ２、ＲｘＬ２は、いずれも第１方向Ｄｘ及び第２方向Ｄｙと交差する方向に延在している。
複数の検出電極Ｒｘの各々において、第２方向Ｄｙにおける屈曲部ＲｘＢの配置間隔をＰｒｙとする。また、隣り合う検出電極Ｒｘ間において、第１方向Ｄｘにおける屈曲部ＲｘＢの配置間隔をＰｒｘとする。本実施形態では、例えば、Ｐｒｘ＜Ｐｒｙとなっている。また、駆動電極Ｔｘの第２方向Ｄｙでの配置間隔Ｐｔは、配置間隔Ｐｒｙの１／２程度である。
このような駆動電極Ｔｘ及び検出電極Ｒｘの構成により、検出装置１Ａは、モアレ等の意図しない模様の発生を抑制することができる。なお、駆動電極Ｔｘ及び検出電極Ｒｘの形状や、配置間隔は適宜変更することができる。また、図１７では、絶縁膜１３５は、検出電極Ｒｘと重なる領域に設けられているが、これに限定されず、検出領域ＡＡの全体に設けられていてもよい。
図１８は、第２実施形態に係る第１突出部の配置関係を説明するための平面図である。図１８では、１対の基板２１（第１マザー基板１０５Ｄ－１及び第２マザー基板１０５Ｄ－２）を貼り合わせた場合での、第１突出部ＰＳＡの構成を示す。図１８では、図面を見やすくするために、第２マザー基板１０５Ｄ－２の第１突出部ＰＳＡを点線で表している。
図１８に示すように、第１突出部ＰＳＡは、検出電極Ｒｘと同様に、ジグザグしながら第２方向Ｄｙに延びている。第１突出部ＰＳＡは、検出電極Ｒｘと重なって配置される（図１９参照）。例えば、第１突出部ＰＳＡは、複数の第１直線部ＰＳＬ１と、複数の第２直線部ＰＳＬ２と、複数の屈曲部ＰＳＸと、を有する。第１突出部ＰＳＡの第１直線部ＰＳＬ１及び第２直線部ＰＳＬ２は、それぞれ、検出電極Ｒｘの第１直線部ＲｘＬ１及び第２直線部ＲｘＬ２と重なって配置される。
第１直線部ＰＳＬ１は、Ｄ１方向に延在する。第２直線部ＰＳＬ２は、第１直線部ＲｘＬ１と交差するＤ２方向に延びている。Ｄ１方向及びＤ２方向は、それぞれ第２方向Ｄｙに対して互いに反対方向に傾斜する。Ｄ１方向と第２方向Ｄｙとの成す角度、Ｄ２方向と第２方向Ｄｙとの成す角度の絶対値は、いずれも角度θである。また、屈曲部ＰＳＸは、第１直線部ＰＳＬ１と第２直線部ＰＳＬ２とを接続している。
１対の基板２１（第１マザー基板１０５Ｄ－１及び第２マザー基板１０５Ｄ－２）は、左右反転して重なっており、一方の基板２１（第１マザー基板１０５Ｄ－１）に設けられた第１突出部ＰＳＡと、他方の基板２１（第２マザー基板１０５Ｄ－２）に設けられた第１突出部ＰＳＡとが交差部ＯＬで重なって配置される。
図１９は、図１８のＸＩＸ－ＸＩＸ’断面図である。図１９に示すように、第１マザー基板１０５Ｄ－１及び第２マザー基板１０５Ｄ－２は、それぞれセンサ基板５Ｄ－１、５Ｄ－２で構成される。なお、図１９では図示を省略しているが、センサ基板５Ｄ－１、５Ｄ－２には、周辺領域ＧＡに、周辺回路（駆動電極ドライバ１５Ａ、検出電極選択回路１６Ａ）のトランジスタが形成される。
図１９に示すように、センサ基板５Ｄ－１、５Ｄ－２は、それぞれ、基板２１の第１主面Ｓ１の上に、アンダーコート膜２２、駆動電極Ｔｘ、絶縁膜１３５、検出電極Ｒｘ、絶縁膜１３６、絶縁膜２９の順に積層される。第１突出部ＰＳＡは、絶縁膜２９の表面から突出する。複数の第１突出部ＰＳＡは、それぞれ検出電極Ｒｘと重なって配置される。絶縁膜１３５、１３６は、無機絶縁膜である。絶縁膜２９は、第１実施形態と同様に、有機絶縁膜である。なお、絶縁膜１３６が設けられず、絶縁膜２９が検出電極Ｒｘを直接覆って設けられてもよい。
本実施形態においても、１対の基板２１（第１マザー基板１０５Ｄ－１及び第２マザー基板１０５Ｄ－２）の第１主面Ｓ１が対向するように貼り合わされ、対向する第１突出部ＰＳＡが当接する。これにより、１対の基板２１の間、より具体的には、対向する絶縁膜２９の間に空隙１０７が形成される。
これにより、センサ素子として静電式のタッチセンサを設けた検出装置１Ａにおいても、製造工程において、図７及び図１３に示した工程と同様に、１対の基板２１の第２主面Ｓ２を同時に研磨することができる。また、２つの基板２１（第１マザー基板１０５Ｄ－１及び第２マザー基板１０５Ｄ－２）を分離する際に、損傷が発生することを抑制することができる。
なお、駆動電極Ｔｘ及び検出電極Ｒｘの構成は適宜変更できる。例えば、駆動電極Ｔｘは、ＩＴＯ等の透光性の導電性材料を用い、矩形状に形成してもよい。また、検出装置１Ａは、いわゆる相互容量方式のタッチセンサを示したが、自己容量方式であってもよい。すなわち、検出装置１Ａは、駆動電極Ｔｘを有さず、複数の検出電極Ｒｘが配列された構成であってもよい。また、第１突出部ＰＳＡは、検出電極Ｒｘと重なって配置される構成に限定されず、駆動電極Ｔｘと重なって配置されていてもよい。また、静電式のタッチセンサ（駆動電極Ｔｘ及び検出電極Ｒｘ）の上に、第１実施形態の第１突出部ＰＳを設けてもよい。
（第３実施形態）
図２０は、第３実施形態に係る検出装置を示す断面図である。第３実施形態に係る検出装置１Ｂは、上述した第１実施形態に比べ、センサ素子である光電変換素子３０の上側に、カラーフィルタＣＦＧを有する構成が異なる。
具体的には、図２０に示すように、カラーフィルタＣＦＧは、光電変換素子３０を覆って絶縁膜２８の上に設けられる。カラーフィルタＣＦＧは、着色された樹脂材料、例えばレジスト樹脂で形成される。カラーフィルタＣＦＧは、可視光領域の光を透過させ、赤外光領域の光を非透過とする特性を有する。より好ましくは、カラーフィルタＣＦＧは、緑色の波長領域、例えば、４６０ｎｍ以上５７０ｎｍ以下の光を透過させることができる。
絶縁膜２９Ａは、カラーフィルタＣＦＧの上に設けられ、第１突出部ＰＳは、絶縁膜２９Ａの表面に設けられる。絶縁膜２９Ａ及び第１突出部ＰＳは、有機絶縁膜であり、例えば、熱硬化型の有機材料が用いられる。第１突出部ＰＳは、例えば、絶縁膜２９Ａの表面をハーフ露光することで形成することができる。以上のように、第３実施形態の検出装置１Ｂは、光電変換素子３０の上に、絶縁膜２７、絶縁膜２８、カラーフィルタＣＦＧ、絶縁膜２９Ａ、第１突出部ＰＳ、接着層１２５、カバー部材１２２の順に積層される。
第３実施形態に係る検出装置１Ｂは、カラーフィルタＣＦＧを有するので、光電変換素子３０は特定の波長領域の光を受光することができる。言い換えると、光電変換素子３０に入射する光は、生体情報の検出に用いられない波長成分（例えば、赤外領域の成分）がカットされる。このため、検出装置１Ｂは、誤検出を抑制することができる。
本実施形態では、光電変換素子３０の上に設けられた絶縁膜２９Ａ及びカラーフィルタＣＦＧが、光電変換素子３０及びアレイ基板２の保護膜として機能する。なお、これに限定されず、カラーフィルタＣＦＧの上には、絶縁膜２９Ａに換えて、第１実施形態と同様にハードコート膜である絶縁膜２９が設けられていてもよい。また、カラーフィルタＣＦＧの透過特性は、検出対象や光電変換素子３０の特性に応じて、光電変換素子３０が適切な波長成分の光を受光できるように、変更することができる。
（第５変形例）
図２１は、第３実施形態の第５変形例に係る検出装置を示す断面図である。図２１に示すように、第５変形例の検出装置１Ｃは、カラーフィルタＣＦＧの上にオーバーコート膜ＯＣが設けられ、オーバーコート膜ＯＣの上に第１突出部ＰＳが設けられる。オーバーコート膜ＯＣと、第１突出部ＰＳとは、異なる樹脂材料が用いられる。例えば、オーバーコート膜ＯＣは、紫外線硬化型の有機樹脂材料であり、第１突出部ＰＳは、熱硬化型の有機樹脂材料である。
以上のように、第５変形例の検出装置１Ｃは、光電変換素子３０の上に、絶縁膜２７、絶縁膜２８、カラーフィルタＣＦＧ、オーバーコート膜ＯＣ、第１突出部ＰＳ、接着層１２５、カバー部材１２２の順に積層される。第５変形例においても、光電変換素子３０の上に設けられたオーバーコート膜ＯＣ及びカラーフィルタＣＦＧが、光電変換素子３０及びアレイ基板２の保護膜として機能する。
（第６変形例）
図２２は、第３実施形態の第６変形例に係る検出装置を示す断面図である。図２２に示すように、第６変形例の検出装置１Ｄは、上述した第５変形例に対し、絶縁膜２８とカラーフィルタＣＦＧとの間に絶縁膜２９が設けられている構成が異なる。絶縁膜２９は、第１実施形態と同様のハードコート膜である。
本変形例では、カラーフィルタＣＦＧは、平坦に形成された絶縁膜２９の表面に設けられる。第６変形例の検出装置１Ｄは、光電変換素子３０の上に、絶縁膜２７、絶縁膜２８、絶縁膜２９、カラーフィルタＣＦＧ、オーバーコート膜ＯＣ、第１突出部ＰＳ、接着層１２５、カバー部材１２２の順に積層される。第６変形例では、第５変形例に比べ、光電変換素子３０の保護膜として絶縁膜２９が加えられているので、光電変換素子３０を保護する機能が向上する。
（第７変形例）
図２３は、第３実施形態の第７変形例に係る検出装置を示す断面図である。図２３に示すように、第７変形例の検出装置１Ｅは、上述した第６変形例に対し、絶縁膜２９及び第１突出部ＰＳが設けられていない構成が異なる。
つまり、オーバーコート膜ＯＣの表面には、構造体が形成されず平坦な面となっている。第７変形例の検出装置１Ｅは、光電変換素子３０の上に、絶縁膜２７、絶縁膜２８、カラーフィルタＣＦＧ、オーバーコート膜ＯＣ、接着層１２５、カバー部材１２２の順に積層される。このように、カラーフィルタＣＦＧは、第１突出部ＰＳが設けられていない構成にも適用可能である。
（第８変形例）
図２４は、第３実施形態の第８変形例に係る検出装置を示す断面図である。図２４に示すように、第８変形例の検出装置１Ｆは、上述した第３実施形態及び第５変形例から第７変形例に対し、絶縁膜２９、絶縁膜２９Ａ、オーバーコート膜ＯＣが設けられていない構成が異なる。つまり、第８変形例では、カラーフィルタＣＦＧは、光電変換素子３０の保護膜の機能も兼ねる。
カラーフィルタＣＦＧは、絶縁膜２８の上に設けられる。第１突出部ＰＳは、カラーフィルタＣＦＧの表面に設けられる。すなわち、第８変形例の検出装置１Ｆは、光電変換素子３０の上に、絶縁膜２７、絶縁膜２８、カラーフィルタＣＦＧ、第１突出部ＰＳ、接着層１２５、カバー部材１２２の順に積層される。第１突出部ＰＳは、カラーフィルタＣＦＧと同一の材料で、カラーフィルタＣＦＧと一体に形成される。第１突出部ＰＳは、例えば、カラーフィルタＣＦＧをハーフ露光等によりパターニングすることで形成される。第８変形例では、第３実施形態及び第５変形例から第７変形例に対し、センサ基板５の積層数を少なくすることができる。
（第９変形例）
図２５は、第３実施形態の第９変形例に係る検出装置を示す断面図である。図２５に示すように、第９変形例の検出装置１Ｇは、上述した第８変形例に対し、第１突出部ＰＳがカラーフィルタＣＦＧと異なる材料で形成される構成が異なる。第１突出部ＰＳは、例えば熱硬化型の有機樹脂材料である。
以上のように、カラーフィルタＣＦＧ及び各種絶縁膜の積層の組み合わせは、適宜変更することができる。また、第３実施形態及び第５変形例から第９変形例の構成は、上述した第１実施形態及び第１変形例から第４変形例と組み合わせることができる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇ 検出装置
２ アレイ基板
３、３Ａ 検出素子
５ センサ基板
１０ センサ部
１５ 走査線駆動回路
１６ 信号線選択回路
２１ 基板
２２ アンダーコート膜
２３、２４、２５、２６、２７、２８、２９ 絶縁膜
３０ 光電変換素子
５１ シール部
１０５、１０５Ａ、１０５Ｂ マザー基板
１０５－１ 第１マザー基板
１０５－２ 第２マザー基板
１０６ 個片形成予定領域
１０７ 空隙
１２２ カバー部材
１２５ 接着層
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＬｒｓｔ リセット制御走査線
ＧＬｒｄ 読出制御走査線
ＳＬ 出力信号線
ＳＬｓｆ 電源信号線
ＳＬｒｓｔ リセット信号線
Ｔｘ 駆動電極
Ｒｘ 検出電極
ＰＳ、ＰＳＡ 第１突出部
ＰＳＧ 第２突出部
ＰＳＨ 第３突出部

Claims (17)

  1. 基板と、
    前記基板に配列された複数のセンサ素子と、
    前記センサ素子を覆って前記基板の上に設けられた絶縁膜と、
    前記絶縁膜の表面から突出する第１突出部と、
    前記基板に垂直な方向からの平面視で、環状の第２突出部と、前記第２突出部の内径よりも小さい外径を有する第３突出部と、を有し、
    前記第１突出部は、前記基板の、複数の前記センサ素子が設けられる検出領域に配列され、
    前記第２突出部及び前記第３突出部は、前記基板の、前記検出領域の外側の周辺領域に設けられる
    検出装置。
  2. 前記絶縁膜及び前記第１突出部と対向するカバー部材と、
    前記第１突出部の上面及び側面を覆い、前記絶縁膜及び前記第１突出部と、前記カバー部材とを接着する接着層と、を有する
    請求項１に記載の検出装置。
  3. 前記センサ素子は、照射された光に応じた信号を出力する光電変換素子であり、
    前記基板の上に積層されたｐ型半導体層と、ｉ型半導体層と、ｎ型半導体層と、を含む
    請求項１又は請求項２に記載の検出装置。
  4. 複数のセンサ素子のそれぞれに対応して設けられたトランジスタと、
    第１方向に延在する複数の走査線と、
    前記第１方向と交差する第２方向に延在する複数の信号線と、を含み、
    前記基板に垂直な方向からの平面視で、前記第１突出部は、前記走査線又は前記信号線の少なくとも一方と重なって配置される
    請求項１から請求項３のいずれか１項に記載の検出装置。
  5. 複数のセンサ素子のそれぞれに対応して設けられたトランジスタと、
    第１方向に延在する複数の走査線と、
    前記第１方向と交差する第２方向に延在する複数の信号線と、を含み、
    前記センサ素子は、複数の前記走査線及び複数の前記信号線で囲まれた領域に設けられ、
    前記基板に垂直な方向からの平面視で、前記第１突出部は、前記センサ素子と重なって配置される
    請求項１から請求項３のいずれか１項に記載の検出装置。
  6. 前記第１突出部は、前記平面視で、前記第１方向及び前記第２方向と傾斜する方向に長さ方向を有する
    請求項４又は請求項５に記載の検出装置。
  7. 前記センサ素子は、静電式のタッチセンサであり、前記基板の上に配列された複数の検出電極を含み構成され、
    前記基板に垂直な方向からの平面視で、前記第１突出部は、前記検出電極と重なって配置される
    請求項１又は請求項２に記載の検出装置。
  8. 前記センサ素子の上側に、着色された樹脂で形成されたカラーフィルタを有し、
    前記基板に垂直な方向で、前記基板、前記センサ素子、前記カラーフィルタ、前記絶縁膜、前記第１突出部の順に配置される
    請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 基板と、前記基板の第１主面に配列された複数のセンサ素子と、前記センサ素子を覆って前記基板の上に設けられた絶縁膜と、を有する検出装置の製造方法であって、
    複数の前記センサ素子、前記絶縁膜及び前記絶縁膜の表面から突出する第１突出部が形成された１対の前記基板の前記第１主面を対向させて、１対の前記基板を貼り合わせる工程と、
    １対の前記基板が貼り合わされた状態で、それぞれの前記第１主面と反対側の第２主面を研磨する工程と、を有する
    検出装置の製造方法。
  10. １対の前記基板が貼り合わされた状態で、前記基板に垂直な方向からの平面視で、一方の前記基板に設けられた前記第１突出部の少なくとも一部は、他方の前記基板に設けられた前記第１突出部と重なって設けられる
    請求項９に記載の検出装置の製造方法。
  11. １対の前記基板が貼り合わされた状態で、前記基板に垂直な方向からの平面視で、一方の前記基板に設けられた前記第１突出部の長さ方向は、他方の前記基板に設けられた前記第１突出部の長さ方向と交差する
    請求項９又は請求項１０に記載の検出装置の製造方法。
  12. １対の前記基板が貼り合わされた状態で、前記基板に垂直な方向からの平面視で、一方の前記基板に設けられた前記第１突出部は、他方の前記基板に設けられた前記第１突出部と重ならない位置に設けられる
    請求項９に記載の検出装置の製造方法。
  13. １対の前記基板が貼り合わされた状態で、一方の前記基板に設けられた前記第１突出部と、他方の前記基板に設けられた前記第１突出部とが、交互に配置される
    請求項１２に記載の検出装置の製造方法。
  14. 前記基板に垂直な方向からの平面視で、環状の第２突出部と、前記第２突出部の内径よりも小さい外径を有する第３突出部と、を有し、
    １対の前記基板が貼り合わされた状態で、一方の前記基板に設けられた前記第２突出部と、他方の前記基板に設けられた前記第３突出部とが噛み合う
    請求項９から請求項１３のいずれか１項に記載の検出装置の製造方法。
  15. １対の前記基板を分離した後に、１対の前記基板のそれぞれを、複数の前記検出装置が形成される予定の個片ごとに分割する工程を有する
    請求項９から請求項１４のいずれか１項に記載の検出装置の製造方法。
  16. １対の前記基板が貼り合わされた状態で、複数の前記検出装置が形成される予定の個片が積層された１対の個片ごとに分割する工程と、
    積層された前記１対の個片を、個片ごとに分離する工程と、を有する
    請求項９から請求項１４のいずれか１項に記載の検出装置の製造方法。
  17. 前記絶縁膜及び前記第１突出部は有機材料からなる
    請求項９から請求項１６のいずれか１項に記載の検出装置の製造方法。
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