JP7467061B2 - 検出装置 - Google Patents

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Description

本発明は、検出装置に関する。
ＰＩＮフォトダイオード等の光電変換素子が基板上に複数配列された光学式の検出装置が知られている。このような光学式の検出装置は、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。複数の光電変換素子は、検出の解像度に応じた配置ピッチで離隔して配列される。
特許文献１には、画素ごとにフォトダイオードと複数のトランジスタを備えた固体撮像装置が記載されている。特許文献１に記載された固体撮像装置では、各画素に形成される増幅トランジスタが、増幅トランジスタに接続される信号線を挟んで対称に設けられている。つまり、特許文献１では、隣接画素間で信号線を共有する。
特開２０１０－１８７０２２号公報
光学式の検出装置は、開口率を大きくすることが要求される。特許文献１に記載されている構成を光学式の検出装置に適用すると、開口率は大きくなるものの、光電変換素子及び複数のトランジスタが信号線を挟んで対称に配置される。このため、光電変換素子の配置ピッチが一定とならない場合がある。この結果、検出の位置精度が低下する可能性がある。
本発明は、検出の位置精度の低下を抑制しつつ、開口率を向上させることが可能な検出装置を提供することを目的とする。
本発明の一態様の検出装置は、基板と、前記基板に設けられ、光起電力効果を有する半導体層を含む複数の光電変換素子と、複数の前記光電変換素子のそれぞれに対応して設けられた複数のトランジスタと、第１方向に隣り合う複数の前記光電変換素子の間に設けられ、前記第１方向と交差する第２方向に延在し、前記光電変換素子又は複数の前記トランジスタのいずれかに信号を供給する複数の信号線と、を有し、１つの検出素子は、前記光電変換素子と、前記光電変換素子と前記第２方向に隣り合って配置された複数の前記トランジスタを含み構成され、複数の前記信号線のうち第１信号線は、第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の一方に隣接する第２検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第２検出素子に接続され、複数の前記信号線のうち第２信号線は、前記第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の他方に隣接する第３検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第３検出素子に接続される。
図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図３は、実施形態に係る検出装置を示す平面図である。 図４は、実施形態に係る検出装置の構成例を示すブロック図である。 図５は、複数の検出素子を示す回路図である。 図６は、検出素子の動作例を示すタイミング波形図である。 図７は、複数の検出素子を示す平面図である。 図８は、隣接する検出素子を拡大して示す平面図である。 図９は、図８のＩＸ－ＩＸ’断面図である。
発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（実施形態）
図１は、第１実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。
照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode））が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。
検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、例えば、光反射型の生体センサであり、指Ｆｇの表面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。
カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。
照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。
図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図２に示すように、照明装置付き検出機器１２０は、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。
照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。
図３は、第１実施形態に係る検出装置を示す平面図である。図３に示すように、検出装置１は、基板２１と、センサ部１０と、第１ゲート線駆動回路１５Ａと、第２ゲート線駆動回路１５Ｂと、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。
基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位Ｖｓｆや基準電位Ｖｃｏｍ（図５参照）等の電圧信号をセンサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に供給する。
基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の端部との間の領域である。第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂから供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。
第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、検出領域ＡＡを第１方向Ｄｘに挟んで配置される。これに限定されず、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、一つの回路として形成され、検出領域ＡＡの一方の辺に沿って配置されていてもよい。
なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。
図４は、第１実施形態に係る検出装置の構成例を示すブロック図である。図４に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
検出制御回路１１は、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂに供給する。また、検出制御回路１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。
第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、各種制御信号に基づいて複数のゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図５参照））を駆動する回路である。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、ゲート線に接続された複数の光電変換素子３０を選択する。
信号線選択回路１６は、複数の出力信号線ＳＬ（図５参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。なお、信号線選択回路１６は無くてもよい。この場合、出力信号線ＳＬは、検出回路４８と直接接続されてもよい。
検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。
検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。
信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。
記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
次に、検出装置１の回路構成例及び動作例について説明する。図５は、複数の検出素子を示す回路図である。図５に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（ゲート線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。
リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、それぞれ、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図３参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。出力信号線ＳＬは、複数のトランジスタ（読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）からの信号が出力される配線である。
リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。
光電変換素子３０のアノードには、基準電位Ｖｃｏｍが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、ノードＮ１に形成される容量素子に蓄積される。
リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔが、第１ゲート線駆動回路１５Ａから供給されるリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位Ｖｃｏｍは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。
ソースフォロワトランジスタＭｓｆは、電源電位Ｖｓｆが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号電圧を読出トランジスタＭｒｄに出力する。
読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが、第２ゲート線駆動回路１５Ｂから供給される読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。
なお、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。
図６は、検出素子の動作例を示すタイミング波形図である。図６に示すように、検出素子３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位Ｖｃｏｍを光電変換素子３０のアノードに供給する。
制御回路１０２は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソースが電源電位Ｖｓｆにより充電され、ノードＮ２の電位が上昇する。
制御回路１０２は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）となる。なお、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆである。
制御回路１０２は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。蓄積期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電位は、光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。
時刻ｔ３において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ１の電位は、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ）となる。Ｖｒｄｏｎは、読出トランジスタＭｒｄのオン抵抗に起因する電圧降下である。
制御回路１０２は、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）で一定となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位はロウ（低レベル電圧）となるように負荷が与えられている。
制御回路１０２は、時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔ２の電位は、時刻ｔ３に取得された検出信号Ｖｄｅｔ１の電位から信号Ｖｐｈｏｔｏ分低下し、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ－Ｖｐｈｏｔｏ）となる。
検出部４０は、時刻ｔ３での検出信号Ｖｄｅｔ１と、時刻ｔ５での検出信号Ｖｄｅｔ２との差分の信号（Ｖｐｈｏｔｏ）に基づいて、光電変換素子３０に照射された光を検出できる。図６では、１つの検出素子３の動作例を示しているが、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂが、それぞれ、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。
次に、検出素子３の平面構成及び断面構成について説明する。図７は、複数の検出素子を示す平面図である。図７に示すように、複数の検出素子３は、第１方向Ｄｘ及び第２方向Ｄｙに配列される。第１方向Ｄｘに配列される複数の検出素子３を、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）と表す。ただし、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）を区別して説明する必要がない場合は、単に検出素子３と表す。なお、出力信号線ＳＬ、読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔも同様に表す。
１つの検出素子３は、２つのゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ）と、４つの信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）に接続され、その一部を含む。読出制御走査線ＧＬｒｄ及びリセット制御走査線ＧＬｒｓｔは、第１方向Ｄｘに延在し、第２方向Ｄｙに並んで配置される。複数の信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）は、それぞれ第２方向Ｄｙに延在し、第１方向Ｄｘに並んで配置される。
図７に示す例では、検出素子３は、２つのゲート線（リセット制御走査線ＧＬｒｓｔ（Ｎ）、ＧＬｒｓｔ（Ｎ＋１））と、２つの信号線（電源信号線ＳＬｓｆ、基準信号線ＳＬｃｏｍ）とで囲まれた領域である。
また、１つの検出素子３は、光電変換素子３０と、光電変換素子３０と第２方向Ｄｙに隣り合って配置された複数のトランジスタ（リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）を含み構成される。
光電変換素子３０は、読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ、リセット信号線ＳＬｒｓｔ及び出力信号線ＳＬで囲まれた領域に設けられる。複数のトランジスタは、第２方向Ｄｙに隣り合う読出制御走査線ＧＬｒｄとリセット制御走査線ＧＬｒｓｔとの間に配置される。なお、図７では、複数のトランジスタが形成される領域を領域ＭＡとして点線で示している。
ここで、出力信号線ＳＬを除く３つの信号線（電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）は、それぞれ、第１方向Ｄｘに隣り合う２つの光電変換素子３０の間に設けられ、第１方向Ｄｘと交差する第２方向Ｄｙに延在し、光電変換素子３０又は複数のトランジスタのいずれかに信号を供給する配線である。例えば、出力信号線ＳＬ（ｍ）、基準信号線ＳＬｃｏｍ及び出力信号線ＳＬ（ｍ＋１）は、第１方向Ｄｘに隣接する２つの光電変換素子３０の間に配置される。また、リセット信号線ＳＬｒｓｔ、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔは、第１方向Ｄｘに隣接する２つの光電変換素子３０の間に配置される。具体的には、基準信号線ＳＬｃｏｍは、光電変換素子３０に基準電位Ｖｃｏｍを供給する配線である。また、電源信号線ＳＬｓｆは、ソースフォロワトランジスタＭｓｆに、電源電位Ｖｓｆを供給する配線である。リセット信号線ＳＬｒｓｔは、リセットトランジスタＭｒｓｔに、リセット電位Ｖｒｓｔを供給する配線である。
出力信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）、ＳＬ（ｍ＋２）、ＳＬ（ｍ＋３）は、検出素子３（ｍ）、３（ｍ＋１）、３（ｍ＋２）、３（ｍ＋３）のそれぞれに対応して設けられる。出力信号線ＳＬを除く３つの信号線のうち、２つの信号線（例えば、電源信号線ＳＬｓｆ及び基準信号線ＳＬｃｏｍ）は、隣接する両脇の２つの検出素子３に接続される。
例えば、検出素子３（ｍ＋１）と検出素子３（ｍ＋２）について説明すると、上述した３つの信号線のうち、電源信号線ＳＬｓｆ（第１信号線）は、検出素子３（ｍ＋１）（第１検出素子）の光電変換素子３０と、検出素子３（ｍ＋１）と第１方向Ｄｘの一方に隣接する検出素子３（ｍ＋２）（第２検出素子）の光電変換素子３０との間に配置される。そして、電源信号線ＳＬｓｆは、２つの検出素子３（ｍ＋１）、３（ｍ＋２）に接続される。
また、上述した３つの信号線のうち、基準信号線ＳＬｃｏｍ（第２信号線）は、検出素子３（ｍ＋１）の光電変換素子３０と、検出素子３（ｍ＋１）と第１方向Ｄｘの他方に隣接する検出素子３（ｍ）（第３検出素子）の光電変換素子３０との間に配置される。そして、基準信号線ＳＬｃｏｍは、２つの検出素子３（ｍ）、３（ｍ＋１）に接続される。
隣接する２つの検出素子３は、第２方向Ｄｙに平行な仮想線を対称軸として反転して構成となっている。例えば、２つの検出素子３（ｍ）と検出素子３（ｍ＋１）とは、基準信号線ＳＬｃｏｍを挟んで対称となっている。２つの検出素子３（ｍ＋１）と検出素子３（ｍ＋２）とは、電源信号線ＳＬｓｆを挟んで対称となっている。２つの検出素子３（ｍ＋２）と検出素子３（ｍ＋３）とは、基準信号線ＳＬｃｏｍを挟んで対称となっている。
より具体的には、検出素子３（ｍ）では、第１方向Ｄｘに、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ、光電変換素子３０（及び複数のトランジスタ）、出力信号線ＳＬ（ｍ）、基準信号線ＳＬｃｏｍの順に配列される。検出素子３（ｍ＋１）では、第１方向Ｄｘに、基準信号線ＳＬｃｏｍ、出力信号線ＳＬ（ｍ＋１）、光電変換素子３０（及び複数のトランジスタ）、リセット信号線ＳＬｒｓｔ、電源信号線ＳＬｓｆ、の順に配列される。検出素子３（ｍ＋１）、３（ｍ＋２）も同様に、各信号線の配置の順番が反転される。基準信号線ＳＬｃｏｍは、第１方向Ｄｘに隣り合う２つの出力信号線ＳＬ（ｍ）、ＳＬ（ｍ＋１）の間に配置される。また、電源信号線ＳＬｓｆは、第１方向Ｄｘに隣り合う２つのリセット信号線ＳＬｒｓｔの間に設けられる。
また、第１方向Ｄｘに配列された検出素子３で、複数の光電変換素子３０は、等しい配置ピッチＰｘで第１方向Ｄｘに配列される。配置ピッチＰｘは、各光電変換素子３０の第１方向Ｄｘの中点を通り、第２方向Ｄｙに平行な仮想線ＣＬの間隔とする。また、複数の光電変換素子３０は、それぞれ、仮想線ＣＬを対称軸として対称となる外形形状を有する。なお、本明細書において、「等しい」と表記する場合、実質的に等しいことも含まれる。
さらに、各検出素子３において、光電変換素子３０は、第１方向Ｄｘで２つの信号線（例えば、電源信号線ＳＬｓｆとリセット信号線ＳＬｒｓｔ）と、２つの信号線（例えば、出力信号線ＳＬと基準信号線ＳＬｃｏｍ）との間に配置される。これにより、各検出素子３において、４つの信号線が占める領域は、仮想線ＣＬを対称軸として対称となる。
以上のように、本実施形態の検出装置１は、複数の信号線のうち２つの信号線を隣接する２つの検出素子３で共有することで、検出素子３の開口率を向上させることができる。例えば、各検出素子３ごとに４つの信号線（出力信号線ＳＬ、電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）が設けられた構成に比べて、開口率が１５％程度増加する。なお、本明細書において開口率とは、２つのゲート線（リセット制御走査線ＧＬｒｓｔ（Ｎ）、ＧＬｒｓｔ（Ｎ＋１））と、２つの信号線（例えば、電源信号線ＳＬｓｆ、基準信号線ＳＬｃｏｍ）とで囲まれた領域のうち、配線及びトランジスタと重ならない領域の割合を示す。
また、複数の光電変換素子３０の配置ピッチＰｘが等しく、かつ、各検出素子３で、光電変換素子３０及び複数の信号線が、仮想線ＣＬを対称軸として対称に構成される。これにより、検出装置１は、配置ピッチＰｘが不等に形成された場合、例えば、光電変換素子３０及び複数のトランジスタが第１方向Ｄｘに隣り合って配置されて、かつ、信号線を共有する場合に比べて、検出の位置精度の低下を抑制することができる。
図８は、隣接する検出素子を拡大して示す平面図である。図８は、隣接する検出素子３（ｍ）、３（ｍ＋１）及び検出素子３（ｍ＋２）の一部を拡大して示す。図８に示すように、光電変換素子３０は、光起電力効果を有する半導体層を含み構成される。具体的には、光電変換素子３０の半導体層は、ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３を含む。ｉ型半導体層３１、ｎ型半導体層３２及びｐ型半導体層３３は、例えば、アモルファスシリコン（ａ－Ｓｉ）である。なお、半導体層の材料は、これに限定されず、ポリシリコン、微結晶シリコン等であってもよい。
ｎ型半導体層３２は、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３３は、ポリシリコンに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３１は、例えば、ノンドープの真性半導体であり、ｎ型半導体層３２及びｐ型半導体層３３よりも低い導電性を有する。
隣接する検出素子３（ｍ）、３（ｍ＋１）で、２つのｐ型半導体層３３は、接続配線３３ｓで接続される。接続配線３３ｓは、基準信号線ＳＬｃｏｍと交差して設けられ、コンタクトホールＨ１１を介して基準信号線ＳＬｃｏｍに接続される。これにより、第１方向Ｄｘに隣り合う２つの光電変換素子３０は、２つの光電変換素子３０の間に配置された１つの基準信号線ＳＬｃｏｍに電気的に接続される。２つの光電変換素子３０のｐ型半導体層３３には、共通の基準信号線ＳＬｃｏｍを介して基準電位Ｖｃｏｍが供給される。また、第１方向Ｄｘに隣り合う２つの光電変換素子３０は、基準信号線ＳＬｃｏｍを挟んで対称に配置される。
下部導電層３５は、光電変換素子３０の半導体層と重なる領域に設けられる。隣接する検出素子３（ｍ）、３（ｍ＋１）で、２つの下部導電層３５は、接続配線３５ｓで接続される。接続配線３５ｓは、接続配線３３ｓと重なり、基準信号線ＳＬｃｏｍと交差して設けられ、コンタクトホールＨ１１を介して基準信号線ＳＬｃｏｍに接続される。これにより、第１方向Ｄｘに隣り合う２つの下部導電層３５は、１つの基準信号線ＳＬｃｏｍに電気的に接続される。下部導電層３５は、ｐ型半導体層３３と同じ基準電位Ｖｃｏｍが供給され、下部導電層３５とｐ型半導体層３３との間の寄生容量を抑制することができる。なお、ｐ型半導体層３３（接続配線３３ｓ）と、下部導電層３５（接続配線３５ｓ）とは、第２方向Ｄｙの異なる位置で、共通の基準信号線ＳＬｃｏｍに接続されてもよい。
光電変換素子３０の平面視での外形形状は、仮想線ＣＬを対称軸として対称に形成される。検出素子３（ｍ＋１）において、光電変換素子３０の左下隅に凹部ＬＡが形成される。凹部ＬＡは、例えば出力信号線ＳＬ（ｍ＋１）の引き回し構成に応じて、出力信号線ＳＬ（ｍ＋１）と光電変換素子３０とが干渉しないように設けられる。光電変換素子３０の右下隅には、凹部ＬＡと対称となる位置に凹部ＲＡが形成される。これにより、光電変換素子３０の対称性が向上し、検出の位置精度を向上させることができる。
また、光電変換素子３０の上に設けられた上部電極３４は、コンタクトホールＨ１を介してｎ型半導体層３２と接続される。接続配線３４ａは、上部電極３４に接続され。第２方向Ｄｙに延在する。接続配線３４ａは、コンタクトホールを介して、ノードＮ１に接続される。これにより、光電変換素子３０のカソード（ｎ型半導体層３２）は、接続配線３４ａ、ノードＮ１を介して、リセットトランジスタＭｒｓｔ及びソースフォロワトランジスタＭｓｆと電気的に接続される。接続配線３４ａは、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造を採用できる。ただし、これに限定されず、接続配線３４ａは、他の金属材料でもよく、ＩＴＯ等の透光性導電材料でもよい。
リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、読出制御走査線ＧＬｒｄを挟んで、光電変換素子３０と第２方向Ｄｙに隣り合う。また、３つのトランジスタは、第１方向Ｄｘに並んで配置される。
リセットトランジスタＭｒｓｔは、半導体層６１と、ソース電極６２と、ドレイン電極６３と、ゲート電極６４とを有する。半導体層６１の一端は、リセット信号線ＳＬｒｓｔに接続される。半導体層６１の他端は、コンタクトホールＨ３を介してノードＮ１に接続される。リセット信号線ＳＬｒｓｔの、半導体層６１と接続される部分がソース電極６２として機能し、ノードＮ１の、半導体層６１と接続される部分がドレイン電極６３として機能する。ゲート電極６４は、リセット制御走査線ＧＬｒｓｔから第２方向Ｄｙに分岐して形成され、半導体層６１と交差する。半導体層６１の、ゲート電極６４と重なる部分にチャネル領域が形成される。
ソースフォロワトランジスタＭｓｆは、半導体層６５と、ソース電極６７と、ゲート電極６８とを有する。半導体層６５の一端は、コンタクトホールを介して接続配線ＳＬｃｎに接続される。接続配線ＳＬｃｎは、ブリッジ配線ＢＧ及びコンタクトホールＨ１２を介して電源信号線ＳＬｓｆと電気的に接続される。ブリッジ配線ＢＧは、例えばゲート線（読出制御走査線ＧＬｒｄ等）と同層に設けられ、平面視で、リセット信号線ＳＬｒｓｔと交差する。半導体層６５の他端は、接続配線ＣＮ（ノードＮ２）を介して読出トランジスタＭｒｄの半導体層７１と接続される。
読出トランジスタＭｒｄは、半導体層７１と、ドレイン電極７２と、ゲート電極７４とを有する。なお、図８では、半導体層７１は、接続配線ＣＮ及び半導体層６５と区別して表しているが、半導体層６５、半導体層７１及び接続配線ＣＮは、一つの連続した半導体層から形成される。半導体層７１の他端は、出力信号線ＳＬに接続される。言い換えると、接続配線ＣＮ（ノードＮ２）の、半導体層７１と接続される部分がソース電極として機能し、出力信号線ＳＬの、半導体層７１と接続される部分がドレイン電極７２として機能する。２つのゲート電極７４は、読出制御走査線ＧＬｒｄから分岐して設けられた部分である。半導体層７１は、読出制御走査線ＧＬｒｄから分岐された２つのゲート電極７４と交差する。このような構成で、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、出力信号線ＳＬに接続される。
隣接する検出素子３（ｍ）、３（ｍ＋１）に着目すると、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄは、基準信号線ＳＬｃｏｍを挟んで対称に配置される。
隣接する検出素子３（ｍ＋１）、３（ｍ＋２）に着目すると、第１方向Ｄｘに隣り合う２つの接続配線ＳＬｃｎは、共通のブリッジ配線ＢＧに接続され、コンタクトホールＨ１２を介して１つの電源信号線ＳＬｓｆに接続される。つまり、第１方向Ｄｘに隣り合う２つのソースフォロワトランジスタＭｓｆは、２つのソースフォロワトランジスタＭｓｆの間に配置された１つの電源信号線ＳＬｓｆに接続される。２つのソースフォロワトランジスタＭｓｆは、電源信号線ＳＬｓｆを挟んで対称に配置される。
なお、図８に示す光電変換素子３０及び各トランジスタの平面構成は、あくまで一例であり、適宜変更することができる。例えば、複数のトランジスタが第１方向Ｄｘに並んで配置される構成に限定されず、一部のトランジスタが他のトランジスタと第２方向Ｄｙに隣り合って配置される等、異なる位置に設けられていてもよい。
図９は、図８のＩＸ－ＩＸ’断面図である。なお、図９では、検出素子３が有する３つのトランジスタのうち、リセットトランジスタＭｒｓｔの断面構成を示しているが、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの断面構成もリセットトランジスタＭｒｓｔと同様である。
基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。ゲート電極６４は、基板２１の上に設けられる。絶縁膜２２、２３は、ゲート電極６４を覆って基板２１の上に設けられる。絶縁膜２２、２３、２４、２５、２６は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等である。
半導体層６１は、絶縁膜２３の上に設けられる。半導体層６１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicone）等であってもよい。リセットトランジスタＭｒｓｔは、ゲート電極６４が半導体層６１の下側に設けられたボトムゲート構造であるが、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造でもよく、ゲート電極６４が半導体層６１の上側及び下側に設けられたデュアルゲート構造でもよい。
半導体層６１は、チャネル領域６１ａと、高濃度不純物領域６１ｂ、６１ｃと、低濃度不純物領域６１ｄ、６１ｅと、を含む。チャネル領域６１ａは、例えば、ノンドープの真性半導体又は低不純物領域であり、高濃度不純物領域６１ｂ、６１ｃ及び低濃度不純物領域６１ｄ、６１ｅよりも低い導電性を有する。チャネル領域６１ａは、ゲート電極６４と重なる領域に設けられる。
高濃度不純物領域６１ｂは、ソース電極６２と接続される領域、すなわち、コンタクトホールＨ５の底面と重なる領域に設けられる。高濃度不純物領域６１ｃは、ドレイン電極６３と接続される領域、すなわち、コンタクトホールＨ３の底面と重なる領域に設けられる。低濃度不純物領域６１ｄ、６１ｅは、チャネル領域６１ａと高濃度不純物領域６１ｂ、６１ｃとの間にそれぞれ設けられる。
絶縁膜２４、２５は、半導体層６１を覆って絶縁膜２３の上に設けられる。ソース電極６２及びドレイン電極６３は、絶縁膜２４、２５を貫通するコンタクトホールＨ３、Ｈ５を介して、半導体層６１に接続される。ソース電極６２及びドレイン電極６３は、例えば、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。
ソースフォロワトランジスタＭｓｆのゲート電極６８は、ゲート電極６４と同層に設けられる。ドレイン電極６３（ノードＮ１）は、絶縁膜２２から絶縁膜２５を貫通するコンタクトホールを介してゲート電極６８に接続される。
また、接続配線ＳＬｃｎは、ソース電極６２（リセット信号線ＳＬｒｓｔ）及びドレイン電極６３（ノードＮ１）と同層に設けられる。
次に、光電変換素子３０の断面構成について説明する。下部導電層３５は、ゲート電極６４と同層に基板２１の上に設けられる。絶縁膜２２、２３は、下部導電層３５の上に設けられる。光電変換素子３０は、絶縁膜２３の上に設けられる。言い換えると、下部導電層３５は、基板２１と、ｐ型半導体層３３との間に設けられる。下部導電層３５が、ゲート電極６４と同じ材料で形成されることで遮光層として機能し、下部導電層３５は、光電変換素子３０への基板２１側からの光の侵入を抑制できる。
基板２１の表面に垂直な方向（第３方向Ｄｚ）において、ｉ型半導体層３１は、ｐ型半導体層３３とｎ型半導体層３２との間に設けられる。本実施形態では、絶縁膜２３の上に、ｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の順に積層されている。
具体的には、ｐ型半導体層３３は、半導体層６１と同層に、絶縁膜２３の上に設けられる。絶縁膜２４、２５、２６は、ｐ型半導体層３３を覆って設けられる。絶縁膜２４、２５は、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１３が設けられる。絶縁膜２６は、リセットトランジスタＭｒｓｔを含む複数のトランジスタを覆って絶縁膜２５の上に設けられる。絶縁膜２６は、コンタクトホールＨ１３の内壁を構成する絶縁膜２４、２５の側面を覆う。また、絶縁膜２６には、ｐ型半導体層３３と重なる位置にコンタクトホールＨ１４が設けられる。
ｐ型半導体層３３に接続された接続配線３３ｓ及び下部導電層３５に接続された接続配線３５ｓは、それぞれ、出力信号線ＳＬ及び基準信号線ＳＬｃｏｍと重なる位置まで延在する。コンタクトホールＨ１１は、絶縁膜２２から絶縁膜２５まで貫通して設けられ、接続配線３３ｓ及び接続配線３５ｓは、コンタクトホールＨ１１を介して基準信号線ＳＬｃｏｍに接続される。
ｉ型半導体層３１は、絶縁膜２６の上に設けられ、絶縁膜２４から絶縁膜２６を貫通するコンタクトホールＨ１４を介してｐ型半導体層３３と接続される。ｎ型半導体層３２は、ｉ型半導体層３１の上に設けられる。
絶縁膜２７は、光電変換素子３０を覆って絶縁膜２６の上に設けられる。絶縁膜２７は、光電変換素子３０及び絶縁膜２６に直接、接して設けられる。絶縁膜２７は、感光性アクリル等の有機材料からなる。絶縁膜２７は、絶縁膜２６よりも厚い。絶縁膜２７は、無機絶縁材料に比べ、段差のカバレッジ性が良好であり、ｉ型半導体層３１及びｎ型半導体層３２の側面を覆って設けられる。なお、絶縁膜２７は、無機絶縁膜であってもよい。
上部電極３４は、絶縁膜２７の上に設けられる。上部電極３４は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料である。上部電極３４は、絶縁膜２７の表面に倣って設けられ、絶縁膜２７に設けられたコンタクトホールＨ１を介してｎ型半導体層３２と接続される。また、上部電極３４は、読出制御走査線ＧＬｒｄ及び接続配線ＳＬｃｎの上側を跨がって設けられ、絶縁膜２７に設けられたコンタクトホールＨ２を介してリセットトランジスタＭｒｓｔのドレイン電極６３及びゲート電極６８と電気的に接続される。
絶縁膜２８、２９は、上部電極３４を覆って絶縁膜２７の上に設けられる。絶縁膜２８は、無機絶縁膜である。絶縁膜２８は、光電変換素子３０への水分の侵入を抑制する保護層として設けられる。絶縁膜２９は、有機保護膜である。絶縁膜２９は、検出装置１の表面を平坦化するように形成される。
本実施形態の検出装置１は、出力信号線ＳＬを除く３つの信号線（電源信号線ＳＬｓｆ、リセット信号線ＳＬｒｓｔ及び基準信号線ＳＬｃｏｍ）のうち、電源信号線ＳＬｓｆ及び基準信号線ＳＬｃｏｍが、隣接する２つの検出素子３に共有される構成を示したが、これに限定されない。
例えば、出力信号線ＳＬを除く３つの信号線のうち、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔが、隣接する２つの検出素子３に接続されてもよい。この場合、電源信号線ＳＬｓｆ及びリセット信号線ＳＬｒｓｔは、光電変換素子３０を第１方向Ｄｘに挟んで配置される。また、基準信号線ＳＬｃｏｍは、第１方向Ｄｘに配列された光電変換素子３０ごとに設けられる。また、第１方向Ｄｘに隣り合う２つのリセットトランジスタＭｒｓｔは、２つのリセットトランジスタＭｒｓｔの間に配置された１つのリセット信号線ＳＬｒｓｔに電気的に接続され、リセット信号線ＳＬｒｓｔを挟んで対称に配置される。
或いは、出力信号線ＳＬを除く３つの信号線のうち、基準信号線ＳＬｃｏｍ及びリセット信号線ＳＬｒｓｔが、隣接する２つの検出素子３に接続されてもよい。この場合、基準信号線ＳＬｃｏｍ及びリセット信号線ＳＬｒｓｔは、光電変換素子３０を第１方向Ｄｘに挟んで配置される。また、電源信号線ＳＬｓｆは、第１方向Ｄｘに配列された検出素子３ごとに設けられる。
なお、検出素子３の平面構成及び断面構成は、あくまで一例であり適宜変更できる。例えば、光電変換素子３０は、凹部ＬＡを有する構成に限定されず、矩形状でもよく、多角形状など他の形状でもよい。また、光電変換素子３０のｐ型半導体層３３、ｉ型半導体層３１及びｎ型半導体層３２の積層の順番は逆でもよい。光電変換素子３０は、各トランジスタの半導体層と異なる層に設けられていてもよい。例えば、光電変換素子３０は、絶縁膜２６上に設けられていてもよい。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１ 検出装置
３ 検出素子
１０ センサ部
１５Ａ 第１ゲート線駆動回路
１５Ｂ 第２ゲート線駆動回路
１６ 信号線選択回路
２１ 基板
２２、２３、２４、２５、２６、２７、２８、２９ 絶縁膜
３０ 光電変換素子
３１ ｉ型半導体層
３２ ｎ型半導体層
３３ ｐ型半導体層
３４ 上部電極
３４ａ 接続配線
４８ 検出回路
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＬｒｓｔ リセット制御走査線
ＧＬｒｄ 読出制御走査線
ＳＬ 出力信号線
ＳＬｓｆ 電源信号線
ＳＬｒｓｔ リセット信号線
ＳＬｃｏｍ 基準信号線
Ｖｓｆ 電源電位
Ｖｃｏｍ 基準電位
Ｖｒｓｔ リセット電位
ＲＳＴ リセット制御信号
ＲＤ 読出制御信号
Ｍｒｓｔ リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ

Claims (10)

  1. 基板と、
    前記基板に設けられ、光起電力効果を有する半導体層を含む複数の光電変換素子と、
    複数の前記光電変換素子のそれぞれに対応して設けられた複数のトランジスタと、
    第１方向に隣り合う複数の前記光電変換素子の間に設けられ、前記第１方向と交差する第２方向に延在し、前記光電変換素子又は複数の前記トランジスタのいずれかに信号を供給する複数の信号線と、を有し、
    １つの検出素子は、前記光電変換素子と、前記光電変換素子と前記第２方向に隣り合って配置された複数の前記トランジスタを含み構成され、
    複数の前記信号線のうち第１信号線は、第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の一方に隣接する第２検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第２検出素子に接続され、
    複数の前記信号線のうち第２信号線は、前記第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の他方に隣接する第３検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第３検出素子に接続され、
    前記第１検出素子と前記第１信号線との間に配置され、前記第１検出素子の前記光電変換素子の電位を所定の電位にリセットするための第１リセット信号線と、
    前記第２検出素子と前記第１信号線との間に配置され、前記第２検出素子の前記光電変換素子の電位を所定の電位にリセットするための第２リセット信号線と、
    前記第１検出素子と前記第２信号線との間に配置され、前記第１検出素子の前記光電変換素子の電位に対応した信号を出力するための第１出力信号線と、
    前記第３検出素子と前記第２信号線との間に配置され、前記第３検出素子の前記光電変換素子の電位に対応した信号を出力するための第２出力信号線と、を有する
    検出装置。
  2. 複数の前記信号線は、前記光電変換素子に基準電位を供給する基準信号線を含み、
    第１方向に隣り合う２つの前記光電変換素子は、２つの前記光電変換素子の間に配置された１つの前記基準信号線に電気的に接続され、前記基準信号線を挟んで対称に配置される
    請求項１に記載の検出装置。
  3. 前記第２信号線は前記基準信号線であり、
    前記基準信号線は、前記第１方向に隣り合う２つの前記第１出力信号線と前記第２出力信号線との間に設けられる
    請求項２に記載の検出装置。
  4. 複数の前記光電変換素子は、等しい配置ピッチで前記第１方向に配列される
    請求項１から請求項３のいずれか１項に記載の検出装置。
  5. 前記光電変換素子の外形形状は、それぞれ、前記光電変換素子の前記第１方向の中点を通り、前記第２方向に平行な仮想線を対称軸として対称である
    請求項１から請求項４のいずれか１項に記載の検出装置。
  6. 前記検出素子は、それぞれ前記第１方向に延在し、前記第２方向に隣り合う複数のゲート線を含み、
    複数の前記トランジスタは、前記第２方向に隣り合う複数のゲート線の間に配置される
    請求項１から請求項５のいずれか１項に記載の検出装置。
  7. 前記第１検出素子の前記光電変換素子を挟んで配置された、前記第１信号線及び第１リセット信号線と、第２信号線及び前記第１出力信号線とが占める領域は、前記光電変換素子の第１方向の中点を通り、前記第２方向に平行な仮想線を対称軸として対称となる
    請求項１から請求項６のいずれか１項に記載の検出装置。
  8. 前記トランジスタは、ソースフォロワトランジスタ、リセットトランジスタ及び読出トランジスタを含み、
    複数の前記信号線は、前記リセットトランジスタにリセット信号を供給するリセット信号線及び前記ソースフォロワトランジスタに電源電位を供給する電源信号線を含み、
    第１方向に隣り合う２つの前記ソースフォロワトランジスタは、２つの前記ソースフォロワトランジスタの間に配置された１つの前記電源信号線に電気的に接続され、前記電源信号線を挟んで対称に配置される
    請求項１から請求項７のいずれか１項に記載の検出装置。
  9. 基板と、
    前記基板に設けられ、光起電力効果を有する半導体層を含む複数の光電変換素子と、
    複数の前記光電変換素子のそれぞれに対応して設けられた複数のトランジスタと、
    第１方向に隣り合う複数の前記光電変換素子の間に設けられ、前記第１方向と交差する第２方向に延在し、前記光電変換素子又は複数の前記トランジスタのいずれかに信号を供給する複数の信号線と、を有し、
    １つの検出素子は、前記光電変換素子と、前記光電変換素子と前記第２方向に隣り合って配置された複数の前記トランジスタを含み構成され、
    複数の前記信号線のうち第１信号線は、第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の一方に隣接する第２検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第２検出素子に接続され、
    複数の前記信号線のうち第２信号線は、前記第１検出素子の前記光電変換素子と、前記第１検出素子の第１方向の他方に隣接する第３検出素子の前記光電変換素子との間に配置されて、前記第１検出素子及び前記第３検出素子に接続され、
    前記トランジスタは、ソースフォロワトランジスタ、リセットトランジスタ及び読出トランジスタを含み、
    複数の前記信号線は、前記リセットトランジスタにリセット信号を供給するリセット信号線及び前記ソースフォロワトランジスタに電源電位を供給する電源信号線を含み、
    第１方向に隣り合う２つの前記ソースフォロワトランジスタは、２つの前記ソースフォロワトランジスタの間に配置された１つの前記電源信号線に電気的に接続され、２つの前記リセット信号線及び前記電源信号線を挟んで対称に配置される
    検出装置。
  10. 前記電源信号線は、前記第１方向に隣り合う２つの前記リセット信号線の間に設けられる
    請求項８又は請求項９に記載の検出装置。
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