JP2006173488A - Ｃｍｏｓ撮像デバイス回路 - Google Patents

Abstract

【課題】隣接する画像セル間の電荷干渉を低減すること。
【解決手段】画像セルＣａの対数変換部２１は、直列接続されたフォト・ダイオードＰＤ及び一導電チャネル型の第１トランジスタＴ１を備え、それらフォト・ダイオードＰＤ及び第１トランジスタＴ１を、画素毎に設けられ該第１トランジスタＴ１と逆導電型のウェル２３内に形成した。従って、隣接する画像セルＣａに対して、受光した光により発生する蓄積電荷の影響が低減する。
【選択図】 図１

Description

本発明は、ＣＭＯＳ撮像デバイス回路に関するものである。

従来、種々の画像データを取得するために、ＭＯＳ型の撮像デバイスが用いられている。この種の撮像デバイスは、フォト・ダイオードのｐｎ接合容量に蓄積した電荷をＭＯＳ型のトランジスタ（例えば、電界効果型トランジスタ（ＦＥＴ））を介して読み出すようになっている。

一般に、ＭＯＳ型等の撮像デバイスは、撮影に用いられるネガ・フィルムに比べてラティテュード、即ちダイナミック・レンジが狭いと言われている。ラティテュードが狭いことは、画像の暗い部分が黒い画素データとして記録され、画像の明るい部分が白い画素データとして記録される。

このダイナミック・レンジを拡大する技術として、対数変換型の撮像デバイスがある（例えば、特許文献１，非特許文献１参照）。例えば、特許文献１に開示された画像セルは、受光素子を第１のＭＯＳトランジスタの一方の端子と第２のＭＯＳトランジスタのゲート端子との間に接続され、第１のＭＯＳトランジスタの他方の端子は電圧供給源の一方の電極に接続されている。そして、サブ・スレッショルド領域にて動作する第１のＭＯＳトランジスタにより画像セル中で対数変換を行い、その変換結果を出力する。
米国特許５６０８２０４号明細書 映像メディア学会誌、Ｖｏｌ．５４、Ｎｏ．２、ｐｐ．２２４−、２０００年

ところが、上記の特許文献１と非特許文献１に開示された撮像デバイスは、フォト・ダイオードにて発生する電荷が蓄積され、その電荷が隣接して配列された画像セルのフォト・ダイオードに発生する電荷に影響を与える、所謂電荷干渉によるクロストークが問題となっている。特に、夜間撮影のように明暗（コントラスト）の差が大きくその明点が移動する場合、画像解像度の劣化を招き、画質が低下するという問題がある。

この発明は、隣接する画像セル間の電荷干渉を低減することを目的とする。

この発明によるＣＭＯＳ撮像デバイス回路は、行選択線と列信号線の交点に接続された画像セルを一導電型半導体基板表面に備えたＣＭＯＳ撮像デバイス回路であって、前記画像セルは、直列接続された受光素子及び一導電チャネル型の第１トランジスタを備え、該第１トランジスタをサブ・スレッショルド領域に動作させて入射光量に応じて対数特性を持つ光電変換信号を生成する対数変換部と、前記光電変換信号を増幅して前記列信号線に出力する信号増幅部と、を備え、前記受光素子及び前記第１トランジスタを、前記一導電型半導体基板に画素毎に設けた逆導電型のウェル内に形成したものである。尚、半導体基板は、基板単体のみならず、表面にエピタキシャル層等が形成された基板、絶縁基板の表面に単結晶等の半導体層を形成した基板を含むものとする。

この発明によると、受光素子及び第１トランジスタが、一導電型半導体基板に画素毎に設けた逆導電型のウェル内に形成されるため、受光した光により発生する蓄積電荷が隣接する画像セルの蓄積電荷に影響を与えることが低減されるため、隣接する画像セル間の電荷干渉が低減される。

この発明の一態様においては、前記信号増幅部は、ゲート端子が前記受光素子と前記第１トランジスタとの間のセンスノードに接続され、ソース端子が第１の電源に接続された第２トランジスタと、ゲート端子が前記行選択線に接続され、第１端子が前記第２トランジスタに接続され、第２端子が前記列信号線に接続され、該行選択線を介して供給される駆動信号に応答して前記第２トランジスタと前記列信号線とを接離する第３トランジスタと、を備える。従って、画像セルにおいて光電変換信号が増幅されて列信号線に出力されるため、所定の面積にて画像セルを形成する場合、トランジスタの数が少ないほど受光素子の面積が大きくなる、つまり画像セルの面積に対する受光素子の面積の比率が大きくなる。これにより、トランジスタの数が多い画像セルに比べて同じ受光量に対して受光素子に流れる電流（フォトカレント）の量が多くなり、センスノードにおけるＳ／Ｎ比(signal-to-noise ratio )が改善される。そして、画像セルの出力信号を受ける増幅回路において増幅率を高くすることができ、高感度化を図ることができる。

この発明の一態様においては、前記信号増幅部は、更に、ゲート端子がリセット線に接続され、第１端子が前記センスノードに接続され、第２端子が第２の電源に接続され、該リセット線を介して供給されるリセット信号に応答して前記センスノードと第２の電源とを接離する第４トランジスタを備える。受光素子は光照射で光電流を発生してインピーダンスが低下するが、低照度での光電流が小さい場合にはセンスノードが中間電位を保持して残像が発生する要因となる。第４トランジスタは、リセット信号によりセンスノードを第２の電源のレベルにリセットするため、残像問題が解消され高品質高感度の撮像が実現される。

この発明の一態様においては、前記信号増幅部は、前記第１トランジスタと逆導電チャネル型のトランジスタにより構成される。つまり、信号増幅部を構成するトランジスタは、受光素子及び第１トランジスタが形成されたウェルと同じ導電型のチャネルを有するトランジスタである。このため、ウェルを形成し該ウェルと逆導電型の領域に信号増幅部を構成するトランジスタを形成することができるため、それらトランジスタのためのウェルを形成する必要がなく、そのウェルを形成する場合に比べて受光素子の面積を大きくして感度の向上を図ることができる。

以上記述したように、本発明によれば、隣接する画像セル間の電荷干渉を低減することができる。

以下、本発明を具体化した一実施形態を図１〜図６に従って説明する。
図５は、固体撮像装置の概略ブロック回路図である。
固体撮像装置１０は、撮像部１１、内部クロック発生回路１２、垂直走査回路１３、水平走査回路１４、出力回路１５を含む。

撮像部１１は、行列配列された複数の画像セルＣａを備えている。尚、図５には、ｍ行ｎ列のマトリックス状に配列された画像セルＣａを示している。
内部クロック発生回路１２は、クロック信号Φ０が入力され、該クロック信号Φ０に基づいて垂直クロック信号Φｗと水平クロック信号Φｔを生成する。

垂直走査回路１３は、垂直方向のシフトレジスタであり、行選択線Ｗ１〜Ｗｍと、該行選択線Ｗ１〜Ｗｍと対を成すリセット線Ｒ１〜Ｒｍが接続されている。水平走査回路１４は複数（図５において４個）の増幅回路１６とシフトレジスタ１７とを含み、列信号線ＢＬ１〜ＢＬｎが接続されている。それら行選択線Ｗ１〜Ｗｍと列信号線ＢＬ１〜ＢＬｎの交点に画像セルＣａが接続されている。また、各画像セルＣａは、行選択線Ｗ１〜Ｗｍと対を成すリセット線Ｒ１〜Ｒｍが接続されている。

垂直走査回路１３は、垂直クロック信号Φｗに基づいて行選択線Ｗ１〜Ｗｍを順次駆動する。行選択線Ｗ１〜Ｗｍに接続された画像セルＣａは、行選択線Ｗ１〜Ｗｍを介して供給される駆動信号に応答して光電変換信号を列信号線ＢＬ１〜ＢＬｎに出力する。

水平走査回路１４を構成する増幅回路１６は各列信号線ＢＬ１〜ＢＬｎが接続されている。各増幅回路１６は、列信号線ＢＬ１〜ＢＬｎを介して入力される光電変換信号を増幅する増幅部と、その増幅部の出力信号をデジタル信号に変換するアナログ−デジタル（Ａ／Ｄ）変換部を含む。

水平走査回路１４を構成するシフトレジスタ１７は、増幅回路１６から出力されるデジタル信号を水平クロック信号Φｔに基づいて出力回路１５に転送する。
出力回路１５は、水平走査回路１４から出力される信号のパルス幅を伸長した出力信号ｏｕｔを生成し出力する。

次に、画像セルの構成を説明する。
図１は、行選択線Ｗ１と列信号線ＢＬ１との交点に接続された画像セルＣａを示す。
画像セルＣａは、対数変換部２１と信号増幅部２２とを備えている。対数変換部２１はフォト・ダイオードＰＤを含む。そのフォト・ダイオードＰＤは、アノードが一導電チャネル型の第１トランジスタＴ１に接続され、カソードが高電位電源Ｖｄｄに接続されている。この第１トランジスタＴ１は本実施形態ではＰチャネル型ＭＯＳトランジスタであり、第１端子（ソース端子）がフォト・ダイオードＰＤに接続され、第２端子（ドレイン端子）及びゲート端子が低電位電源（本実施形態ではグランドＧＮＤ）に接続されている。更に、フォト・ダイオードＰＤ及び第１トランジスタＴ１は、該第１トランジスタＴ１と逆導電型ウェル（本実施形態ではｎウェル）２３内に形成されている。

フォト・ダイオードＰＤと第１トランジスタＴ１との接続点であるセンスノードＮ１は信号増幅部２２に接続されている。信号増幅部２２は、複数（本実施形態では３つ）のトランジスタＴ２，Ｔ３，Ｔ４から構成されている。各トランジスタＴ２〜Ｔ４は、第１トランジスタＴ１と逆導電チャネル型、即ちＮチャネル型ＭＯＳトランジスタである。従って、フォト・ダイオードＰＤ及び第１トランジスタＴ１からなる対数変換部２１は、信号増幅部２２を構成するトランジスタＴ２〜Ｔ４と同じ導電型であるｎウェルに形成されている。

第２トランジスタＴ２は増幅用トランジスタであり、ゲート端子がセンスノードＮ１に接続され、ソース端子が第１の電源としてのグランドＧＮＤに接続され、ドレイン端子が第３トランジスタＴ３に接続されている。第２トランジスタＴ２は、センスノードＮ１の電位を増幅した信号を出力する。

第３トランジスタＴ３は行選択用トランジスタであり、第１端子（例えばソース端子）が第２トランジスタＴ２に接続され、第２端子（例えばドレイン端子）が列信号線ＢＬ１に接続されている。そして、第３トランジスタＴ３は、ゲート端子が行選択線Ｗ１に接続され、該ゲート端子に行選択線Ｗ１を介して後述する駆動信号Φｗ１が印加される。第３トランジスタＴ３は、行選択線Ｗ１を介して供給される駆動信号Φｗ１に応答してオン・オフし、第２トランジスタＴ２と列信号線ＢＬ１とを接離する。従って、第３トランジスタＴ３がオンしたときに、第２トランジスタＴ２から出力される信号（光電変換信号）が列信号線ＢＬ１に出力される。

第４トランジスタＴ４はセンスノードＮ１のリセット用トランジスタであり、ソース端子が第２の電源としてのグランドＧＮＤに接続され、ドレイン端子がセンスノードＮ１に接続され、バックゲート端子がグランドＧＮＤに接続されている。そして、第４トランジスタＴ４は、ゲート端子がリセット線Ｒ１に接続され、該ゲート端子にリセット線Ｒ１を介して後述するリセット信号Φｒ１が印加される。第４トランジスタＴ４は、リセット信号Φｒ１に応答してセンスノードＮ１とグランドＧＮＤとの間を接離する。

このように構成された画像セルＣａは、行選択線Ｗ１及びリセット線Ｒ１の電位に従って動作する。
その行選択線Ｗ１の電位は、垂直走査回路１３から供給され、その波形は垂直クロック信号Φｗと実質的に同じ波形を持つ。尚、ここでは、行選択線Ｗ１に供給される電位を持つ信号をΦｗ１とする。この駆動信号Φｗ１は、図６に示すように、立ち上がりエッジと立ち下がりエッジとを所定の時定数によりなまらせた台形状の波形を持つ。例えば、垂直走査回路１３は、駆動信号Φｗ１を、パルス幅ｔｋの１０〜２０パーセントの立ち上がり幅ｔｒ及び立ち下がり幅ｔｆを持つように生成している。更に、垂直走査回路１３は、ＬレベルがグランドＧＮＤレベルであり、Ｈレベルが高電位電源Ｖｄｄレベルであるように駆動信号Φｗ１を生成している。更に、垂直走査回路１３は、駆動信号Φｗ１が立ち下がった後の所定期間ｔｒ、Ｈレベルとなるリセット信号Φｒ１を生成する。

フォト・ダイオードＰＤは、入射光の光量に応じた光電流（フォトカレント）を流し、その光電流により第１トランジスタＴ１がサブ・スレッショルド領域にて動作し、対数変換された電圧が第２トランジスタＴ２のゲート端子に印加される。第４トランジスタＴ４は、ゲート端子に加わる電圧を増幅した信号を出力する。第３トランジスタＴ３は、Ｈレベルの駆動信号Φｗ１に応答してオンし、そのオンした第３トランジスタＴ３を介して信号が列信号線ＢＬ１に出力される。

駆動信号Φｗ１がＬレベルとなり第３トランジスタＴ３がオフした後、リセット信号Φｒ１がＨレベルに立ち上がる。すると、このリセット信号Φｒ１がゲート端子に供給されている第４トランジスタＴ４はオンする。この第４トランジスタＴ４はＮチャネル型ＭＯＳトランジスタであるため、ドレイン端子の電位をソース端子電位と同じとすることができる。つまり、オンした第４トランジスタＴ４は、ドレイン端子が接続されたセンスノードＮ１をグランドＧＮＤの電位にする。これにより、センスノードＮ１の電位をグランドＧＮＤレベルにリセット（暗リセット）する。

駆動信号Φｗ１の波形をなまらせることは、ノイズ発生を防ぐ。つまり、駆動信号Φｗ１の電位を急激に立ち上げると、第１トランジスタＴ１が急激に動作するため、光電流にリンギング等のノイズが発生する。同様に、駆動信号Φｗ１の電位を急激に立ち下げると、ノイズが発生する。このため、駆動信号Φｗ１の立ち上がり及び立ち下がりをなまらせることで、これらのノイズを抑える。

図５に示す増幅回路１６は、列信号線ＢＬ１に読み出された信号を増幅し、水平クロック信号Φｔに基づいてサンプリングしＡ／Ｄ変換する。この水平クロック信号Φｔは図６に示すように、フォト・ダイオードＰＤで十分に光電流が発生している時期にサンプリングするようにタイミングが設定されている。

そして、シフトレジスタ１７は、増幅回路１６の出力信号を出力回路１５に転送し、出力回路１５は、入力信号のパルス幅を所定のパルス幅（本実施形態では幅ｔｋ）に伸張した出力信号ｏｕｔを生成し、それを出力する。

図３は、撮像部１１の一部のレイアウトを示す平面図である。
撮像部１１は、隣接して配列された複数の画像セルＣａを備えている。各画像セルＣａは、図３において２点鎖線で区画された矩形状の領域に形成されている。複数の画像セルＣａは、垂直方向（図において縦方向）と水平方向（図において横方向）とに等間隔にて配列されている。即ち、各画像セルＣａは、正方形の領域内に形成されている。尚、画像セルＣａを長方形の領域内に形成する、即ち垂直方向と水平方向の配列間隔を異なるようにしてもよい。

隣接する画像セルＣａの境界上には、電源配線が境界線に沿って延びるように形成されている。詳述すると、垂直方向に隣接する画像セルＣａの境界上には、それぞれ水平方向に沿って延びる複数の第１電源配線Ｖ１が、１つおきに配置されている。第１電源配線Ｖ１は、それらの中心の垂直方向の間隔が２つ分の画像セルＣａの垂直方向の長さにて配列されている。第１電源配線Ｖ１は、垂直方向において隣接する２つの画像セルＣａの境界上に配置されている。

水平方向に隣接する画像セルＣａの境界上には、垂直方向に沿って延びる第２電源配線Ｖ２と第３電源配線Ｖ３が水平方向に交互に配置されている。つまり、第１電源配線Ｖ１と第２電源配線Ｖ２は、互いに直交する方向に沿って延びるように形成されている。また、第１電源配線Ｖ１と第３電源配線Ｖ３は、互いに直交する方向に沿って延びるように形成されている。

第１電源配線Ｖ１及び第２電源配線Ｖ２は、各画像セルＣａに低電位電源（グランドＧＮＤ）を供給するための配線であり、第３電源配線Ｖ３は、各画像セルＣａに高電位電源Ｖｄｄを供給するための配線である。

各第１電源配線Ｖ１の両側（図３において上下両側）には、リセット線Ｒが、各第１電源配線Ｖ１に沿って延びるように形成されている。撮像部１１には、第１電源配線Ｖ１が配設されていない境界に沿って水平方向に延びる行選択線Ｗが形成されている。即ち、撮像部１１には、垂直方向に、第１電源配線Ｖ１及び２本のリセット線Ｒからなる第１の組と、２本の行選択線Ｗからなる第２の組とが交互に配列されている。

各第３電源配線Ｖ３の両側（図３において左右両側）には、列信号線ＢＬが、各第２電源配線Ｖ２に沿って延びるように形成されている。即ち、撮像部１１には、水平方向に、第２電源配線Ｖ２からなる第３の組と、第３電源配線Ｖ３及び２本の列信号線ＢＬからなる第４の組とが交互に配列されている。

各画像セルＣａは、それぞれの領域上に配設されたリセット線Ｒと行選択線Ｗと列信号線ＢＬに接続されている。また、各画像セルＣａは、それぞれの境界上に配設された第１〜第３電源配線Ｖ１〜Ｖ３に接続されている。

図２は、図３の一部拡大図である。尚、図２では、図３に示す電源配線Ｖ１〜Ｖ３、行選択線Ｗ、列信号線ＢＬ、リセット線Ｒを省略している。
撮像部１１を構成する画像セルＣａに対し、各画像セルＣａの中央部にはＮウェル３１が形成され、そのＮウェル３１にフォト・ダイオードＰＤが形成されている。

画像セルＣａが形成された矩形状の領域は、４つの頂点Ｏ１〜Ｏ４を持つ。図２において、左上の頂点から時計回りにＯ１，Ｏ２，Ｏ３，Ｏ４とする。
第１頂点Ｏ１には、該頂点Ｏ１を中心とする略矩形状のＮウェル３２が形成され、該Ｎウェル３２に第１トランジスタＴ１が形成されている。第１トランジスタＴ１は、図３に示す行選択線Ｗに沿って（図２において横方向に沿って）配列されたドレイン領域４１及びソース領域４２と、ドレイン領域４１とソース領域４２との間に形成され行選択線Ｗと直交する方向（図２において上下方向）に沿って延びるゲート配線４３とを有している。ソース領域４２は、水平方向に隣接する画像セルＣａの第１トランジスタＴ１を構成するソース領域４２と連続して形成され、第１電源配線Ｖ１と接続されている。第１頂点Ｏ１を中心に形成された４つのトランジスタＴ１は、ゲート配線４３が電気的に接続されるとともに第１電源配線Ｖ１と接続されている。

第１トランジスタＴ１は、そのドレイン領域４１の一部がフォト・ダイオードＰＤと重なるように形成されている。従って、フォト・ダイオードＰＤ及び第１トランジスタＴ１がそれぞれ形成されたＮウェル３１，３２は、連続して形成され、１つのＮウェルを構成している。

１つの辺の両端に形成される第２及び第３頂点Ｏ２，Ｏ３には、第１トランジスタＴ１と逆導電チャネル型のトランジスタである第２〜第４トランジスタＴ２〜Ｔ４が形成されている。詳述すると、第２頂点Ｏ２には第４トランジスタＴ４が形成され、第３頂点Ｏ３には第２トランジスタＴ２と第３トランジスタＴ３が形成されている。

第４頂点Ｏ４には、フォト・ダイオードＰＤを形成したウェルと同じ導電型のウェル領域、つまりＮウェル３３が形成されている。Ｎウェル３３は、頂点Ｏ４を中心とする８角形状に形成されている。そして、このＮウェル３３は、他のＮウェル３１，３２と連続して形成され、１つのＮウェルを構成している。Ｎウェル３３は、第２電源配線Ｖ２と接続されている。従って、フォト・ダイオードＰＤ及び第１トランジスタＴ１が形成されたＮウェル３１，３２には、第２電源配線Ｖ２を介して高電位電源Ｖｄｄの電圧が印加されている。

図３に示すように、隣接する画像セルＣａは、その互いの境界線（水平方向，垂直方向）を対称軸とする線対称にて形成されている。従って、第１頂点Ｏ１の周りに４つの画像セルＣａが形成され、それぞれが含む第１トランジスタＴ１からなるトランジスタ群の中心点が第１頂点Ｏ１と一致するように形成されている。このように形成された４つの第１トランジスタＴ１は、１つの第１電源配線Ｖ１（又は第２電源配線Ｖ２）に接続される。従って、４つの第１トランジスタＴ１は、１つの第１電源配線Ｖ１に容易に接続される。

同様に、第２頂点Ｏ２の周りに形成された４つの画像セルＣａが含む第４トランジスタＴ４からなるトランジスタ群の中心点が第２頂点Ｏ２と一致するように形成され、４つの第４トランジスタＴ４が第１電源配線Ｖ１と容易に接続される。更に、第３頂点Ｏ３の周りに形成された４つの画像セルＣａが含む第３及び第４トランジスタＴ３，Ｔ４からなるトランジスタ群の中心点が第３頂点Ｏ３と一致するように形成され、第２トランジスタＴ２が第３電源配線Ｖ３と容易に接続される。

図４は、固体撮像装置１０であるチップ５０の断面図である。一導電型半導体基板としてのチップ５０は、Ｐ型のシリコン基板５１と、その上方に形成されたＰ型エピタキシャル層５２を備えている。Ｐ型エピタキシャル層５２には、Ｎウェル５３が形成されている。このＮウェル５３は、図２におけるＮウェル３１，３２，３３、更には図１におけるＮウェル２３を構造的に示すものである。隣接するＮウェル５３の間にはＰウェル５４が形成されている。このＰウェル５４は、Ｐ型エピタキシャル層５２に到達するように形成されており、従来技術にて一般的に使用される例えばＬＯＣＯＳ等の素子分離領域に比べて深いところまで到達している。

Ｎウェル５３には、その上面から所定の深さまでＰ型領域５５が形成されている。Ｐ型領域５５には、その上面をほぼ覆うようにＮ型領域５６が形成され、該Ｎ型領域５６はＮウェル５３と電気的に接続されている。これらＰ型領域５５及びＮ型領域５６によりフォト・ダイオードＰＤが構成されている。そして、Ｎウェル５３、即ち図２に示すＮウェル３１，３２，３３には、高電位電源Ｖｄｄの電圧が印加されている。

また、Ｎウェル５３には、その上面から所定の深さまでＰ型領域５７，５８が形成されている。両Ｐ型領域５７，５８間の上方にはゲート配線５９が形成され、このゲート配線５９及びＰ型領域５７，５８により第１トランジスタＴ１が構成されている。第１トランジスタＴ１を構成するＰ型領域（ドレイン領域）５８はフォト・ダイオードＰＤを構成するＰ型領域５５と領域的に重なるように形成されている。

フォト・ダイオードＰＤのＰＮ接合に発生した電荷が光電流となって流れる時、各フォト・ダイオードＰＤがＮウェル５３に形成されているため、各Ｎウェル５３に形成されたフォト・ダイオードＰＤ間の干渉が防止される、即ちクロストークが防止される。また、Ｎウェル５３間のＰウェル５４は、従来例の素子分離に比べて深く形成されているため、図４に示すように隣接するフォト・ダイオードＰＤにおける相互干渉が防止される。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）画像セルＣａの対数変換部２１は、直列接続されたフォト・ダイオードＰＤ及び一導電チャネル型の第１トランジスタＴ１を備え、それらフォト・ダイオードＰＤ及び第１トランジスタＴ１を、該第１トランジスタＴ１と逆導電型のウェル２３内に形成した。従って、受光した光により発生する蓄積電荷が隣接する画像セルＣａの蓄積電荷に影響を与えることが低減されるため、隣接する画像セル間の電荷干渉を低減することができる。

（２）信号増幅部２２は、第２トランジスタＴ２と第３トランジスタＴ３を備える。第２トランジスタＴ２は、ゲート端子がセンスノードＮ１に接続され、ソース端子がグランドＧＮＤに接続される。第３トランジスタＴ３は、ゲート端子が行選択線Ｗ１に接続され、第１端子が第２トランジスタＴ２に接続され、第２端子が列信号線ＢＬ１に接続され、行選択線Ｗ１を介して供給される駆動信号Φｗ１に応答して第２トランジスタＴ２と列信号線ＢＬ１とを接離する。従って、画像セルＣａにおいて光電変換信号が増幅されて列信号線ＢＬ１に出力されるため、所定の面積にて画像セルＣａを形成する場合、トランジスタの数が少ないほどフォト・ダイオードＰＤの面積が大きくなる、つまり画像セルの面積に対するフォト・ダイオードＰＤの面積の比率が大きくなる。これにより、トランジスタの数が多い画像セルに比べて同じ受光量に対してフォト・ダイオードＰＤに流れる電流（フォトカレント）の量が多くなり、センスノードにおけるＳ／Ｎ比(signal-to-noise ratio )が改善される。そして、画像セルの出力信号を受ける増幅回路において増幅率を高くすることができ、高感度化を図ることができる。

（３）信号増幅部２２は、更に、ゲート端子がリセット線Ｒ１に接続され、第１端子がセンスノードＮ１に接続され、第２端子がグランドＧＮＤに接続された第４トランジスタＴ４を備え、該第４トランジスタＴ４はリセット線Ｒ１を介して供給されるリセット信号Φｒ１に応答してセンスノードＮ１とグランドＧＮＤとを接離する。フォト・ダイオードＰＤは光照射で光電流を発生してインピーダンスが低下するが、低照度での光電流が小さい場合にはセンスノードＮ１が中間電位を保持して残像が発生する要因となる。第４トランジスタＴ４は、リセット信号Φｒ１によりセンスノードＮ１をグランドＧＮＤレベルにリセットするため、残像問題が解消され高品質高感度の撮像が実現される。

（４）信号増幅部２２は、第１トランジスタＴ１と逆導電チャネル型のトランジスタＴ２〜Ｔ４により構成される。つまり、信号増幅部２２を構成するトランジスタＴ２〜Ｔ４は、フォト・ダイオードＰＤ及び第１トランジスタＴ１が形成されたウェル２３と同じ導電型のチャネルを有するトランジスタである。このため、ウェル２３が形成され該ウェル２３と逆導電型の領域に信号増幅部２２を構成するトランジスタＴ２〜Ｔ４を形成することができるため、各トランジスタＴ２〜Ｔ４の素子分離が不要となってそれらトランジスタのためのウェルを形成する必要がなく、そのウェルを形成する場合に比べてフォト・ダイオードＰＤの面積を大きくして感度の向上を図ることができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施形態では、フォト・ダイオードＰＤにＰチャネル型ＭＯＳトランジスタよりなる第１トランジスタＴ１を接続し、フォト・ダイオードＰＤ及び第１トランジスタＴ１をＮウェル２３（５３）に形成した。これを、フォト・ダイオードＰＤにＮチャネル型ＭＯＳトランジスタを接続してこれらをＰウェルに形成してもよい。この場合、トランジスタはフォト・ダイオードＰＤと高電位電源Ｖｄｄとの間に接続される。このように構成しても、画像セル間の干渉を防止することができる。

・上記実施形態では、対数変換部２１の第１トランジスタＴ１と、信号増幅部２２を構成する第２〜第４トランジスタＴ２〜Ｔ４とを互いに逆導電型のトランジスタとした所謂ＣＭＯＳ型の画像セルＣａに具体化したが、同じ導電型のトランジスタにより画像セルを構成してもよい。

・上記実施形態において、センスノードＮ１を高電位電源Ｖｄｄレベルにリセットしてもよい。その際、図１に示す第４トランジスタＴ４をセンスノードＮ１と高電位電源Ｖｄｄとの間に接続してセンスノードＮ１をリセットしてもよい。また、Ｐチャネル型ＭＯＳトランジスタを高電位電源ＶｄｄとセンスノードＮ１との間に接続し、リセット信号Φｒ１を反転した信号によりそのトランジスタを駆動する構成としてもよい。

・上記実施形態では、一導電型半導体基板としてシリコン基板５１にエピタキシャル層５２を備えたチップ５０に画像セルＣａを形成したが、半導体基板としてシリコン基板そのもの、絶縁基板の表面に単結晶等を形成した基板を用いてもよい。また、張り合わせにより形成した基板を用いてもよい。

・上記実施形態では、画像セルＣａの駆動信号Φｗ１を、立ち上がり及び立ち下がりをなまらせるようにしたが、少なくとも立ち上がりをなまらせるようにしてもよい。

一実施の形態の画像セルを示す回路図である。 画像セルのレイアウトを示す平面図である。 撮像部の一部のレイアウトを示す平面図である。 画像セルが形成されたチップの一部断面図である。 固体撮像装置のブロック回路図である。 固体撮像装置の動作を示す波形図である。

符号の説明

２１…対数変換部、２２…信号増幅部、２３…ウェル、５０…半導体基板としてのチップ、Ｃａ…画像セル、Ｒ，Ｒ１〜Ｒｍ…リセット線、Ｗ，Ｗ１〜Ｗｍ…行選択線、ＢＬ，ＢＬ１〜ＢＬｎ…列信号線、Ｎ１…センスノード、Ｔ１…第１トランジスタ、Ｔ２…第２トランジスタ、Ｔ３…第３トランジスタ、Ｔ４…第４トランジスタ、Φｒ１…リセット信号、Φｗ１…駆動信号。

Claims (4)

1. 行選択線と列信号線の交点に接続された画像セルを一導電型半導体基板表面に備えたＣＭＯＳ撮像デバイス回路であって、
   前記画像セルは、直列接続された受光素子及び一導電チャネル型の第１トランジスタを備え、該第１トランジスタをサブ・スレッショルド領域に動作させて入射光量に応じて対数特性を持つ光電変換信号を生成する対数変換部と、前記光電変換信号を増幅して前記列信号線に出力する信号増幅部と、を備え、
   前記受光素子及び前記第１トランジスタを、前記一導電型半導体基板に画素毎に設けた逆導電型のウェル内に形成したことを特徴とするＣＭＯＳ撮像デバイス回路。
2. 前記信号増幅部は、ゲート端子が前記受光素子と前記第１トランジスタとの間のセンスノードに接続され、ソース端子が第１の電源に接続された第２トランジスタと、ゲート端子が前記行選択線に接続され、第１端子が前記第２トランジスタに接続され、第２端子が前記列信号線に接続され、該行選択線を介して供給される駆動信号に応答して前記第２トランジスタと前記列信号線とを接離する第３トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳ撮像デバイス回路。
3. 前記信号増幅部は、更に、ゲート端子がリセット線に接続され、第１端子が前記センスノードに接続され、第２端子が第２の電源に接続され、該リセット線を介して供給されるリセット信号に応答して前記センスノードと第２の電源とを接離する第４トランジスタを備えたことを特徴とする請求項２記載のＣＭＯＳ撮像デバイス回路。
4. 前記信号増幅部は、前記第１トランジスタと逆導電チャネル型のトランジスタにより構成されることを特徴とする請求項１〜３のうちの何れか一項に記載のＣＭＯＳ撮像デバイス回路。

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