JP2004221586A - デュアルゲートｐｍｏｓ付きｃｍｏｓ画素 - Google Patents

Abstract

【課題】画素をリセットできるＣＭＯＳ画素回路を提供する。
【解決手段】Ｐ^-シリコン基板１０と、Ｐ^-シリコン基板に形成されるＮ^-ウェル１２と、Ｎ^-ウェルとＰ^-シリコン基板間の接合が信号により発生されたキャリアを蓄積できる画素を形成し、Ｎ^-ウェルに形成される第１のＰ⁺領域１４及び第２のＰ⁺領域１６と、Ｎ^-ウェルに形成されるソース、ドレイン、チャンネル、及びゲートを備えるＰＭＯＳトランジスタ１９と、第１のＰ⁺領域が前記ソースを形成し、第２のＰ⁺領域が前記ドレインを形成し、Ｎ^-ウェルのうち第１のＰ⁺領域と第２のＰ⁺領域間にある部分がＰＭＯＳトランジスタの前記チャンネルを形成し、ＰＭＯＳトランジスタの前記チャンネル上に形成されるゲート酸化物１８と、ＰＭＯＳトランジスタの前記チャンネル上に形成されるゲート酸化物上に形成され、ＰＭＯＳトランジスタの前記ゲートを形成する電極２０と、を備えている。
【選択図】 図２Ａ

Description

本発明は、Ｐ^-エピタキシャルシリコン層内にＮ^-ウェルを形成し、このＮ^-ウェル内にデュアルゲートＰＭＯＳトランジスタを形成してなるＣＭＯＳ画素に関する。

Keyserの米国特許第6,147,362号にはアクティブ（能動型）マトリクス電子ディスプレイ用高性能画素が記載される。この画素はコンパクトなメサ絶縁型ＰＭＯＳアクセストランジスタに新規な面積効率の良い高電圧デバイスを組み合わせたものである。

Guidashの米国特許第6,127,697号には基板表面にサブミクロンＣＭＯＳプロセスによるＰＭＯＳ及びＮＭＯＳインプラント（打ち込み）を施した第１の電導率タイプの基板、第１の深さにおいて基板表面の第１の電導率タイプとは反対の第２の電導率タイプのインプラントで形成した光検出器、及び光検出器近くの表面に設けたゲートから成るアクティブ画素センサが記載されている。光検出器はサブミクロンＣＭＯＳプロセス内で用いたインプラントより深くかつ少量ドープした第２の電導率タイプのインプラントで形成される。

Merrill等の米国特許第5,923,369号には差動増幅器により各センサセル出力を増幅するアクティブ画素センサセルアレイが記載されている。差動増幅器の出力は一方の差動入力にフィードバックされる。差動増幅器を使用することによりアレイを読み取る際に発生する画像データの固定パターンノイズを低減できる。

Merrill等の米国特許第5,917,547号には２段増幅器で各センサセル出力を増幅するアクティブ画素センサセルアレイが記載されている。２段増幅器設計によりアレイを読み取る際に発生する画像データの固定パターンノイズを低減できる。
米国特許第6,147,362号 米国特許第6,127,697号 米国特許第5,923,369号 米国特許第5,917,547号

アクティブ画素センサ（ＡＰＳ）は標準のＣＭＯＳ（相補型金属酸化物半導体）プロセスにより製造できる点やＣＣＤ（電荷結合素子）撮像装置に比べて低電力消費であることからデジタル撮像システムにおいて有利である。ＣＭＯＳプロセスパラメータが縮小するにつれ、最小寸法のトランジスタのアナログ的な性能が低下する。画素を形成する半導体ウェル中のトランジスタを十分な寸法にしてアナログ性能を改善するとともに光により発生されたキャリアが発生するエリアに影響が及ばないようにすることが望ましい。これは画素を形成するためにＮ⁺領域にＶ_DDのバイアスをかけてドレインとして使用する際の問題である。

本発明の主な目的は、Ｎ^-ウェル内に形成したＣＭＯＳ画素回路において、Ｎ^-ウェル内にデュアルゲートＰＭＯＳ（Ｐチャンネル金属酸化物半導体）トランジスタを設け、このＰＭＯＳを形成するために用いたＰ⁺領域のいずれかを利用することで画素をリセットできるようにしたＣＭＯＳ画素回路を提供することである。

本発明の別の目的は、Ｎ^-ウェル内に形成したＣＭＯＳ画素回路において、Ｎ^-ウェル内にデュアルゲートＰＭＯＳトランジスタを設けるとともに、画素をリセットするために２個のＮＭＯＳ（Ｎチャンネル金属酸化物半導体）トランジスタを設けたＣＭＯＳ画素回路を提供することである。

さらに本発明の別の目的は、Ｎ^-ウェル内に形成したＣＭＯＳ画素回路において、Ｎ^-ウェル内にデュアルゲートＰＭＯＳトランジスタを設けるとともに、画素をリセットするために４個のＮＭＯＳトランジスタを設けたＣＭＯＳ画素回路を提供することである。

前記目的を達成するために、Ｐ^-エピタキシャルシリコン層内にＮ^-ウェルを形成し、次にこのＮ^-ウェル内にＰ⁺領域を形成してＰＭＯＳ（Ｐチャンネル金属酸化物半導体）トランジスタを構成する。Ｎ^-ウェル内に形成したＰＭＯＳトランジスタは、Ｎ^-ウェルに対して逆バイアスが保たれるように、ＰＭＯＳトランジスタのソース及びドレイン電位がＮ^-ウェルの電位より低く設定されている限り、信号により発生されるキャリアを収集、蓄積するのに影響が出ない。必須ではないが典型的には信号による発生されるキャリアは光により発生されるキャリアである。光により発生されたキャリアを蓄積する次のサイクルに備えて読み出し後に画素をリセットするのにソース及びドレイン領域のために形成したＰ⁺領域のいずれも使用できる。Ｎ^-ウェルの電位はＰＭＯＳトランジスタのチャンネル電導率（チャンネル抵抗）に影響を及ぼすのでＮ^-ウェルはデュアルゲートＰＭＯＳトランジスタに対する第２のゲートを構成する。

ＰＭＯＳトランジスタ７０のドレインをグラウンド電位に接続することで各画素を動作させるのに必要な導線数を１本減らせる。

図１〜図４Ｂを参照して本発明の好ましい実施形態について説明する。図１はＰ^-エピタキシャルシリコン基板１０内にＮ^-タイプのシリコンを設けることで構成した複数のＮ^-ウェル１２の上面図を示したものである。必須ではないが典型的には、Ｐ^-タイプのシリコン基板１０はＰ^-タイプのエピタキシャルシリコン層である。図１では例示として４つのＮ^-ウェル１２を示してあるが、実際の数はこれより多くても少なくてもよく、代表的には少ないアレイで配置される。各Ｎ^-ウェル１２は周りのＰ^-タイプのシリコン材との間でＰＮ接合を形成する。Ｎ^-ウェル１２はその電位がＰ^-タイプシリコン材の電位より高くてＰＮ接合に逆バイアスがかかっている。この逆バイアスＰＮ接合は、読み出し期間中に読み出されるべき外部信号により生成されたキャリアを蓄積する画素を構成する。必須ではないが典型的には、外部信号は光放射であり、キャリアは光により発生されるキャリアである。

図２ＡはＮ^-ウェル１２の１つと周りのＰ^-シリコン材１０の断面図を示したものである。図２Ａに示すように、第１のＰ⁺タイプのシリコン領域１４と第２のＰ⁺タイプ領域１６がＮ^-ウェル１２内に形成される。第１のＰ⁺タイプのシリコン領域１４はＰＭＯＳ（Ｐチャンネル金属酸化物半導体）トランジスタ１９のソースを、第２のＰ⁺タイプのシリコン領域１６はドレインを形成する。ゲート酸化物１８がＰＭＯＳトランジスタ１９のチャンネル２８上に形成される。このゲート酸化物１８の上にゲート電極２０が形成される。Ｎ^-ウェル１２は画素のリセット時に回路の中で最高の電位にバイアスがかけられる。これにより、Ｎ^-ウェル１２領域はＮ^-ウェル１２とＰ^-基板接合の拡散長内の光により発生された全ての電子を収集、蓄積することができる。この例において、回路の最高電位はＶ_DD電位であり、約４．５〜５．５ボルト、代表的には５．０ボルトである。図２に示すように、Ｐ^-基板は、グラウンド電位に置かれるＰ⁺コンタクト２１によりＰ^-基板にグラウンド電位に保持される。第１のＰ⁺領域１４か第２のＰ⁺領域１６を選択して、画素のリセット中は選択したＰ⁺領域の電位をＶ_DD電位に上げることで画素をリセットするとともに、画素が光により発生された電子を蓄積している間は選択したＰ⁺領域の電位をグラウンド電位に戻しておく。

図２Ａ及び図２Ｂは、画素毎に１つのＮＭＯＳ（Ｎチャンネル金属酸化物半導体）トランジスタ２２により画素の読み出しとリセットを行う回路を示したものである。図２Ａと図２Ｂにおいて同様の参照番号を同様の回路要素に付してある。図２Ａに示すように、ＮＭＯＳトランジスタ２２のドレインは出力ノード２４に接続され、同ＮＭＯＳトランジスタ２２のソースはＰＭＯＳトランジスタ１９のソース１４に接続される。ＰＭＯＳトランジスタ１９のドレイン１６はリセットノード３０に接続される。ＮＭＯＳトランジスタ２２のゲートは選択ノード２６に接続される。画素のリセット中、ＮＭＯＳトランジスタ２２はオフにされ、リセットノード３０は画素をリセットするためにグラウンド電位からＶ_DD電位に上げられる。これにより、ＰＭＯＳトランジスタ１９のドレイン１６とＮ^-ウェル間の接合間の電位降下をＶ_PBとして、画素の電位はＶ_DD−Ｖ_PBにセットする。選択ノードに加えられる電位の如何によりＮＭＯＳトランジスタ２２はオンとオフが切り替えられる。画素のリセットが完了したら、リセットノード３０をグラウンド電位に戻し、画素が光により発生されたキャリアを蓄積している間、ＮＭＯＳトランジスタ２２はオフ状態に置かれる。この電荷蓄積の間、ＰＭＯＳトランジスタ１９のソース１４はフローティング状態である一方でＰＭＯＳトランジスタ１９のドレイン１６はグラウンド電位にあるため、Ｎ^-ウェル１２内部のＰＭＯＳは画素による光により発生されたキャリアの収集、蓄積に何ら影響を及ぼさない。蓄積期間の完了後にＮＭＯＳトランジスタ１９はオンにされ、画素が蓄積した電荷は出力ノード２４の信号を検出することで読み出すことができる。

代わりに、リセットノード３０をグラウンド電位に保持することによりＰＭＯＳトランジスタ１９のドレイン１６をグラウンド電位に永久に接続してもよい。こうすると画素にバスされるべき個別のリセット線の必要性を除くという利点がある。この構成では、リセット中、ＮＭＯＳトランジスタ２２をオンにするとともに、出力ノード２４をＶ_DDにセットする。これによりＰＭＯＳトランジスタ１９のソース１４はほぼＶ_DDの電位になって画素がリセットされる。画素をリセットした後、画素が光により発生されたキャリアを蓄積している間、ＮＭＯＳトランジスタ２２をオフにする。前と同様に、この電荷蓄積の間、ＰＭＯＳトランジスタ１９のソース１４はフローティング状態である一方でＰＭＯＳトランジスタ１９のドレイン１６はグラウンド電位にあるため、Ｎ^-ウェル１２内部のＰＭＯＳは画素による光により発生されたキャリアの収集、蓄積に何ら影響を及ぼさない。蓄積期間の完了後、画素が蓄積した電荷を読み出す。画素を読み出す１つの方法はＮＭＯＳトランジスタ２２をオンにして画素が蓄積した電荷を出力ノード２４に取り出すことである。

Ｎ^-ウェル１２及びフローティングＰＭＯＳソース１６の電位は電荷蓄積期間中に画素が蓄積した信号により発生されたキャリアの量に依存して変わる。蓄積電荷を読み出すのに、ボディ効果を利用することで、ＰＭＯＳトランジスタ１９をソースフォロワとして使用するデュアルゲートＰＭＯＳトランジスタ１９を構成することができる。これを回路図で示したのが図２Ｂであり、図示のようにＮＭＯＳトランジスタ２２はソースが出力ノード２４に接続され、ゲートが選択ノード２６に接続される。リセットノード３０は画素をリセットするためにグラウンドに接続され、あるいは使用される。Ｎ^-ウェル１２の電位はＰＭＯＳトランジスタ１９のチャンネル２８の電導率に影響を及ぼすため（図２Ａ参照）、Ｎ^-ウェル１２はデュアルゲートＰＭＯＳトランジスタ１９の第２のゲートを構成する。この場合、ＰＭＯＳトランジスタ１９のゲート２０はゲイン制御として用いられる。

本発明の埋め込みゲートＰＭＯＳトランジスタ１９構成の画素に適用できる幾つかの読み出し回路がある。図３Ａと図３Ｂにその一例を示す。図３Ａと図３Ｂにおいて同様の回路素子には同様の参照番号が付されている。図３Ａに示すように、この具体例では、前と同様に第１のＰ⁺領域１４はＮ^-ウェル１２内に形成したＰＭＯＳトランジスタ１９のソースを、第２のＰ⁺領域１６はそのドレインを形成する。Ｎ^-ウェル１２はＰ^-基板１０内に形成される。ゲート酸化物１８がＰＭＯＳトランジスタ１９のチャンネル２８上に形成され、このゲート酸化物１８の上にゲート電極２０が形成される。ＰＭＯＳトランジスタ１９のドレイン１６はリセットノード３０に接続され、Ｐ^-基板１０は同基板１０に接触するＰ⁺コンタクト２１を介してグラウンド電位に保持される。前と同様に、第１のＮＭＯＳトランジスタ２２のソースはＰＭＯＳトランジスタ１９のソース１４に接続され、第１のＮＭＯＳトランジスタ２２のドレインは出力ノード２４に接続される。図３Ａに示すように、Ｎ^-ウェル１２内にＮ⁺領域３４が形成され、第２のＮＭＯＳトランジスタ３２のソースに接続される。同ＮＭＯＳトランジスタ３２のドレインは第１のＮＭＯＳトランジスタ２２のゲートに接続される。第２のＮＭＯＳトランジスタ３２のゲートは第１のＮＭＯＳトランジスタ２２のソースに接続される。図３Ｂのダイオード３１は図３ＡにおけるＮ⁺領域３４とＮ^-ウェル１２間の接合を表している。ダイオード３１のカソード電位はＮ^-ウェル１２の電位であり、画素が電気蓄積サイクルを完了した後でこの電位が読み出すべき信号となる。

リセット動作中、ＰＭＯＳトランジスタ１９のゲート２０はグラウンド電位に置かれる一方でリセットノード３０はＶ_DD電位に置かれる。この例において、回路の最高電位はＶ_DD電位であり、約４．５〜５．５ボルト、代表的には５．０ボルトである。これにより、ＰＭＯＳトランジスタ１９はオンになり、Ｎ^-領域１２は、ほぼＶ_DDに等しくなり、すなわちＶ_DDマイナス小さな拡散電位になり、第２のＮＭＯＳトランジスタ３２はオンになる。この拡散電位はＰ⁺ソース／Ｎ^-ウェル接合間の電圧降下である。第１のＮＭＯＳトランジスタ２２のゲート電位は同ＮＭＯＳトランジスタ２２のソース電位より低いため、第１のＮＭＯＳトランジスタ２２はオフになる。そこでリセットノード３０をグラウンド電位に戻してＰＭＯＳトランジスタ１９をオフにする。第２のＮＭＯＳトランジスタ３２は順方向バイアスが依然として閾値電圧より大きいため、オンのままである。第１のＮＭＯＳトランジスタ２２はそのゲート電位がそのソース電位より低いため、オフのままである。第１のＮＭＯＳトランジスタ２２はリセット中、オフしているので、出力ノード２４の電位は問題にならない。

画素をリセットした後、光により発生されたキャリアによりＮ^-ウェル１２とＰＭＯＳトランジスタ１９のフローティングソース１４の電位は下がる。画素を読み出す際に、ＰＭＯＳトランジスタ１９のゲート２０電位はＶ_DD電位からグラウンド電位にランプ（傾斜）される。このゲート２０電位がＰＭＯＳトランジスタ１９のソース１４電位−第２のＮＭＯＳトランジスタ３２の閾値電圧より低くなるとＰＭＯＳトランジスタ１９はオンになる。これによりＰＭＯＳトランジスタ１９のソース１４電位はグラウンド電位になり、ダイオード３１に逆バイアスがかかる（図３Ｂ参照）。これにより第２のＮＭＯＳトランジスタ３２はオフし、信号レベル、すなわちＮ^-ウェル１２の電位が第１のＮＭＯＳトランジスタ２２のゲートに保持される。読み出しサイクル中、ＰＭＯＳトランジスタ１９のゲート２０はゲイン調整のコントロールとして使用できる。

ＰＭＯＳトランジスタ１９のゲート２０電位のランプ動作により画素信号レベル、すなわちＮ^-ウェル１２の電位を検出でき、また基本的なアナログ／デジタル変換器用タイマに合わせて傾斜変化を利用することができる。このタイマはＰＭＯＳトランジスタ１９のゲート２０電位がＶ_DD電位からグラウンド電位に向けてランプを開始する時点で起動する。ＰＭＯＳトランジスタ１９がスイッチオンした時刻が画素の検出した信号のデジタル値を表す。後の利用のためこの時刻を記憶することができる。画素が行及び列のアレイ状に配置され、グローバルタイマが各列の最下部に設けられる場合、選択した行の各画素におけるＰＭＯＳトランジスタがオンしたオンタイムが記憶され、各オンタイムが信号のデジタル値を表現し、これにより、基本的なアナログ／デジタル変換器が構成される。

Ｎ^-ウェル１２の電位は第１のＮＭＯＳトランジスタ２２のゲートに保持、記憶されるので、画像内記憶機能付きスナップショット撮像装置を実現できる。第１のＮＭＯＳトランジスタ２２のゲートは非破壊式でＮ^-ウェル１２の電位を保持、記憶するので、画素行列のアレイは同一の期間について積分を行って、アレイの各画素に係る第１のＮＭＯＳトランジスタ２２のゲートに個々の画素信号を記憶することができる。アレイの各画素に係る第１のＮＭＯＳトランジスタ２２のソースに結合し、ゲートが順次列アドレッシング回路に接続された読み出し用トランジスタのような手段を用いることで、ラスタ走査による単一出力により各列を選択的に読み出すことができる。

この基本の回路ブロックを画素の相関二重サンプリング（correlated double sampling：ＣＤＳ）のために、反復構成して利用することができる。この具体例を図４Ａと図４Ｂに示す。図４Ａと図４Ｂにおいて同様の回路素子には同様な参照番号が付されてある。図４Ａと図４Ｂは単一のＮ^-ウェル内に構成した２個のデュアルゲートＰＭＯＳトランジスタを示したものである。図４Ａに示すように、第１のＰ⁺タイプシリコン領域４０、第２のＰ⁺タイプシリコン領域４２、及び第３のＰ⁺タイプシリコン領域４４がＮ^-ウェル１２内に形成される。第１のＰ⁺タイプシリコン領域４０は第１のＰＭＯＳトランジスタ５６のソースを形成し、第３のＰ⁺タイプシリコン領域４４は第２のＰＭＯＳトランジスタ６０のソースを形成する。第２のＰ⁺タイプシリコン領域４２は第１のＰＭＯＳトランジスタ５６及び第２のＰＭＯＳトランジスタ６０双方のドレインを形成する。第１のゲート酸化物４６及び第１のゲート電極５２が第１のＰＭＯＳトランジスタ５６のチャンネル上に形成される。また、第２のゲート酸化物４８及び第２のゲート電極５０が第２のＰＭＯＳトランジスタ６０のチャンネル上に形成される。前の実施形態と同様に、Ｎ^-ウェル１２には画素のリセット中、回路の最高電位のバイアスがかかる。これにより、Ｎ^-ウェル１２領域はＮ^-ウェル１２／Ｐ^-基板１０間接合の拡散長内で発生した、全ての光により発生された電子を収集、蓄積することができる。この具体例において、回路の最高電位はＶ_DD電位である。そして、Ｖ_DD電位は約４．５〜５．５ボルト、代表的には５．０ボルトである。図４Ａに示すように、Ｐ^-基板１０はグラウンド電位に置かれるＰ⁺コンタクト２１をＰ^-基板１０に接触させることでグラウンド電位に保持される。Ｐ⁺領域４２に接続されるリセットノード５８の電位をリセット中にＶ_DDに上げることにより画素をリセットするとともに、画素が信号により発生された電子の蓄積中は同リセットノード５８の電位をグラウンド電位に戻す。

第２のＰ⁺タイプシリコン領域４２は第１のＰＭＯＳトランジスタ５６及び第２のＰＭＯＳトランジスタ６０双方の共通ドレインを形成するものであって、リセットノード５８に接続され、一方、Ｐ^-基板１０は同Ｐ^-基板１０に設けたＰ⁺コンタクト２１を介してグラウンド電位に保持される。第１のＮＭＯＳトランジスタ７０は、ソースが第１のＰＭＯＳトランジスタ５６のソース４０に接続され、ドレインが第１の出力ノード７８に接続される。図４Ａに示すように、第１のＮ⁺領域８２がＮ^-ウェル１２内に形成され、第２のＮＭＯＳトランジスタ７２のソースに接続される。この第２のＮＭＯＳトランジスタ７２のドレインは第１のＮＭＯＳトランジスタ７０のゲートに接続される。そして第２のＮＭＯＳトランジスタ７２のゲートは第１のＮＭＯＳトランジスタ７０のソースに接続される。第３のＮＭＯＳトランジスタ７４のソースは第２のＰＭＯＳトランジスタ６０のソース４４に接続され、同ＮＭＯＳトランジスタ７４のドレインは第２の出力ノード８０に接続される。図４Ａに示すように、第２のＮ⁺領域８４がＮ^-ウェル１２内に形成され、第４のＮＭＯＳトランジスタ７６のソースに接続される。同ＮＭＯＳトランジスタ７６のドレインは第３のＮＭＯＳトランジスタ７４のゲートに接続される。同ＮＭＯＳトランジスタ７６のゲートは第３のＮＭＯＳトランジスタ７４のソースに接続される。

図４Ｂは図４Ａ及び図４Ｂの回路動作を理解するのに役立つように、図４Ａに示す回路の回路図を示したものである。図４Ｂにおける第１のダイオード８３は図４Ａにおける第１のＮ⁺領域８２／Ｎ^-ウェル１２間の接合を表している。また、図４Ｂにおける第２のダイオード８５は図４Ａにおける第２のＮ⁺領域８４／Ｎ^-ウェル１２間の接合を表している。第１のダイオード８３及び第２のダイオード８５のカソード電位はＮ^-ウェル１２の電位であり、これが画素の電荷蓄積サイクル完了後に読み出すべき信号になる。

リセット動作中に、第１のＰＭＯＳトランジスタ５６の第１のゲート５２及び第２のＰＭＯＳトランジスタ６０の第２のゲート５０をグラウンド電位にセットするとともに、リセットノード５８の電位をグラウンド電位からＶ_DDに上げる。リセットが完了したら、第２のゲート５０の電位をＶ_DDに上げる一方でリセットノード５８の電位はＶ_DDに保持し、第１のゲート５２の電位もグラウンド電位のままにする。これにより、第３のＮＭＯＳトランジスタ７４のゲートにおいてＮ^-ウェル１２／Ｐ^-基板１０間のＰＮ接合に関する基準電圧が記憶される。次に第２のゲート５０電位をＶ_DDに保ったままリセットノード５８の電位をグラウンド電位に戻して電荷積分サイクルを開始する。電荷積分サイクルの間、電荷の蓄積に伴ってＮ^-ウェル１２／Ｐ^-基板１０間のＰＮ接合間電圧は減少し、第１のゲート５２の電位は上昇する。電荷積分サイクルの終了時に、第２のゲート５０の電位をグラウンド電位に戻す一方、リセットノード５８の電位はグラウンド電位のままに保持し、信号発生電荷を求める基になるＮ^-ウェル１２／Ｐ^-基板１０間のＰＮ接合間電圧を第１のＮＭＯＳトランジスタ７０のゲートに記憶する。

本発明においては、Ｐ^-基板に形成したＮ^-ウェルにより信号により発生されたキャリアを蓄積するための接合を形成する。しかしながら当業者には直ちに明らかなように、本発明はＮ^-基板に形成したＰ^-ウェルを用いても同様に機能するものである。この場合において、Ｎ⁺領域はＰ⁺領域に置換され、Ｐ⁺領域はＮ⁺領域に置換され、Ｐ^-領域はＮ^-領域に置換され、Ｎ^-領域はＰ^-領域に置換され、同様にＰ領域はＮ領域に置換され、Ｎ領域はＰ領域に置換される。また、ＰＭＯＳトランジスタはＮＭＯＳトランジスタに置換され、ＮＭＯＳトランジスタはＰＭＯＳトランジスタに置換され、回路の最高電圧は回路の最低電圧に置換される。

以上、本発明を好ましい実施形態について特に図示し、説明してきたが、当業者には明らかなように、本発明の趣旨及び範囲を逸脱することなく形態及び詳細について様々な変更が可能である。

Ｐ^-エピタキシャルシリコン層内に形成した複数のＮ^-ウェルの上面図を示す。 ＰＭＯＳトランジスタを形成したＮ^-ウェル画素の断面図とともにＮ^-ウェル画素を読み出すためのＮＭＯＳトランジスタ回路図を示す。 図２Ａに示す回路の回路図を示す。 ＰＭＯＳトランジスタ及びＮ⁺領域を形成したＮ^-ウェル画素の断面図とともにＮ^-ウェル画素を読み出すためのＮＭＯＳトランジスタ回路図を示す。 図３Ａに示す回路の回路図を示す。 ２個のＰＭＯＳトランジスタを形成したＮ^-ウェル画素の断面図とともにＮ^-ウェル画素を読み出すために使用する４個のＮＭＯＳトランジスタの回路図を示す。 図４Ａに示す回路の回路図を示す。

Claims (26)

1. Ｐ^-シリコン基板と、
   前記Ｐ^-シリコン基板内に形成されるＮ^-ウェルと、当該Ｎ^-ウェルと前記Ｐ^-シリコン基板間の接合が信号により発生されたキャリアを蓄積できる画素を形成しており、
   前記Ｎ^-ウェルに形成される第１のＰ⁺領域及び第２のＰ⁺領域と、
   前記Ｎ^-ウェルに形成されるソース、ドレイン、チャンネル、及びゲートを備えるＰＭＯＳトランジスタと、前記第１のＰ⁺領域が前記ソースを形成し、前記第２のＰ⁺領域が前記ドレインを形成し、前記Ｎ^-ウェルのうち前記第１のＰ⁺領域と前記第２のＰ⁺領域間にある部分が前記ＰＭＯＳトランジスタの前記チャンネルを形成して成り、
   前記ＰＭＯＳトランジスタの前記チャンネル上に形成されるゲート酸化物と、
   前記ＰＭＯＳトランジスタの前記チャンネル上に形成される前記ゲート酸化物上に形成され、前記ＰＭＯＳトランジスタの前記ゲートを形成する電極と、
   を備えたＣＭＯＳ回路。
2. 前記信号により発生されたキャリアは、光により発生されたキャリアであることを特徴とする、請求項１記載のＣＭＯＳ回路。
3. 前記第１のＰ⁺領域及び前記第２のＰ⁺領域は、前記画素が前記信号により発生されたキャリアを蓄積しているときに前記Ｎ^-ウェルの電位より低い電位に保たれることを特徴とする、請求項１記載のＣＭＯＳ回路。
4. 前記第１のＰ⁺領域と前記Ｎ^-ウェル間の接合に順バイアスがかかるときに当該接合間に生じる電位降下である順バイアス電位を、ＣＭＯＳ回路における最高電位から差し引いた電位に前記Ｎ^-ウェルの電位にすることにより前記画素をリセットすることを特徴とする、請求項１記載のＣＭＯＳ回路。
5. 前記第１のＰ⁺領域をＣＭＯＳ回路における最高電位にした後、前記第１のＰ⁺領域をグラウンド電位にすることにより前記画素をリセットすることを特徴とする、請求項１記載のＣＭＯＳ回路。
6. さらに、出力ゲートに接続されるドレイン、ゲート、及び前記ＰＭＯＳトランジスタの前記ソースに接続されるソースを備えるＮＭＯＳトランジスタが設けられることを特徴とする、請求項１記載のＣＭＯＳ回路。
7. 前記ＰＭＯＳトランジスタの前記ドレインはグラウンド電位に接続されることを特徴とする、請求項６記載のＣＭＯＳ回路。
8. 前記ＮＭＯＳトランジスタは前記画素のリセットされている時にオンになることを特徴とする、請求項６記載のＣＭＯＳ回路。
9. 前記ＮＭＯＳトランジスタは前記画素が前記信号により発生されたキャリアを蓄積しているときにオフになることを特徴とする、請求項６記載のＣＭＯＳ回路。
10. 前記ＮＭＯＳトランジスタは前記画素が読み出されているときにオンになり、信号により発生された蓄積キャリア数に相当する信号が前記出力ノードに送られることを特徴とする、請求項６記載のＣＭＯＳ回路。
11. 前記出力ノードは前記画素のリセット中にＣＭＯＳ回路内の最高電位に保持されることを特徴とする、請求項６記載のＣＭＯＳ回路。
12. Ｐ^-シリコン基板と、
    前記Ｐ^-シリコン基板に形成されるＮ^-ウェルと、前記Ｐ^-シリコン基板における当該Ｎ^-ウェルが信号により発生されたキャリアを蓄積できる画素を形成しており、
    前記Ｎ^-ウェル内に形成される第１のＰ⁺領域及び第２のＰ⁺領域と、
    前記Ｎ^-ウェル内に形成されるソース、ドレイン、チャンネル、及びゲートを備えるＰＭＯＳトランジスタと、前記第１のＰ⁺領域が前記ソースを形成し、前記第２のＰ⁺領域が前記ドレインを形成し、前記Ｎ^-ウェルのうち前記第１のＰ⁺領域と前記第２のＰ⁺領域間にある部分が前記ＰＭＯＳトランジスタの前記チャンネルを形成しており、
    前記ＰＭＯＳトランジスタの前記チャンネル上に形成されるゲート酸化物と、
    前記ＰＭＯＳトランジスタの前記チャンネル上に形成されるゲート酸化物上に形成され、前記ＰＭＯＳトランジスタの前記ゲートを形成する電極と、
    出力ノードに接続されるドレイン、ゲート、及び前記ＰＭＯＳトランジスタの前記ソースに接続されるソースを備える第１のＮＭＯＳトランジスタと、
    前記Ｎ^-ウェルに形成されるＮ⁺領域と、
    前記Ｎ^-ウェルに形成される前記Ｎ⁺領域に接続されるソース、前記第１のＮＭＯＳトランジスタの前記ゲートに接続されるドレイン、及び前記第１のＮＭＯＳトランジスタの前記ソースに接続されるゲートを備える第２のＮＭＯＳトランジスタと、
    を備えるＣＭＯＳ回路。
13. 前記信号により発生されたキャリアは光により発生されたキャリアであることを特徴とする、請求項１２記載のＣＭＯＳ回路。
14. 前記第１のＰ⁺領域及び前記第２のＰ⁺領域は前記画素が前記信号により発生されたキャリアを蓄積しているときに前記Ｎ^-ウェルの電位より低い電位に保たれることを特徴とする、請求項１２記載のＣＭＯＳ回路。
15. 前記第１のＰ⁺領域をＣＭＯＳ回路内の最高電位にすることにより前記画素をリセットすることを特徴とする、請求項１２記載のＣＭＯＳ回路。
16. 前記画素のリセットされている時に、前記ＰＭＯＳトランジスタの前記ゲートはグラウンド電位に保持され、前記ＰＭＯＳトランジスタの前記ドレインはＣＭＯＳ回路における最高電位に保持され、前記ＰＭＯＳトランジスタはオフになり、前記第１のＮＭＯＳトランジスタはオンになり、前記第２のＮＭＯＳトランジスタはオフになることを特徴とする、請求項１２記載のＣＭＯＳ回路。
17. 前記画素が信号により発生されたキャリアを蓄積しているときに、前記ＰＭＯＳトランジスタの前記ドレインはグラウンド電位に保持され、前記ＰＭＯＳトランジスタはオフになり、前記第１のＮＭＯＳトランジスタはオンになり、前記第２のＮＭＯＳトランジスタはオフになることを特徴とする、請求項１２記載のＣＭＯＳ回路。
18. 前記画素が読み出されているときに、前記ＰＭＯＳトランジスタの前記ゲートの電位がＣＭＯＳ回路内の最高電位からグラウンド電位にランプすることを特徴とする、請求項１２記載のＣＭＯＳ回路。
19. 前記画素が読み出された後、前記画素において信号により発生された蓄積キャリア数に比例する信号が前記第１のＮＭＯＳトランジスタのゲートに記憶されることを特徴とする、請求項１２記載のＣＭＯＳ回路。
20. Ｐ^-シリコン基板と、
    前記Ｐ^-シリコン基板に形成されるＮ^-ウェルと、前記Ｐ^-シリコン基板に形成される当該Ｎ^-ウェルが信号により発生されたキャリアを蓄積できる画素を形成しており、
    前記Ｎ^-ウェルに形成される第１のＰ⁺領域、第２のＰ⁺領域、及び第３のＰ⁺領域と、
    前記Ｎ^-ウェルに形成されるソース、ドレイン、及びチャンネルを備える第１のＰＭＯＳトランジスタと、前記第１のＰ⁺領域が当該第１のＰＭＯＳトランジスタの前記ソースを形成し、前記第２のＰ⁺領域が当該第１のＰＭＯＳトランジスタの前記ドレインを形成し、前記Ｎ^-ウェルのうち前記第１のＰ⁺領域と前記第２のＰ⁺領域間にある部分が当該第１のＰＭＯＳトランジスタの前記チャンネルを形成しており、
    前記Ｎ^-ウェルに形成されるソース、ドレイン、及びチャンネルを備える第２のＰＭＯＳトランジスタと、前記第３のＰ⁺領域が当該第２のＰＭＯＳトランジスタの前記ソースを形成し、前記第２のＰ⁺領域が当該第２のＰＭＯＳトランジスタの前記ドレインを形成し、前記Ｎ^-ウェルのうち前記第２のＰ⁺領域と前記第３のＰ⁺領域間にある部分が当該第２のＰＭＯＳトランジスタの前記チャンネルを形成しており、
    前記第１のＰＭＯＳトランジスタの前記チャンネル上のゲート酸化物上に形成され、前記第１のＰＭＯＳトランジスタのゲートを形成する第１のゲート電極と、
    前記第２のＰＭＯＳトランジスタの前記チャンネル上のゲート酸化物上に形成され、前記第２のＰＭＯＳトランジスタのゲートを形成する第２のゲート電極と、
    第１の出力ノードに接続されるドレイン、ゲート、及び前記第１のＰＭＯＳトランジスタの前記ソースに接続されるソースを備える第１のＮＭＯＳトランジスタと、
    前記Ｎ^-ウェル内に形成される第１のＮ⁺領域と、
    前記Ｎ^-ウェル内に形成される前記第１のＮ⁺領域に接続されるソース、前記第１のＮＭＯＳトランジスタの前記ゲートに接続されるドレイン、及び前記第１のＮＭＯＳトランジスタの前記ソースに接続されるゲートを備える第２のＮＭＯＳトランジスタと、
    第２の出力ノードに接続されるドレイン、ゲート、及び前記第２のＰＭＯＳトランジスタの前記ソースに接続されるソースを備える第３のＮＭＯＳトランジスタと、
    前記Ｎ^-ウェル内に形成される第２のＮ⁺領域と、
    前記Ｎ^-ウェル内に形成される前記第２のＮ⁺領域に接続されるソース、前記第３のＮＭＯＳトランジスタの前記ゲートに接続されるドレイン、及び前記第３のＮＭＯＳトランジスタの前記ソースに接続されるゲートを備える第４のＮＭＯＳトランジスタと、
    を備えるＣＭＯＳ回路。
21. 前記信号により発生されたキャリアは光により発生されたキャリアであることを特徴とする、請求項２０記載のＣＭＯＳ回路。
22. 前記第１のＰ⁺領域、前記第２のＰ⁺領域、及び前記第３のＰ⁺領域は前記画素が前記信号により発生されたキャリアを蓄積しているときに前記Ｎ^-ウェルの電位より低い電位に保たれることを特徴とする、請求項２０記載のＣＭＯＳ回路。
23. 前記第１のＰ⁺領域と前記Ｎ^-ウェル間の接合に順バイアスがかかるときに当該接合間に生じる電位降下である順バイアス電位をＣＭＯＳ回路における最高電位から差し引いた電位に前記Ｎ^-ウェルの電位をすることにより前記画素をリセットすることを特徴とする、請求項２０記載のＣＭＯＳ回路。
24. 前記画素のリセットされている時に、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタの前記ゲートはグラウンド電位に保持される一方で、前記第２のＰ⁺領域の電位はグラウンド電位からＣＭＯＳ回路における最高電位に上げられることを特徴とする、請求項２０記載のＣＭＯＳ回路。
25. 第１の期間において、前記第２のＰＭＯＳトランジスタの前記ゲート及び前記第２のＰ⁺領域はＣＭＯＳ回路における最高電位に保持され、前記第１のＰＭＯＳトランジスタの前記ゲートはグラウンド電位に保持され、前記第１の期間に続いて前記画素が信号により発生されたキャリアを蓄積する第２の期間において、前記第２のＰ⁺領域はグラウンド電位に保持され、前記第２のＰＭＯＳトランジスタの前記ゲートはＣＭＯＳ回路における最高電位に保持され、前記第１のＰＭＯＳトランジスタの前記ゲートの電位はグラウンド電位からＣＭＯＳ回路内の最高電位に向けてランプすることを特徴とする、請求項２０記載のＣＭＯＳ回路。
26. 前記画素が読み出されるときに、前記第２のＰＭＯＳトランジスタの前記ゲート及び前記第２のＰ⁺領域はグラウンド電位に保持され、前記信号により発生された蓄積キャリア数に比例する信号が前記第３のＮＭＯＳトランジスタの前記ゲートに記憶されることを特徴とする、請求項２０記載のＣＭＯＳ回路。

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