JP2004289134A

JP2004289134A - 電荷検出装置

Info

Publication number: JP2004289134A
Application number: JP2004040450A
Authority: JP
Inventors: Toshihiro Kuriyama; 俊寛栗山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-03-06
Filing date: 2004-02-17
Publication date: 2004-10-14
Anticipated expiration: 2024-02-17
Also published as: CN1527397A; US7034347B2; CN100382329C; US20040183109A1; JP3793205B2

Abstract

【課題】蓄積電荷を低電圧かつ高効率で電圧に変換でき、また出力電圧のダイナミックレンジが広く、変換効率のリニアリティが良好な電荷検出装置を提供する。
【解決手段】Ｐ型ウェル１０１内に形成された低濃度のＮ型（Ｎ−）層１０８と、Ｎ−層と主表面との間に形成された高濃度のＮ型（Ｎ＋）層とからなる電荷蓄積部を備え、Ｎ＋層は、出力回路の増幅用トランジスタ４０５の入力端子に接続され、蓄積電荷の排出においてＮ＋層に逆バイアスが印加された後、少なくとも飽和電荷の蓄積に至るまでは、Ｎ−層が全て空乏化している構成をとる。
【選択図】図１Ａ

Description

本発明は、ＣＣＤセンサやＣＭＯＳセンサ等の固体撮像装置に適用される電荷検出装置に関する。

固体撮像装置の代表的なものには、フォトダイオードおよびＣＣＤシフトレジスタからなるＣＣＤセンサや、フォトダイオードおよびＭＯＳトランジスタからなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセンサと呼ばれるものがある。

ＡＰＳは、１画素毎にフォトダイオード、ＭＯＳスイッチ、フォトダイオードからの信号を増幅するための増幅回路などを含み、「ＸＹアドレッシング」や「センサと信号処理回路の１チップ化」などが可能であるといった多くのメリットを有している。しかし、その一方で、ＡＰＳは、１画素内の素子数が多いことから、画素開口率の小さいことや、光学系の大きさを決定するチップサイズの縮小化が困難であり、市場の大部分をＣＣＤセンサが占めている。

近年は、ＭＯＳトランジスタの微細化技術の向上と「センサと信号処理回路の１チップ化」や「低消費電力化」などの要求の高まりから、ＡＰＳが注目を集めている。

図４Ａは、従来のＡＰＳにおける光電変換部の半導体断面構造および出力回路の構成を示す図である。この従来例の構成について、以下で簡単に説明する。図４Ａにおいて、光電変換部（フォトダイオード）は、いわゆるＰ型半導体基板４０１の表面にＮ（Ｎ＋）層４０２を形成したＰＮ接合型であり、電荷蓄積部を兼ねた拡散浮遊領域からなる。４０３はリセット電極４０４に印加されるリセット制御信号に応じて拡散浮遊領域を所定の電圧（電源電圧ＶＣＣ）にリセットするリセット用ＭＯＳトランジスタで、４０５は拡散浮遊領域の電圧を増幅する増幅用ＭＯＳトランジスタ（ソースフォロワ回路）、４０６は行選択用ＭＯＳトランジスタ、４０７は出力端子である。なお、図４Ａにおいて、破線は空乏層端を表す。

次に、このように構成されたフォトダイオードの動作の概要について説明する。予め、拡散浮遊領域を所定の電圧（電源電圧ＶＣＣ）にリセットしておく。光が入射すると、光電変換により生成された電子がフォトダイオードのｎ層４０２に蓄積する。蓄積電荷Ｑは、拡散浮遊容量Ｃｆｄにより電圧に変換され、拡散浮遊領域の電圧は、リセット電圧からＱ／Ｃｆｄ分の電圧だけ低下する。この電圧の変化は、リセットＭＯＳトランジスタ４０３がオフで、行選択用ＭＯＳトランジスタ４０６がオンである場合に、増幅用ＭＯＳトランジスタ４０５、行選択用ＭＯＳトランジスタ４０６を介して出力端子４０７から出力される。
特開平９−２３２５５５号公報

しかしながら、従来例の構成では、電荷電圧変換部である浮遊拡散領域の容量Ｃｆｄが、ＭＯＳトランジスタの微細化に応じてＰ型半導体基板（Ｐ型ウェル）４０１の不純物濃度が高くなることにより大きくなる。そのため、変換効率（Ｑ／Ｃｆｄ）が低くなり、出力電圧が低下するという問題があった。

図４Ｂは、浮遊拡散領域の容量Ｃｆｄの電圧依存性を示すグラフである。横軸は印加電圧Ｖで縦軸は容量Ｃｆｄである。図４Ｂにおいて、リセット時には、印加電圧Ｖは電源電圧ＶＣＣに近い電圧であり、出力端子４０７からは信号が出力されない。

図４Ｂから分かるように、印加電圧Ｖを大きくしていくと容量Ｃｆｄは低減でき、変換効率（Ｑ／Ｃｆｄ）を高くすることはできるが、印加電圧Ｖを大きくすることは、すなわち電源電圧ＶＣＣの上昇を伴う。このことは、微細化ＭＯＳトランジスタに必要な低電圧化に反するものであり、トランジスタ特性を満足できなくなる。

また、印加電圧Ｖの変化に伴う変換効率の変化を所定の範囲内に抑えるために、容量Ｃｆｄの使用可能な範囲ΔＣｆｄを規定すると、出力電圧のダイナミックレンジが狭くなる、逆に所定のダイナミックレンジを確保しようとすると、印加電圧Ｖの変化に対する容量Ｃｆｄの変化量が大きく、信号電荷量に対する出力電圧の変動が大きく、すなわち変換効率のリニアリティが悪くなるという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、蓄積電荷を低電圧かつ高効率で電圧に変換でき、また出力電圧のダイナミックレンジが広く、変換効率のリニアリティが良好な電荷検出装置を提供することにある。

前記の目的を達成するため、本発明に係る電荷検出装置は、一主表面を含む半導体基板上に形成された第１導電型（Ｐ型）の第１の領域（Ｐ型ウェル）と、第１の領域内に形成された第２導電型（Ｎ型）の第２の領域（Ｎ−層）と、第２の領域と主表面との間に形成された第２導電型（Ｎ型）の第３の領域（Ｎ＋層）とからなる電荷蓄積部を備え、電荷蓄積部の第３の領域は、出力回路の入力端子に接続され、第３の領域に対し電荷蓄積部に蓄積された蓄積電荷を排出するリセット電圧が印加された後、第２の領域が全て空乏化していることを特徴とする。

また、本発明に係る電荷検出装置は、一主表面を含む半導体基板上に形成された第１導電型（Ｐ型）の第１の領域（Ｐ型ウェル）と、第１の領域内に形成された第２導電型（Ｎ型）の第２の領域（Ｎ−層）と、第２の領域と主表面との間に形成された第２導電型（Ｎ型）の第３の領域（Ｎ＋層）とからなる電荷蓄積部を備え、電荷蓄積部の第３の領域は、出力回路の入力端子に接続され、第３の領域に対し電荷蓄積部に蓄積された蓄積電荷を排出するリセット電圧が印加された直後は、第２の領域が全て空乏化していることを特徴とする。

この構成によれば、電源電圧を低電圧化しても電荷を高い変換効率で電圧に変換でき、すなわち広いダイナミックレンジで高い変換効率を維持することができる。

なお、リセット電圧が印加された直後から、少なくとも飽和電荷の蓄積に至るまでは、第２の領域が空乏化していることが好ましい。これにより、電荷蓄積部の拡散浮遊容量の変動を抑えてリニアリティ特性を良好にするとともに、広いダイナミックレンジを確保することが可能である。

また、本発明に係る電荷検出装置においては、第２の領域の不純物濃度は、第３の領域の不純物濃度よりも低いことが好ましい。

また、本発明に係る電荷検出装置においては、第２の領域は、同一導電型の複数の領域で形成されており、表面側の領域の不純物濃度が、該表面側の領域より深い領域の不純物濃度よりも低いことが好ましい。

また、本発明に係る電荷検出装置においては、主表面における第３の領域の面積は、第２の領域と第３の領域が接する部分の面積と同等もしくは広いことが好ましい。

また、第２の領域の不純物濃度は、２．０×１０¹⁶ｃｍ^-3以下であることが好ましい。

本発明によれば、固体撮像装置のフォトダイオードに蓄積された電荷を低電圧かつ高効率で電圧に変換でき、しかも変換効率の蓄積電荷量に対する依存性が小さいため、出力電圧のダイナミックレンジが広く、変換効率のリニアリティが良好な電荷検出装置を提供することが可能となる。

以下、本発明の好適な実施例について、図面を参照しながら説明する。

図１Ａは、本発明の実施例１に係る電荷検出装置における光電変換部の半導体断面構造および出力回路の構成を示す図である。なお、図１Ａにおいて、従来例の説明で参照した図４Ａと同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。なお、図中、破線は空乏層端を表す。

光電変換部は、Ｐ型半導体基板（あるいはＰ型ウェル）１０１上に、フォトダイオードのＮ層１０８を形成し、その上にフォトダイオードのＮ層１０２を表面の不純物濃度が高くなるように形成して構成されている。そして、この光電変換部は、電荷蓄積部を兼ねた拡散浮遊領域としても機能し、出力回路の増幅用ＭＯＳトランジスタ４０５のゲートに接続され、増幅用ＭＯＳトランジスタ４０５のドレインには電源電圧ＶＣＣが供給され、そのソースには、行選択用ＭＯＳトランジスタ４０６のドレインが接続され、行選択用ＭＯＳトランジスタ４０６のソースには、図示しないが、増幅用ＭＯＳトランジスタ４０５の負荷となる電流源が接続されて、ソースフォロワ増幅回路を構成している。

本実施例１の作成方法を簡単に記す。Ｐ型半導体基板（あるいはＰ型ウェル）１０１上に、イオンインプラを用いて、表面の高濃度Ｎ層（Ｎ＋）１０２は、ヒ素を１０ｋｅＶのエネルギー、４．０×１０¹⁴ｃｍ^-2の濃度で形成し、表面側の低濃度Ｎ層（Ｎ−）１０８は、ヒ素を１０００ｋｅＶのエネルギー、１．０×１０¹²ｃｍ^-2の濃度で形成するものである。

このときに、図１Ａに示すようにＮ層１０２と１０８が接する部分で、１０２の領域を１０８の領域と同じかそれよりも広くすることにより、基板表面付近のＮ層の不純物濃度を高濃度に保つことが出来るので、Ｐ型半導体基板１０１とフォトダイオードのＮ層（１０２，１０８）との基板表面付近での空乏層領域の広がりが抑制され界面準位の多い基板表面付近で発生する暗電流を抑制できる。

そして所望の熱処理を行い、さらに、熱酸化法により基板表面全般にゲート酸化膜を５ｎｍ形成後、各ＭＯＳトランジスタの制御電極を形成する。つぎに、ソース・ドレインを形成し、層間膜を成長させ、コンタクトホールを形成した後に、配線を施す。

また、拡散浮遊領域として機能する光電変換部には、拡散浮遊領域の蓄積電荷をリセットするためのリセット用ＭＯＳトランジスタ４０３のソースが接続され、そのドレインには電源電圧ＶＣＣが供給されている。

次に、このように構成された電荷検出装置における読み出し動作について説明することで、本実施例の利点を明らかにする。

予め、リセット用ＭＯＳトランジスタ４０３をオンすることにより、拡散浮遊領域を電源電圧ＶＣＣに近い電圧（リセット電圧）にリセットしておく。光が入射すると、光電変換により生成された電子がフォトダイオードのＮ−層１０８に蓄積する。蓄積電荷Ｑは、拡散浮遊容量Ｃｆｄにより電圧に変換され、拡散浮遊領域の電圧は、リセット電圧からＱ／Ｃｆｄ分の電圧だけ低下する。フォトダイオードの蓄積層がＰ型であるならば、転送電荷は正孔であるため、逆に電圧は上昇する。

拡散浮遊領域は、ＰＮ接合で形成されており、リセット電圧が印加されると逆バイアス電圧状態になり、拡散浮遊容量Ｃｆｄは、その時の空乏層の幅で決定される。拡散浮遊容量Ｃｆｄを小さくして、電荷電圧変換効率を高くするには、空乏層の幅を広くする必要がある。

本実施例の特徴は、拡散浮遊領域が飽和電荷が蓄積されるまでほとんどの領域が空乏化していることである。これにより、以下で述べる２つの利点があることを本発明者は見出した。

ここで、図１Ｂを参照して、本実施例による２つの利点について説明する。図１Ｂは、一例として、表面には高濃度のＮ層（Ｎ＋層）１０２、その下部に低濃度のＮ層（Ｎ−層）１０８で形成した拡散浮遊領域の容量Ｃｆｄの電圧依存性を示すグラフである。なお、図中、一点鎖線は、従来例における容量Ｃｆｄの電圧依存性を示す。

図１Ｂから分かるように、まず、第１の利点としては、従来例と比較して、印加電圧Ｖがゼロ付近の容量Ｃｆｄが低減できている点にある。また、印加電圧Ｖを増加させていくと、容量Ｃｆｄが急激に低下している変局点が存在し、このときには、表面の高濃度のＮ層（Ｎ＋層）１０２の一部と低濃度のＮ層（Ｎ−層）１０８がほとんど（９０％以上）空乏化しており、さらに、電圧を増加させていくと、Ｎ層１０２、１０８がさらに空乏化していくことにより、わずかづつ容量Ｃｆｄが低下していき、少なくともリセット直後においては、低濃度のＮ層（Ｎ−層）１０８が全て空乏化している。これが第２の利点であり、印加電圧Ｖの変化に対する容量Ｃｆｄの変化量が従来例と比較すると少ない。これは、信号電荷量に対する出力電圧の変動が少ない、すなわち変換効率のリニアリティが良く、この領域まで電荷の蓄積が可能（飽和電荷量）であることを示しており、また容量Ｃｆｄの使用可能な範囲ΔＣｆｄを従来例と同じにとった場合、出力電圧のダイナミックレンジが広いことを示している。

ＭＯＳセンサで通常使用される電源電圧３．３Ｖにおいては、低濃度のＮ層（Ｎ−層）１０８の不純物濃度を、２．０×１０¹⁶ｃｍ^-3以下に設定すれば、上記説明のように飽和電荷量の蓄積に至るまでほとんどの領域を空乏化できるものである。

図２は、本発明の実施例２に係る固体撮像素子としてＣＣＤセンサに、実施例１の電荷検出装置を適用した場合の半導体断面構造および出力回路の構成を示す図である。なお、図２において、実施例１の説明で参照した図１Ａと同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。なお、図中、破線は空乏層端を表す。

図２において、フォトダイオードとしては、ＣＣＤセンサでよく使用されているフォトダイオードのＮ層２０９の表面を高濃度のＰ層（Ｐ＋層）２１０で形成した埋め込み型を用いている。読出しゲート２１１を挟んで、実施例１による低電圧で高感度の電荷電圧変換部が接続されている。この例では、信号電荷は、埋め込みフォトダイオードに蓄積されており、読出しゲート２１１をオンする前に、リセット用ＭＯＳトランジスタ４０３をオンすることにより、拡散浮遊領域を電源電圧ＶＣＣに近い電圧（リセット電圧）にリセットする。その後に、読出しゲート２１１をオンすることにより、電荷が電荷電圧変換部である拡散浮遊領域に転送される。それ以降は、実施例１の説明と同様である。

図３は、本発明の実施例３に係る電荷検出装置における光電変換部の半導体断面構造および出力回路の構成を示す図である。なお、図３において、実施例１の説明で参照した図１Ａと同じ構成および機能を有する部分については、同一の符号を付して説明を省略する。なお、図中、破線は空乏層端を表す。

本実施例は、実施例１の構成をさらに改善したもので、本発明で最も重要な、低濃度のＮ層領域の好ましい例である。低濃度のＮ層領域は、２つの領域で構成されている。表面側の低濃度のＮ層領域（Ｎ−）３０８ａは、深部の低濃度のＮ層領域（Ｎ）３０８ｂよりも不純物濃度が低くなるように形成されている。このように形成した理由としては、表面側のＮ層領域は、最後に空乏化される領域であり、また構造的に空乏化しにくい領域であり、表面側の低濃度のＮ層領域３０１ａの不純物濃度を、深部の低濃度のＮ層領域３０１ｂの不純物濃度よりも一桁程度低く設定することで、空乏化し易くしている。これにより、実施例の利点をさらに向上させることができる。

なお、上記の各実施例では、電子を蓄積した場合を例に挙げて説明したが、本発明は、正孔を蓄積する場合や、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。たとえば、本発明をＣＣＤ固体撮像装置のフローティングディフュージョンアンプに適用すれば、上記したのと同様の効果が得られることは明白である。

また、本実施例において、低濃度のＮ層領域は２つの領域で構成したが、複数の領域で構成し、表面側の低濃度のＮ層領域（Ｎ−）を、深部の低濃度のＮ層領域よりも不純物濃度が低くなるように形成することにより同等の効果を得ることができる。

以下では、本発明に係る電荷検出装置の製造方法について、図３を用いて説明する。本実施例の電荷検出装置ならびに固体撮像装置は以下の手順で形成される。

Ｐ型基板（あるいはＰ型ウェル）３０１に対し、イオンインプラを用いて、表面の高濃度Ｎ層（Ｎ＋）１０２は、ヒ素を１０ｋｅＶのエネルギー、４．０×１０¹⁴ｃｍ^-2の濃度で形成し、表面側の低濃度Ｎ層（Ｎ−）３０８ａは、ヒ素を６００ｋｅＶのエネルギー、３．０×１０¹¹ｃｍ^-2の濃度で形成し、深部の低濃度Ｎ層（Ｎ）３０８ｂは、ヒ素１２００ｋｅＶのエネルギー、１．０×１０¹²ｃｍ^-2の濃度で形成し、熱処理を行い、さらに、熱酸化法により基板表面全般にゲート酸化膜を５ｎｍ形成後、各ＭＯＳトランジスタの制御電極を形成する。つぎに、ソース・ドレインを形成し、層間膜を成長させ、コンタクトホールを形成した後に、配線を施す。

本発明に係る電荷検出装置は、蓄積電荷を低電圧かつ高効率で電圧に変換でき、また出力電圧のダイナミックレンジが広く、変換効率のリニアリティが良好であるという利点を有し、ＣＣＤ型固体撮像装置およびＭＯＳ型センサをはじめとする増幅型固体撮像装置等に有用である。

本発明の実施の形態１に係る電荷検出装置における光電変換部の半導体断面構造および出力回路の構成を示す図図１Ａの構成における拡散浮遊領域の容量Ｃｆｄの電圧依存性を示すグラフ本発明の実施の形態２に係る固体撮像素子としてＣＣＤセンサに、実施の形態１の電荷検出装置を適用した場合の半導体断面構造および出力回路の構成を示す図本発明の実施の形態３に係る電荷検出装置における光電変換部の半導体断面構造および出力回路の構成を示す図従来の電荷検出装置における光電変換部の半導体断面構造および出力回路の構成を示す図図４Ａの構成における拡散浮遊領域の容量Ｃｆｄの電圧依存性を示すグラフ

符号の説明

１０１、２０１、３０１、４０１Ｐ型半導体基板（Ｐ型ウェル）
１０２、４０２拡散浮遊領域の高濃度Ｎ層（Ｎ＋）
４０３リセット用ＭＯＳトランジスタ
４０４リセット電極
４０５増幅用ＭＯＳトランジスタ
４０６行選択用ＭＯＳトランジスタ
４０７出力端子
１０８拡散浮遊領域の低濃度Ｎ層（Ｎ−）
３０８ａ拡散浮遊領域の表面側の低濃度Ｎ層（Ｎ−）
３０８ｂ拡散浮遊領域の深部の低濃度Ｎ層（Ｎ）
２０９フォトダイオードのＮ層
２１０フォトダイオードの表面の高濃度Ｐ層（Ｐ＋）
２１１読出しゲート

Claims

一主表面を含む半導体基板上に形成された第１導電型の第１の領域と、前記第１の領域内に形成された第２導電型の第２の領域と、前記第２の領域と主表面との間に形成された第２導電型の第３の領域とからなる電荷蓄積部を備え、
前記第３の領域は出力回路の入力端子に接続され、前記第３の領域に対し前記電荷蓄積部に蓄積された蓄積電荷を排出するリセット電圧が印加された後、前記第２の領域が全て空乏化していることを特徴とする電荷検出装置。
一主表面を含む半導体基板上に形成された第１導電型の第１の領域と、前記第１の領域内に形成された第２導電型の第２の領域と、前記第２の領域と主表面との間に形成された第２導電型の第３の領域とからなる電荷蓄積部を備え、
前記第３の領域は出力回路の入力端子に接続され、前記第３の領域に対し前記電荷蓄積部に蓄積された蓄積電荷を排出するリセット電圧が印加された直後は、前記第２の領域が全て空乏化していることを特徴とする電荷検出装置。
前記リセット電圧が印加された直後から、少なくとも飽和電荷の蓄積に至るまでは、前記第２の領域が空乏化していることを特徴とする請求項２記載の電荷検出装置。
前記第２の領域の不純物濃度は、第３の領域の不純物濃度よりも低いことを特徴とする請求項１または２記載の電荷検出装置。
前記第２の領域は、同一導電型の複数の領域で形成されており、表面側の領域の不純物濃度が、該表面側の領域より深い領域の不純物濃度よりも低いことを特徴とする請求項１記載の電荷検出装置。
前記主表面における前記第３の領域の面積は、前記第２の領域と前記第３の領域が接する部分の面積と同等もしくは広いことを特徴とする請求項１または２記載の電荷検出装置。
前記第２の領域の不純物濃度は、２．０×１０¹⁶ｃｍ^-3以下であることを特徴とする請求項１または２記載の電荷検出装置。