WO2012147302A1 - 固体撮像装置及びそれを用いたカメラシステム - Google Patents

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WO2012147302A1
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transistor
reset
state imaging
solid
imaging device
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春日　繁孝
基範 石井
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パナソニック株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a stacked solid-state imaging device.
  • a photodiode is provided inside a semiconductor substrate made of crystalline silicon, and a pixel of a CCD type or MOS type solid-state imaging device using a CCD (Charge Coupled Device) or a MOS (Metal OxideconductorSemiconductor) as a scanning circuit has rapidly become finer. It has become.
  • the pixel size which was 3 ⁇ m around 2000, became 2 ⁇ m or less in 2007.
  • a solid-state imaging device with a pixel size of 1.4 ⁇ m is scheduled to be put into practical use in 2010, and it is expected that a pixel size of 1 ⁇ m or less can be realized within a few years as the pixel size becomes finer at this pace.
  • the light absorption coefficient of crystalline silicon depends on the wavelength of light. Crystal silicon having a thickness of about 3.5 ⁇ m is required for almost completely absorbing and photoelectrically converting green light in the vicinity of a wavelength of 550 nm that determines the sensitivity of the solid-state imaging device. Therefore, it is necessary to set the depth of the photodiode as the photoelectric conversion portion formed inside the semiconductor substrate to about 3.5 ⁇ m.
  • planar pixel size is 1 ⁇ m
  • a photodiode having a depth of about 3.5 ⁇ m can be formed.
  • color mixing crosstalk
  • the photodiode is formed to be shallower than this in order to prevent color mixing, the green light absorption efficiency deteriorates and the sensitivity of the image sensor deteriorates.
  • the pixel size is reduced and the sensitivity of one pixel is lowered. In addition to this, it is fatal that the light absorption efficiency is lowered.
  • the amount of signal to be handled is determined by the saturation charge amount of the embedded photodiode which is a photodiode structure used in a general solid-state imaging device.
  • the embedded photodiode has an advantage that the signal charge accumulated inside can be transferred almost completely to the adjacent charge detection section (complete transfer). For this reason, noise related to charge transfer hardly occurs, and the embedded photodiode is widely used in solid-state imaging devices.
  • the capacity per unit area of the photodiode cannot be increased in order to realize complete transfer. For this reason, when the pixel is miniaturized, a decrease in saturation charge becomes a problem.
  • the number of saturated electrons of 10,000 electrons per pixel is required, but when the pixel size is about 1.4 ⁇ m, the number of saturated electrons is limited to about 5000 electrons.
  • a saturation electron number of about 30000 electrons per pixel is necessary.
  • a stacked solid-state imaging device has a configuration in which a photoelectric conversion film is formed on a semiconductor substrate on which a pixel circuit is formed via an insulating film. For this reason, it is possible to use a material having a large light absorption coefficient such as amorphous silicon for the photoelectric conversion film. For example, in the case of amorphous silicon, green light having a wavelength of 550 nm can be almost absorbed with a thickness of about 0.4 nm. In addition, since the embedded photodiode is not used, the capacity of the photoelectric conversion unit can be increased and the saturation charge can be increased.
  • a structure like a stack cell in a dynamic random access memory may be used.
  • the charge detection circuit of a pixel used in the above-described stacked solid-state imaging device is composed of three transistors: an amplification transistor, a reset transistor, and a selection transistor.
  • the voltage of the capacitor connected to the photoelectric conversion film decreases in proportion to the amount of incident light.
  • the initialization voltage that is not incident is set high. Therefore, the applied voltage difference at the PN junction of the storage diode is increased, and dark current is likely to occur.
  • This dark current is visually conspicuous from a dark time when no light is incident to a low illuminance where weak light is incident, and a noise component with respect to a signal component increases and SN also deteriorates.
  • an object of the present invention is to provide a solid-state imaging device capable of suppressing an increase in dark current in a stacked configuration and a camera system using the same.
  • a solid-state imaging device includes a semiconductor substrate, a plurality of pixels arranged in a matrix on the semiconductor substrate, and a vertical signal formed for each column of the pixels.
  • the pixel includes an amplifying transistor, a selection transistor, a reset transistor, and a photoelectric conversion unit.
  • the photoelectric conversion unit includes a photoelectric conversion film formed above the semiconductor substrate, and an upper side of the photoelectric conversion film.
  • a transparent electrode formed under the photoelectric conversion film, a pixel electrode formed below the photoelectric conversion film, and a storage diode connected to the pixel electrode, wherein the pixel electrode and the storage diode are gates of the amplification transistor.
  • a source is connected to the vertical signal line, a drain is connected to a power supply line, and a source is connected to the reset transistor.
  • the selection transistor is inserted between the source of the amplification transistor and the vertical signal line or between the drain of the amplification transistor and the power line, and the threshold voltage of the amplification transistor is The voltage is lower than the voltage of the storage diode.
  • the threshold voltage of the amplification transistor is set lower than the potential of the storage diode, the voltage applied to the PN junction of the storage diode can be set to a low value. As a result, an increase in dark current can be suppressed in the stacked configuration.
  • the selection transistor is inserted between a source of the amplification transistor and the vertical signal line, and the power supply line supplies a predetermined voltage during a period in which the selection transistor is on, and the selection transistor A voltage lower than the predetermined voltage may be supplied during a period in which is turned off.
  • the voltage lower than the predetermined voltage may be lower than the voltage output from the amplification transistor to the vertical signal line during the period when the reset transistor and the selection transistor are on.
  • the solid-state imaging device further includes a load transistor inserted between the vertical signal line and a fixed potential, and the selection transistor is inserted between the drain of the amplification transistor and the power supply line, In a period in which the selection transistor is off, the load transistor is off, and the voltage of the vertical signal line may be lower than the voltage of the drain of the amplification transistor.
  • the fixed potential may be a negative potential.
  • a camera system according to one embodiment of the present invention is characterized by using the solid-state imaging device.
  • a high-quality camera system can be provided.
  • the signal charge obtained by the stacked photoelectric conversion films can be detected using a storage diode with a small dark current. Dark current and scratches can be reduced, and image quality can be dramatically improved.
  • FIG. 1 is a diagram showing a schematic configuration of a stacked solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a structure of a pixel of the solid-state imaging device according to the embodiment.
  • FIG. 3A is a timing chart showing the most basic imaging operation of the solid-state imaging device according to the embodiment.
  • FIG. 3B is a diagram illustrating a pixel potential (potential along a line XY in FIG. 2) of the solid-state imaging device according to the embodiment.
  • FIG. 4A is a diagram showing a detailed circuit configuration of the solid-state imaging device according to the embodiment.
  • FIG. 1 is a diagram showing a schematic configuration of a stacked solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a structure of a pixel of the solid-state imaging device according to the embodiment.
  • FIG. 3A is a timing chart showing the most basic imaging operation of
  • FIG. 4B is a diagram illustrating temporal changes in the row reset signal RESET, the row selection signal SEL, the potential of the power supply line, and the potential of the FD in reading out pixel signals for one row of the solid-state imaging device according to the embodiment.
  • FIG. 5A is a diagram illustrating reset noise En with respect to the reset frequency f of a modification of the solid-state imaging device according to the embodiment.
  • FIG. 5B is a timing chart illustrating a basic imaging operation of the solid-state imaging device according to the modification.
  • FIG. 6 is a diagram illustrating the relationship between the band of the resistance value R of the reset transistor and the reset noise En of the solid-state imaging device according to the modification.
  • FIG. 7 is a diagram illustrating an overall configuration of a solid-state imaging apparatus according to the modification.
  • FIG. 8A is a diagram illustrating a configuration for reading out a pixel signal of one frame in a comparative example of the solid-state imaging device according to the embodiment.
  • FIG. 8B is a diagram illustrating temporal changes in the row reset signal RESET, the row selection signal SEL, the potential of the power supply line, and the potential of the FD in reading out pixel signals for one row of the solid-state imaging device according to the comparative example.
  • FIG. 9A is a diagram showing a detailed circuit configuration of a stacked solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 9B shows temporal changes in the row reset signal RESET, the row selection signal SEL, the drive signal LGCELL, the potential of the power supply line, and the potential of the FD in reading out pixel signals for one row of the solid-state imaging device according to the embodiment.
  • FIG. FIG. 10A is a diagram showing a detailed circuit configuration of a stacked solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 10B shows temporal changes in the row reset signal RESET, the row selection signal SEL, the drive signal LGCELL, the potential of the power supply line, and the potential of the FD in reading out pixel signals for one row of the solid-state imaging device according to the embodiment.
  • FIG. 11 is a diagram showing a chip configuration of a stacked solid-state imaging device according to the fourth embodiment of the present invention.
  • FIG. 12 is a diagram showing details of the configuration of the pixel unit and its peripheral circuits according to the embodiment.
  • FIG. 13 is a circuit diagram for explaining the operation of the solid-state imaging device according to the embodiment.
  • FIG. 14 is a timing chart for explaining the operation of the solid-state imaging device according to the embodiment.
  • FIG. 15 is a timing chart for explaining the operation of a solid-state imaging device as a comparative example.
  • FIG. 16 is a diagram illustrating a waveform of a reset signal in the solid-state imaging device as a comparative example and the solid-state imaging device according to the embodiment.
  • FIG. 17 is a diagram illustrating an overall configuration of an imaging apparatus according to the fifth embodiment of the present invention.
  • FIG. 1 is a diagram showing a schematic configuration of a stacked solid-state imaging device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing a structure of a pixel 11 in FIG.
  • the solid-state imaging device includes a semiconductor substrate 31 made of silicon, a plurality of pixels 11 arranged in a matrix on the semiconductor substrate 31, and a vertical scanning unit (also referred to as a row scanning unit) 13 that supplies various timing signals to the pixels 11.
  • a horizontal scanning section also referred to as a column scanning section or a horizontal signal reading section 15 that sequentially reads the signals of the pixels 11 to the horizontal output terminal 142, and a column signal line (vertical signal line) 141 formed for each column of the pixels 11.
  • the feedback circuit (inverting amplifier) 23 and the column signal processing unit 21 connected to the power supply terminal 143 and the column signal line 141, and the output signal of the feedback circuit 23 for each column in order to feed back to the corresponding pixel 11 of the column.
  • a feedback line 126 provided.
  • the pixel 11 describes only “2 rows and 2 columns”, but the number of rows and the number of columns may be arbitrarily set.
  • Each pixel 11 is connected in series with the photoelectric conversion unit 111, the amplification transistor 113 whose gate is connected to the photoelectric conversion unit 111, the reset transistor 117 whose drain is connected to the photoelectric conversion unit 111, and the amplification transistor 113.
  • the selection transistor 115 is provided.
  • the drain of the reset transistor 117 is connected to the column signal line 141 through an inverting amplifier.
  • the photoelectric conversion unit 111 is formed above the semiconductor substrate 31, and includes a photoelectric conversion film 45 made of amorphous silicon or the like that photoelectrically converts incident light, and a lower side of the photoelectric conversion film 45, that is, on the semiconductor substrate 31 side.
  • the amplification transistor 113 includes a gate electrode 41, a diffusion layer 51 that is a drain, and a diffusion layer 52 that is a source.
  • the selection transistor 115 includes a gate electrode 42, a diffusion layer 52 that is a drain, and a diffusion layer 53 that is a source.
  • the source of the amplification transistor 113 and the drain of the selection transistor 115 are a common diffusion layer 52.
  • the reset transistor 117 includes a gate electrode 43, a diffusion layer 54 that is a drain, and a diffusion layer 55 that is a source.
  • the diffusion layer 51 and the diffusion layer 54 are separated by the element isolation region 33.
  • the amplification transistor 113, the selection transistor 115, and the reset transistor 117 are N-type MOS transistors.
  • An insulating film 35 is formed on the semiconductor substrate 31 so as to cover each transistor.
  • a photoelectric conversion film 45 is formed on the insulating film 35.
  • the pixel electrode 46 is connected to the gate electrode 41 of the amplification transistor 113 and the diffusion layer 54 that is the source of the reset transistor 117 via the contact 36.
  • the diffusion layer 54 connected to the pixel electrode 46 functions as a storage diode.
  • the storage diode is connected to the gate of the amplification transistor 113.
  • the selection transistor 115 is inserted between the source of the amplification transistor 113 and the column signal line 141.
  • the photoelectric conversion unit 111 is connected between the gate of the amplification transistor 113, the drain of the reset transistor 117, and the photoelectric conversion unit control line 131.
  • the amplification transistor 113 has a gate connected to the pixel electrode 46, and outputs a signal voltage corresponding to the potential of the pixel electrode 46 to the column signal line 141 via the selection transistor 115.
  • the source of the reset transistor 117 is connected to the pixel electrode 46, and the drain is connected to the corresponding feedback line 126.
  • the gate of the selection transistor 115 is connected to the vertical scanning unit 13 via the address control line 121.
  • the gate of the reset transistor 117 is connected to the vertical scanning unit 13 via the reset control line 123.
  • the address control line 121 and the reset control line 123 are provided for each row of the pixels 11.
  • the drain of the amplification transistor 113 is connected to the power supply line 125, and the source is connected to the column signal line 141.
  • the reset transistor 117 is an n-type MOS transistor, and the reset pulse included in the reset signal input to the gate thereof is a positive pulse (upward pulse).
  • the on / off operation of the selection transistor 115 and the reset transistor 117 is controlled by the vertical scanning unit 13 via a row reset signal RESET and a row selection signal SEL.
  • the photoelectric conversion unit control line 131 is common to all the pixels 11.
  • the column signal line 141 is provided for each column of the pixels 11 and is connected to the horizontal scanning unit 15 via the column signal processing unit 21.
  • the column signal processing unit 21 performs noise suppression signal processing represented by correlated double sampling, analog / digital conversion, and the like.
  • a feedback circuit 23 is connected to each column signal line 141 provided for each column, and a reference voltage (VR) 133 common to all pixels is also input to the feedback circuit 23 from a reference voltage terminal 133.
  • the output of the feedback circuit 23 is connected to the source of the reset transistor 117.
  • the feedback circuit 23 receives the output of the selection transistor 115 when the selection transistor 115 and the reset transistor 117 are in a conductive state, and performs a feedback operation so that the gate potential of the amplification transistor 113 becomes constant. At this time, the output of the feedback circuit 23 becomes 0V or a positive voltage near 0V.
  • FIG. 3A is a timing chart showing the most basic imaging operation of the solid-state imaging device of FIG.
  • SEL1 indicates a row selection signal (signal supplied via the address control line 121) of the first row.
  • RST1 represents a first row reset signal (a signal supplied via the reset control line 123).
  • SEL2 and RST2 are the same except that the corresponding rows are different.
  • One horizontal cycle is a period from when the row selection signal becomes valid until the row selection signal of the next row becomes valid (from the rising edge of SEL1 to the rising edge of SEL2). This is the period required to read the voltage.
  • One vertical cycle is a period required to read out signal voltages from the pixels 11 in all rows.
  • the feedback operation occurs when the row selection signal and the row reset signal are enabled at the same time. That is, it occurs when the selection transistor 115 and the reset transistor 117 are simultaneously turned on.
  • the vertical scanning unit 13 performs control so that reset (feedback operation) is performed after signal reading from the pixel 11.
  • reset feedback operation
  • the output signal of the amplification transistor 113 is output to the column signal line 141, and then the row selection signal is delayed for a certain time after the row selection signal becomes effective.
  • the reset signal the output of the feedback circuit 23 is fed back to the pixel electrode 46 via the reset transistor 117.
  • FIG. 3B is a diagram showing a potential in a portion along the line XY in FIG.
  • the potential of the diffusion layer 54 which is a storage diode is almost 0 V, and a slight reverse bias is applied.
  • the reverse bias is about 25 mV caused by thermal noise, part of the charge of the storage diode may escape to the substrate side.
  • the reverse bias applied during the period for accumulating signal charges is about 0.1 V or more.
  • the voltage changed to the + side by the holes accumulated in the diffusion layer 54 is transmitted to the gate electrode 41 of the amplification transistor 113, and the signal amplified by the amplification transistor 113 is output to the column signal line 141 via the selection transistor 115.
  • a reset signal having a high amplitude needs to be applied to the gate of the reset transistor 117 in order to accumulate negatively charged electrons in the diffusion layer.
  • positively charged holes are accumulated in the diffusion layer 54, so that a reset signal having a small amplitude may be applied to the gate of the reset transistor.
  • FIG. 4A is a diagram showing a detailed circuit configuration of the solid-state imaging device of FIG.
  • FIG. 4B shows a row reset signal RESET and a row selection signal SEL given to the pixels 11 in reading out pixel signals for one row, a potential of the power supply line 125 (a potential of the drain of the amplification transistor 113) VDD and an FD (storage diode). It is a figure which shows the time change of an electric potential.
  • the amplification transistor 113 forms a source follower circuit (hereinafter referred to as SF circuit).
  • SF circuit source follower circuit
  • a time period from time t0 to t4 is a charge reading period in which a pixel signal (accumulated charge) is read out to the column signal line 141
  • a time period from time t4 to t5 is a charge accumulation period in which accumulated charge is accumulated in the photoelectric conversion unit 111. It is. At this time, the charge accumulation period varies depending on the electronic shutter operation and the frame speed.
  • A indicates that “the FD potential raised by the coupling is restored by lowering VDD to the same voltage or lower as that of the node A”, and B indicates “when ideal charge is accumulated.
  • C indicates that“ the SF operation is performed during the charge readout period, so that the gate capacitance of the amplification transistor does not affect the operation
  • D indicates that“ the charge storage period is SF. Since it is non-operation, the gate capacitance of the amplification transistor affects the operation. Since there is no FD potential rise due to coupling, dark current can be suppressed.
  • the dark current which is a cause of deteriorating image quality, increases when the voltage difference applied to the PN junction of the storage diode is large.
  • the reset transistor 117 when the reset transistor 117 is turned on and the N-type diffusion layer (diffusion layer 54) of the storage diode connected to the pixel electrode 46 is initialized to the reset drain voltage (the potential of the feedback line 126), The voltage is set near the GND level (0.2V in FIG. 4B).
  • the P-type diffusion layer semiconductor substrate 31
  • the dark current of the storage diode is reduced, and the advantage is that noise and white scratches are not noticeable in dark and low illuminance.
  • the amplifying transistor 113 that detects the potential fluctuation of the storage diode must operate with respect to a voltage that changes from the GND level of the reset drain voltage, the threshold voltage of the N-type MOS transistor used for the amplifying transistor 113 is the charge reading period.
  • the voltage is set lower than the voltage of the PN junction of the storage diode (potential of the storage diode) during the charge storage period.
  • the solid-state imaging device uses a photoelectric conversion unit having a large light absorption coefficient, the quantization efficiency is remarkably good, and therefore the effect when random noise is reduced is very large.
  • the solid-state imaging device can reduce the area of the photoelectric conversion unit, the conversion gain can be increased in a circuit, and thus the effect when the random noise is reduced is significantly great. Furthermore, structurally, since photoelectric conversion is not performed in the semiconductor substrate, the effect when random noise is suppressed is much greater.
  • reset noise in the photoconductive film laminated sensor can be suppressed, but there is a means for further suppressing reset noise.
  • the reset noise of this embodiment is called kTC noise, and its voltage (En) is expressed by the following equation (1).
  • k is a Boltzmann constant
  • T is an absolute temperature (K)
  • R is a resistance value ( ⁇ ) of the reset transistor 117
  • C is a parasitic capacitance (F) of the reset transistor 117
  • ⁇ f is a reset frequency (Hz) of the reset transistor 117.
  • 501 is the reset noise voltage (En) when the reset frequency of the reset transistor 117 is plotted on the horizontal axis
  • 502 is the feedback frequency band of the feedback circuit 23, and the reset noise that can be suppressed in the region 503 where 501 and 502 intersect In this area
  • 504 is a reset noise area that cannot be completely suppressed.
  • the bandwidth ( ⁇ f) of the reset frequency of the reset transistor 117 is expressed by the following equation from the equation (1).
  • the bandwidth ( ⁇ f) of the reset frequency of the reset transistor 117 can be expressed by the time constant 1 / CR from the equation (2), but the parasitic capacitance C of the reset transistor 117 can be reduced in this embodiment, and is ignored.
  • the bandwidth ( ⁇ f) of the reset frequency of the reset transistor 117 is limited by the resistance value R of the reset transistor 117.
  • the resistance value R of the reset transistor 117 represents “hardness of conduction” of the reset transistor 117, and this can be replaced by the bandwidth of the reset signal applied to the gate of the reset transistor 117 (resistance value R The larger the is, the longer it takes to reset.)
  • FIG. 5B is a timing chart showing the basic imaging operation of the solid-state imaging device according to this modification. This figure is different from FIG. 3A in that a slope is given to the falling edge of the reset pulse of the row reset signal. In FIG. 5B, a slope is also given to the rising edge of the reset pulse. Further, the point that the amplitude of the reset pulse having the inclined edge is small is the same as in FIG. 3A.
  • the reset transistor 117 since the amplitude of the row reset signal is small and the slope is given to the edge, the reset transistor 117 does not operate as a simple switch having two states of on and off, but has a resistance value from on to off. Operates as a continuously changing switch.
  • FIG. 6 shows the relationship between the resistance value R band of the reset transistor 117 and the reset noise En.
  • the reset noise (En) is the feedback frequency band of the feedback circuit 23 (603) as indicated by 603. 502), the reset noise is easily suppressed by the feedback circuit of the present embodiment.
  • the resistance value R of the reset transistor 117 is small (b)
  • the reset noise (En) is 604.
  • Reference numeral 605 denotes a region where reset noise (En) is suppressed, and the areas of 603 and 604 are the same.
  • reset noise generated in the reset transistor 117 can be suppressed by setting the reset band of the reset signal input to the gate of the reset transistor 117 longer than t2 as shown by t1.
  • FIG. 7 is a diagram showing an overall configuration of a solid-state imaging device according to this modification.
  • This solid-state imaging device is mainly different from the solid-state imaging device of the present embodiment in FIG. 1 in that a reset signal control element 151 is added.
  • the reset signal control element 151 is a waveform adjusting unit that adjusts the waveform of the row reset signal to be applied to the gate of the reset transistor 117.
  • the reset signal control element (waveform adjustment unit) 151 adjusts the waveform so as to give a slope to the falling edge of the reset pulse included in the row reset signal, and supplies it to the gate of the reset transistor 117. In other words, the reset signal control element (waveform adjustment unit) 151 adjusts the frequency band of the falling edge in the row reset signal.
  • the charge readout period during which the potential of the storage diode is detected does not affect the potential of the storage diode because the amplification transistor 113 operates as a source follower, but is not detected. In the absence period, the influence of the source and drain of the amplification transistor 113 is strong on the potential of the storage diode.
  • the principle will be described with reference to the driving in FIGS. 8A and 8B. For simplicity, the following is described assuming that holes are handled as signal charges.
  • FIG. 8A is a diagram showing a configuration for reading a pixel signal of one frame.
  • FIG. 8B is a diagram showing temporal changes in the row reset signal RESET and the row selection signal SEL given to the pixels 11, the potential VDD of the power supply line 125, and the potential of the FD in reading out pixel signals for one row.
  • the charge reading period is from time t0 to t3
  • the charge accumulation period is from time t3 to t4.
  • 8A and 8B has the same configuration as that of FIG. 4A, but the configuration of the amplification transistor 113 is different.
  • FIG. 4A the configuration of the amplification transistor 113 is different.
  • A indicates that “this voltage ⁇ V is due to the dark current of the FD.”
  • B indicates that “the FD potential change caused by the coupling (the gradient of the dark current more than the ideal gradient). ”Indicates an“ ideal FD potential change ”, and D indicates“ SF is not operating during the charge accumulation period, so the gate capacitance of the amplifying transistor affects the operation.
  • E indicates that dark current increases due to FD potential increase due to coupling, and E indicates that “the gate capacitance of the amplification transistor does not affect the operation because of the SF operation during the charge readout period”.
  • the row selection signal SEL is set to the high level, the selection transistor 115 is turned on, and the potential of the FD increased by the accumulated charge is read to the column signal line 141.
  • the row reset signal RESET is set to the high level, the reset transistor 117 is turned on, and the potential of the FD set by the feedback line 126 is read to the column signal line 141.
  • a CDS correlated double sampling circuit
  • the potentials of the two FDs are the same as described above. Difference and output externally. Up to this point, the SF circuit is in an operating state.
  • the row reset signal RESET is set to low level and the reset transistor 117 is turned off.
  • the row selection signal SEL is set to low level and the selection transistor 115 is turned off.
  • the SF circuit becomes non-operating, and the potential of the FD shifts from the potential previously set by the feedback line 126 to the high voltage side. This is because the threshold voltage of the amplification transistor 113 is low.
  • the SF circuit After time t3, the SF circuit is not operating, and the drain and source of the amplification transistor 113 become conductive because the threshold voltage of the amplification transistor 113 is low. Then, because of conduction, the gate potential of the amplification transistor 113 further rises due to coupling, and the source is filled with the power supply voltage VDD on the drain side. Therefore, the potential of the FD connected to the gate of the amplification transistor 113 also rises. The rising voltage appears as a divided voltage between the capacitance value of the gate of the amplification transistor 113 and the capacitance value of the FD. In FIG.
  • the power supply line VDD connected to the drain of the amplification transistor 113 using a depletion type transistor having a negative threshold value is at a high level from time t0 to time t4 which is a charge reading period (FIG. 4B Is 3.3 V), and is set to a low level (0.2 V in FIG. 4B) from time t4 to t5 (t0), which is another period (charge accumulation period). Accordingly, the power supply line VDD supplies a predetermined voltage while the selection transistor 115 is on, and supplies a voltage lower than the predetermined voltage when the selection transistor 115 is off.
  • This low level voltage only needs to be lower than the voltage on the source side of the amplification transistor 113 when the SF circuit is in an operating state.
  • the voltage lower than the predetermined voltage only needs to be lower than the voltage output from the amplification transistor 113 to the column signal line 141 while the reset transistor 117 and the selection transistor 115 are on.
  • the low level voltage may be, for example, the GND level (VSS).
  • the supply of the predetermined voltage and the voltage lower than the predetermined voltage by the power supply line VDD is realized by changing the voltage output from the power supply connected to the power supply line VDD, for example.
  • the method of accumulating holes can lower the initialization potential of the charge storage capacitor (storage diode), so that dark current and Images with few scratches can be provided.
  • the low threshold voltage amplification transistor 113 that detects a low potential when the pixel 11 is performing SF operation.
  • the gate potential of the amplification transistor 113 increases due to photoelectric conversion, and the drain Since the sources are easily connected, the power supply voltage that is the drain side voltage of the amplification transistor 113 is connected to the source side.
  • the gate potential of the amplification transistor 113 rises due to the influence of coupling due to the power supply voltage, and the potential of the charge storage capacitor connected to the gate also rises.
  • the phenomenon that the potential of the charge storage capacitor rises increases dark current and scratches, causing image quality degradation.
  • the amplification transistor 113 is not operating as SF (when the row selection signal SEL is low level)
  • the voltage of the power supply line VDD is lowered so that the gate potential of the amplification transistor 113 does not rise. Pulse driving is performed. As a result, the potential increase in the charge storage capacitor is suppressed, and the leak in the charge storage capacitor is reduced.
  • FIG. 9A is a diagram showing a detailed circuit configuration of a stacked solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 9B shows a row reset signal RESET and a row selection signal SEL given to the pixel 11, a drive signal LGCELL given to the gate of the load transistor 130, and a potential of the power supply line 125 (amplification transistor 113). It is a figure which shows the time change of the electric potential of VDD and the potential of FD (storage diode).
  • FIG. 9B shows a row reset signal RESET and a row selection signal SEL given to the pixel 11, a drive signal LGCELL given to the gate of the load transistor 130, and a potential of the power supply line 125 (amplification transistor 113).
  • It is a figure which shows the time change of the electric potential of VDD and the potential of FD (storage diode).
  • a time period from time t0 to t3 is a charge reading period for reading out pixel signals to the column signal line 141
  • a time period from time t3 to t4 is a charge accumulation period in which accumulated charges are accumulated in the photoelectric conversion unit 111.
  • A indicates that “FD potential drop and FD dark current decrease due to coupling”
  • B indicates “FD potential change during ideal charge accumulation”.
  • D indicates that “the column signal line is floating by lowering LGCELL to 0.0V. The FD potential drops due to the coupling, and the FD dark current decreases.
  • the selection transistor 115 is arranged on the VDD side (power supply line 125 side), that is, the pixel 11 is inserted between the drain of the amplification transistor 113 and the power supply line 125.
  • the voltage VDD of the power supply line 125 is fixed, and the drive signal LGCELL, which is a drive signal of the source follower circuit commonly connected in the column of the pixels 11, is changed from an arbitrary fixed voltage to a pulse.
  • the present embodiment is different from the solid-state imaging device of the first embodiment in that a load transistor 130 is inserted between the column signal line 141 and a fixed potential (ground potential GND).
  • the drive signal LGCELL is set to an arbitrary fixed voltage (1.0 V in FIG. 9B) only during a period from time t0 to t3 when the amplification transistor 113 operates as a source follower circuit, and from time t3 to t4 when the source follower circuit is deactivated. During the period, the drive signal LGCELL is at the GND level (VSS). At this time, since a depletion type transistor is used as the amplification transistor 113, the node B in FIG. 9B (the drain of the amplification transistor 113) is electrically connected to the column signal line 141 in any period.
  • the amplification transistor 113 is a MOS transistor, so that the potential of the gate portion varies due to coupling.
  • the potential of the storage diode (FD) is a potential distributed by the gate capacitance of the amplification transistor 113 and the capacitance of the storage diode (FD).
  • the potential is about 50% of the gate potential fluctuation.
  • the potential drop of the storage diode (FD) is 0.75V as 50% of the differential voltage 1.5V. Since the potential of the FD is originally 0.2 V, it becomes ⁇ 0.55 V, so the dark current of the FD decreases.
  • the pixel circuit in which the selection transistor 115 is arranged on the VDD side has the same effect as that of the first embodiment. Can be obtained.
  • FIG. 10A is a diagram showing a detailed circuit configuration of a stacked solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 10B shows a row reset signal RESET and a row selection signal SEL given to the pixel 11, a drive signal LGCELL given to the gate of the load transistor 130, and a potential of the power supply line 125 (amplification transistor 113). It is a figure which shows the time change of the electric potential of VDD and the potential of FD (storage diode).
  • FIG. 10B shows a row reset signal RESET and a row selection signal SEL given to the pixel 11
  • a drive signal LGCELL given to the gate of the load transistor 130
  • a potential of the power supply line 125 amplification transistor 113
  • a time period from time t0 to t3 is a charge reading period for reading a pixel signal to the column signal line 141
  • a time period from time t3 to t4 is a charge accumulation period for accumulating accumulated charge in the photoelectric conversion unit 111.
  • A indicates that “FD potential decreases due to coupling and FD leakage tends to improve”
  • B indicates “FD potential change during ideal charge accumulation”.
  • C indicates that “the SF operation is performed during the charge readout period, so that the gate capacitance of the amplification transistor does not affect the operation.”
  • D indicates that “the potential of SF is reduced by lowering the LOW potential to ⁇ 1.0 V.
  • E indicates that “the vertical signal line is floating by lowering LGCELL to 0.0 V.
  • the FD potential drops due to the coupling.
  • the FD dark current decreases.”
  • the solid-state imaging device of this embodiment is developed from the solid-state imaging device of the second embodiment and improves the signal detection operation.
  • the solid-state imaging device of the present embodiment is common to the solid-state imaging device of the second embodiment in that the load transistor 130 is connected between the column signal line 141 and the fixed potential, but the fixed potential is grounded. The difference is that the potential is not a potential GND but a LOW potential which is a negative potential.
  • the operation range (dynamic range) of the amplification transistor 113 is narrowed. This is because the potential of the node B on the drain side of the amplification transistor 113 is lowered by the threshold voltage of the selection transistor 115. Therefore, in the solid-state imaging device according to the present embodiment, the potential of the drive pulse LGCELL that is pulse-driven is shifted to the low voltage side, and the fixed potential connected to the load transistor 130 is set to a negative voltage. Drive to widen the range.
  • FIG. 11 shows a chip configuration of a stacked solid-state imaging device according to the fourth embodiment of the present invention.
  • FIG. 12 shows details of the configuration of the pixel portion 243 and its peripheral circuits.
  • FIG. 13 is a circuit diagram of the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device includes a feedback circuit 23 that can further reduce thermal noise generated by the initialization of the storage diode, further developing from the first to third embodiments while suppressing dark current. This is different from the first to third embodiments in that a reset operation is performed. Thereby, a solid-state imaging device with higher image quality can be provided.
  • the solid-state imaging device that is, the sensor chip 252 includes an address control line 121, a reset control line 123, a column signal line 141, a feedback line 126, a column selection transistor 127, a column scanning circuit (horizontal scanning unit) 229, a horizontal signal line 30, and an output amplifier.
  • a timing control circuit 250 and a reference voltage generation circuit 251 are provided.
  • the timing control circuit 250 supplies a vertical scanning signal to the row scanning circuit 233, supplies a row selection signal SEL and a row reset signal RESET to the multiplexer circuit 241, and supplies a horizontal scanning signal to the column scanning circuit 229.
  • the timing control circuit 250 generates a row selection signal SEL and a row reset signal RESET.
  • the multiplexer circuit 241 includes a pixel reset signal switch 237 and a pixel address signal switch 238, and controls the output of the row selection signal SEL and the row reset signal RESET to the pixel unit 243.
  • the reference voltage generation circuit 251 supplies a feedback AMP reference signal REF to the feedback circuit 23.
  • the column signal processing unit 21 includes capacitors 219 and 225, a sample transistor 220, and a clamp transistor 222.
  • the column signal processing unit 21 is provided for each column signal line 141, and a potential difference at any two different timings in the corresponding column signal line 141, that is, a potential during a reset operation (a column when the reset transistor 117 is turned on).
  • a signal corresponding to the difference between the potential of the signal line 141) and the potential during the pixel signal output operation (the potential of the column signal line 141 when the reset transistor 117 is off) is output from the CDS output node 226.
  • the feedback circuit 23 includes a feedback amplifier 212 that is an inverting amplifier, a vertical signal line reset transistor 214, and a feedback line reset transistor 217.
  • the pixel portion 243 a plurality of pixels 11 are arranged in a matrix on a semiconductor substrate, and a column signal line 141 is provided for each column of the pixels 11.
  • the pixel 11 of the pixel portion 243 is selected by the row scanning circuit 233 and the multiplexer circuit 241.
  • FIG. 14 is a timing chart for explaining the operation of the solid-state imaging device according to the present embodiment.
  • FIG. 15 is a timing chart for explaining the operation of a solid-state imaging device as a comparative example.
  • FIG. 16A is a diagram illustrating a waveform of a reset signal in a solid-state imaging device as a comparative example
  • FIG. 16B is a diagram illustrating a waveform of the reset signal in the solid-state imaging device according to the present embodiment.
  • the solid-state imaging device In the solid-state imaging device according to the present embodiment, light is converted into an electric signal S by the photoelectric conversion unit 111, and the electric signal S is stored in the storage unit (storage diode) 2.
  • the selection transistor 115 when the selection transistor 115 is turned on, the electrical signal S is impedance-converted by a source follower circuit formed by the amplification transistor 113 and the load transistor 130, and is sent to the column signal processing unit 21 via the column signal line 141. Entered. Then, the column signal processing unit 21 temporarily samples and holds the electric signal S.
  • the pixel signal N including random noise is input to the feedback line 126 as a signal inverted and amplified by the feedback circuit 23 instead of a constant voltage.
  • the thermal noise of the storage unit 2 can be canceled out.
  • the storage unit 2 is to be reset at the signal level of the feedback line 126 by the row reset signal RESET, but is further in a state where thermal noise is superimposed, which causes random noise.
  • the electric signal N at this time is input to the column signal processing unit 21 through the same path as the previous electric signal S in a state in which random noise is placed, and is sampled and held by the column signal processing unit 21.
  • the row reset signal RESET is not a steep rectangular wave but a waveform having a gentle slope at the trailing edge of the reset pulse as shown in FIG. 16B, and is reset by the row reset signal RESET having this waveform.
  • the time of the tapered waveform from the start of the change (falling) of the trailing edge of the reset pulse until the reset transistor 117 is turned off is the row supplied to the gate of the selection transistor 115.
  • the time from the start of the change (falling) of the trailing edge of the row selection pulse (pulse for controlling on / off of the selection transistor 115) included in the selection signal SEL until the selection transistor 115 is turned off for example, several tens of nsec Ten times or more, for example, 100 times longer.
  • the electric signal S and the electric signal N are differentiated by the column signal processing unit 21, and the difference is output to the CDS output node 226 and treated as the pixel signal P.
  • the influence of the previous random noise component remains on the pixel signal P.
  • the random noise of the electric signal N is greatly reduced, and the thermal noise generated in the reset transistor 117 in the pixel 11 is reduced.
  • Image quality can be improved.
  • FIG. 17 is a diagram illustrating an overall configuration of an imaging apparatus (camera system) according to a fifth embodiment of the present invention.
  • the imaging apparatus includes a solid-state imaging apparatus 1200, an optical system 1240, a DSP (Digital Signal Processor) 1250, an image display device 1280 such as a liquid crystal screen, and an image memory 1290.
  • a DSP Digital Signal Processor
  • the optical system 1240 includes a lens 1241 that collects light from a subject and forms an image on the pixel array of the solid-state imaging device 1200.
  • the solid-state imaging device 1200 is the solid-state imaging device described in the first to fourth embodiments of the present invention.
  • the solid-state imaging device 1200 selects an imaging region (pixel unit) 1210 in which pixels including a photosensitive element such as a photodiode and a MOS transistor are arranged in a two-dimensional array, and unit cells of the imaging region 1210 in units of rows,
  • a vertical selection circuit (row scanning unit) 1220 for controlling resetting and signal reading of the unit cell and a timing control circuit 1230 for supplying a drive pulse to the vertical selection circuit 1220 are provided.
  • the DSP 1250 includes a camera system control unit 1260 and an image processing circuit 1270.
  • the image processing circuit 1270 receives the digital pixel signal output from the solid-state imaging device 1200 and performs processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance necessary for camera signal processing. Further, the image processing circuit 1270 performs conversion into a compression format such as JPEG, recording in the image memory 1290, processing of a display signal on the image display device 1280, and the like.
  • processing such as gamma correction, color interpolation processing, spatial interpolation processing, and auto white balance necessary for camera signal processing. Further, the image processing circuit 1270 performs conversion into a compression format such as JPEG, recording in the image memory 1290, processing of a display signal on the image display device 1280, and the like.
  • the camera system control unit 1260 controls the optical system 1240, the solid-state imaging device 1200, and the image processing circuit 1270 according to various settings specified by a user I / F (not shown), and integrates the entire operation of the imaging device.
  • a user I / F receives, for example, a zoom magnification change and a real-time instruction such as a release button as an input, and the camera system control unit 1260 changes the zoom magnification of the lens 1241, travel of the curtain shutter, and reset scanning of the solid-state imaging device 1200. Control.
  • the present invention is not limited to this embodiment.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention. Moreover, you may combine each component in several embodiment arbitrarily in the range which does not deviate from the meaning of invention.
  • the present invention can be used for a solid-state imaging device, and is a high-quality digital still camera, a digital video camera, a mobile terminal camera, an in-vehicle camera, a street camera, a crime prevention, and particularly high sensitivity, a large saturation amount, and a low dark current. It can be used for medical cameras and medical cameras.

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Abstract

　本発明の固体撮像装置は、半導体基板（３１）、複数の画素（１１）及び列信号線（１４１）を備え、画素（１１）は増幅トランジスタ（１１３）、選択トランジスタ（１１５）、リセットトランジスタ（１１７）及び光電変換部（１１１）を有し、光電変換部（１１１）は、光電変換膜（４５）、透明電極（４７）、画素電極（４６）及び蓄積ダイオードを有し、画素電極（４６）及び蓄積ダイオードは増幅トランジスタ（１１３）のゲートに接続され、増幅トランジスタ（１１３）ではソースが列信号線（１４１）と接続されドレインが電源線と接続され、リセットトランジスタ（１１７）ではソースが画素電極（４６）と接続され、選択トランジスタ（１１５）は増幅トランジスタ（１１３）のソースと列信号線（１４１）との間に挿入され、増幅トランジスタ（１１３）の閾値電圧は蓄積ダイオードの電圧よりも低い。

Description

固体撮像装置及びそれを用いたカメラシステム
　本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
　近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。
　しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μｍの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成する光電変換部としてのフォトダイオードの深さを３．５μｍ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μｍ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなって１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。
　第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、電荷転送に関わる雑音がほとんど発生せず、埋め込みフォトダイオードは広く固体撮像装置に採用されている。しかし、埋め込みフォトダイオードでは、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジタルカメラにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μｍ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。
　なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、この構造でも画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。
　これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
特開昭５８－０５００３０号公報
　上記の積層型の固体撮像装置に用いる画素の電荷検出回路が増幅トランジスタ、リセットトランジスタ及び選択トランジスタの３つのトランジスタで構成されている場合を考える。
　この構成では、積層された光電変換膜で得られる信号電荷が電子である場合、光電変換膜に接続する容量（以下、蓄積ダイオードという）の電圧は光入射量に比例して低くなるが、光入射していない初期化電圧は高い設定となる。従って、蓄積ダイオードのＰＮ接合の印加電圧差が大きくなり、暗電流が発生しやすい。この暗電流は、光が入射していない暗時から、微弱な光が入射している低照度下では、視覚的に目立ちやすく、信号成分に対するノイズ成分も大きくなりＳＮも悪化する。
　また、正孔を信号電荷として取り扱う場合は、リセットトランジスタと接続されたリセットドレイン線の電圧を低い電圧に設定する必要があるため、光が入射していない暗時から、微弱な光が入射している低照度下では、電子を信号電荷として取り扱う場合に比べると、暗電流は抑止できることになる。しかしながら、低電圧の蓄積ダイオードから正常に信号検出できる画素回路を備えることに課題が残る。
　そこで、本発明は、かかる問題点に鑑み、積層型の構成において暗電流の増加を抑圧することが可能な固体撮像装置及びそれを用いたカメラシステムを提供することを目的とする。
　上記の目的を達成するため、本発明の一態様に係る固体撮像装置は、半導体基板と、前記半導体基板に行列状に配置された複数の画素と、前記画素の列ごとに形成された垂直信号線とを備え、前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタ及び光電変換部を有し、前記光電変換部は、前記半導体基板上方に形成された光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記光電変換膜の下方に形成された画素電極と、前記画素電極に接続された蓄積ダイオードとを有し、前記画素電極及び前記蓄積ダイオードは、前記増幅トランジスタのゲートに接続され、前記増幅トランジスタでは、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、前記リセットトランジスタでは、ソースが前記画素電極と接続され、前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に挿入され、前記増幅トランジスタの閾値電圧は、前記蓄積ダイオードの電圧よりも低いことを特徴とする。
　この態様によれば、増幅トランジスタの閾値電圧は蓄積ダイオードの電位よりも低く設定されているため、蓄積ダイオードのＰＮ接合に印加する電圧を低い値に設定できる。その結果、積層型の構成において暗電流の増加を抑圧することができる。
　ここで、前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間に挿入され、前記電源線は、前記選択トランジスタがオンしている期間において所定の電圧を供給し、前記選択トランジスタがオフしている期間において前記所定の電圧より低い電圧を供給してもよい。
　この態様によれば、蓄積ダイオードの電圧上昇が小さくなるので、暗電流増加を抑圧できる。
　また、前記所定の電圧より低い電圧は、前記リセットトランジスタ及び前記選択トランジスタがオンしている期間において前記増幅トランジスタから前記垂直信号線に出力される電圧よりも低くてもよい。
　この態様によれば、蓄積ダイオードの電圧上昇は発生しないので、暗電流増加をさらに抑圧できる。
　また、前記固体撮像装置は、さらに、前記垂直信号線と固定電位との間に挿入された負荷トランジスタを備え、前記選択トランジスタは、前記増幅トランジスタのドレインと前記電源線との間に挿入され、前記選択トランジスタがオフしている期間では、前記負荷トランジスタがオフし、前記垂直信号線の電圧が前記増幅トランジスタのドレインの電圧よりも低くてもよい。
　この態様によれば、蓄積ダイオードの電圧上昇が小さくなるので、暗電流増加を抑圧できる。
　また、前記固定電位は、負電位であってもよい。
　この態様によれば、蓄積ダイオードの電圧上昇は発生しないので、暗電流増加をさらに抑圧できる。
　また、本発明の一態様に係るカメラシステムは、上記固体撮像装置を用いることを特徴とする。
　この態様によれば、高画質なカメラシステムを提供できる。
　本発明によれば、積層された光電変換膜で得られる信号電荷を暗電流の少ない蓄積ダイオードを使って検出することができる。暗電流及びキズを低減し、画質を飛躍的に向上させることができる。
図１は、本発明の第１の実施形態に係る積層型固体撮像装置の概略構成を示す図である。 図２は、同実施形態に係る固体撮像装置の画素の構造を示す断面図である。 図３Ａは、同実施形態に係る固体撮像装置の最も基本的な撮像動作を示すタイミングチャートである。 図３Ｂは、同実施形態に係る固体撮像装置の画素の電位（図２のＸ－Ｙ線に沿った部分における電位）を示す図である。 図４Ａは、同実施形態に係る固体撮像装置の詳細な回路構成を示す図である。 図４Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。 図５Ａは、同実施形態に係る固体撮像装置の変形例のリセット周波数ｆに対するリセット雑音Ｅｎを示す図である。 図５Ｂは、同変形例に係る固体撮像装置の基本的な撮像動作を示すタイミングチャートである。 図６は、同変形例に係る固体撮像装置のリセットトランジスタの抵抗値Ｒの帯域とリセット雑音Ｅｎの関係を示す図である。 図７は、同変形例に係る固体撮像装置の全体構成を示す図である。 図８Ａは、同実施形態に係る固体撮像装置の比較例の１フレームの画素信号を読み出す構成を示す図である。 図８Ｂは、同比較例に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。 図９Ａは、本発明の第２の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。 図９Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、駆動信号ＬＧＣＥＬＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。 図１０Ａは、本発明の第３の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。 図１０Ｂは、同実施形態に係る固体撮像装置の１行分の画素信号の読み出しにおける、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、駆動信号ＬＧＣＥＬＬ、電源線の電位並びにＦＤの電位の時間変化を示す図である。 図１１は、本発明の第４の実施形態に係る積層型固体撮像装置のチップ構成を示す図である。 図１２は、同実施形態に係る画素部およびその周辺回路の構成の詳細を示す図である。 図１３は、同実施形態に係る固体撮像装置の動作を説明するための回路図である。 図１４は、同実施形態に係固体撮像装置の動作を説明するためのタイミングチャートである。 図１５は、比較例としての固体撮像装置の動作を説明するためのタイミングチャートである。 図１６は、比較例としての固体撮像装置および同実施の形態に係る固体撮像装置におけるリセット信号の波形を示す図である。 図１７は、本発明の第５の実施形態に係る撮像装置の全体構成を示す図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る積層型固体撮像装置の概略構成を示す図であり、図２は図１の画素１１の構造を示す断面図である。
　固体撮像装置は、シリコンからなる半導体基板３１と、半導体基板３１に行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部（行走査部とも呼ぶ）１３と、画素１１の信号を順次水平出力端子１４２へ読み出す水平走査部（列走査部、水平信号読み出し部とも呼ぶ）１５と、画素１１の列毎に形成された列信号線（垂直信号線）１４１と、電源端子１４３及び列信号線１４１に接続されたフィードバック回路（反転増幅器）２３及び列信号処理部２１と、フィードバック回路２３の出力信号を対応する列の画素１１にフィードバックするために列毎に設けられたフィードバック線１２６とを備えている。なお、図１において、画素１１は「２行２列」分だけを記載しているが、行数及び列数は任意に設定してよい。
　また、各画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ドレインが光電変換部１１１と接続されたリセットトランジスタ１１７と、増幅トランジスタ１１３と直列に接続された選択トランジスタ１１５とを有している。リセットトランジスタ１１７のドレインは、反転増幅器を介して、列信号線１４１と接続されている。
　光電変換部１１１は、図２に示すように、半導体基板３１上方に形成され、入射光を光電変換するアモルファスシリコン等からなる光電変換膜４５と、光電変換膜４５の下方つまり半導体基板３１側の下面に形成された画素電極４６と、光電変換膜４５の上方つまり画素電極４６と反対側の上面に形成された透明電極４７と、画素電極４６に接続されたＦＤ（フローティングディフュージョン）である蓄積ダイオードとを有する。
　半導体基板３１内には、増幅トランジスタ１１３、選択トランジスタ１１５及びリセットトランジスタ１１７が形成されている。増幅トランジスタ１１３は、ゲート電極４１と、ドレインである拡散層５１及びソースである拡散層５２とを有している。選択トランジスタ１１５は、ゲート電極４２と、ドレインである拡散層５２及びソースである拡散層５３とを有している。増幅トランジスタ１１３のソースと選択トランジスタ１１５のドレインとは、共通の拡散層５２である。リセットトランジスタ１１７は、ゲート電極４３と、ドレインである拡散層５４及びソースである拡散層５５とを有している。拡散層５１と拡散層５４とは素子分離領域３３により分離されている。
　増幅トランジスタ１１３、選択トランジスタ１１５及びリセットトランジスタ１１７は、Ｎ型ＭＯＳトランジスタにより構成されている。
　半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換膜４５が形成されている。画素電極４６は、コンタクト３６を介して増幅トランジスタ１１３のゲート電極４１及びリセットトランジスタ１１７のソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。蓄積ダイオードは増幅トランジスタ１１３のゲートに接続されている。選択トランジスタ１１５は、増幅トランジスタ１１３のソースと列信号線１４１との間に挿入されている。
　光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のドレインと、光電変換部制御線１３１との間に接続されている。増幅トランジスタ１１３は、画素電極４６に接続されたゲートを有し、画素電極４６の電位に応じた信号電圧を、選択トランジスタ１１５を介して列信号線１４１に出力する。リセットトランジスタ１１７のソースは画素電極４６に接続され、ドレインは対応するフィードバック線１２６に接続されている。選択トランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のゲートは、リセット制御線１２３を介して垂直走査部１３と接続されている。アドレス制御線１２１及びリセット制御線１２３は画素１１の行ごとに設けられている。増幅トランジスタ１１３のドレインは、電源線１２５に接続され、ソースは列信号線１４１と接続されている。本実施の形態では、リセットトランジスタ１１７がｎ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが正パルス（上向きのパルス）である。選択トランジスタ１１５及びリセットトランジスタ１１７のオンオフ動作は、行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬを介して垂直走査部１３により制御される。
　光電変換部制御線１３１は、全画素１１に共通となっている。列信号線１４１は、画素１１の列ごとに設けられ、列信号処理部２１を介して水平走査部１５と接続されている。列信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及び、アナログ／デジタル変換等を行う。
　また、列ごとに設けられた列信号線１４１には、フィードバック回路２３がそれぞれ接続されており、フィードバック回路２３には、基準電圧端子１３３により全画素共通の基準電圧（ＶＲ）１３３も入力されており、フィードバック回路２３の出力はリセットトランジスタ１１７のソースに接続されている。フィードバック回路２３は、選択トランジスタ１１５とリセットトランジスタ１１７とが導通状態にある時、選択トランジスタ１１５の出力を受け取り、増幅トランジスタ１１３のゲート電位が、一定になるように、フィードバック動作する。この時、フィードバック回路２３の出力は、０Ｖもしくは、０Ｖ近傍の正電圧となる。
　図３Ａは、図１の固体撮像装置の最も基本的な撮像動作を示すタイミングチャートである。なお、同図のＳＥＬ１は、１行目の行選択信号（アドレス制御線１２１を介して供給される信号）を示す。ＲＳＴ１は、１行目の行リセット信号（リセット制御線１２３を介して供給される信号）を示す。ＳＥＬ２も、ＲＳＴ２も、対応する行が異なる点以外同様である。１水平周期は、行選択信号が有効になってから、次の行の行選択信号が有効になるまで（ＳＥＬ１の立ち上がりからＳＥＬ２の立ち上がりまで）の期間であり、１行分の画素１１から信号電圧を読み出すのに要する期間である。１垂直周期は、全行の画素１１から信号電圧を読み出すのに要する期間である。
　フィードバック動作は、行選択信号と行リセット信号とが同時に有効になったときに起こる。つまり、選択トランジスタ１１５とリセットトランジスタ１１７とが同時にオンのとき起こる。垂直走査部１３は、画素１１からの信号読み出しの後にリセット（フィードバック動作）を行うように制御する。まず、選択トランジスタ１１５のゲートに行選択信号を有効にすることにより、増幅トランジスタ１１３の出力信号を列信号線１４１に出力し、次に、行選択信号が有効になってから一定時間遅れて行リセット信号を有効にすることにより、フィードバック回路２３の出力をリセットトランジスタ１１７を介して画素電極４６にフィードバックする。
　このフィードバック動作により、リセットトランジスタ１１７で信号電荷をリセットするときに発生するリセット雑音は抑圧され、次の信号電荷にリセット雑音が重畳されることが軽減されるので、ランダム雑音を抑圧することが出来る。
　図３Ｂは、図２のＸ－Ｙ線に沿った部分における電位を示す図である。
　まず、信号がない状態（リセットされている状態）においては、蓄積ダイオードである拡散層５４の電位は、ほぼ０Ｖであり若干の逆バイアスが印加されている。逆バイアスが熱雑音によって生じる２５ｍＶ程度である場合には蓄積ダイオードの電荷の一部が基板側に抜けてしまうおそれがある。このため、信号電荷を蓄積する期間に印加する逆バイアスは、約０．１Ｖ以上とすることが好ましい。蓄積ダイオードの電位を０Ｖ近傍とすることにより、蓄積ダイオードと半導体基板３１との間に流れる逆方向リーク電流（暗電流）を小さくすることができる。一方、透明電極４７には正電圧が印加されている。透明電極４７の上部から入射した光は透明電極４７を通過して光電変換膜４５に入射し、ここで電子正孔対に変換される。変換された電子正孔対のうちの電子は透明電極４７側に移送され透明電極４７と接続された電源（図示せず）に流れる。正孔は信号電荷として拡散層５４側に移送されここに蓄積される。このため、拡散層５４の電位は＋方向に変化し、拡散層５４と半導体基板３１との間に電圧が加わる。これにより、拡散層５４と半導体基板３１との間に逆方向リーク電流（暗電流）が流れ雑音となる。しかし、信号がある状態では雑音は目立たないので問題とならない。
　拡散層５４に蓄積された正孔により＋側に変化した電圧は増幅トランジスタ１１３のゲート電極４１に伝達され、増幅トランジスタ１１３により増幅された信号は選択トランジスタ１１５を介して列信号線１４１に出力される。
　一般的な固体撮像装置では、マイナスの電荷を持った電子を拡散層に蓄積させるために、リセットトランジスタ１１７のゲートには、振幅の高いリセット信号を印加させる必要があったが、図３Ｂの信号読み出し構成にすると、プラスの電荷を持った正孔を拡散層５４に蓄積させるので、リセットトランジスタのゲートには小振幅のリセット信号の印加をすればよい。
　図４Ａは、図１の固体撮像装置の詳細な回路構成を示す図である。図４Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。図４Ａにおいて、増幅トランジスタ１１３はソースフォロア回路（以降ＳＦ回路）を構成している。なお、図４Ｂにおいて、時刻ｔ０からｔ４までは画素信号（蓄積電荷）を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ４からｔ５までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。このとき、電荷蓄積期間は、電子シャッタ動作やフレーム速度によって変化するものである。また、図４Ｂにおいて、Ａは「ＶＤＤをノードＡと同じ電圧以下に下げることで、カップリングにより上昇したＦＤ電位を元に戻す。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「電荷蓄積期間はＳＦ非動作なので、増幅トランジスタのゲート容量が動作に影響する。カップリングによるＦＤ電位上昇がないので、暗電流を抑止できる。」ことを示している。
　先にも記述したとおり、画質を悪化させる原因である暗電流は、蓄積ダイオードのＰＮ接合に印加する電圧差が大きいと増加する。図４Ｂでは、リセットトランジスタ１１７をオンにして、画素電極４６に接続する蓄積ダイオードのＮ型拡散層（拡散層５４）をリセットドレイン電圧（フィードバック線１２６の電位）に初期化する際に、リセットドレイン電圧をＧＮＤレベル付近（図４Ｂでは０．２Ｖ）に設定している。蓄積ダイオードのＰＮ接合に印加する電圧のうちＰ型拡散層（半導体基板３１）は通常ＧＮＤレベルに接続しているので、この設定にすれば、初期化時に大きな電圧差は生じない。このため、蓄積ダイオードの暗電流が小さくなり、暗時および低照度時のノイズや白キズが目立たなくなるところが優位になる。蓄積ダイオードの電位変動を検出する増幅トランジスタ１１３は、リセットドレイン電圧のＧＮＤレベルから変化する電圧に対して動作しなければならないため、増幅トランジスタ１１３に使うＮ型ＭＯＳトランジスタの閾値電圧は、電荷読出期間及び電荷蓄積期間における蓄積ダイオードのＰＮ接合の電圧（蓄積ダイオードの電位）よりも低く設定されている。
　本実施形態に係る固体撮像装置は、光吸収係数が大きな光電変換部を用いているので、量子化効率が格段に良く、従ってランダム雑音が下がった時の効果が非常に大きい。
　また、本実施形態に係る固体撮像装置は、光電変換部の面積を小さく出来るので、回路的に変換ゲインを大きく出来るので、ランダム雑音が下がった時の効果が格段に大きい。さらに、構造的に、半導体基板内で光電変換が行われないので、ランダム雑音が抑圧された時の効果が格段に大きい。
　さらに、各列信号線上の反転増幅器を用いてフィードバック動作をさせることにより、積層型の固体撮像装置のリセット雑音の抑圧が可能となり、リセット雑音が重畳された信号電荷を読み出すことも軽減するので、ランダム雑音を抑圧することが出来る。
　（変形例）
　本実施形態の固体撮像装置では、光電導膜積層センサにおけるリセット雑音の抑圧が出来るが、さらにリセット雑音を抑圧する手段がある。本実施形態のリセット雑音はｋＴＣ雑音と呼ばれ、その電圧（Ｅｎ）は以下の式（１）で表される。
　　Ｅｎ２＝　ｋＴ／Ｃ
　　Ｅｎ　＝　√（ｋＴ／Ｃ）＝　√（４ｋＴＲΔｆ）　・・・（１）
　ｋはボルツマン定数、Ｔは絶対温度（Ｋ）、Ｒはリセットトランジスタ１１７の抵抗値（Ω）、Ｃはリセットトランジスタ１１７の寄生容量（Ｆ）、Δｆはリセットトランジスタ１１７のリセット周波数（Ｈｚ）で示され、（１）式より、リセットトランジスタ１１７で発生するリセット雑音の電圧（Ｅｎ）は、４ｋＴＲを定数とすると、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）によって、限定されることがわかる（つまりΔｆが小さければ、Ｅｎも小さくなる。）。ここで、リセット周波数は、主に、行リセット信号に含まれるパルスの後縁に含まれる周波数成分をいう。図５Ａは、リセット周波数ｆに対するリセット雑音Ｅｎを示す図である。
　５０１がリセットトランジスタ１１７のリセット周波数を横軸に記した時のリセット雑音電圧（Ｅｎ）で、５０２がフィードバック回路２３のフィードバック周波数帯域で、５０１と５０２が交わっている領域５０３が抑圧可能なリセット雑音の領域で、５０４が抑圧しきれないリセット雑音の領域となる。
　ここで、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は（１）式より下記の式で表される。
　Δｆ　＝　１／（４ＣＲ）　・・・（２）
　リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は、（２）式より時定数１／ＣＲで表現出来るが、リセットトランジスタ１１７の寄生容量Ｃは本実施形態で軽減が可能であるので無視すると、リセットトランジスタ１１７のリセット周波数の帯域幅（Δｆ）は、リセットトランジスタ１１７の抵抗値Ｒによって限定される。
　つまり抵抗値Ｒが大きいほどΔｆは小さくなり、これは周波数ｆが遅いこと（低周波数である）を意味する。ここで、リセットトランジスタ１１７の抵抗値Ｒとは、リセットトランジスタ１１７の「導通のしにくさ」を表し、これはリセットトランジスタ１１７のゲートにかかるリセット信号の帯域幅に置き換えることが出来る（抵抗値Ｒが大きいほど、リセットにかかる時間が長くなる。）。
　図５Ｂは、本変形例における固体撮像装置の基本的な撮像動作を示すタイミングチャートである。同図は、図３Ａと比べて、行リセット信号のリセットパルスの立ち下がりエッジに傾斜が付与されている点が異なっている。なお、図５Ｂでは、リセットパルスの立ち上がりエッジにも傾斜が付与されている。また、傾斜したエッジをもつリセットパルスの振幅が小さい点は図３Ａと同様である。
　このように、行リセット信号の立ち下がりエッジに傾斜が付与されている。言い換えれば、急峻な立ち下がりと比べて図５Ｂの立ち下がりエッジに含まれる周波数成分の帯域が狭くなっている。これにより、立ち下がりエッジに起因するランダムノイズの発生を抑制することができる。また、行リセット信号の振幅が小さく、エッジに傾斜が付与されるので、リセットトランジスタ１１７は、オンとオフの２状態を持つ単純なスイッチとして動作するのではなく、オンからとオフまで抵抗値が連続的に変化するスイッチとして動作する。
　図６にリセットトランジスタ１１７の抵抗値Ｒの帯域とリセット雑音Ｅｎの関係を図示した。横軸に時間ｔをとった場合、リセットトランジスタ１１７の抵抗値Ｒが大きい場合（ａ）は、６０１のように、リセットトランジスタ１１７のゲートにかかるリセット信号が鈍ったようになり、リセット信号のハイ（Ａボルト）の期間はｔ１と表すことができる。逆にリセットトランジスタ１１７の抵抗値Ｒが小さい場合（ｂ）は、６０２のように、リセットトランジスタ１１７のゲートにかかるリセット信号が急峻になり、リセット信号のハイ（Ａボルト）の期間はｔ２と表すことができる。
　これを図５Ａと同じように横軸に周波数ｆをとると、リセットトランジスタ１１７の抵抗値Ｒが大きい場合（ａ）は、リセット雑音（Ｅｎ）は６０３のようにフィードバック回路２３のフィードバック周波数帯域（５０２）内に入る可能性が高くなり、本実施形態のフィードバック回路によって、リセット雑音は抑圧されやすくなり、リセットトランジスタ１１７の抵抗値Ｒが小さい場合（ｂ）は、リセット雑音（Ｅｎ）は６０４のようにフィードバック回路２３のフィードバック周波数帯域（５０２）内に入らない帯域（６０６）が出てくる可能性が高くなり、リセット雑音は抑圧されにくくなる。なお、６０５はリセット雑音（Ｅｎ）が抑圧される領域で６０３と６０４の面積は同じである。
　つまり、リセットトランジスタ１１７のゲートに入力するリセット信号のリセット帯域をｔ１のようにｔ２より長くすれば、リセットトランジスタ１１７で発生するリセット雑音を抑圧できることがわかる。
　図７は本変形例に係る固体撮像装置の全体構成を示す図である。
　この固体撮像装置は、図１の本実施形態の固体撮像装置に対し、リセット信号制御素子１５１が追加された点が主に異なっている。
　リセット信号制御素子１５１は、リセットトランジスタ１１７のゲートに印加すべき行リセット信号の波形を調整する波形調整部である。リセット信号制御素子（波形調整部）１５１は、行リセット信号に含まれるリセットパルスの立ち下がりエッジに傾斜を付与するよう波形を調整し、リセットトランジスタ１１７のゲートに供給する。言い換えれば、リセット信号制御素子（波形調整部）１５１は、行リセット信号中の立ち下がりエッジが有する周波数帯域を調整する。
　（比較例）
　本実施形態を例にとると、蓄積ダイオードの電位を検出している電荷読出期間は、増幅トランジスタ１１３はソースフォロアとして回路動作しているため蓄積ダイオードの電位に影響は出ないが、検出していない期間は、増幅トランジスタ１１３のソースとドレインの影響が蓄積ダイオードの電位に強くでる。その原理を図８Ａ及び図８Ｂの駆動で説明する。わかりやすくするため、信号電荷として正孔を取り扱う場合を想定して以下を記述する。
　図８Ａは、１フレームの画素信号を読み出す構成を示す図である。図８Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、電源線１２５の電位ＶＤＤ並びにＦＤの電位の時間変化を示す図である。なお、図８Ｂにおいて、時刻ｔ０からｔ３までは電荷読出期間であり、時刻ｔ３からｔ４までは電荷蓄積期間である。また、図８Ａ及び図８Ｂの駆動が行われる画素の構成は図４Ａと同様であるが、増幅トランジスタ１１３の構成は異なる。また、図８Ｂにおいて、Ａは「この電圧ΔＶはＦＤの暗電流によるもの。」であることを示しており、Ｂは「カップリング発生したＦＤ電位変化（理想的な傾きよりも暗電流分傾きが急）」であることを示しており、Ｃは「理想的なＦＤ電位変化」を示しており、Ｄは「電荷蓄積期間はＳＦ非動作なので、増幅トランジスタのゲート容量が動作に影響する。カップリングによるＦＤ電位上昇で、暗電流増大。」を示し、Ｅは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示している。
　時刻ｔ０にて、行選択信号ＳＥＬをハイレベルにして、選択トランジスタ１１５をオンにし、蓄積電荷によって高くなったＦＤの電位を列信号線１４１に読み出す。
　時刻ｔ１にて、行リセット信号ＲＥＳＥＴをハイレベルにして、リセットトランジスタ１１７をオンにし、フィードバック線１２６で設定されたＦＤの電位を列信号線１４１に読み出す。列信号線１４１にはＣＤＳ（相関二重サンプリング回路）が接続されており、先ほどの２つのＦＤの電位（蓄積電荷によって高くなったＦＤの電位とフィードバック線１２６で設定されたＦＤの電位）を差分して外部出力する。ここまではＳＦ回路が動作状態にある。
　時刻ｔ２にて、行リセット信号ＲＥＳＥＴをローレベルとして、リセットトランジスタ１１７をオフにした後、時刻ｔ３で行選択信号ＳＥＬをローレベルとして、選択トランジスタ１１５をオフにする。これにより、ＳＦ回路が非動作状態となり、ＦＤの電位が先にフィードバック線１２６で設定された電位から高電圧側にシフトする。この原因は、増幅トランジスタ１１３の閾値電圧が低い点にある。
　時刻ｔ３以降、ＳＦ回路が非動作状態で、増幅トランジスタ１１３のドレインとソースは、増幅トランジスタ１１３の閾値電圧が低いために導通する。そして導通するが故に増幅トランジスタ１１３のゲート電位がカップリングでさらに上昇し、ソースはドレイン側の電源電圧ＶＤＤで満たされる。そのため増幅トランジスタ１１３のゲートに接続されたＦＤの電位も上昇する。上昇する電圧は増幅トランジスタ１１３のゲートの容量値とＦＤの容量値との分圧となって現れる。図８Ｂでは、ゲートの容量値とＦＤの容量値が同じである場合を想定しているため、電源電圧３．３Ｖからリセットドレイン線の電圧０．２Ｖを差分した３．１Ｖの半分１．５５Ｖだけ上昇する。この状態になるとＦＤの初期電位が１．７５Ｖとなるため、ＦＤに掛かる電界強度が増えるため暗電流が発生しやすくなる。この結果、図８Ｂの時刻ｔ３からｔ４までの電荷蓄積期間におけるＦＤの電位の傾きは増加した暗電流の分だけ理想的な傾きにくらべて急峻になる。再び時刻ｔ０になったとき、ＦＤの電位はＳＦ回路が動作するためフローティング状態から開放されるが、理想的なＦＤの電位よりもΔＶだけ高い。これが暗電流の成分である。暗電流は画素ごとに発生具合が異なることから、感度不均一性を助長し、ＦＤの初期化時の電位とも異なる信号成分となる。従って、暗時にばらつきをもった信号として出現するため、画質が悪くなる。
　これに対して、図４Ｂの駆動では、閾値がマイナスとなるデプレッション型トランジスタを用いた増幅トランジスタ１１３のドレインに接続する電源線ＶＤＤを電荷読出期間である時刻ｔ０から時刻ｔ４までハイレベル（図４Ｂでは３．３Ｖ）にし、他の期間（電荷蓄積期間）である時刻ｔ４からｔ５（ｔ０）までローレベル（図４Ｂでは０．２Ｖ）に設定している。従って、電源線ＶＤＤは、選択トランジスタ１１５がオンしている期間において所定の電圧を供給し、選択トランジスタ１１５がオフしている期間において所定の電圧より低い電圧を供給する。つまり、行選択信号ＳＥＬがハイレベルとなり、ＳＦ回路が動作して、ＦＤの電位を検出する期間のみ電源線ＶＤＤをハイレベルとし、行選択信号ＳＥＬがローレベルとなり、ＳＦ回路が非動作の期間は、電源線ＶＤＤをローレベルとする。このローレベルの電圧はＳＦ回路が動作状態の時の増幅トランジスタ１１３のソース側の電圧よりも低ければよい。言い換えると、所定の電圧より低い電圧はリセットトランジスタ１１７及び選択トランジスタ１１５がオンしている期間において増幅トランジスタ１１３から列信号線１４１に出力される電圧よりも低ければよい。ローレベルの電圧はたとえばＧＮＤレベル（ＶＳＳ）としても良い。この駆動により、デプレッション型トランジスタを用いた増幅トランジスタ１１３のソースとドレインが導通したとしても、増幅トランジスタ１１３のゲートにはカップリングによる電位上昇が発生しないので、時刻ｔ４からｔ５において発生する暗電流は抑止される。なお、電源線ＶＤＤによる所定の電圧及び所定の電圧より低い電圧の供給は、例えば電源線ＶＤＤと接続された電源が出力する電圧を変更することにより実現される。
　フォトダイオードが埋め込みではない３つのトランジスタで構成された積層型のＭＯＳイメージセンサの画素１１において、正孔を蓄積する方式は、電荷蓄積容量（蓄積ダイオード）の初期化電位を低くできるので暗電流やキズの少ない画像を提供できる。しかしながら、低電位を検出する低閾値電圧の増幅トランジスタ１１３について、画素１１がＳＦ動作している場合は問題ないがＳＦ動作していない場合、光電変換により増幅トランジスタ１１３のゲート電位が上昇し、ドレイン・ソース間が繋がりやすくなるため、増幅トランジスタ１１３のドレイン側電圧である電源電圧がソース側に繋がる。この結果、増幅トランジスタ１１３のゲート電位は電源電圧によるカップリングの影響を受けて上昇し、このゲートに接続する電荷蓄積容量の電位も上昇する。電荷蓄積容量の電位が上昇するという現象は、暗電流やキズを増加させるので、画質劣化の原因になる。これに対し、図４Ｂの駆動では、増幅トランジスタ１１３がＳＦとして非動作時（行選択信号ＳＥＬがローレベル時）、増幅トランジスタ１１３のゲート電位が上昇しないように電源線ＶＤＤの電圧を下げるようにパルス駆動が行われる。この結果、電荷蓄積容量の電位上昇は抑えられ、電荷蓄積容量でのリークは小さくなる。
　（第２の実施形態）
　図９Ａは、本発明の第２の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。図９Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、負荷トランジスタ１３０のゲートに与えられる駆動信号ＬＧＣＥＬＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。なお、図９Ｂにおいて、時刻ｔ０からｔ３までは画素信号を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ３からｔ４までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。また、図９Ｂにおいて、Ａは「カップリングでＦＤ電位下降、ＦＤ暗電流は減少する。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「ＬＧＣＥＬＬを０．０Ｖに下げることで、列信号線はフローティング。ＦＤ電位はカップリングにより降下。ＦＤ暗電流は減少する。」ことを示している。
　本実施形態の固体撮像装置は、画素１１において、選択トランジスタ１１５がＶＤＤ側（電源線１２５側）に配置、つまり増幅トランジスタ１１３のドレインと電源線１２５との間に挿入されているという点で第１の実施形態の固体撮像装置と異なる。また、電源線１２５の電圧ＶＤＤは固定にされ、画素１１の列で共通に接続されているソースフォロア回路の駆動信号である駆動信号ＬＧＣＥＬＬが任意の固定電圧からパルスに変更されている点も第１の実施形態の固体撮像装置と異なる。さらに、列信号線１４１と固定電位（接地電位ＧＮＤ）との間に挿入された負荷トランジスタ１３０を備える点でも第１の実施形態の固体撮像装置と異なる。
　増幅トランジスタ１１３がソースフォロア回路として動作する時刻ｔ０からｔ３までの期間のみ駆動信号ＬＧＣＥＬＬは任意の固定電圧（図９Ｂでは１．０Ｖ）とされ、ソースフォロア回路を非動作にする時刻ｔ３からｔ４の期間は、駆動信号ＬＧＣＥＬＬはＧＮＤレベル（ＶＳＳ）とされる。このとき、増幅トランジスタ１１３にはデプレッション型トランジスタを用いているため、いずれの期間においても図９ＢのノードＢ（増幅トランジスタ１１３のドレイン）が列信号線１４１と導通している。従って、選択トランジスタ１１５がオフしている期間では、負荷トランジスタ１３０がオフし、列信号線１４１の電圧が増幅トランジスタ１１３のドレインの電圧よりも低い。ノードＢも列信号線１４１もフローティングであれば、増幅トランジスタ１１３はＭＯＳトランジスタであることから、ゲート部の電位がカップリングにより変動する。このとき蓄積ダイオード（ＦＤ）の電位は、増幅トランジスタ１１３のゲート容量と蓄積ダイオード（ＦＤ）の容量とで分配された電位になる。図９Ｂでは、増幅トランジスタ１１３のゲート容量と蓄積ダイオードの容量とを同じ容量としているため、ゲート電位変動の約５０％の電位となる。ノードＢが２．５Ｖ、列信号線１４１が１．０Ｖであれば、蓄積ダイオード（ＦＤ）の電位降下は、差電圧１．５Ｖの５０％として、０．７５Ｖとなる。ＦＤの電位は本来０．２Ｖのところが－０．５５Ｖになるので、ＦＤの暗電流は減少する。このように、電荷読出期間以外は列信号線１４１をＧＮＤレベル（ＶＳＳ）に設定するパルス駆動を行うことで、選択トランジスタ１１５をＶＤＤ側に配置した画素回路でも第１の実施形態と同様の効果を得ることができる。
　（第３の実施形態）
　図１０Ａは、本発明の第３の実施形態に係る積層型固体撮像装置の詳細な回路構成を示す図である。図１０Ｂは、１行分の画素信号の読み出しにおける、画素１１に与えられる行リセット信号ＲＥＳＥＴ及び行選択信号ＳＥＬ、負荷トランジスタ１３０のゲートに与えられる駆動信号ＬＧＣＥＬＬ、電源線１２５の電位（増幅トランジスタ１１３のドレインの電位）ＶＤＤ並びにＦＤ（蓄積ダイオード）の電位の時間変化を示す図である。なお、図１０Ｂにおいて、時刻ｔ０からｔ３までは画素信号を列信号線１４１に読み出す電荷読出期間であり、時刻ｔ３からｔ４までは蓄積電荷を光電変換部１１１に蓄積する電荷蓄積期間である。また、図１０Ｂにおいて、Ａは「カップリングでＦＤ電位下降、ＦＤリークは良化傾向になる。」ことを示しており、Ｂは「理想的な電荷蓄積時のＦＤ電位変化」を示しており、Ｃは「電荷読出期間はＳＦ動作しているので、増幅トランジスタのゲート容量は動作に影響しない。」ことを示しており、Ｄは「ＬＯＷ電位を－１．０Ｖに下げることで、ＳＦのダイナミックレンジを広げる。」ことを示しており、Ｅは「ＬＧＣＥＬＬを０．０Ｖに下げることで、垂直信号線はフローティング。ＦＤ電位はカップリングにより降下。ＦＤ暗電流減少。」を示している。
　本実施形態の固体撮像装置は、第２の実施形態の固体撮像装置から発展し、信号検出動作を改善するものである。本実施形態の固体撮像装置は、第２の実施形態の固体撮像装置に対し、列信号線１４１と固定電位との間に負荷トランジスタ１３０が接続されている点は共通するが、固定電位が接地電位ＧＮＤでなく負電位であるＬＯＷ電位とされている点で異なる。
　第２の実施形態の固体撮像装置の画素１１では選択トランジスタ１１５をＶＤＤ側に配置しているため、増幅トランジスタ１１３の動作範囲（ダイナミックレンジ）が狭くなる。これは選択トランジスタ１１５の閾値電圧分だけ、増幅トランジスタ１１３のドレイン側であるノードＢの電位が下がるためである。よって、本実施形態の固体撮像装置では、パルス駆動する駆動パルスＬＧＣＥＬＬの電位を低電圧側にシフトして、負荷トランジスタ１３０と接続された固定電位をマイナス電圧に設定することで、動作範囲（ダイナミックレンジ）を広くする駆動を行っている。
　（第４の実施形態）
　図１１は、本発明の第４の実施形態に係る積層型固体撮像装置のチップ構成を示している。図１２は画素部２４３およびその周辺回路の構成の詳細を示している。図１３は、本実施形態に係る固体撮像装置の回路図である。
　本実施形態の固体撮像装置は、暗電流を抑止しつつ、さらに上記第１～３の実施形態から発展し、蓄積ダイオードの初期化で発生する熱ノイズを低減できるフィードバック回路２３を備え、さらにソフトリセット動作を行うという点で第１～３の実施形態と異なる。これにより、より高画質な固体撮像装置を提供することができる。
　固体撮像装置つまりセンサチップ２５２は、アドレス制御線１２１、リセット制御線１２３、列信号線１４１、フィードバック線１２６、列選択トランジスタ１２７、列走査回路（水平走査部）２２９、水平信号線３０、出力アンプ２３１、行走査回路（垂直走査部）２３３、マルチプレクサ回路（ＭＵＸ）２４１、水平出力端子（ＶＯＵＴ端子）１４２、画素部２４３、フィードバック回路２３、列信号処理部（ＣＤＳ回路（Correlated Double Sampling））２１、タイミング制御回路２５０及び基準電圧発生回路２５１を備える。
　タイミング制御回路２５０は、行走査回路２３３に垂直走査信号を供給し、マルチプレクサ回路２４１に行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴを供給し、列走査回路２２９に水平走査信号を供給する。タイミング制御回路２５０は、行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴを生成する。
　マルチプレクサ回路２４１は、画素リセット信号スイッチ２３７及び画素アドレス信号スイッチ２３８から構成され、行選択信号ＳＥＬ及び行リセット信号ＲＥＳＥＴの画素部２４３への出力を制御する。
　基準電圧発生回路２５１は、フィードバック回路２３にフィードバックＡＭＰ基準信号ＲＥＦを供給する。
　列信号処理部２１は、コンデンサ２１９及び２２５と、サンプルトランジスタ２２０と、クランプトランジスタ２２２とを有する。列信号処理部２１は、列信号線１４１毎に設けられ、対応する列信号線１４１における任意の異なる２つのタイミングにおける電位差、つまりリセット動作時の電位（リセットトランジスタ１１７がオンしている時の列信号線１４１の電位）と画素信号出力動作時の電位（リセットトランジスタ１１７がオフしている時の列信号線１４１の電位）との差に応じた信号をＣＤＳ出力ノード２２６から出力する。
　フィードバック回路２３は、反転増幅器であるフィードバックアンプ２１２と、垂直信号線リセットトランジスタ２１４と、フィードバック線リセットトランジスタ２１７とを有する。
　画素部２４３では、複数の画素１１が半導体基板で行列状に配置され、画素１１の列毎に列信号線１４１が設けられている。センサチップ２５２内において、画素部２４３の画素１１は行走査回路２３３とマルチプレクサ回路２４１とによって選択される。
　次に、本実施の形態に係る固体撮像装置の動作を説明する。
　図１４は、本実施の形態に係る固体撮像装置の動作を説明するためのタイミングチャートである。図１５は、比較例としての固体撮像装置の動作を説明するためのタイミングチャートである。図１６（ａ）は比較例としての固体撮像装置におけるリセット信号の波形を示す図であり、図１６（ｂ）は本実施の形態に係る固体撮像装置におけるリセット信号の波形を示す図である。
　本実施の形態に係る固体撮像装置において、光電変換部１１１により光が電気信号Ｓに変換されて、電気信号Ｓは蓄積部（蓄積ダイオード）２で蓄えられる。ここで選択トランジスタ１１５をオンにすると、この電気信号Ｓは、増幅トランジスタ１１３と負荷トランジスタ１３０とにより形成されるソースフォロア回路でインピーダンス変換され、列信号線１４１を介して、列信号処理部２１に入力される。そして、列信号処理部２１で電気信号Ｓは一旦サンプルホールドされる。
　次に、画素１１内にリセット制御線１２３を介して行リセット信号ＲＥＳＥＴが入れられて、リセットトランジスタ１１７がオンすると、先ほど蓄積部２で蓄えられた電気信号Ｓがリセットされる。
　このとき、リセット時の蓄積部２の電気信号をＮとすると、フィードバック線１２６に一定電圧ではなく、ランダムノイズを含んだ画素信号Ｎをフィードバック回路２３で反転増幅した信号にして入力することで、蓄積部２の熱ノイズを打ち消させることができる。
　しかしながら、行リセット信号ＲＥＳＥＴを図１６（ａ）に示されるような急峻な矩形波で印加すると、図１５に示されるように、蓄積部２に熱ノイズが発生する。すなわち蓄積部２は、行リセット信号ＲＥＳＥＴによってフィードバック線１２６の信号レベルでリセットされるべきところが、さらに熱ノイズが重畳した状態となり、これがランダムノイズの原因となる。このときの電気信号Ｎはランダムノイズが載ったままの状態で、先の電気信号Ｓと同じ経路で列信号処理部２１に入力されて、列信号処理部２１でサンプルホールドされる。
　これに対し、行リセット信号ＲＥＳＥＴを急峻な矩形波ではなく、図１６（ｂ）に示されるようなリセットパルスの後縁に緩やかな傾きをもった波形とし、この波形の行リセット信号ＲＥＳＥＴでリセットを行うソフトリセット動作をさせることで、図１４に示されるように、熱ノイズ自身の発生量を低減することができる。これにより、電気信号Ｎのランダムノイズを大幅に少なくすることができる。さらに、ソフトリセット動作におけるリセットパルスの後縁を、図１６（ｂ）に示されるように、熱ノイズの発生を十分に抑えることが可能な時間、例えば数百ｎｓｅｃから数十μｓｅｃの期間をかけて立ち下げるいわゆるテーパー波形にすることで、熱ノイズを極めて大きく低減することができ、高画質化が確実に可能になる。
　例えば、リセットパルスの後縁の変化（立ち下がり）の開始からリセットトランジスタ１１７がオフになるまでのテーパー波形の時間、つまりリセットトランジスタ１１７のソフトリセット時間は、選択トランジスタ１１５のゲートに供給される行選択信号ＳＥＬに含まれる行選択パルス（選択トランジスタ１１５のオンオフを制御するパルス）の後縁の変化（立ち下がり）の開始から選択トランジスタ１１５がオフになるまでの時間、例えば数十ｎｓｅｃに対して十倍以上、例えば１００倍長い。
　次に、列信号処理部２１で電気信号Ｓと電気信号Ｎとが差分されて、差分がＣＤＳ出力ノード２２６に出力され、画素信号Ｐとして扱われる。このとき、図１５では画素信号Ｐには先のランダムノイズ成分の影響が残ってしまう。
　最後に、列走査回路２２９からの列選択信号により列選択トランジスタ１２７がオンすることで、先の画素信号Ｐは水平信号線３０に読み出されて、出力アンプ２３１で増幅後に水平出力端子１４２から外部出力される。
　以上のように、ソフトリセット動作及びフィードバック動作の２つの動作を同時に行うことで、電気信号Ｎのランダムノイズを大幅に低減し、かつ画素１１内のリセットトランジスタ１１７で発生する熱ノイズを低減することができるため、高画質化が可能となる。その結果、蓄積ダイオードで発生する暗電流と熱ノイズとを抑止できる積層型固体撮像装置を実現することができる。
　（第５の実施形態）
　図１７は、本発明における第５の実施形態の撮像装置（カメラシステム）の全体構成を示す図である。
　本実施形態の撮像装置は、大きく分けて固体撮像装置１２００、光学系１２４０、ＤＳＰ（Digital Signal Processor）１２５０、液晶画面等の画像表示デバイス１２８０及び画像メモリ１２９０を備えている。
　光学系１２４０は、被写体からの光を集光して固体撮像装置１２００の画素配列上に画像イメージを形成するレンズ１２４１を備えている。
　固体撮像装置１２００は、本発明の第１～４の実施形態で説明した固体撮像装置である。固体撮像装置１２００は、フォトダイオード等の光感応素子及びＭＯＳトランジスタ等を含む画素を２次元配列状に並べた撮像領域（画素部）１２１０と、撮像領域１２１０の単位セルを行単位で選択し、単位セルのリセット及び信号読み出しを制御する垂直選択回路（行走査部）１２２０と、垂直選択回路１２２０に駆動パルスを供給するタイミング制御回路１２３０とを備えている。
　ＤＳＰ１２５０は、カメラシステム制御部１２６０及び画像処理回路１２７０を備えている。
　画像処理回路１２７０は、固体撮像装置１２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理、空間補間処理、及びオートホワイトバランス等の処理を行う。また、画像処理回路１２７０は、ＪＰＥＧ等の圧縮フォーマットへの変換、画像メモリ１２９０への記録、及び画像表示デバイス１２８０への表示用信号処理等を行う。
　カメラシステム制御部１２６０は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系１２４０、固体撮像装置１２００及び画像処理回路１２７０の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。ユーザＩ／Ｆは、例えば、ズーム倍率の変更及びレリーズボタンなどのリアルタイム指示を入力として受け、カメラシステム制御部１２６０は、レンズ１２４１のズーム倍率変更、幕シャッタの走行及び固体撮像装置１２００のリセット走査の制御を行う。
　以上、本発明の固体撮像装置及びそれを用いたカメラシステムについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　本発明は、固体撮像装置に利用でき、特に高感度で飽和量が大きく、かつ暗電流の少ない、高画質なデジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ及び医療用カメラなどに利用できる。
　　２　　蓄積部
　　１１　　画素
　　１３　　垂直走査部
　　１５　　水平走査部
　　２１　　列信号処理部
　　２３　　フィードバック回路
　　３０　　水平信号線
　　３１　　半導体基板
　　３３　　素子分離領域
　　４１、４２、４３　　ゲート電極
　　４５　　光電変換膜
　　４６　　画素電極
　　４７　　透明電極
　　５１、５２、５３、５４、５５　　拡散層
　　１１１　　光電変換部
　　１１３　　増幅トランジスタ
　　１１５　　選択トランジスタ
　　１１７　　リセットトランジスタ
　　１２１　　アドレス制御線
　　１２３　　リセット制御線
　　１２５　　電源線
　　１２６　　フィードバック線
　　１２７　　列選択トランジスタ
　　１３０　　負荷トランジスタ
　　１３１　　光電変換部制御線
　　１３３　　基準電圧端子
　　１４１　　列信号線
　　１４２　　水平出力端子
　　１４３　　電源端子
　　１５１　　リセット信号制御素子
　　２１２　　フィードバックアンプ
　　２１４　　垂直信号線リセットトランジスタ
　　２１７　　フィードバック線リセットトランジスタ
　　２１９、２２５　　コンデンサ
　　２２０　　サンプルトランジスタ
　　２２２　　クランプトランジスタ
　　２２６　　ＣＤＳ出力ノード
　　２２９　　列走査回路
　　２３１　　出力アンプ
　　２３３　　行走査回路
　　２３７　　画素リセット信号スイッチ
　　２３８　　画素アドレス信号スイッチ
　　２４１　　マルチプレクサ回路
　　２４３　　画素部
　　２５０、１２３０　　タイミング制御回路
　　２５１　　基準電圧発生回路
　　２５２　　センサチップ
　　１２００　　固体撮像装置
　　１２１０　　撮像領域
　　１２２０　　垂直選択回路
　　１２４０　　光学系
　　１２４１　　レンズ
　　１２５０　　ＤＳＰ
　　１２６０　　カメラシステム制御部
　　１２７０　　画像処理回路
　　１２８０　　画像表示デバイス
　　１２９０　　画像メモリ

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板に行列状に配置された複数の画素と、
    　前記画素の列ごとに形成された垂直信号線とを備え、
    　前記画素は、増幅トランジスタ、選択トランジスタ、リセットトランジスタ及び光電変換部を有し、
    　前記光電変換部は、前記半導体基板上方に形成された光電変換膜と、前記光電変換膜の上方に形成された透明電極と、前記光電変換膜の下方に形成された画素電極と、前記画素電極に接続された蓄積ダイオードとを有し、
    　前記画素電極及び前記蓄積ダイオードは、前記増幅トランジスタのゲートに接続され、
    　前記増幅トランジスタでは、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
    　前記リセットトランジスタでは、ソースが前記画素電極と接続され、
    　前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に挿入され、
    　前記増幅トランジスタの閾値電圧は、前記蓄積ダイオードの電圧よりも低い
    　固体撮像装置。
  2. 　前記選択トランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間に挿入され、
    　前記電源線は、前記選択トランジスタがオンしている期間において所定の電圧を供給し、前記選択トランジスタがオフしている期間において前記所定の電圧より低い電圧を供給する
    　請求項１に記載の固体撮像装置。
  3. 　前記所定の電圧より低い電圧は、前記リセットトランジスタ及び前記選択トランジスタがオンしている期間において前記増幅トランジスタから前記垂直信号線に出力される電圧よりも低い
    　請求項２に記載の固体撮像装置。
  4. 　前記固体撮像装置は、さらに、前記垂直信号線と固定電位との間に挿入された負荷トランジスタを備え、
    　前記選択トランジスタは、前記増幅トランジスタのドレインと前記電源線との間に挿入され、
    　前記選択トランジスタがオフしている期間では、前記負荷トランジスタがオフし、前記垂直信号線の電圧が前記増幅トランジスタのドレインの電圧よりも低い
    　請求項１に記載の固体撮像装置。
  5. 　前記固定電位は、負電位である
    　請求項４に記載の固体撮像装置。
  6. 　前記リセットトランジスタのドレインは、反転増幅器を介して、前記垂直信号線と接続されている
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　請求項１～６のいずれか１項に記載の固体撮像装置を備える
    　カメラシステム。
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Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196176A1 (ja) * 2013-06-04 2014-12-11 富士フイルム株式会社 固体撮像素子および撮像装置
JP2015198315A (ja) * 2014-04-01 2015-11-09 キヤノン株式会社 固体撮像装置及び撮像システム
JP2016021445A (ja) * 2014-07-11 2016-02-04 キヤノン株式会社 光電変換装置、および、撮像システム
JP2017005435A (ja) * 2015-06-08 2017-01-05 パナソニックＩｐマネジメント株式会社 撮像装置および信号処理回路
JP2017108101A (ja) * 2015-12-04 2017-06-15 キヤノン株式会社 撮像装置、および、撮像システム
JP2017175108A (ja) * 2016-03-17 2017-09-28 パナソニックＩｐマネジメント株式会社 光センサおよび撮像装置
US9881967B2 (en) 2016-02-25 2018-01-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2018050035A (ja) * 2016-09-20 2018-03-29 パナソニックＩｐマネジメント株式会社 撮像装置およびその製造方法
US10062718B2 (en) 2016-01-29 2018-08-28 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2018207100A (ja) * 2017-06-05 2018-12-27 パナソニックＩｐマネジメント株式会社 撮像装置
EP3435416A2 (en) 2017-07-24 2019-01-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3439041A2 (en) 2017-07-31 2019-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10341591B2 (en) 2016-03-14 2019-07-02 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3576153A2 (en) 2018-05-31 2019-12-04 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10600840B1 (en) 2018-10-01 2020-03-24 Panasonic Intellectual Property Management Co., Ltd. Imaging device having a diffusion region electrically connected to a photoelectric converter and overlapping a region penetrating another region of opposite conductivity
WO2020158515A1 (ja) * 2019-01-28 2020-08-06 ソニー株式会社 固体撮像素子、電子機器、および固体撮像素子の製造方法
WO2020189169A1 (ja) 2019-03-20 2020-09-24 パナソニックＩｐマネジメント株式会社 撮像装置
US10892286B2 (en) 2018-05-31 2021-01-12 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10985197B2 (en) 2018-10-15 2021-04-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11233958B2 (en) 2017-07-05 2022-01-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device
WO2022030155A1 (ja) 2020-08-04 2022-02-10 パナソニックＩｐマネジメント株式会社 撮像装置
US11251216B2 (en) 2018-09-06 2022-02-15 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11545525B2 (en) 2019-09-05 2023-01-03 Panasonic Intfllectual Property Management Co., Ltd. Imaging device
US11637976B2 (en) 2016-01-22 2023-04-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11895419B2 (en) 2014-10-08 2024-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6183718B2 (ja) 2012-06-25 2017-08-23 パナソニックＩｐマネジメント株式会社 固体撮像装置
WO2014083730A1 (ja) * 2012-11-27 2014-06-05 パナソニック株式会社 固体撮像装置およびその駆動方法
TWI701819B (zh) * 2015-06-09 2020-08-11 日商索尼半導體解決方案公司 攝像元件、驅動方法及電子機器
JP2017135693A (ja) * 2016-01-21 2017-08-03 パナソニックＩｐマネジメント株式会社 撮像装置
WO2017183451A1 (ja) * 2016-04-21 2017-10-26 パナソニックＩｐマネジメント株式会社 撮像装置及びそれを備えたカメラシステム
CN106308834B (zh) * 2016-08-23 2019-06-11 上海奕瑞光电子科技股份有限公司 一种x射线图像传感器及其消除图像残影的方法
JP6661506B2 (ja) * 2016-09-23 2020-03-11 サムスン エレクトロニクス カンパニー リミテッド 固体撮像装置
JP6735515B2 (ja) * 2017-03-29 2020-08-05 パナソニックＩｐマネジメント株式会社 固体撮像装置
DE102018107089A1 (de) * 2017-05-12 2018-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multiplexierer-Schaltkreis, Halbleitervorrichtung zum Multiplexieren von Spannungen, und Verfahren für seinen Betrieb
JP6894760B2 (ja) * 2017-05-17 2021-06-30 キヤノン株式会社 光電変換装置及び撮像システム
JP6398021B1 (ja) * 2018-01-09 2018-09-26 株式会社フローディア 固体撮像装置及びカメラシステム
CN110133925B (zh) * 2018-02-09 2022-02-15 深超光电（深圳）有限公司 显示面板亮点修补方法及其主动矩阵基板和显示面板
US11178351B1 (en) * 2020-05-07 2021-11-16 Novatek Microelectronics Corp. Readout circuit for pixel
CN112532899B (zh) * 2020-11-27 2023-06-30 京东方科技集团股份有限公司 光电转换电路、驱动方法、光电检测基板、光电检测装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05207375A (ja) * 1992-01-29 1993-08-13 Olympus Optical Co Ltd 固体撮像素子
JP2002148342A (ja) * 2000-11-07 2002-05-22 Canon Inc 放射線撮像装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850030B2 (ja) 1979-03-08 1983-11-08 日本放送協会 光電変換装置およびそれを用いた固体撮像板
JPS5850030A (ja) 1981-09-21 1983-03-24 Mitsubishi Electric Corp 電子計算機システムの電源制御装置
JPH10281870A (ja) * 1997-02-04 1998-10-23 Matsushita Electron Corp 物理量分布検知半導体装置およびその駆動方法
JP3793205B2 (ja) * 2003-03-06 2006-07-05 松下電器産業株式会社 電荷検出装置および固体撮像装置
JP4330607B2 (ja) * 2005-12-26 2009-09-16 三洋電機株式会社 固体撮像装置
JP2008258474A (ja) * 2007-04-06 2008-10-23 Sony Corp 固体撮像装置および撮像装置
JP2009117613A (ja) * 2007-11-06 2009-05-28 Toshiba Corp 半導体装置
TWI504256B (zh) * 2008-04-07 2015-10-11 Sony Corp 固態成像裝置，其訊號處理方法，及電子設備
JP5124620B2 (ja) * 2009-06-05 2013-01-23 富士フイルム株式会社 光電変換素子及びその製造方法並びに撮像素子
JP5517503B2 (ja) * 2009-06-24 2014-06-11 キヤノン株式会社 固体撮像装置
JP5637751B2 (ja) * 2009-08-28 2014-12-10 富士フイルム株式会社 固体撮像装置，固体撮像装置の製造方法
JP5542091B2 (ja) * 2010-05-18 2014-07-09 富士フイルム株式会社 固体撮像素子及び撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05207375A (ja) * 1992-01-29 1993-08-13 Olympus Optical Co Ltd 固体撮像素子
JP2002148342A (ja) * 2000-11-07 2002-05-22 Canon Inc 放射線撮像装置

Cited By (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236422A (ja) * 2013-06-04 2014-12-15 富士フイルム株式会社 固体撮像素子および撮像装置
WO2014196176A1 (ja) * 2013-06-04 2014-12-11 富士フイルム株式会社 固体撮像素子および撮像装置
JP2015198315A (ja) * 2014-04-01 2015-11-09 キヤノン株式会社 固体撮像装置及び撮像システム
JP2016021445A (ja) * 2014-07-11 2016-02-04 キヤノン株式会社 光電変換装置、および、撮像システム
US11895419B2 (en) 2014-10-08 2024-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10681291B2 (en) 2015-06-08 2020-06-09 Panasonic Intellectual Property Management Co., Ltd. Imaging device including photoelectric converter
JP2017005435A (ja) * 2015-06-08 2017-01-05 パナソニックＩｐマネジメント株式会社 撮像装置および信号処理回路
US10306167B2 (en) 2015-06-08 2019-05-28 Panasonic Intellectual Property Management Co., Ltd. Imaging device including photoelectric converter
JP2017108101A (ja) * 2015-12-04 2017-06-15 キヤノン株式会社 撮像装置、および、撮像システム
JP7020770B2 (ja) 2015-12-04 2022-02-16 キヤノン株式会社 撮像装置、および、撮像システム
US12022215B2 (en) 2016-01-22 2024-06-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11637976B2 (en) 2016-01-22 2023-04-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10707248B2 (en) 2016-01-29 2020-07-07 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10062718B2 (en) 2016-01-29 2018-08-28 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US12021094B2 (en) 2016-01-29 2024-06-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device including photoelectric converters and capacitor
US11552115B2 (en) 2016-01-29 2023-01-10 Panasonic Intellectual Property Management Co., Ltd. Imaging device including photoelectric converters and capacitive element
US10062726B2 (en) 2016-02-25 2018-08-28 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US9881967B2 (en) 2016-02-25 2018-01-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10559621B2 (en) 2016-02-25 2020-02-11 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10931900B2 (en) 2016-03-14 2021-02-23 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10341591B2 (en) 2016-03-14 2019-07-02 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2017175108A (ja) * 2016-03-17 2017-09-28 パナソニックＩｐマネジメント株式会社 光センサおよび撮像装置
US10057502B2 (en) 2016-03-17 2018-08-21 Panasonic Intellectual Property Management Co., Ltd. Photosensor and imaging device
US10446549B2 (en) 2016-09-20 2019-10-15 Panasonic Intellectual Property Management Co., Ltd. Imaging device and manufacturing method thereof
US10304828B2 (en) 2016-09-20 2019-05-28 Panasonic Intellectual Property Management Co., Ltd. Imaging device and manufacturing method thereof
JP2018050035A (ja) * 2016-09-20 2018-03-29 パナソニックＩｐマネジメント株式会社 撮像装置およびその製造方法
JP2018207100A (ja) * 2017-06-05 2018-12-27 パナソニックＩｐマネジメント株式会社 撮像装置
JP7026335B2 (ja) 2017-06-05 2022-02-28 パナソニックＩｐマネジメント株式会社 撮像装置
US11678083B2 (en) 2017-07-05 2023-06-13 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11233958B2 (en) 2017-07-05 2022-01-25 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3896738A1 (en) 2017-07-24 2021-10-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3435416A2 (en) 2017-07-24 2019-01-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10593714B2 (en) 2017-07-24 2020-03-17 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10734432B2 (en) 2017-07-31 2020-08-04 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11094734B2 (en) 2017-07-31 2021-08-17 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3439041A2 (en) 2017-07-31 2019-02-06 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11195865B2 (en) 2018-05-31 2021-12-07 Panasonic Intellectual Property Management Co., Ltd. Imaging device
EP3576153A2 (en) 2018-05-31 2019-12-04 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10615199B2 (en) 2018-05-31 2020-04-07 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11631707B2 (en) 2018-05-31 2023-04-18 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11532653B2 (en) 2018-05-31 2022-12-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10892286B2 (en) 2018-05-31 2021-01-12 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US11251216B2 (en) 2018-09-06 2022-02-15 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10600840B1 (en) 2018-10-01 2020-03-24 Panasonic Intellectual Property Management Co., Ltd. Imaging device having a diffusion region electrically connected to a photoelectric converter and overlapping a region penetrating another region of opposite conductivity
US11715748B2 (en) 2018-10-15 2023-08-01 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10985197B2 (en) 2018-10-15 2021-04-20 Panasonic Intellectual Property Management Co., Ltd. Imaging device
WO2020158515A1 (ja) * 2019-01-28 2020-08-06 ソニー株式会社 固体撮像素子、電子機器、および固体撮像素子の製造方法
WO2020189169A1 (ja) 2019-03-20 2020-09-24 パナソニックＩｐマネジメント株式会社 撮像装置
US11545525B2 (en) 2019-09-05 2023-01-03 Panasonic Intfllectual Property Management Co., Ltd. Imaging device
WO2022030155A1 (ja) 2020-08-04 2022-02-10 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
JPWO2012147302A1 (ja) 2014-07-28
US20140043510A1 (en) 2014-02-13
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US9036064B2 (en) 2015-05-19
CN103493475A (zh) 2014-01-01
CN103493475B (zh) 2017-03-08

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