JP7026335B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
近年、ビデオカメラ、デジタルスチルカメラ、監視カメラ及び車載カメラなど、様々な分野で撮像装置（撮像素子）が広く使用されている。撮像装置の例として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型固体撮像装置又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置が挙げられる。特に、ＣＭＯＳ型固体撮像装置が広く用いられる。ＣＭＯＳ型固体撮像装置は、汎用のＣＭＯＳプロセスを用いて製造できるので既存の設備を利用できる。これにより、撮像装置を安定的に供給できるという利点がある。また、ＣＭＯＳ型固体撮像装置では、周辺回路を同一チップ内に実装できるので、撮像装置から信号を高速に読み出すことができる。これにより、高速化及び高解像度化を図れるという利点がある。
これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。フォトダイオードを有するＣＭＯＳ型固体撮像装置においては、例えば特許文献１に開示されている相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ（ＣＤＳ））技術が広く利用されている。
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献２参照）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれる。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域であるＦＤ（フローティングディフュージョン）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路又はＣＭＯＳ回路を介して読み出される。
特開２０１０－１２９７０５号公報 特開２００９－１６４６０４号公報
撮像装置の分野においては、ノイズ低減及びセンサの小面積化が求められている。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
半導体基板と、前記半導体基板上に行方向及び列方向に沿って二次元に配置された複数の画素と、前記列方向に沿って延びる第１信号線と、多値の信号が印加される第２信号線とを含み、前記半導体基板上に位置する１層以上の配線層とを備え、前記複数の画素に含まれる第１画素は、入射光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積領域と、前記電荷蓄積領域に電気的に接続される第１配線と、第１拡散層及び第２拡散層を含み、前記第１拡散層が前記第１信号線に電気的に接続され、前記第２拡散層が前記第２信号線に電気的に接続され、前記信号電荷の量に応じた信号を前記第１信号線に出力する第１トランジスタとを備え、前記第１信号線、前記第２信号線及び前記第１配線は、前記１層以上の配線層に含まれる第１配線層に配置され、前記半導体基板に垂直な方向から見たとき、前記第２信号線は前記第１配線と前記第１信号線との間に位置する、撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示は、ノイズ低減及びセンサの小面積化を実現できる撮像装置を提供できる。
図１は、実施形態に係る撮像装置の例示的な構成を示す模式図である。 図２は、実施形態に係る画素の例示的な回路構成を示す模式図である。 図３は、実施形態に係る画素の例示的な回路構成を示す模式図である。 図４は、実施形態に係る画素における各素子のレイアウトの一例を模式的に示す平面図である。 図５は、実施形態に係る画素における各素子のレイアウトの他の一例を模式的に示す平面図である。 図６は、実施形態に係る画素における断面の一例を模式的に示す断面図である。 図７は、実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図８は、実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図９は、実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図１０は、実施形態に係る読み出し回路の動作の一例を説明するためのタイミングチャートである。 図１１は、実施形態に係る画素における断面の他の一例を模式的に示す断面図である。
（本開示に至った知見）
相関二重サンプリングを実施できない場合又は実施しない場合には、リセット時に発生するリセットノイズであるｋＴＣノイズの影響が大きくなるという課題がある。また、積層型の撮像装置では、埋め込み型フォトダイオードが用いられる場合と異なり、電荷の完全転送ができない。したがって、グローバルシャッタ動作を行うＣＭＯＳ型固体撮像装置又は積層型の撮像装置では、単純に相関二重サンプリングを適用するだけではノイズを十分に抑制できない。
また、配線間の寄生容量に起因するノイズも課題となっている。このノイズを低減する手法として、配線間にシールド線を設け、一方の配線を他方の配線からシールドする手法がある。しかしながら、シールドのためだけにシールド線を新たに設けた場合には、撮像装置の面積が増加してしまうという問題が生じる。
本開示では、面積の増加を抑制しつつ、ノイズを低減できる撮像装置について説明する。
本開示の一態様に係る撮像装置は、半導体基板と、前記半導体基板上に行方向及び列方向に沿って二次元に配置された複数の画素と、前記列方向に沿って延びる第１信号線と、多値の信号が印加される第２信号線とを含み、前記半導体基板上に位置する１層以上の配線層とを備え、前記複数の画素に含まれる第１画素は、入射光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積領域と、前記電荷蓄積領域に電気的に接続される第１配線と、第１拡散層及び第２拡散層を含み、前記第１拡散層が前記第１信号線に電気的に接続され、前記第２拡散層が前記第２信号線に電気的に接続され、前記信号電荷の量に応じた信号を前記第１信号線に出力する第１トランジスタとを備え、前記第１信号線、前記第２信号線及び前記第１配線は、前記１層以上の配線層に含まれる第１配線層に配置され、前記半導体基板に垂直な方向から見たとき、前記第２信号線は前記第１配線と前記第１信号線との間に位置する。
これによれば、多値の信号が印加される第２信号線を、第１配線と第１信号線との間のシールド線として用いることができる。これにより、電荷蓄積領域と第１信号線との間の寄生容量のカップリングを低減できる。このように、当該撮像装置は、面積の増加を抑制しつつ、ノイズを低減できる。
例えば、前記撮像装置は、前記１層以上の配線層は、前記多値の信号が印加され、前記第１配線層に配置される第３信号線を含み、前記半導体基板に垂直な方向から見たとき、前記第１配線は、前記第２信号線と前記第３信号線との間に位置してもよい。
これによれば、第１配線を第２信号線及び第３信号線を用いて両側からシールドできる。これにより、電荷蓄積領域に対するノイズをより低減できる。
例えば、前記第３信号線は、前記第２拡散層に電気的に接続されてもよい。
例えば、前記複数の画素は、前記第１画素とは異なる第２画素を含み、前記第３信号線は、前記第２画素に電気的に接続されてもよい。
例えば、前記第１画素は、前記信号を前記電荷蓄積領域に負帰還させる帰還経路を有してもよい。
これによれば、電荷蓄積領域に対するカップリングによるノイズの影響が大きい、帰還経路を有する撮像装置において、面積の増加を抑制しつつ、ノイズを低減できる。
例えば、前記第１画素は、前記電荷蓄積領域及び第３拡散層を含む第２トランジスタと、第４拡散層及び第５拡散層を含み、前記第４拡散層は前記第１拡散層に電気的に接続され、前記第５拡散層は前記第３拡散層に電気的に接続された第３トランジスタと、前記電荷蓄積領域と前記第３拡散層との間に電気的に接続された容量素子とを備え、前記帰還経路は、前記電荷蓄積領域、前記第１トランジスタ、前記第３トランジスタ及び前記容量素子を含んでもよい。
例えば、前記第１画素は、第６拡散層及び第７拡散層を含み、前記第７拡散層が前記第１信号線に電気的に接続される第４トランジスタと、前記第１拡散層と前記第６拡散層とを電気的に接続する第２配線と、前記第４拡散層と前記第６拡散層とを電気的に接続する第３配線とを備え、前記第２信号線と、前記第１配線と、前記第２配線及び前記第３配線の少なくとも一方とは、前記１層以上の配線層に含まれる第２配線層に配置され、前記半導体基板に垂直な方向から見たとき、前記第２信号線は、前記第１配線と前記第２配線及び前記第３配線の前記少なくとも一方との間に位置してもよい。
これによれば、電荷蓄積領域と第２配線又は第３配線との間の寄生容量のカップリングを低減できる。
例えば、前記第２配線層は、前記第１配線層とは異なってもよい。
例えば、前記第１配線及び前記第２信号線はそれぞれ、前記第１配線層、及び前記１層以上の配線層に含まれ前記第１配線層に隣接する第３配線層の両方に配置されてもよい。
これによれば、シールド線として用いられる第２信号線が多層に配置されるので、よりノイズの影響を低減できる。
例えば、前記光電変換部は、第１電極、第２電極、及び前記第１電極と前記第２電極との間の光電変換膜を含み、前記第１配線は、前記第２電極と前記電荷蓄積領域とを電気的に接続してもよい。
これによれば、電荷蓄積領域に対するカップリングによるノイズの影響が大きい積層型の撮像装置において、面積の増加を抑制しつつ、ノイズを低減できる。
例えば、前記電荷蓄積領域がリセットされるリセット期間において、第１電圧が前記第２信号線に印加され、前記電荷蓄積領域から前記信号が読み出される読み出し期間において、前記第１電圧と異なる第２電圧が前記第２信号線に印加されてもよい。
例えば、前記第２信号線に前記多値の信号を供給する信号生成回路をさらに備えてもよい。
例えば、前記第２信号線は、前記多値の信号が印加されることにより、電流の流れる方向が変化してもよい。
なお、これらの包括的又は具体的な態様は、システム、方法、集積回路、コンピュータプログラム又はコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
以下、図面を参照しながら、本開示の実施形態を説明する。以下で説明する実施形態は、いずれも包括的又は具体的な例を示す。本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一又は類似する構成要素については同一の参照符号で示し、説明を省略する場合がある。
以下で説明する実施形態においては、一部のトランジスタを除き原則、信号読み出し回路の各トランジスタはＮＭＯＳトランジスタであるとする。当然ながら、ＰＭＯＳトランジスタを信号読み出し回路の各トランジスタとして用いてもよく、その場合、各制御信号の極性は反転する。または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを信号読み出し回路の各トランジスタとして組み合わせて用いても構わない。
（第１の実施形態）
以下、第１の実施形態について説明する。図１は、本実施形態に係る撮像装置１００の構造を示す図である。図１を参照しながら、撮像装置１００の構造を説明する。
撮像装置１００は、一例として積層型の撮像装置であり、半導体基板に積層された光電変換膜を有している。撮像装置１００は、複数の画素１０１と周辺回路とを備える。
二次元に配置された複数の画素１０１は、画素領域を形成する。なお、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサである。
画素１０１は単位画素セルである。図示する例では、複数の画素１０１は行方向及び列方向に配列されている。本実施形態において、行方向及び列方向とは、行及び列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
撮像装置１００は、行毎に配置されている制御信号線ＣＯＮ１、制御信号線ＣＯＮ２及びリセット信号線ＣＯＮ３と、列毎に配置されている出力信号線１１１と、多値信号線ＣＯＮ４と、蓄積制御線１１２とを備える。
画素１０１の各々は、対応する列に配置されている出力信号線１１１に接続されている。画素１０１には、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、リセット信号線ＣＯＮ３及び多値信号線ＣＯＮ４を介して、制御信号が供給される。なお、画素１０１の詳細な説明は後述する。
周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂとを含む。なお、垂直走査回路１０２、カラム信号処理回路１０３及び水平信号読み出し回路１０４は、それぞれ行走査回路、行信号蓄積回路及び列走査回路とも呼ばれる。
カラム信号処理回路１０３、定電流源１０５Ａ及び定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。
以下、周辺回路の構成の一例を説明する。垂直走査回路１０２は、制御信号線ＣＯＮ１と制御信号線ＣＯＮ２とリセット信号線ＣＯＮ３とに接続されている。垂直走査回路１０２は、制御信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
各列に配置された画素１０１は、各列に対応した出力信号線１１１を介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、相関二重サンプリングに代表される雑音抑圧信号処理及びアナログ－デジタル変換（ＡＤ変換とも呼ぶ）などを行う。複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。
多値信号線ＣＯＮ４には、多値の信号が印加される。本明細書において、多値の信号とは、互いに異なる複数の電圧間で電圧が変化する信号を意味する。例えば、この多値の信号は、多値信号線ＣＯＮ４に接続された信号生成回路により生成される。なお、この信号生成回路は、撮像装置１００の内部に設けられていてもよいし、撮像装置１００の外部に設けられていてもよい。
図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを備えている。
光電変換部１２１は、光検出器であり、光信号である入射光を電気信号である信号電荷に変換する。読み出し回路１２２は、光電変換部１２１により変換された電気信号を読み出す。
読み出し回路１２２は、帯域制御部１２３と、電荷蓄積領域１２４と、選択トランジスタ（第４トランジスタ）１２５と、増幅トランジスタ（第１トランジスタ）１２６とを備えている。電荷蓄積領域１２４は、光電変換部１２１によって検出された信号電荷を蓄積するノードの一部である。電荷蓄積領域１２４は、フローティングディフュージョン（ＦＤ）とも呼ばれる。
例えば、光電変換部１２１は、第１電極と、第２電極と、光電変換膜とを有する。光電変換膜は、第１電極と第２電極との間に位置する。光電変換膜は、例えば、有機光電変換膜である。第１電極には基準電圧Ｖｐが印加される。電荷蓄積領域１２４を形成するノードの一端が第２電極に接続されている。これにより、光電変換部１２１で生成された信号電荷は、電荷蓄積領域１２４に蓄積される。
光電変換膜を有する光電変換部１２１を用いる場合において、信号電荷を電荷蓄積領域１２４に蓄積する方法を具体的に説明する。光電変換膜に光が入射すると、光電変換により電子－正孔対が発生する。第１電極と第２電極との間に電位差がある場合、発生した電子あるいは正孔の一方が、第２電極に移動する。例えば、第１電極に印加される基準電圧Ｖｐが第２電極の電圧（例えばリセット電圧）よりも高い場合には、正孔が第２電極に移動する。正孔は配線を介して電荷蓄積領域１２４に移動する。これにより、正孔を信号電荷として利用することができる。電子を信号電荷として用いることもできる。
光電変換部１２１として、光電変換機能を有する素子を広く利用することができる。他の一例として、図３に示す画素１０１Ａのように、光電変換部１２１としてフォトダイオード１２７が用いられてもよい。フォトダイオード１２７の一端にはグランド電位又は基準電圧Ｖｐが印加される。電荷蓄積領域１２４を形成するノードの一端がフォトダイオード１２７の他端に接続されている。これにより、フォトダイオード１２７で生成された信号電荷が電荷蓄積領域１２４に蓄積される。なお、光電変換部１２１としてフォトダイオード１２７を用いる場合には、フォトダイオード１２７と電荷蓄積領域１２４との間に転送トランジスタを設けてもよい。この場合には、フォトダイオード１２７により変換された信号電荷は、転送トランジスタを介して電荷蓄積領域１２４に転送される。
再び図２を参照する。電荷蓄積領域１２４は、配線層を介して光電変換部１２１と接続されている。電荷蓄積領域１２４は、増幅トランジスタ１２６のゲートに接続されている。増幅トランジスタ１２６は、電荷蓄積領域１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３及び選択トランジスタ１２５に出力する。
帯域制御部１２３は、電荷蓄積領域１２４をリセットするためのリセットトランジスタ（第２トランジスタ）１３１と、電荷蓄積領域１２４から増幅トランジスタ１２６を通り帰還される帰還信号の帯域を制限するための帯域制御トランジスタ（第３トランジスタ）１３２と、容量素子１３３（第１容量素子）と、容量素子１３４（第２容量素子）とを含んでいる。
電荷蓄積領域１２４の電荷はリセットトランジスタ１３１によってリセットされる。後述する「ノイズ抑制期間」において、電荷蓄積領域１２４から読み出された信号は、増幅トランジスタ１２６によって増幅され、帯域制御トランジスタ１３２によって帯域制限をかけられた後に電荷蓄積領域１２４に帰還される。
つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積領域１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とを含む。
選択トランジスタ１２５は、少なくとも２つの画素で共有される出力信号線１１１に接続されている。出力信号線１１１を共有する画素は、同じ列に属していてもよい。出力信号線１１１は、各列に対応して１本ずつ配置されていなくてもよい。例えば、複数の列に対して一本の出力信号線１１１が配置されており、複数の列で一本の出力信号線１１１を共有していてもよい。あるいは、１つの列に複数の出力信号線１１１が配置されていてもよい。例えば、１つの列に第１出力信号線および第２出力信号線が配置され、奇数行に位置する画素の信号が第１出力信号線に出力され、偶数行に位置する画素の信号が第２出力信号線に出力されてもよい。後述する「読み出し期間」及び「リセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して出力信号線１１１に出力される。この期間において、帰還経路は形成されない。
本明細書において「容量素子」とは、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
図４は、画素１０１における電荷蓄積領域１２４、出力信号線１１１、及び多値信号線ＣＯＮ４のレイアウトの一例を模式的に示す平面図である。
図４に例示する構成では、多値信号線ＣＯＮ４は、電荷蓄積領域１２４に接続されている配線であるＦＤ配線１４１（第１配線）と出力信号線１１１とに隣接する位置に配線されている。具体的には、多値信号線ＣＯＮ４は、平面視した場合、つまり半導体基板に垂直な方向から見たとき、ＦＤ配線１４１と出力信号線１１１との間に位置する。また、出力信号線１１１及び多値信号線ＣＯＮ４は、列方向に延在している。
また、多値信号線ＣＯＮ４は、図１に示すように全画素に対して共通に用いられる信号線であってもよい。この場合、多値信号線ＣＯＮ４は、少なくとも列方向に延在する配線部分を有する。例えば、多値信号線ＣＯＮ４は、画素領域内において列方向に延在する複数の配線部分を有し、各配線部分は列毎に設けられる。また、複数の配線部分は、画素領域外又は画素領域の周辺において電気的に接続されている。
後述する低ノイズ化を行う「ノイズ抑制期間」の回路動作において、ＦＤ配線１４１と出力信号線１１１とに起因する寄生容量が影響する可能性ある。図４に例示する構成をとることにより、多値信号線ＣＯＮ４をシールド線として用いることができる。これにより、新たにシールド線を設けることなく、寄生容量による容量カップリングを抑制できる。
また、別の例として図５に例示する構成が用いられてもよい。図５に示す例では、ＦＤ配線１４１が１組の多値信号線ＣＯＮ４ＡとＣＯＮ４Ｂとの間に配線されている。つまり、ＦＤ配線１４１は、光電変換部１２１に垂直な方向から見たとき、多値信号線ＣＯＮ４Ａ（第２信号線）と、多値信号線ＣＯＮ４Ｂ（第３信号線）との間に位置する。また、多値信号線ＣＯＮ４Ａは、光電変換部１２１に垂直な方向から見たとき、ＦＤ配線１４１と出力信号線１１１Ａとの間に位置する。多値信号線ＣＯＮ４Ｂは、光電変換部１２１に垂直な方向から見たとき、ＦＤ配線１４１と出力信号線１１１Ｂとの間に位置する。
例えば、出力信号線１１１Ａと出力信号線１１１Ｂとは、互いに隣接する列に配置された出力信号線１１１である。また、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、同じ列に配置された多値信号線ＣＯＮ４である。つまり、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂは、画素領域内において電気的に接続されている。言い換えると、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、同じ画素１０１に接続されている。具体的には、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、ある画素１０１に含まれる増幅トランジスタ１２６のソース又はドレインの一方に電気的に接続されている。
なお、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、少なくとも画素領域内において電気的に接続されていなくてもよい。言い換えると、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、異なる画素１０１に接続されている。具体的には、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、異なる画素１０１に含まれる増幅トランジスタ１２６のソース又はドレインの一方に電気的に接続されている。例えば、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは異なる列に設けられた多値信号線ＣＯＮ４であってもよい。または、列毎に複数の多値信号線ＣＯＮ４が設けられてもよい。例えば、同じ列の上下に隣接する画素１０１が、当該列に設けられた複数の多値信号線ＣＯＮ４のうち異なる多値信号線ＣＯＮ４に接続されてもよい。このような場合には、多値信号線ＣＯＮ４Ａ及びＣＯＮ４Ｂは、ある列に設けられた複数の多値信号線ＣＯＮ４に含まれる。
図５に示す構成により、より効果的に配線間のシールドを行うことができる。従って、より効果的に容量カップリングを抑制できる。
図６は、図４に示すＡ０－Ａ１線の断面を模式的に示す断面図である。画素１０１は、半導体基板１５１上に配列されている。ここでは、半導体基板１５１としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
光電変換部１２１は、半導体基板１５１上に形成されている。図示する例において、半導体基板１５１上には層間絶縁層１５２が形成されている。層間絶縁層１５２は、層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃ及び１５２Ｄを含む。層間絶縁層１５２の上に光電変換部１２１が形成されている。
光電変換部１２１は、第１電極１５３と光電変換膜１５４と第２電極１５５とを備える。第１電極１５３は、光電変換膜１５４の、被写体からの光が入射する側の面である受光面１５６上に設けられている。第２電極１５５は、受光面１５６の反対側の面に設けられている。第２電極１５５は、複数の画素１０１の間において電気的に分離されている。
増幅トランジスタ１２６は、半導体基板１５１上に形成されている（図６では不図示）。ＦＤ配線１４１は、層間絶縁層１５２内に形成されている配線１５７Ａ～１５７Ｃとビア１５８Ａ～１５８Ｄとを含む。配線１５７Ａ～１５７Ｃは、互いに異なる配線層に形成されている。
図６に示すように、出力信号線１１１と、多値信号線ＣＯＮ４と、ＦＤ配線１４１の少なくとも一部である配線１５７Ｂは、同じ配線層に配置されている。また、出力信号線１１１と配線１５７Ｂとの間に多値信号線ＣＯＮ４が配置されている。これにより、ＦＤ配線１４１と出力信号線１１１との寄生容量による容量カップリングを抑制できる。
図７は、図４に示すＡ０－Ａ１線の断面の変形例を模式的に示す断面図である。図７に示す例では、多値信号線ＣＯＮ４が多層化されている。つまり、ＦＤ配線１４１の一部と、多値信号線ＣＯＮ４とは、複数の配線層に跨り配置されている。なお、図７では、多値信号線ＣＯＮ４が３層に形成されている例を示すが、多値信号線ＣＯＮ４は、複数の配線層に配置されればよい。これにより、例えば配線１５７Ｃのように、出力信号線１１１と異なる配線層に位置しているＦＤ配線１４１と、出力信号線１１１との間の容量カップリングを抑制することができる。したがって、ＦＤ配線１４１と出力信号線１１１との寄生容量による容量カップリングをさらに抑制ができる。
図８及び図９は、光電変換部１２１としてフォトダイオード１２７が用いられる場合の図４に示すＡ０－Ａ１線の断面図である。図８において、電荷蓄積領域１２４と半導体基板１５１とで、フォトダイオード１２７が形成されている。図８に示すように、この場合にも同様に、出力信号線１１１と、多値信号線ＣＯＮ４と、ＦＤ配線１４１の少なくとも一部である配線１５７Ａは、同じ配線層に配置されている。出力信号線１１１と配線１５７Ａとの間に多値信号線ＣＯＮ４が配置されている。これにより、ＦＤ配線１４１と出力信号線１１１との寄生容量による容量カップリングを抑制できる。
図９は、光電変換部１２１としてフォトダイオード１２７を用い、かつ転送トランジスタが用いられる場合の図４に示すＡ０－Ａ１線の断面図である。図９に示す例では、転送トランジスタ１６１及び１６２を介して、フォトダイオード１２７と電荷蓄積領域１２４とが電気的に接続されている。図９では転送トランジスタを２つ用いる形態を示したが、転送トランジスタを１つだけ用いても、あるいは３つ以上用いてもよい。
以下、読み出し回路１２２内の電気的な接続関係を説明する。なお、トランジスタのドレイン及びソースは、厳密には印加電圧により決定されるものであり、構造上区別できない場合がある。よって、本実施形態では、これらをドレイン及びソースの一方、又は、ドレイン及びソースの他方と記す。また、便宜上、図２における下側の端子をドレイン及びソースの一方と記し、上側の端子をドレイン及びソースの他方と記す。また、ドレイン及びソースは、それぞれ拡散層で構成される。
図２に示すように増幅トランジスタ１２６のゲートには電荷蓄積領域１２４が接続されている。増幅トランジスタ１２６のドレイン及びソースの他方は、帯域制御トランジスタ１３２のドレイン及びソースの他方と、選択トランジスタ１２５のドレイン及びソースの一方とに接続されている。また、帯域制御トランジスタ１３２のドレイン及びソースの一方は、容量素子１３３の一端に接続されている。また、容量素子１３３の他端には基準電圧ＶＲ１が印加される。これにより、帯域制御トランジスタ１３２と容量素子１３３とによってＲＣフィルタ回路が形成される。
帯域制御トランジスタ１３２のドレイン及びソースの一方は、容量素子１３４の一端とさらに接続されている。また、容量素子１３４の他端は、電荷蓄積領域１２４に接続されている。
帯域制御トランジスタ１３２のゲートには制御信号線ＣＯＮ２が接続されている。制御信号線ＣＯＮ２の電圧により帯域制御トランジスタ１３２のオン・オフが決定される。例えば、制御信号線ＣＯＮ２の電圧がハイレベルのとき、帯域制御トランジスタ１３２はオンする。その結果、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とによって帰還経路が形成される。
制御信号線ＣＯＮ２の電圧が低くなると、帯域制御トランジスタ１３２の抵抗成分が大きくなる。そのため、帯域制御トランジスタ１３２の帯域は狭くなり、帰還する信号の周波数領域は狭くなる。
帰還経路が形成されているとき、帯域制御トランジスタ１３２が出力する信号は、容量素子１３４及び電荷蓄積領域１２４の寄生容量によって形成される減衰回路で減衰され、減衰された信号が電荷蓄積領域１２４に帰還される。容量素子１３４の容量をＣｃ、電荷蓄積領域１２４の寄生容量をＣｆｄとすると、減衰率Ｂは、Ｃｃ／（Ｃｃ＋Ｃｆｄ）で表される。
制御信号線ＣＯＮ２の電圧がさらに低くなり、ローレベルになると、帯域制御トランジスタ１３２はオフし、帰還経路は形成されない。
電荷蓄積領域１２４は、リセットトランジスタ１３１のドレイン及びソースの一方にさらに接続されている。なお、リセットトランジスタ１３１のドレイン及びソースの一方は、電荷蓄積領域１２４として機能してもよい。つまり、リセットトランジスタ１３１のドレイン及びソースの一方は、電荷蓄積領域１２４であってもよい。
リセットトランジスタ１３１のドレイン及びソースの他方は、ノード１２９に接続されている。リセットトランジスタ１３１のゲートはリセット信号線ＣＯＮ３が接続されている。リセット信号線ＣＯＮ３の電圧によりリセットトランジスタ１３１の状態が決定される。例えば、リセット信号線ＣＯＮ３の電圧がハイレベルのとき、リセットトランジスタ１３１はオンする。これにより、電荷蓄積領域１２４はノード１２９の電圧にリセットされる。
選択トランジスタ１２５のソース又はドレインの他方は、出力信号線１１１に接続されている。選択トランジスタ１２５のゲートは制御信号線ＣＯＮ１に接続されている。制御信号線ＣＯＮ１の電圧により選択トランジスタ１２５のオン・オフが決定される。例えば、制御信号線ＣＯＮ１の電圧がハイレベルのとき、選択トランジスタ１２５はオンする。これにより、増幅トランジスタ１２６と出力信号線１１１とは電気的に接続される。制御信号線ＣＯＮ１の電圧がローレベルのとき、選択トランジスタ１２５はオフする。その結果、選択トランジスタ１２５と出力信号線１１１とは電気的に分離される。
増幅トランジスタ１２６のドレイン及びソースの一方には、多値信号線ＣＯＮ４が接続されている。電荷蓄積領域１２４がリセットされるリセット期間において、増幅トランジスタ１２６のドレイン及びソースの一方には、多値信号線ＣＯＮ４から電圧ＶＡ１が印加される。また、電荷蓄積領域１２４から電荷が読み出される読み出し期間において、増幅トランジスタ１２６のドレイン及びソースの一方には、多値信号線ＣＯＮ４から電圧ＶＡ２が印加される。
多値信号線ＣＯＮ４に印加される電圧を制御することにより、増幅トランジスタ１２６のドレイン及びソースの一方に印加する電圧が、電圧ＶＡ１又は電圧ＶＡ２に切り替えられる。例えば、電圧ＶＡ１はＧＮＤであり、電圧ＶＡ２はＶＤＤである。なお、多値信号線ＣＯＮ４と増幅トランジスタ１２６とを含む増幅回路は、画素毎に設けられていてもよいし、複数の画素で共有されていてもよい。増幅回路を複数の画素で共有することで、１画素当りの素子数を削減できる。
出力信号線１１１には、定電流源１０５Ａ及び１０５Ｂが接続されている。選択トランジスタ１２５がオンのとき、選択トランジスタ１２５、増幅トランジスタ１２６、及び定電流源１０５Ａ又は１０５Ｂによって、ソースフォロア回路が形成される。電荷蓄積領域１２４に蓄積された信号電荷に応じた信号は、出力信号線１１１に出力され、外部に読み出される。具体的には、後述するリセット期間及びノイズ抑制期間においては定電流源１０５Ａが出力信号線１１１に接続される。読み出し期間及びリセット読み出し期間においては定電流源１０５Ｂが出力信号線１１１に接続される。
次に、読み出し回路１２２の動作を説明する。図１０は、読み出し回路１２２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、リセット信号線ＣＯＮ３の電圧レベル、及び多値信号線ＣＯＮ４の電圧レベルをそれぞれ示している。
（露光／読み出し期間）
時刻ｔ１より前の期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、多値信号線ＣＯＮ４の電圧レベルは電圧ＶＡ２（例えばＶＤＤ）である。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が出力信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。
（リセット期間）
時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、多値信号線ＣＯＮ４の電圧レベルが電圧ＶＡ１（例えばＧＮＤ）になり、増幅トランジスタ１２６のドレイン及びソースの一方に電圧ＶＡ１が印加される。さらに、リセット信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、基準電圧ＶＲ２にリセットされる。
時刻ｔ３において、リセット信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、－Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。帯域制御トランジスタ１３２の動作帯域が、広帯域である第１帯域となるように制御信号線ＣＯＮ２の電圧を設定することにより、ノイズを高速に抑制できる。
（ノイズ抑制期間）
時刻ｔ４から時刻ｔ５の期間に、制御信号線ＣＯＮ２の電圧がハイレベルとローレベルとの中間の電圧に設定される。その場合、帯域制御トランジスタ１３２の動作帯域は第１帯域よりも狭い第２帯域となる。
第２帯域を低くすることでノイズ抑制効果は大きくなる。一方、時刻ｔ４から時刻ｔ５までの時間は長くなる。時刻ｔ４から時刻ｔ５までの時間として許容できる時間に応じて設計者は第２帯域を任意に設計することができる。以下、第２帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低い帯域として扱う。なお、第２帯域が増幅トランジスタ１２６の動作帯域より高くてもノイズ抑制効果は得られる。
第２帯域が、増幅トランジスタ１２６の動作帯域よりも低い状態においては、帯域制御トランジスタ１３２で発生する熱ノイズは、１／（１＋Ａ×Ｂ）１／２倍に抑制される。この状態で、時刻ｔ５において制御信号線ＣＯＮ２の電圧がローレベルになることで帯域制御トランジスタ１３２がオフする。帯域制御トランジスタ１３２をオフした時に電荷蓄積領域１２４に残存するｋＴＣノイズは、リセットトランジスタ１３１に起因したｋＴＣノイズと、帯域制御トランジスタ１３２に起因したｋＴＣノイズとを二乗和した値となる。
容量素子１３３の容量をＣｓとする。この場合、帰還による抑制がない状態において発生する帯域制御トランジスタ１３２のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ１３１のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）１／２倍になる。この点を考慮すると、帰還がある場合のｋＴＣノイズは、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝／（１＋Ａ×Ｂ）〕１／２倍に抑制される。
（リセット読み出し期間）
時刻ｔ５において、多値信号線ＣＯＮ４の電圧レベルが電圧ＶＡ２（例えばＶＤＤ）になる。これにより、増幅トランジスタ１２６のドレイン及びソースの一方に電圧ＶＡ２が印加される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧（ＶＲ２）に応じた信号が出力信号線１１１に出力される。例えば、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。
ランダムノイズは光電変換部１２１により変換された電気信号が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズはノイズ抑制期間に〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝／（１＋Ａ×Ｂ）〕１／２倍に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
なお、容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きいことが好ましい。通常、電荷蓄積領域１２４の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域１２４において電荷信号を電圧信号に変換する際、信号が小さくなってしまう。したがって、単純に電荷蓄積領域１２４自体の容量を大きくするだけでは、結果としてＳ／Ｎは改善されない。一方、本実施形態では、電荷蓄積領域１２４に容量素子１３３を接続し、かつ電荷蓄積領域１２４とノード１２９とが容量素子１３４によって分離されている。したがって、容量素子１３３の容量を大きくしても、電荷蓄積領域１２４における信号の低下は生じにくい。よって、信号の低下を抑制しつつ、ランダムノイズを効果的に抑制できる。これにより、Ｓ／Ｎを効果的に改善できる。
また、本実施形態では、読み出し期間において、電荷蓄積領域１２４の信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎ又は回路レンジに応じて増幅率を変えてもよい。
また、本実施形態によれば、ノイズキャンセルのための帰還を各画素内で行う。これにより、例えば、出力信号線１１１を介した帰還を行う場合に比べて、出力信号線１１１の時定数が与える影響を低減できる。よって、ノイズキャンセルを高速に行える。さらに、画素１０１内に配置する容量素子の容量を大きくすることにより、より大きなノイズ抑制効果が得られる。
ここで、電荷蓄積領域１２４と出力信号線１１１との間に寄生容量が存在する場合、ノイズキャンセル動作中、又はノイズキャンセル動作後に、電荷蓄積領域１２４における容量と、電荷蓄積領域１２４と出力信号線１１１との間の寄生容量との容量分割比の分だけ増幅された信号、つまり増幅されたノイズが電荷蓄積領域１２４に重畳されてしまう。すなわち、電荷蓄積領域１２４における容量をＣ１とし、電荷蓄積領域１２４と出力信号線１１１との間の寄生容量をＣ２としたとき、Ｃ１／（Ｃ１＋Ｃ２）だけ増幅されたノイズが電荷蓄積領域１２４に重畳されてしまう。これにより、所望のノイズ抑制効果が得られなくなってしまう。これに対して、本実施形態では、電荷蓄積領域１２４と出力信号線１１１との間の寄生容量を、多値信号線ＣＯＮ４を用いてシールドする。多値信号線ＣＯＮ４へは２値以上の電圧が印加されるが、ノイズ抑制期間と読み出し期間とリセット読み出し期間の各々において、多値信号線ＣＯＮ４の電圧は電圧ＶＡ１又はＶＡ２に固定される。よって、多値信号線ＣＯＮ４の電圧の変化が、ノイズキャンセル動作及び読み出し動作へ影響を及ぼさない。言い換えると、ノイズキャンセル動作及び読み出し動作時には、出力信号線１１１には、多値信号線ＣＯＮ４に起因する電圧変動が生じない。よって、多値信号線ＣＯＮ４をシールド線として用いることができる。さらに、多値信号線ＣＯＮ４をシールド線として用いることで、シールド線を新たに設ける必要がないので、面積の増加を抑制できる。
このように本実施形態に撮像装置１００は、寄生容量カップリングの低減を少数の配線本数で行うことができる。その結果、低ノイズ化と小面積化とを両立できる。
また、上記説明では、多値信号線ＣＯＮ４を、出力信号線１１１とＦＤ配線１４１との間に配置する例を述べたが、増幅トランジスタ１２６と選択トランジスタ１２５とを接続する配線１２８（第２配線）、あるいは選択トランジスタ１２５と帯域制御トランジスタ１３２とを接続する配線１３０（第３配線）との少なくとも一方と、ＦＤ配線１４１との間に多値信号線ＣＯＮ４が配置されてもよい。
図１１は、この場合の断面を示す断面図である。図１１に示すように、配線１２８と、多値信号線ＣＯＮ４の一部と、ＦＤ配線１４１の一部である配線１５７Ａとは同一の配線層に形成されている。また、多値信号線ＣＯＮ４の一部は、半導体基板１５１に垂直な方向から見たとき、配線１５７Ａと配線１２８との間に位置する。これにより、配線１２８と、ＦＤ配線１４１との間の寄生容量による容量カップリングを抑制することができる。
なお、図１１に示す出力信号線１１１と配線１２８との位置関係は一例であり、これに限定されない。例えば、出力信号線１１１と配線１２８とは同じ配線層に形成されてもよい。また、配線１３０に対しても同様の配置が用いられてもよい。つまり、多値信号線ＣＯＮ４の一部とＦＤ配線１４１の一部と出力信号線１１１とは第１配線層に配置され、多値信号線ＣＯＮ４の一部とＦＤ配線１４１の一部と配線１２８又は配線１３０の一部とは、第１配線層と同一又は異なる第２配線層に配置されてもよい。
以上のように、撮像装置１００は、半導体基板１５１と、半導体基板１５１上に行列状に配置された複数の画素１０１と、列毎に配置された複数の出力信号線１１１（第１信号線）と、多値の信号が印加される多値信号線ＣＯＮ４（第２信号線）とを備える。複数の画素１０１は、第１画素を含む。第１画素は、入射光を電荷に変換する光電変換部１２１と、電荷を蓄積する電荷蓄積領域１２４と、電荷蓄積領域１２４に電気的に接続されるＦＤ配線１４１（第１配線）と、増幅トランジスタ１２６（第１トランジスタ）とを備える。増幅トランジスタ１２６は、ドレイン及びソースの他方（第１拡散層）と、ドレイン及びソースの一方（第２拡散層）とを備える。増幅トランジスタ１２６は、前記電荷の量に応じた信号を出力信号線１１１に出力する。ドレイン及びソースの他方は、対応する出力信号線１１１に電気的に接続されている。ドレイン及びソースの一方は、多値信号線ＣＯＮ４に電気的に接続されている。図６に示すように、ＦＤ配線１４１と、出力信号線１１１と、多値信号線ＣＯＮ４と、は第１配線層に配置されている。図４に示すように、多値信号線ＣＯＮ４は、半導体基板１５１に垂直な方向から見たとき、ＦＤ配線１４１と出力信号線１１１との間に位置する。
これによれば、多値の信号が印加される多値信号線ＣＯＮ４を、ＦＤ配線１４１と出力信号線１１１との間のシールド線として用いることができる。これにより、電荷蓄積領域１２４と出力信号線１１１との間の寄生容量のカップリングを低減できる。このように、撮像装置１００は、面積の増加を抑制しつつ、ノイズを低減できる。
また、図５に示すように、撮像装置１００は、さらに、前記多値の信号が印加され、前記第１配線層に配置される多値信号線ＣＯＮ４Ｂを備える。ＦＤ配線１４１は、半導体基板１５１に垂直な方向から見たとき、多値信号線ＣＯＮ４Ａと、多値信号線ＣＯＮ４Ｂとの間に位置する。
これによれば、ＦＤ配線１４１を多値信号線ＣＯＮ４Ａ及び多値信号線ＣＯＮ４Ｂを用いて両側からシールドできる。これにより、電荷蓄積領域１２４に対するノイズをより低減できる。
例えば、多値信号線ＣＯＮ４Ｂは、第１画素の増幅トランジスタ１２６のドレイン及びソースの一方に電気的に接続される。例えば、複数の画素１０１は、第１画素とは異なる第２画素を含む。多値信号線ＣＯＮ４Ｂは、第２画素の増幅トランジスタ１２６のドレイン及びソースの一方に電気的に接続される。
また、図２に示すように、第１画素は、前記信号を電荷蓄積領域１２４に負帰還させる帰還経路を有する。これによれば、電荷蓄積領域１２４に対するカップリングによるノイズの影響が大きい、帰還経路を有する撮像装置１００において、面積の増加を抑制しつつ、ノイズを低減できる。
また、図２に示すように、第１画素は、電荷蓄積領域１２４とドレイン及びソースの他方（第３拡散層）とを備えるリセットトランジスタ１３１（第２トランジスタ）と、ドレイン及びソースの他方（第４拡散層）とドレイン及びソースの一方（第５拡散層）とを備える帯域制御トランジスタ１３２（第３トランジスタ）と、電荷蓄積領域１２４とリセットトランジスタ１３１のドレイン及びソースの他方との間に電気的に接続された容量素子１３４と、を備える。帯域制御トランジスタ１３２のドレイン及びソースの他方は、増幅トランジスタ１２６のドレイン及びソースの他方に電気的に接続されている。帯域制御トランジスタ１３２のドレイン及びソースの一方は、リセットトランジスタ１３１のドレイン及びソースの他方に電気的に接続されている。帰還経路は、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４と、を含む。
また、図２に示すように、第１画素は、ドレイン及びソースの一方（第６拡散層）とドレイン及びソースの他方（第７拡散層）とを備える選択トランジスタ１２５（第４トランジスタ）と、増幅トランジスタ１２６のドレイン及びソースの他方と選択トランジスタ１２５のドレイン及びソースの一方とを電気的に接続する配線１２８（第２配線）と、帯域制御トランジスタ１３２のドレイン及びソースの他方と選択トランジスタ１２５のドレイン及びソースの一方とを電気的に接続する配線１３０（第３配線）とを備える。選択トランジスタ１２５のドレイン及びソースの他方は、出力信号線１１１に電気的に接続されている。多値信号線ＣＯＮ４と、ＦＤ配線１４１と、配線１２８及び配線１３０の少なくとも一方とは第２配線層に配置されている。例えば、第２配線層は、第１配線層と同一又は異なる。多値信号線ＣＯＮ４は、半導体基板１５１に垂直な方向から見たとき、ＦＤ配線１４１と配線１２８及び配線１３０の前記少なくとも一方との間に位置する。
これによれば、電荷蓄積領域１２４と配線１２８又は配線１３０との間の寄生容量のカップリングを低減できる。
また、図７に示すように、ＦＤ配線１４１及び多値信号線ＣＯＮ４は、第１配線層、及び第１配線層に隣接する第３配線層に配置される。
これによれば、シールド線として用いられる多値信号線ＣＯＮ４が多層に配置される。よって、よりノイズの影響を低減できる。
また、図６に示すように、光電変換部１２１は光電変換膜１５４を含む。ＦＤ配線１４１は、光電変換部１２１の第２電極１５５と電荷蓄積領域１２４とを電気的に接続する。
これによれば、電荷蓄積領域１２４に対するカップリングによるノイズの影響が大きい積層型の撮像装置１００において、面積の増加を抑制しつつ、ノイズを低減できる。
また、図１０に示すように、多値信号線ＣＯＮ４には、電荷蓄積領域１２４がリセットされるリセット期間において第１電圧ＶＡ１が印加され、電荷蓄積領域１２４から電荷が読み出される読み出し期間において、第１電圧ＶＡ１と異なる第２電圧ＶＡ２が印加される。このとき、多値信号線ＣＯＮ４に流れる電流の方向が変化してもよい。
以上、実施形態に係る撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
また、上記実施形態に係る撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記各実施の形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
以上、一つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
本開示に係る撮像装置は、デジタルスチルカメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、及びデジタルミラーレス一眼カメラなど、様々なカメラシステム及びセンサシステムに適用できる。
１００ 撮像装置
１０１、１０１Ａ 画素
１０２ 垂直走査回路
１０３ カラム信号処理回路
１０４ 水平信号読み出し回路
１０５Ａ、１０５Ｂ 定電流源
１１１、１１１Ａ、１１１Ｂ 出力信号線
１１２ 蓄積制御線
１１３ 水平信号共通線
１２１ 光電変換部
１２２ 読み出し回路
１２３ 帯域制御部
１２４ 電荷蓄積領域
１２５ 選択トランジスタ
１２６ 増幅トランジスタ
１２７ フォトダイオード
１２８、１３０、１５７Ａ、１５７Ｂ、１５７Ｃ 配線
１２９ ノード
１３１ リセットトランジスタ
１３２ 帯域制御トランジスタ
１３３、１３４ 容量素子
１４１ ＦＤ配線
１５１ 半導体基板
１５２、１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄ 層間絶縁層
１５３ 第１電極
１５４ 光電変換膜
１５５ 第２電極
１５６ 受光面
１５８Ａ、１５８Ｂ、１５８Ｃ、１５８Ｄ ビア
１６１、１６２ 転送トランジスタ
ＣＯＮ１、ＣＯＮ２ 制御信号線
ＣＯＮ３ リセット信号線
ＣＯＮ４、ＣＯＮ４Ａ、ＣＯＮ４Ｂ 多値信号線
Ｖｐ 基準電圧

Claims (13)

  1. 半導体基板と、
    前記半導体基板上に行方向及び列方向に沿って二次元に配置された複数の画素と、
    前記列方向に沿って延びる第１信号線と、多値の信号が印加される第２信号線とを含み、前記半導体基板上に位置する１層以上の配線層と、
    を備え、
    前記複数の画素に含まれる第１画素は、
    入射光を信号電荷に変換する光電変換部と、
    前記信号電荷を蓄積する電荷蓄積領域と、
    前記電荷蓄積領域に電気的に接続される第１配線と、
    第１拡散層及び第２拡散層を含み、前記第１拡散層が前記第１信号線に電気的に接続され、前記第２拡散層が前記第２信号線に電気的に接続され、前記信号電荷の量に応じた信号を前記第１信号線に出力する第１トランジスタと、
    を備え、
    前記第１信号線、前記第２信号線及び前記第１配線は、前記１層以上の配線層に含まれる第１配線層に配置され、
    前記半導体基板に垂直な方向から見たとき、前記第２信号線は前記第１配線と前記第１信号線との間に位置し、
    前記１層以上の配線層は、前記多値の信号が印加され、前記第１配線層に配置される第３信号線を含み、
    前記半導体基板に垂直な方向から見たとき、前記第１配線は、前記第２信号線と前記第３信号線との間に位置し、
    前記複数の画素は、前記第１画素とは異なる第２画素を含み、
    前記第３信号線は、前記第２画素に電気的に接続される、
    撮像装置。
  2. 前記第１画素および前記第２画素は、同じ列に位置している、請求項１に記載の撮像装置。
  3. 前記第３信号線は、前記第２信号線と電気的に接続されている、請求項１または２に記載の撮像装置。
  4. 前記第３信号線は、前記第２拡散層に電気的に接続される、請求項１から３のいずれか１項に記載の撮像装置。
  5. 前記第１画素は、前記信号を前記電荷蓄積領域に負帰還させる帰還経路を有する、請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記第１画素は、
    前記電荷蓄積領域及び第３拡散層を含む第２トランジスタと、
    第４拡散層及び第５拡散層を含み、前記第４拡散層は前記第１拡散層に電気的に接続され、前記第５拡散層は前記第３拡散層に電気的に接続された第３トランジスタと、
    前記電荷蓄積領域と前記第３拡散層との間に電気的に接続された容量素子と、
    を備え、
    前記帰還経路は、前記電荷蓄積領域、前記第１トランジスタ、前記第３トランジスタ及び前記容量素子を含む、請求項５に記載の撮像装置。
  7. 半導体基板と、
    前記半導体基板上に行方向及び列方向に沿って二次元に配置された複数の画素と、
    前記列方向に沿って延びる第１信号線と、多値の信号が印加される第２信号線とを含み、前記半導体基板上に位置する１層以上の配線層と、
    を備え、
    前記複数の画素に含まれる第１画素は、
    入射光を信号電荷に変換する光電変換部と、
    前記信号電荷を蓄積する電荷蓄積領域と、
    前記電荷蓄積領域に電気的に接続される第１配線と、
    第１拡散層及び第２拡散層を含み、前記第１拡散層が前記第１信号線に電気的に接続され、前記第２拡散層が前記第２信号線に電気的に接続され、前記信号電荷の量に応じた信号を前記第１信号線に出力する第１トランジスタと、
    を備え、
    前記第１信号線、前記第２信号線及び前記第１配線は、前記１層以上の配線層に含まれる第１配線層に配置され、
    前記半導体基板に垂直な方向から見たとき、前記第２信号線は前記第１配線と前記第１信号線との間に位置し、
    前記第１画素は、前記信号を前記電荷蓄積領域に負帰還させる帰還経路を有し、
    前記第１画素は、
    前記電荷蓄積領域及び第３拡散層を含む第２トランジスタと、
    第４拡散層及び第５拡散層を含み、前記第４拡散層は前記第１拡散層に電気的に接続され、前記第５拡散層は前記第３拡散層に電気的に接続された第３トランジスタと、
    前記電荷蓄積領域と前記第３拡散層との間に電気的に接続された容量素子と、
    を備え、
    前記帰還経路は、前記電荷蓄積領域、前記第１トランジスタ、前記第３トランジスタ及び前記容量素子を含み、
    前記第１画素は、
    第６拡散層及び第７拡散層を含み、前記第７拡散層が前記第１信号線に電気的に接続される第４トランジスタと、
    前記第１拡散層と前記第６拡散層とを電気的に接続する第２配線と、
    前記第４拡散層と前記第６拡散層とを電気的に接続する第３配線と、
    を備え、
    前記第２信号線と、前記第１配線と、前記第２配線及び前記第３配線の少なくとも一方とは、前記１層以上の配線層に含まれる第２配線層に配置され、
    前記半導体基板に垂直な方向から見たとき、前記第２信号線は、前記第１配線と前記第２配線及び前記第３配線の前記少なくとも一方との間に位置する、撮像装置。
  8. 前記第２配線層は、前記第１配線層とは異なる、請求項７に記載の撮像装置。
  9. 前記第１配線及び前記第２信号線はそれぞれ、前記第１配線層、及び前記１層以上の配線層に含まれ前記第１配線層に隣接する第３配線層の両方に配置される、請求項１から８のいずれか１項に記載の撮像装置。
  10. 前記光電変換部は、第１電極、第２電極、及び前記第１電極と前記第２電極との間の光電変換膜を含み、
    前記第１配線は、前記第２電極と前記電荷蓄積領域とを電気的に接続する、請求項１から９のいずれか１項に記載の撮像装置。
  11. 前記電荷蓄積領域がリセットされるリセット期間において、第１電圧が前記第２信号線に印加され、前記電荷蓄積領域から前記信号が読み出される読み出し期間において、前記第１電圧と異なる第２電圧が前記第２信号線に印加される、請求項１から１０のいずれか１項に記載の撮像装置。
  12. 前記第２信号線に前記多値の信号を供給する信号生成回路をさらに備える、請求項１から１１のいずれか１項に記載の撮像装置。
  13. 前記第２信号線は、前記多値の信号が印加されることにより、電流の流れる方向が変化する、請求項１から１２のいずれか１項に記載の撮像装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10560646B2 (en) * 2018-04-19 2020-02-11 Teledyne Scientific & Imaging, Llc Global-shutter vertically integrated pixel with high dynamic range
WO2020079884A1 (ja) * 2018-10-19 2020-04-23 パナソニックＩｐマネジメント株式会社 撮像装置
US20200396402A1 (en) * 2019-06-12 2020-12-17 Semiconductor Components Industries, Llc Image sensors having boost current control circuitry for column settling speedup
TW202109616A (zh) * 2019-06-26 2021-03-01 日商索尼半導體解決方案公司 攝像裝置
US11749701B2 (en) * 2020-01-10 2023-09-05 Canon Kabushiki Kaisha Reducing noise in an image capturing device, image capturing device unit, and image capturing apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012147302A1 (ja) 2011-04-28 2012-11-01 パナソニック株式会社 固体撮像装置及びそれを用いたカメラシステム
WO2014002367A1 (ja) 2012-06-25 2014-01-03 パナソニック株式会社 固体撮像装置
JP2017046333A (ja) 2014-12-26 2017-03-02 パナソニックＩｐマネジメント株式会社 撮像装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999023530A1 (fr) * 1997-10-31 1999-05-14 Seiko Epson Corporation Dispositif electro-optique et appareil electronique
US6781627B1 (en) * 1999-06-24 2004-08-24 Olympus Optical Co., Ltd. Solid state imaging device and electric charge detecting apparatus used for the same
FR2825219B1 (fr) * 2001-05-28 2003-09-05 St Microelectronics Sa Pixel actif cmos a bruit reduit
FR2839841A1 (fr) * 2002-05-17 2003-11-21 St Microelectronics Sa Pixel actif cmos a bruit reduit
EP1508920A1 (en) * 2003-08-21 2005-02-23 STMicroelectronics S.A. CMOS light sensing cell
US7719583B1 (en) * 2004-09-07 2010-05-18 Melexis Tessenderlo Nv Active pixel image sensor with selectable source follower and common source amplifier modes
JP2006303856A (ja) * 2005-04-20 2006-11-02 Fuji Photo Film Co Ltd 固体撮像素子および撮像装置
JP2007226663A (ja) 2006-02-24 2007-09-06 Matsushita Electric Ind Co Ltd コンテンツ表示装置および方法
KR100868629B1 (ko) * 2007-03-14 2008-11-13 동부일렉트로닉스 주식회사 이미지 센서 및 그의 제조방법
JP5171178B2 (ja) 2007-09-13 2013-03-27 富士フイルム株式会社 イメージセンサ及びその製造方法
KR100882467B1 (ko) 2007-12-28 2009-02-09 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP2010129705A (ja) 2008-11-27 2010-06-10 Nikon Corp 固体撮像素子及びその製造方法
JP5530839B2 (ja) * 2010-07-09 2014-06-25 パナソニック株式会社 固体撮像装置
CN103703759B (zh) * 2011-08-08 2017-03-29 松下知识产权经营株式会社 固体摄像装置及固体摄像装置的驱动方法
CN103946982B (zh) * 2011-11-22 2017-08-08 松下知识产权经营株式会社 固体摄像装置
WO2014002361A1 (ja) * 2012-06-26 2014-01-03 パナソニック株式会社 固体撮像装置及びその製造方法
JP6116344B2 (ja) * 2013-05-01 2017-04-19 オリンパス株式会社 固体撮像装置
US9711558B2 (en) * 2014-09-12 2017-07-18 Panasonic Intellectual Property Management Co., Ltd. Imaging device with photoelectric converter
US10212372B2 (en) * 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
JP6390856B2 (ja) * 2014-12-26 2018-09-19 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012147302A1 (ja) 2011-04-28 2012-11-01 パナソニック株式会社 固体撮像装置及びそれを用いたカメラシステム
WO2014002367A1 (ja) 2012-06-25 2014-01-03 パナソニック株式会社 固体撮像装置
JP2017046333A (ja) 2014-12-26 2017-03-02 パナソニックＩｐマネジメント株式会社 撮像装置

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