JP2021106360A - 撮像装置および撮像装置の駆動方法 - Google Patents

Abstract

【課題】ノイズを抑制しつつ高速動作を実現することができる撮像装置及び撮像装置の駆動方法を提供する。【解決手段】撮像装置において、画素１０１は、それぞれが光電変換部とＦＤ配線１４１とを含む。多値信号線ＣＯＮ４Ａは列方向に沿って延び、第１画素に含まれる増幅トランジスタのソース又はドレインに接続される。多値信号線ＣＯＮ４Ｂは、第１画素と同じ列に属する第２画素に接続される。第１シールド線１０７Ａは、平面視において第１画素のＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの間に位置する。第２シールド線１０７Ｂは、第２画素のＦＤ配線１４１と多値信号線ＣＯＮ４Ｂとの間に位置する。多値信号線ＣＯＮ４Ａには、第１電圧および第２電圧が選択的に供給される。多値信号線ＣＯＮ４Ｂには、第３電圧および第４電圧が、多値信号線ＣＯＮ４Ａに供給される電圧と逆相になるように選択的に供給される。【選択図】図５

Description

本開示は、撮像装置および撮像装置の駆動方法に関する。

デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサおよびＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。

また、撮像装置の分野においては、ノイズ低減の要求がある。特許文献１は、撮像領域における単位画素セルごとに帰還経路を形成し、負帰還によってリセットノイズをキャンセルする撮像装置を開示している。特許文献２は、多値信号線をＦＤ配線と垂直信号線との間のシールド線として用いることにより、電荷蓄積領域と垂直信号線との間の寄生容量のカップリングによるノイズを低減した撮像装置を開示している。

特開２０１６−１２７５９３号公報 特開２０１８−２０７１００号公報

本開示の限定的ではないある例示的な一実施形態は、ノイズを抑制しつつ高速動作可能な撮像装置および撮像装置の駆動方法を提供する。

本開示の一態様に係る撮像装置は、行列状に配置され、それぞれが、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とを含む複数の画素と、列方向に沿って延び、前記複数の画素のうちの第１画素に接続される第１配線と、列方向に沿って延びる第２配線と、平面視において前記第１画素の前記電荷蓄積部と前記第１配線との間に位置する第１シールド線と、平面視において前記第１画素の前記電荷蓄積部と前記第２配線との間に位置する第２シールド線と、前記第１配線に第１電圧および第２電圧を選択的に供給する第１電圧供給回路と、前記第２配線に第３電圧および第４電圧を選択的に供給する第２電圧供給回路と、を備え、前記第１画素の前記電荷蓄積部は、平面視において前記第１配線と前記第２配線との間に位置する。

本開示の一態様に係る撮像装置の駆動方法は、第１配線及び第２配線と、平面視において前記第１配線と前記第２配線との間に位置する電荷蓄積部とを備える撮像装置の駆動方法であって、前記第１配線に供給する電圧を第１電圧から、前記第１電圧より高い第２電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を第４電圧から前記第４電圧より低い第３電圧に変更し、前記第１配線に供給する電圧を前記第２電圧から前記第１電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第３電圧から前記第４電圧に変更する。

本開示の実施形態によれば、ノイズを抑制しつつ、高速化を実現できる。

図１は、第１の実施形態に係る撮像装置の例示的な構成を示す模式図である。 図２は、第１の実施形態に係る画素の例示的な回路構成を示す模式図である。 図３は、第１の実施形態に係る画素の例示的な回路構成を示す模式図である。 図４は、第１の実施形態に係る各画素の接続関係を模式的に示す図である。 図５は、第１の実施形態に係る画素における各素子のレイアウトの一例を模式的に示す平面図である。 図６は、第１の実施形態に係る多値信号線の電圧の例を示すタイミングチャートである。 図７は、第１の実施形態に係る多値信号線の影響の例を示すタイミングチャートである。 図８は、第１の実施形態に係る画素における各素子のレイアウトの他の一例を模式的に示す平面図である。 図９は、第１の実施形態に係る画素における各素子のレイアウトの他の一例を模式的に示す平面図である。 図１０は、第１の実施形態に係る画素における断面の一例を模式的に示す断面図である。 図１１は、第１の実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図１２は、第１の実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図１３は、第１の実施形態に係る読み出し回路の動作の一例を説明するためのタイミングチャートである。 図１４は、第２の実施形態に係る各画素の接続関係を模式的に示す図である。 図１５は、第２の実施形態に係る画素における各素子のレイアウトの一例を模式的に示す平面図である。 図１６は、第２の実施形態に係る画素における各素子のレイアウトの他の一例を模式的に示す平面図である。 図１７は、第２の実施形態に係る画素における断面の一例を模式的に示す断面図である。 図１８は、第２の実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図１９は、第２の実施形態に係る画素における断面の他の一例を模式的に示す断面図である。 図２０は、変形例に係る各画素の接続関係を模式的に示す図である。 図２１は、変形例に係る各画素の接続関係を模式的に示す図である。

（本開示の一態様を得るに至った知見）
積層型の撮像装置では、埋め込み型フォトダイオードが用いられる場合と異なり、電荷の完全転送ができない。したがって、グローバルシャッタ動作を行うＣＭＯＳ型固体撮像装置又は積層型の撮像装置では、単純に相関二重サンプリングを適用するだけではノイズを十分に抑制できない 。

また、画素の高画素化や読み出し速度の増大に対応するため、複数行の画素を同時に読み出す駆動法がある。このような駆動法を用いる場合には、列毎に複数の信号線を配置するため、配線間の寄生容量に起因するノイズも課題となっている。例えば、複数の異なる電圧が印加される多値信号線の電圧変化に伴い電荷蓄積部の電位に揺れが発生する場合がある。また、この電荷蓄積部の電位の揺れが収束するまでの時間を確保することでノイズを低減できるが、その場合には高速駆動が困難になるという別の問題が生じる。また、多値信号線は、垂直信号線等の信号出力線よりも電圧変動の幅が大きく、ノイズに対する影響も大きくなる。

本開示では、配線間の寄生容量に起因するノイズを抑制する撮像装置について説明する。

本開示の一態様に係る撮像装置は、行列状に配置され、それぞれが、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とを含む複数の画素と、列方向に沿って延び、前記複数の画素のうちの第１画素に接続される第１配線と、列方向に沿って延びる第２配線と、平面視において前記第１画素の前記電荷蓄積部と前記第１配線との間に位置する第１シールド線と、平面視において前記第１画素の前記電荷蓄積部と前記第２配線との間に位置する第２シールド線と、前記第１配線に第１電圧および第２電圧を選択的に供給する第１電圧供給回路と、前記第２配線に第３電圧および第４電圧を選択的に供給する第２電圧供給回路と、を備え、前記第１画素の前記電荷蓄積部は、平面視において前記第１配線と前記第２配線との間に位置する。

これによれば、第１シールド線および第２シールド線により、第１配線および第２配線の電圧変化による電荷蓄積部の電位の揺れを低減できる。よって、ノイズを抑制しつつ、高速化を実現できる。

例えば、前記第２配線は、前記複数の画素のうちの第２画素に接続されてもよい。

例えば、前記第１画素および前記第２画素は同じ列に属してもよい。

例えば、前記第１画素が属する列と前記第２画素が属する列とは隣接していてもよい。

例えば、前記第３電圧は前記第１電圧と等しく、前記第４電圧は前記第２電圧と等しくてもよい。

例えば、前記複数の画素が表面上に配置された半導体基板をさらに備え、前記光電変換部は前記半導体基板の前記表面の上方に位置し、前記電荷蓄積部は、前記半導体基板と前記光電変換部とを接続する配線を含んでもよい。

例えば、前記電荷蓄積部は、前記半導体基板内に位置する拡散領域を含んでもよい。

例えば、前記第１シールド線および前記第２シールド線のそれぞれは一定の電位に保持されてもよい。

例えば、前記第１シールド線と前記第２シールド線とは互いに電気的に接続されていてもよい。

例えば、前記第１配線、前記第２配線、前記第１シールド線および前記第２シールド線は、同一の配線層に配置されていてもよい。

例えば、前記第１シールド線および前記第２シールド線は、前記同一の配線層を含む複数の配線層に配置されていてもよい。

これによれば、第１シールド線および第２シールド線により、第１配線および第２配線の電圧変化による電荷蓄積部の電位の揺れをさらに低減できる。

例えば、前記複数の画素のそれぞれは、前記光電変換部に接続されるゲートを有する増幅トランジスタを含み、前記第１配線は、前記第１画素の前記増幅トランジスタのソースまたはドレインに接続され、前記第２配線は、前記第２画素の前記増幅トランジスタのソースまたはドレインに接続されてもよい。

例えば、前記第２電圧は、前記第１電圧より高く、前記第４電圧は、前記第３電圧より高く、前記第２電圧供給回路は、前記第１電圧供給回路が前記第１配線に供給する電圧を前記第１電圧から前記第２電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第４電圧から前記第３電圧に変更し、前記第１電圧供給回路が前記第１配線に供給する電圧を前記第２電圧から前記第１電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第３電圧から前記第４電圧に変更してもよい。

これによれば、第１配線および第２配線の電位変動のシールド線への影響を低減することができる。よって、ノイズを抑制しつつ、高速化を実現できる。

本開示の一態様に係る撮像装置の駆動方法は、第１配線及び第２配線と、平面視において前記第１配線と前記第２配線との間に位置する電荷蓄積部とを備える撮像装置の駆動方法であって、前記第１配線に供給する電圧を第１電圧から、前記第１電圧より高い第２電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を第４電圧から前記第４電圧より低い第３電圧に変更し、前記第１配線に供給する電圧を前記第２電圧から前記第１電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第３電圧から前記第４電圧に変更する。

これによれば、第１配線および第２配線の電圧変化による電荷蓄積部の電位の揺れを低減できる。よって、ノイズを抑制しつつ、高速化を実現できる。

（第１の実施形態）
以下、第１の実施形態について説明する。図１は、本実施形態に係る撮像装置１００の構造を示す図である。図１を参照しながら、撮像装置１００の構造を説明する。

撮像装置１００は、一例として積層型の撮像装置であり、半導体基板に積層された光電変換膜を有している。撮像装置１００は、複数の画素１０１と周辺回路とを備える。

二次元に配置された複数の画素１０１は、画素領域を形成する。なお、複数の画素１０１は、一次元に配列されていてもよい。その場合、撮像装置１００は、ラインセンサである。

画素１０１は単位画素セルである。図示する例では、複数の画素１０１は行方向及び列方向に配列されている。本実施形態において、行方向及び列方向とは、行及び列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。

撮像装置１００は、行毎に配置されている制御信号線ＣＯＮ１、制御信号線ＣＯＮ２及びリセット信号線ＣＯＮ３と、列毎に配置されている出力信号線１１１Ａおよび１１１Ｂと、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂと、蓄積制御線１１２とを備える。なお、出力信号線１１１Ａと１１１Ｂとを特に区別しない場合には、出力信号線１１１とも記す。また、多値信号線ＣＯＮ４ＡとＣＯＮ４Ｂとを特に区別しない場合には、多値信号線ＣＯＮ４とも記す。

画素１０１の各々は、対応する列に配置されている出力信号線１１１Ａまたは１１１Ｂに接続されている。画素１０１には、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２、リセット信号線ＣＯＮ３及び多値信号線ＣＯＮ４を介して、制御信号が供給される。なお、画素１０１の詳細な説明は後述する。

周辺回路は、垂直走査回路１０２と、カラム信号処理回路１０３と、水平信号読み出し回路１０４と、定電流源１０５Ａと、定電流源１０５Ｂと、第１電圧供給回路１０６Ａと、第２電圧供給回路１０６Ｂとを含む。なお、垂直走査回路１０２、カラム信号処理回路１０３及び水平信号読み出し回路１０４は、それぞれ行走査回路、行信号蓄積回路及び列走査回路とも呼ばれる。

カラム信号処理回路１０３、定電流源１０５Ａ及び定電流源１０５Ｂは、例えば、二次元に配列された画素１０１の列毎に配置される。また、出力信号線１１１Ａと１１１Ｂとに対して個別にカラム信号処理回路１０３と定電流源１０５Ａと定電流源１０５Ｂとの組が配置される。なお、図１では、出力信号線１１１Ａに対する回路のみを記載しており、出力信号線１１１Ｂに対する回路の記載は省略している。

以下、周辺回路の構成の一例を説明する。垂直走査回路１０２は、制御信号線ＣＯＮ１と制御信号線ＣＯＮ２とリセット信号線ＣＯＮ３とに接続されている。垂直走査回路１０２は、制御信号線ＣＯＮ１に所定の電圧を印加することにより、各行に配置された複数の画素１０１を行単位で選択する。これにより、選択された画素１０１の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。

各列に配置された画素１０１は、各列に対応した出力信号線１１１Ａまたは１１１Ｂを介してカラム信号処理回路１０３に電気的に接続されている。カラム信号処理回路１０３は、相関二重サンプリングに代表される雑音抑圧信号処理及びアナログ−デジタル変換（ＡＤ変換とも呼ぶ）などを行う。複数の列に対応して設けられた複数のカラム信号処理回路１０３には、水平信号読み出し回路１０４が電気的に接続されている。水平信号読み出し回路１０４は、複数のカラム信号処理回路１０３から出力された信号を水平信号共通線１１３に順次読み出す。

多値信号線ＣＯＮ４には、多値の信号が印加される。本明細書において、多値の信号とは、互いに異なる複数の電圧間で電圧が変化する信号を意味する。第１電圧供給回路１０６Ａは、多値信号線ＣＯＮ４Ａに接続され、多値信号線ＣＯＮ４Ａに多値の電圧を供給する。第２電圧供給回路１０６Ｂは、多値信号線ＣＯＮ４Ｂに接続され、多値信号線ＣＯＮ４Ｂに多値の電圧を供給する。

図２は、本実施形態に係る撮像装置１００内の画素１０１の例示的な構成を示す回路図である。画素１０１は、光電変換部１２１と、読み出し回路１２２とを備えている。

光電変換部１２１は、光検出器であり、光信号である入射光を電気信号である信号電荷に変換する。読み出し回路１２２は、光電変換部１２１により変換された電気信号を読み出す。

読み出し回路１２２は、帯域制御部１２３と、電荷蓄積領域１２４と、選択トランジスタ（第４トランジスタ）１２５と、増幅トランジスタ（第１トランジスタ）１２６とを備えている。電荷蓄積領域１２４は、光電変換部１２１によって検出された信号電荷を蓄積するノードの一部である。電荷蓄積領域１２４は、フローティングディフュージョン（ＦＤ）とも呼ばれる。

例えば、光電変換部１２１は、第１電極と、第２電極と、光電変換膜とを有する。光電変換膜は、第１電極と第２電極との間に位置する。光電変換膜は、例えば、有機光電変換膜である。第１電極には基準電圧Ｖｐが印加される。基準電位Ｖｐは、図１に示す蓄積制御線１１２を介して供給されてもよい。電荷蓄積領域１２４を形成するノードの一端が第２電極に接続されている。これにより、光電変換部１２１で生成された信号電荷は、電荷蓄積領域１２４に蓄積される。

光電変換膜を有する光電変換部１２１を用いる場合において、信号電荷を電荷蓄積領域１２４に蓄積する方法を具体的に説明する。光電変換膜に光が入射すると、光電変換により電子−正孔対が発生する。第１電極と第２電極との間に電位差がある場合、発生した電子あるいは正孔の一方が、第２電極に移動する。例えば、第１電極に印加される基準電圧Ｖｐが第２電極の電圧（例えばリセット電圧）よりも高い場合には、正孔が第２電極に移動する。正孔は配線を介して電荷蓄積領域１２４に移動する。これにより、正孔を信号電荷として利用することができる。電子を信号電荷として用いることもできる。

光電変換部１２１として、光電変換機能を有する素子を広く利用することができる。他の一例として、図３に示す画素１０１Ａのように、光電変換部１２１としてフォトダイオード１２７が用いられてもよい。フォトダイオード１２７の一端にはグランド電位又は基準電圧Ｖｐが印加される。電荷蓄積領域１２４を形成するノードの一端がフォトダイオード１２７の他端に接続されている。これにより、フォトダイオード１２７で生成された信号電荷が電荷蓄積領域１２４に蓄積される。なお、光電変換部１２１としてフォトダイオード１２７を用いる場合には、フォトダイオード１２７と電荷蓄積領域１２４との間に転送トランジスタを設けてもよい。この場合には、フォトダイオード１２７により変換された信号電荷は、転送トランジスタを介して電荷蓄積領域１２４に転送される。

再び図２を参照する。電荷蓄積領域１２４は、配線層を介して光電変換部１２１と接続されている。電荷蓄積領域１２４は、増幅トランジスタ１２６のゲートに接続されている。増幅トランジスタ１２６は、電荷蓄積領域１２４に蓄積された信号電荷の量に対応した信号を帯域制御部１２３及び選択トランジスタ１２５に出力する。

帯域制御部１２３は、電荷蓄積領域１２４をリセットするためのリセットトランジスタ（第２トランジスタ）１３１と、電荷蓄積領域１２４から増幅トランジスタ１２６を通り帰還される帰還信号の帯域を制限するための帯域制御トランジスタ（第３トランジスタ）１３２と、容量素子１３３（第１容量素子）と、容量素子１３４（第２容量素子）とを含んでいる。

電荷蓄積領域１２４の電荷はリセットトランジスタ１３１によってリセットされる。後述する「ノイズ抑制期間」において、電荷蓄積領域１２４から読み出された信号は、増幅トランジスタ１２６によって増幅され、帯域制御トランジスタ１３２によって帯域制限をかけられた後に電荷蓄積領域１２４に帰還される。

つまり、読み出し回路１２２は、増幅トランジスタ１２６から出力された、信号電荷の量に応じた信号を、電荷蓄積領域１２４に負帰還する帰還経路を有する。この帰還経路は、電荷蓄積領域１２４と、増幅トランジスタ１２６と、帯域制御トランジスタ１３２と、容量素子１３４とを含む。

選択トランジスタ１２５は、少なくとも２つの画素で共有される出力信号線１１１に接続されている。出力信号線１１１を共有する画素は、同じ列に属していてもよい。出力信号線１１１は、各列に対応して１本ずつ配置されていなくてもよい。例えば、複数の列に対して一本の出力信号線１１１が配置されており、複数の列で一本の出力信号線１１１を共有していてもよい。あるいは、１つの列に複数の出力信号線１１１が配置されていてもよい。例えば、１つの列に第１出力信号線および第２出力信号線が配置され、奇数行に位置する画素の信号が第１出力信号線に出力され、偶数行に位置する画素の信号が第２出力信号線に出力されてもよい。後述する「読み出し期間」及び「リセット読み出し期間」において、増幅トランジスタ１２６によって増幅された信号は、選択トランジスタ１２５を介して出力信号線１１１に出力される。この期間において、帰還経路は形成されない。

本明細書において「容量素子」とは、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。また、「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。

図４は、複数の画素１０１と多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂとの接続関係を示す図である。図４に示すように、多値信号線ＣＯＮ４Ａは、ある列に配置されている複数の画素１０１のうち一部の画素１０１に接続され、多値信号線ＣＯＮ４Ｂは、当該列に配置されている複数の画素１０１のうちの残りの画素１０１に接続される。例えば、多値信号線ＣＯＮ４Ａは、偶数行および奇数行の一方に配置されている複数の画素１０１に接続され、多値信号線ＣＯＮ４Ｂは、偶数行および奇数行の他方に配置されている複数の画素１０１に接続される。

また、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂは、画素１０１を挟むように配置される。つまり、画素１０１に含まれる電荷蓄積部は、多値信号線ＣＯＮ４ＡとＣＯＮ４Ｂとの間に位置している。ここで、電荷蓄積部とは、電荷蓄積領域１２４と後述するＦＤ配線１４１とを含む。また、多値信号線ＣＯＮ４Ａは、電荷蓄積部と出力信号線１１１との間に位置する。

なお、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、少なくとも画素領域内において互いに電気的に接続されていなくてもよい。言い換えると、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、異なる画素１０１に接続されている。具体的には、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、異なる画素１０１に含まれる増幅トランジスタ１２６のソース又はドレインの一方に電気的に接続されている。

例えば、図４に示すように、列毎に複数の多値信号線が設けられてもよい。例えば、同じ列の上下に隣接する画素１０１がそれぞれ、当該列に設けられた複数の多値信号線のうち異なる多値信号線に接続されてもよい。

図５は、電荷蓄積部と、シールド線１０７Ａおよび１０７Ｂと、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂとのレイアウトの一例を模式的に示す平面図である。

図５に示す例では、電荷蓄積領域１２４に接続されている配線であるＦＤ配線１４１が１組の多値信号線ＣＯＮ４ＡとＣＯＮ４Ｂとの間に配線されている。つまり、ＦＤ配線１４１は、平面視において、多値信号線ＣＯＮ４Ａと、多値信号線ＣＯＮ４Ｂとの間に位置する。また、多値信号線ＣＯＮ４Ａは、平面視において、ＦＤ配線１４１と出力信号線１１１Ａとの間に位置する。多値信号線ＣＯＮ４Ｂは、平面視において、ＦＤ配線１４１と出力信号線１１１Ｂとの間に位置する。

また、図５に示すように、撮像装置１００は、シールド線１０７Ａおよび１０７Ｂを備える。シールド線１０７Ａは、平面視において、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの間に位置する。シールド線１０７Ｂは、平面視において、ＦＤ配線１４１と多値信号線ＣＯＮ４Ｂとの間に位置する。例えば、シールド線１０７Ａおよび１０７Ｂには、基準電圧（固定電圧）が印加される。

図５に示す構成により、シールド線１０７Ａおよび１０７Ｂにより効果的に配線間のシールドを行うことができる。従って、より効果的に容量カップリングを抑制できる。

ここで、シールド線１０７Ａおよび１０７Ｂを設けた場合においても、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂの電圧変動のＦＤ配線１４１への影響を完全にはなくすことができない場合がある。例えば、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂの電圧変動により、シールド線１０７Ａおよび１０７Ｂの電位が揺れてしまう。この揺れの影響によりＦＤ配線１４１にノイズが発生する。本実施の形態では、シールド線１０７Ａおよび１０７Ｂに加え、多値信号線ＣＯＮ４およびＣＯＮ４Ｂの駆動を工夫することにより、上記の影響をさらに低減する。

図６は、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂに印加される電圧の変動を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は電圧レベルを示している。ＣＯＮ４ＡとＣＯＮ４Ｂは、ハイ電圧であるＶＡ２と、ロウ電圧であるＶＡ１との２値の値を互いに排他的になるように変動する。つまり、多値信号線ＣＯＮ４Ａが電圧ＶＡ１である期間において、多値信号線ＣＯＮ４Ｂは電圧ＶＡ２であり、多値信号線ＣＯＮ４Ａが電圧ＶＡ２である期間において、多値信号線ＣＯＮ４Ｂは電圧ＶＡ１である。つまり、多値信号線ＣＯＮ４Ａの電圧の立ち上がりタイミングは、多値信号線ＣＯＮ４Ｂの電圧の立下りタイミングと一致し、多値信号線ＣＯＮ４Ａの電圧の立下りタイミングは、多値信号線ＣＯＮ４Ｂの電圧の立ち上がりタイミングと一致する。

図７は、多値信号線ＣＯＮ４Ａおよび多値信号線ＣＯＮ４Ｂの電圧が変動する際のカップリングによるノイズが電荷蓄積部に重畳する様を示したタイミングチャートである。電荷蓄積部の容量をＣｆｄとし、多値信号線ＣＯＮ４Ａと電荷蓄積部との寄生容量をＣｖｐ０とし、多値信号線ＣＯＮ４Ｂと電荷蓄積部との寄生容量をＣｖｐ１とし、多値信号線ＣＯＮ４Ａの信号振幅をΔＶｖｐとすると、時刻ｔ１には、多値信号線ＣＯＮ４Ａから電荷蓄積部に下記（式１）で表されるΔＶｆｄ０のノイズが重畳し、多値信号線ＣＯＮ４Ｂから電荷蓄積部に下記（式２）で表されるΔＶｆｄ１のノイズが重畳する。

ΔＶｆｄ０＝Ｃｖｐ０／Ｃｆｄ×ΔＶｖｐ・・・（式１）

ΔＶｆｄ１＝Ｃｖｐ１／Ｃｆｄ×（−ΔＶｖｐ）・・・（式２）

最終的に電荷蓄積部に印可されるノイズΔＶｆｄは、下記（式３）で表される。

ΔＶｆｄ＝ΔＶｆｄ０＋ΔＶｆｄ１・・・（式３）

また、電荷蓄積部に対して、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとを対称に配置することにより、Ｃｖｐ０≒Ｃｖｐ１となる。このときΔＶｆｄ≒０となる。その結果、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとの時間変化が生じる時刻ｔ１、および時刻ｔ２等においても、電荷蓄積部の変動が低減された画像信号を取得することが可能となる。

このように、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂの電圧を逆相にすることにより、電荷蓄積部に対する多値信号線ＣＯＮ４Ａからのカップリングの影響と多値信号線ＣＯＮ４Ｂからのカップリングの影響とを相殺できる。これにより、電荷蓄積部のノイズを低減できる。

なお、上述した、多値信号線ＣＯＮ４Ａの電圧の立ち上がりタイミング（または立下りタイミング）が、多値信号線ＣＯＮ４Ｂの電圧の立下りタイミング（または立ち上がりタイミング）と一致するとは、これらのタイミングが完全に一致する場合に限らず、微小な時間ずれを含む場合も含む。例えば、この時間ずれは数ｎ秒〜数十ｎ秒であってもよい。また、これらのタイミングが一致してない場合であっても、一方の多値信号線からの影響が完全になくなる時刻までに他方の多値信号線が変化することで、多値信号線からの影響を低減することができる。例えば、図７に示す時刻ｔ１において、ＣＯＮ４Ａの電圧変化に伴う電圧変動が発生するが、この電圧変動は時定数に応じて減少する。よって、この電圧変動が完全になくなる前にＣＯＮ４Ｂの電圧が逆方向に変動することで、本手法を用いない場合に比べで電荷蓄積部の電圧変動を低減できる。

図８および図９は、シールド線１０７Ａおよび１０７Ｂの変形例を示す平面図である。図８に示すように、シールド線１０７Ａおよび１０７Ｂは、列方向に延在するのではなく、ＦＤ配線１４１の側方を含む一部の範囲にのみ設けられていてもよい。言い換えると、列方向に隣接する画素において、シールド線１０７Ａおよび１０７Ｂは独立していてもよい。

また、図９に示すように、シールド線１０７Ａと１０７Ｂとは互いに電気的に接続されていてもよい。また、シールド線は、平面視においてＦＤ配線１４１を囲んでもよい。

図１０は、図５に示すＡ０−Ａ１線の断面を模式的に示す断面図である。画素１０１は、半導体基板１５１上に配列されている。ここでは、半導体基板１５１としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。

光電変換部１２１は、半導体基板１５１上に形成されている。図示する例において、半導体基板１５１上には層間絶縁層１５２が形成されている。層間絶縁層１５２は、層間絶縁層１５２Ａ、１５２Ｂ、１５２Ｃ及び１５２Ｄを含む。層間絶縁層１５２の上に光電変換部１２１が形成されている。

光電変換部１２１は、第１電極１５３と光電変換膜１５４と第２電極１５５とを備える。第１電極１５３は、光電変換膜１５４の、被写体からの光が入射する側の面である受光面１５６上に設けられている。第２電極１５５は、受光面１５６の反対側の面に設けられている。第２電極１５５は、複数の画素１０１の間において電気的に分離されている。

増幅トランジスタ１２６は、半導体基板１５１上に形成されている（図１０では不図示）。ＦＤ配線１４１は、層間絶縁層１５２内に形成されている配線１５７Ａ〜１５７Ｃとビア１５８Ａ〜１５８Ｄとを含む。配線１５７Ａ〜１５７Ｃは、互いに異なる配線層に形成されている。

図１０に示すように、出力信号線１１１Ａと、多値信号線ＣＯＮ４Ａと、シールド線１０７Ａと、ＦＤ配線１４１の少なくとも一部である配線１５７Ｂは、同じ配線層に配置されている。また、多値信号線ＣＯＮ４Ａと配線１５７Ｂとの間にシールド線１０７Ａが配置されている。これにより、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの寄生容量による容量カップリングを抑制できる。

なお、上記で示した出力信号線１１１Ａの位置は一例であり、上記に限定されない。図１１は、図５に示すＡ０−Ａ１線の断面の変形例を模式的に示す断面図である。例えば、図１１に示すように、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの下層に形成されてもよい。なお、図１１では、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの真下に形成されているが、多値信号線ＣＯＮ４の斜め下に形成されていてもよい。また、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの上または斜め上に形成されていてもよい。

図１２は、図５に示すＡ０−Ａ１線の断面の変形例を模式的に示す断面図である。図１２に示す例では、シールド線１０７Ａが多層化されている。つまり、ＦＤ配線１４１の一部と、シールド線１０７Ａとは、複数の配線層に跨り配置されている。なお、図１２では、シールド線１０７Ａが２層に形成されている例を示すが、シールド線１０７Ａは、複数の配線層に配置されればよく、３層以上に形成されてもよい。これにより、例えば配線１５７Ａのように、多値信号線ＣＯＮ４Ａと異なる配線層に位置しているＦＤ配線１４１と、多値信号線ＣＯＮ４Ａとの間の容量カップリングを抑制することができる。したがって、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの寄生容量による容量カップリングをさらに抑制ができる。

次に、読み出し回路１２２の動作を説明する。図１３は、読み出し回路１２２の動作の一例を示すタイミングチャートである。各グラフの横軸は時間を示し、縦軸は、上から制御信号線ＣＯＮ１の電圧レベル、制御信号線ＣＯＮ２の電圧レベル、リセット信号線ＣＯＮ３の電圧レベル、及び多値信号線ＣＯＮ４の電圧レベルをそれぞれ示している。

（露光／読み出し期間）
時刻ｔ１より前の期間では、制御信号線ＣＯＮ１の電圧がローレベルであるため、選択トランジスタ１２５はオフしている。また、この期間において、入射光に応じて生成された信号電荷が電荷蓄積領域１２４に蓄積される。時刻ｔ１において制御信号線ＣＯＮ１の電圧がハイレベルになることで、選択トランジスタ１２５がオンする。また、多値信号線ＣＯＮ４の電圧レベルは電圧ＶＡ２（例えばＶＤＤ）である。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、電荷蓄積領域１２４に蓄積された信号電荷に応じた信号が出力信号線１１１に出力される。このとき、ソースフォロア回路の増幅率は、例えば１倍程度である。

（リセット期間）
時刻ｔ２において制御信号線ＣＯＮ２の電圧がハイレベルになることで、帯域制御トランジスタ１３２がオンする。また、多値信号線ＣＯＮ４の電圧レベルが電圧ＶＡ１（例えばＧＮＤ）になり、増幅トランジスタ１２６のドレイン及びソースの一方に電圧ＶＡ１が印加される。さらに、リセット信号線ＣＯＮ３の電圧がハイレベルになることでリセットトランジスタ１３１がオンする。これにより、電荷蓄積領域１２４の電圧は、リセット電圧（ＶＲ２）にリセットされる。ここで、増幅トランジスタ１２６および定電流源１０５Ａによってソース接地増幅回路が形成される。また、リセットトランジスタ１３１および帯域制御トランジスタ１３２がオン状態であるために、ソース接地増幅回路の入出力端が短絡された状態になる。これにより、ソース接地増幅回路はリセットされた状態になる。リセット電圧（ＶＲ２）は、リセットされた状態におけるソース接地増幅回路の出力電圧である。

時刻ｔ３において、リセット信号線ＣＯＮ３の電圧がローレベルになることでリセットトランジスタ１３１がオフする。このとき、読み出し回路１２２は、−Ａ×Ｂの増幅率で帰還経路を形成している。そのため、リセットトランジスタ１３１をオフしたときの電荷蓄積領域１２４のｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。帯域制御トランジスタ１３２の動作帯域が、広帯域である第１帯域となるように制御信号線ＣＯＮ２の電圧を設定することにより、ノイズを高速に抑制できる。

（ノイズ抑制期間）
時刻ｔ４から時刻ｔ５の期間に、制御信号線ＣＯＮ２の電圧がハイレベルとローレベルとの中間の電圧に設定される。その場合、帯域制御トランジスタ１３２の動作帯域は第１帯域よりも狭い第２帯域となる。

第２帯域を低くすることでノイズ抑制効果は大きくなる。一方、時刻ｔ４から時刻ｔ５までの時間は長くなる。時刻ｔ４から時刻ｔ５までの時間として許容できる時間に応じて設計者は第２帯域を任意に設計することができる。以下、第２帯域を、増幅トランジスタ１２６の動作帯域よりも十分に低い帯域として扱う。なお、第２帯域が増幅トランジスタ１２６の動作帯域より高くてもノイズ抑制効果は得られる。

第２帯域が、増幅トランジスタ１２６の動作帯域よりも低い状態においては、帯域制御トランジスタ１３２で発生する熱ノイズは、１／（１＋Ａ×Ｂ）^１／２倍に抑制される。この状態で、時刻ｔ５において制御信号線ＣＯＮ２の電圧がローレベルになることで帯域制御トランジスタ１３２がオフする。帯域制御トランジスタ１３２をオフした時に電荷蓄積領域１２４に残存するｋＴＣノイズは、リセットトランジスタ１３１に起因したｋＴＣノイズと、帯域制御トランジスタ１３２に起因したｋＴＣノイズとを二乗和した値となる。

容量素子１３３の容量をＣｓとする。この場合、帰還による抑制がない状態において発生する帯域制御トランジスタ１３２のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ１３１のｋＴＣノイズに比べて（Ｃｆｄ／Ｃｓ）^１／２倍になる。この点を考慮すると、帰還がある場合のｋＴＣノイズは、帰還がない場合に対して〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝／（１＋Ａ×Ｂ）〕^１／２倍に抑制される。

（リセット読み出し期間）
時刻ｔ５において、多値信号線ＣＯＮ４の電圧レベルが電圧ＶＡ２（例えばＶＤＤ）になる。これにより、増幅トランジスタ１２６のドレイン及びソースの一方に電圧ＶＡ２が印加される。この状態においては、増幅トランジスタ１２６と定電流源１０５Ｂとがソースフォロア回路を形成する。これにより、リセット電圧（ＶＲ２）に応じた信号が出力信号線１１１に出力される。例えば、後段の回路において、このリセット読み出し期間に読み出された信号と、読み出し期間に読み出された信号との差分が算出される相関二重サンプリング処理が行われる。そして、得られた差分が画素信号として撮像装置１００の外部に出力される。

ランダムノイズは光電変換部１２１により変換された電気信号が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズはノイズ抑制期間に〔｛１＋（１＋Ａ×Ｂ）×Ｃｆｄ／Ｃｓ｝／（１＋Ａ×Ｂ）〕^１／２倍に抑制される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。

なお、容量素子１３３の容量Ｃｓは、容量素子１３４の容量Ｃｃよりも大きいことが好ましい。通常、電荷蓄積領域１２４の容量を大きくすると、ランダムノイズは低減される。しかし、電荷蓄積領域１２４において電荷信号を電圧信号に変換する際、信号が小さくなってしまう。したがって、単純に電荷蓄積領域１２４自体の容量を大きくするだけでは、結果としてＳ／Ｎは改善されない。一方、本実施形態では、電荷蓄積領域１２４に容量素子１３３を接続し、かつ電荷蓄積領域１２４とノード１２９とが容量素子１３４によって分離されている。したがって、容量素子１３３の容量を大きくしても、電荷蓄積領域１２４における信号の低下は生じにくい。よって、信号の低下を抑制しつつ、ランダムノイズを効果的に抑制できる。これにより、Ｓ／Ｎを効果的に改善できる。

また、本実施形態では、読み出し期間において、電荷蓄積領域１２４の信号はソースフォロア回路により読み出されるので、増幅率は１倍程度である。しかし、これに限定されるものではなく、設計者は、システムに必要なＳ／Ｎ又は回路レンジに応じて増幅率を変えてもよい。

（第２の実施形態）
図１４は、複数の画素１０１と多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂとの接続関係を示す図である。図１４に示すように、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、異なる列に配置された多値信号線であってもよい。例えば、多値信号線ＣＯＮ４Ａと多値信号線ＣＯＮ４Ｂとは、互いに隣接する列に配置された多値信号線である。多値信号線ＣＯＮ４Ａは、ある列に配置されている複数の画素１０１に接続され、多値信号線ＣＯＮ４Ｂは、隣接する列に配置されている複数の画素１０１に接続される。

図１５は、電荷蓄積領域１２４と、シールド線１０７Ａおよび１０７Ｂと、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂとのレイアウトの一例を模式的に示す平面図である。

図１５に示す例においても、図５に示す例と同様に、ＦＤ配線１４１が１組の多値信号線ＣＯＮ４ＡとＣＯＮ４Ｂとの間に配線されている。

また、図１５に示すように、撮像装置１００は、シールド線１０７Ａ、１０７Ｂ、１０７Ｃおよび１０７Ｄを備える。シールド線１０７Ａおよび１０７Ｂは同図の右側の画素のシールド線であり、シールド線１０７Ｃおよび１０７Ｄは同図の左側の画素のシールド線である。

シールド線１０７Ａは、平面視において、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの間に位置する。シールド線１０７Ｂは、平面視において、ＦＤ配線１４１と多値信号線ＣＯＮ４Ｂとの間に位置する。例えば、シールド線１０７Ａおよび１０７Ｂには、基準電圧（固定電圧）が印加される。

図１５に示す構成により、シールド線１０７Ａおよび１０７Ｂにより効果的に配線間のシールドを行うことができる。従って、より効果的に容量カップリングを抑制できる。

図１６は、シールド線１０７Ａおよび１０７Ｂの変形例を示す平面図である。図１６に示すように、シールド線１０７Ａおよび１０７Ｂは、列方向に延在するのではなく、ＦＤ配線１４１の側方を含む一部の範囲にのみ設けられていてもよい。言い換えると、列方向に隣接する画素において、シールド線１０７Ａおよび１０７Ｂは独立していてもよい。

なお、図９に示した例と同様に、シールド線１０７Ａおよび１０７Ｂは互いに電気的に接続されていてもよい。また、シールド線は、平面視においてＦＤ配線１４１を囲んでもよい。

図１７は、図１５に示すＢ０−Ｂ１線の断面を模式的に示す断面図である。図１７は、行方向に隣接する２画素の断面を示す。なお、図１０と同様の構成要素には同一の符号を付しており重複する説明は省略する。

図１７に示すように、多値信号線ＣＯＮ４Ａと、シールド線１０７Ａと、ＦＤ配線１４１の少なくとも一部である配線１５７Ｂは、同じ配線層に配置されている。また、多値信号線ＣＯＮ４Ａと配線１５７Ｂとの間にシールド線１０７Ａが配置されている。これにより、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの寄生容量による容量カップリングを抑制できる。

また、多値信号線ＣＯＮ４Ｂと配線１５７Ｂとの間にシールド線１０７Ｂが配置されている。これにより、ＦＤ配線１４１と多値信号線ＣＯＮ４Ｂとの寄生容量による容量カップリングを抑制できる。

なお、上記で示した出力信号線１１１Ａの位置は一例であり、上記に限定されない。図１８は、図１５に示すＢ０−Ｂ１線の断面の変形例を模式的に示す断面図である。例えば、図１８に示すように、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの下層に形成されてもよい。なお、図１８では、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの真下に形成されているが、多値信号線ＣＯＮ４の斜め下に形成されていてもよい。また、出力信号線１１１Ａは、多値信号線ＣＯＮ４Ａの上または斜め上に形成されていてもよい。

図１９は、図１５に示すＢ０−Ｂ１線の断面の変形例を模式的に示す断面図である。図１９に示す例では、シールド線１０７Ａが多層化されている。つまり、ＦＤ配線１４１の一部と、シールド線１０７Ａとは、複数の配線層に跨り配置されている。なお、図１９では、シールド線１０７Ａが２層に形成されている例を示すが、シールド線１０７Ａは、複数の配線層に配置されればよく、３層以上に形成されてもよい。これにより、例えば配線１５７Ａのように、多値信号線ＣＯＮ４Ａと異なる配線層に位置しているＦＤ配線１４１と、多値信号線ＣＯＮ４Ａとの間の容量カップリングを抑制することができる。したがって、ＦＤ配線１４１と多値信号線ＣＯＮ４Ａとの寄生容量による容量カップリングをさらに抑制ができる。

なお、多値信号線ＣＯＮ４ＡおよびＣＯＮ４Ｂに印加される電圧は、例えば、第１の実施形態と同様であり説明を省略する。

（変形例）
図２０は、複数の画素１０１と多値信号線との接続関係を示す図である。画素１０１を挟む２つの多値信号線の一方は、上述した多値信号線ＣＯＮ４であり、他方は列方向に延在する任意の多値信号線ＣＯＮ７であってもよい。この場合において、多値信号線ＣＯＮ４とＦＤ配線１４１と間と、多値信号線ＣＯＮ７とＦＤ配線１４１との間とにそれぞれシールド線を設けることで上述した実施形態と同様の効果を実現できる。

また、多値信号線ＣＯＮ７には少なくとも２種類の電圧が選択的に印加されてもよい。この場合、図６に示す例と同様に、多値信号線ＣＯＮ４に印加される電圧と、多値信号線ＣＯＮ７に印加される電圧とは、逆相の電圧であってもよい。

なお、カップリングの影響は、電圧の変化量に依存するものであり、電圧の絶対値には依存しない。よって、多値信号線ＣＯＮ４に印加されるハイレベルおよびローレベルの電圧の値と、多値信号線ＣＯＮ７に印加されるハイレベルおよびローレベルの電圧の値とは異なっていてもよい。つまり、多値信号線ＣＯＮ４に供給する電圧を第１電圧から、第１電圧より高い第２電圧に変更するタイミングにおいて、多値信号線ＣＯＮ７に供給する電圧を第４電圧から第４電圧より低い第３電圧に変更し、第１配線に供給する電圧を第２電圧から第１電圧に変更するタイミングにおいて、第２配線に供給する電圧を前記第３電圧から第４電圧に変更すればよい。これにより、カップリングの影響を低減できる。

図２１は、複数の画素１０１と多値信号線との接続関係の別の例を示す図である。上記説明では多値信号線ＣＯＮ４は、列方向に延びる配線であったが、図２１に示すように横方向に延びる配線である多値信号線ＣＯＮ８であってもよい。この場合において、多値信号線ＣＯＮ８とＦＤ配線１４１と間にそれぞれシールド線を設けることで上述した実施形態と同様の効果を実現できる。また、この場合においても、図６に示す例と同様に、画素１０１の上側に配置されている多値信号線ＣＯＮ８に印加される電圧と、画素１０１の下側に配置されている多値信号線ＣＯＮ８に印加される電圧とを、逆相にしてもよい。これにより、カップリングの影響を低減できる。

なお、図２１では、各行に一つの多値信号線ＣＯＮ８が配置され、ある行の多値信号線ＣＯＮ８と隣接する行の多値信号線ＣＯＮ８とに画素１０１が挟まれる例を示しているが、ある行に配置された２つの多値信号線に画素１０１が挟まれてもよい。また、この２つの多値信号線は、同一種類の信号線であってもよいし、異なる種類の信号線であってもよい。例えば、多値信号線ＣＯＮ８は、制御信号線ＣＯＮ１、制御信号線ＣＯＮ２またはリセット信号線ＣＯＮ３であってもよい。

また、上記説明では、シールド線１０７Ａおよび１０７Ｂに、基準電圧（固定電圧）が印加される例を示したが、パルス電圧等が印加されてもよい。例えば、上述したリセット動作時には、シールド線１０７Ａおよび１０７Ｂの電圧は固定され、リセット動作に影響しないブランキング期間等においてシールド線１０７Ａおよび１０７Ｂの電圧が変動してもよい。

以上のように、撮像装置１００は、行列状に配置され、それぞれが、光を信号電荷に変換する光電変換部１２１と、信号電荷を蓄積する電荷蓄積部とを含む複数の画素１０１と、列方向に沿って延び、複数の画素１０１のうちの第１画素に接続される第１配線（例えば多値信号線ＣＯＮ４Ａ）と、列方向に沿って延びる第２配線（例えば多値信号線ＣＯＮ４Ｂ）と、平面視において第１画素の電荷蓄積部と第１配線との間に位置する第１シールド線１０７Ａと、平面視において第１画素の電荷蓄積部と第２配線との間に位置する第２シールド線１０７Ｂと、第１配線に第１電圧および第２電圧を選択的に供給する第１電圧供給回路１０６Ａと、第２配線に第３電圧および第４電圧を選択的に供給する第２電圧供給回路１０６Ｂと、を備える。図５に示すように、第１画素の電荷蓄積部（ＦＤ配線１４１）は、平面視において第１配線（多値信号線ＣＯＮ４Ａ）と第２配線（多値信号線ＣＯＮ４Ｂ）との間に位置する。

これによれば、第１シールド線１０７Ａおよび第２シールド線１０７Ｂにより、第１配線（多値信号線ＣＯＮ４Ａ）および第２配線（多値信号線ＣＯＮ４Ｂ）の電圧変化による電荷蓄積部の電位の揺れを低減できる。よって、ノイズを抑制しつつ、高速化を実現できる。

例えば、図４および図１４に示すように、第２配線（多値信号線ＣＯＮ４Ｂ）は、複数の画素のうちの第２画素に接続される。

例えば、図４に示すように、第１配線（多値信号線ＣＯＮ４Ａ）に接続される第１画素および第２配線（多値信号線ＣＯＮ４Ｂ）に接続される第２画素は同じ列に属する。

例えば、図１４に示すように、第１配線（多値信号線ＣＯＮ４Ａ）に接続される第１画素が属する列と第２配線（多値信号線ＣＯＮ４Ｂ）に接続される第２画素が属する列とは隣接している。

例えば、図６に示すように、第３電圧は第１電圧と等しく、第４電圧は第２電圧と等しい。

例えば、図１０に示すように、撮像装置１００は、複数の画素１０１が表面上に配置された半導体基板１５１をさらに備える。光電変換部１２１は半導体基板１５１の表面の上方に位置し、電荷蓄積部は、半導体基板１５１と光電変換部１２１とを接続する配線（ＦＤ配線１４１）を含む。

例えば、図１０に示すように、電荷蓄積部は、半導体基板１５１内に位置する拡散領域（電荷蓄積領域１２４）を含む。

例えば、第１シールド線１０７Ａおよび第２シールド線１０７Ｂのそれぞれは一定の電位に保持される。

例えば、図９に示すように、第１シールド線１０７Ａと第２シールド線１０７Ｂとは互いに電気的に接続されている。

例えば、図１０に示すように、第１配線（多値信号線ＣＯＮ４Ａ）、第２配線（多値信号線ＣＯＮ４Ｂ）、第１シールド線１０７Ａおよび第２シールド線１０７Ｂは、同一の配線層に配置されている。

例えば、図１２に示すように、第１シールド線１０７Ａおよび第２シールド線１０７Ｂは、第１配線（多値信号線ＣＯＮ４Ａ）および第２配線（多値信号線ＣＯＮ４Ｂ）が配置されている配線層と同一の配線層を含む複数の配線層に配置されている。

これによれば、第１シールド線１０７Ａおよび第２シールド線１０７Ｂにより、第１配線および第２配線の電圧変化による電荷蓄積部の電位の揺れをさらに低減できる。

例えば、図２に示すように、複数の画素１０１のそれぞれは、光電変換部に接続されるゲートを有する増幅トランジスタ１２６を含み、第１配線（多値信号線ＣＯＮ４Ａ）は、第１画素の増幅トランジスタ１２６のソースまたはドレインに接続され、第２配線（多値信号線ＣＯＮ４Ｂ）は、第２画素の増幅トランジスタ１２６のソースまたはドレインに接続される。

例えば、図６に示すように、第２電圧は、第１電圧より高く、第４電圧は、第３電圧より高く、第２電圧供給回路１０６Ｂは、第１電圧供給回路１０６Ａが第１配線に供給する電圧を第１電圧から第２電圧に変更するタイミングにおいて、第２配線に供給する電圧を第４電圧から第３電圧に変更し、第１電圧供給回路１０６Ａが第１配線に供給する電圧を第２電圧から第１電圧に変更するタイミングにおいて、第２配線に供給する電圧を第３電圧から第４電圧に変更する。

これによれば、第１配線および第２配線の電位変動のシールド線１０７Ａおよび１０７Ｂへの影響を低減することができる。よって、ノイズを抑制しつつ、高速化を実現できる。

また、本開示の一態様に係る撮像装置の駆動方法は、第１配線（多値信号線ＣＯＮ４Ａ）及び第２配線（多値信号線ＣＯＮ４Ｂ）と、平面視において第１配線と第２配線との間に位置する電荷蓄積部（ＦＤ配線１４１）とを備える撮像装置１００の駆動方法であって、図６に示すように、第１配線に供給する電圧を第１電圧から、第１電圧より高い第２電圧に変更するタイミングにおいて、第２配線に供給する電圧を第４電圧から第４電圧より低い第３電圧に変更し、第１配線に供給する電圧を第２電圧から第１電圧に変更するタイミングにおいて、第２配線に供給する電圧を第３電圧から第４電圧に変更する。

これによれば、第１配線および第２配線の電圧変化による電荷蓄積部の電位の揺れを低減できる。よって、ノイズを抑制しつつ、高速化を実現できる。

以上、実施形態に係る撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。

例えば、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。

また、上記実施形態に係る撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、上記各実施の形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。

以上、一つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。

本開示に係る撮像装置は、デジタルスチルカメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、及びデジタルミラーレス一眼カメラなど、様々なカメラシステム及びセンサシステムに適用できる。

１００ 撮像装置
１０１、１０１Ａ 画素
１０２ 垂直走査回路
１０３ カラム信号処理回路
１０４ 水平信号読み出し回路
１０５Ａ、１０５Ｂ 定電流源
１０６Ａ 第１電圧供給回路
１０６Ｂ 第２電圧供給回路
１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ シールド線
１１１、１１１Ａ、１１１Ｂ 出力信号線
１１２ 蓄積制御線
１１３ 水平信号共通線
１２１ 光電変換部
１２２ 読み出し回路
１２３ 帯域制御部
１２４ 電荷蓄積領域
１２５ 選択トランジスタ
１２６ 増幅トランジスタ
１２７ フォトダイオード
１２８、１３０、１５７Ａ、１５７Ｂ、１５７Ｃ 配線
１２９ ノード
１３１ リセットトランジスタ
１３２ 帯域制御トランジスタ
１３３、１３４ 容量素子
１４１ ＦＤ配線
１５１ 半導体基板
１５２、１５２Ａ、１５２Ｂ、１５２Ｃ、１５２Ｄ 層間絶縁層
１５３ 第１電極
１５４ 光電変換膜
１５５ 第２電極
１５６ 受光面
１５８Ａ、１５８Ｂ、１５８Ｃ、１５８Ｄ ビア
ＣＯＮ１、ＣＯＮ２ 制御信号線
ＣＯＮ３ リセット信号線
ＣＯＮ４、ＣＯＮ４Ａ、ＣＯＮ４Ｂ、ＣＯＮ７、ＣＯＮ８ 多値信号線
Ｖｐ 基準電圧

Claims (14)

1. 行列状に配置され、それぞれが、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部とを含む複数の画素と、
   列方向に沿って延び、前記複数の画素のうちの第１画素に接続される第１配線と、
   列方向に沿って延びる第２配線と、
   平面視において前記第１画素の前記電荷蓄積部と前記第１配線との間に位置する第１シールド線と、
   平面視において前記第１画素の前記電荷蓄積部と前記第２配線との間に位置する第２シールド線と、
   前記第１配線に第１電圧および第２電圧を選択的に供給する第１電圧供給回路と、
   前記第２配線に第３電圧および第４電圧を選択的に供給する第２電圧供給回路と、
   を備え、
   前記第１画素の前記電荷蓄積部は、平面視において前記第１配線と前記第２配線との間に位置する、撮像装置。
2. 前記第２配線は、前記複数の画素のうちの第２画素に接続される、請求項１に記載の撮像装置。
3. 前記第１画素および前記第２画素は同じ列に属する、請求項２に記載の撮像装置。
4. 前記第１画素が属する列と前記第２画素が属する列とは隣接している、請求項２に記載の撮像装置。
5. 前記第３電圧は前記第１電圧と等しく、前記第４電圧は前記第２電圧と等しい、請求項１から３のいずれか一項に記載の撮像装置。
6. 前記複数の画素が表面上に配置された半導体基板をさらに備え、
   前記光電変換部は前記半導体基板の前記表面の上方に位置し、
   前記電荷蓄積部は、前記半導体基板と前記光電変換部とを接続する配線を含む、請求項１から５のいずれか一項に記載の撮像装置。
7. 前記電荷蓄積部は、前記半導体基板内に位置する拡散領域を含む、請求項６に記載の撮像装置。
8. 前記第１シールド線および前記第２シールド線のそれぞれは一定の電位に保持される、請求項１から７のいずれか一項に記載の撮像装置。
9. 前記第１シールド線と前記第２シールド線とは互いに電気的に接続されている、請求項１から８のいずれか一項に記載の撮像装置。
10. 前記第１配線、前記第２配線、前記第１シールド線および前記第２シールド線は、同一の配線層に配置されている、請求項１から９のいずれか一項に記載の撮像装置。
11. 前記第１シールド線および前記第２シールド線は、前記同一の配線層を含む複数の配線層に配置されている、請求項１０記載の撮像装置。
12. 前記複数の画素のそれぞれは、前記光電変換部に接続されるゲートを有する増幅トランジスタを含み、
    前記第１配線は、前記第１画素の前記増幅トランジスタのソースまたはドレインに接続され、
    前記第２配線は、前記第２画素の前記増幅トランジスタのソースまたはドレインに接続される、請求項２から４のいずれか一項に記載の撮像装置。
13. 前記第２電圧は、前記第１電圧より高く、
    前記第４電圧は、前記第３電圧より高く、
    前記第２電圧供給回路は、
    前記第１電圧供給回路が前記第１配線に供給する電圧を前記第１電圧から前記第２電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第４電圧から前記第３電圧に変更し、
    前記第１電圧供給回路が前記第１配線に供給する電圧を前記第２電圧から前記第１電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第３電圧から前記第４電圧に変更する、請求項１から１２のいずれか一項に記載の撮像装置。
14. 第１配線及び第２配線と、平面視において前記第１配線と前記第２配線との間に位置する電荷蓄積部とを備える撮像装置の駆動方法であって、
    前記第１配線に供給する電圧を第１電圧から、前記第１電圧より高い第２電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を第４電圧から前記第４電圧より低い第３電圧に変更し、
    前記第１配線に供給する電圧を前記第２電圧から前記第１電圧に変更するタイミングにおいて、前記第２配線に供給する電圧を前記第３電圧から前記第４電圧に変更する、撮像装置の駆動方法。

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