JPWO2007108129A1

JPWO2007108129A1 - 固体撮像素子

Info

Publication number: JPWO2007108129A1
Application number: JP2008506131A
Authority: JP
Inventors: 樋口　剛; 剛樋口
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-03-23
Filing date: 2006-03-23
Publication date: 2009-07-30
Also published as: WO2007108129A1

Abstract

固体撮像素子は、一又は複数の列に配置された複数の第１の受光部と、前記一又は複数の列とは異なる一又は複数の列に配置された複数の第２の受光部と、複数の第１の受光部を所定個数ずつ纏めて複数の画素群を形成し、各画素群に一対一に結合される第１の共有回路と、複数の第２の受光部を所定個数ずつ纏めて複数の画素群を形成し、各画素群に一対一に結合される第２の共有回路を含み、第１の受光部から構成される２つの隣接する画素群の間には第２の共有回路が配置されることを特徴とする。

Description

本発明は、一般に固体撮像素子に関し、詳しくは、ＣＭＯＳ型固体撮像素子のレイアウトに関する。

ＣＭＯＳ型固体撮像素子においては、フォトダイオードからなる受光素子を縦横に配置することで画素配列を形成してあり、光電変換で蓄積された電荷を、行及び列の指定により選択した画素から読み出すことができる。一般に、各画素には例えばソースフォロワ回路を構成する読み出し用トランジスタ（増幅器）やトランスファーゲートが付随して設けられている。選択信号によりトランスファーゲートを開き、読み出し用トランジスタで画素信号を増幅し、列方向に延びる出力信号線を介して増幅後の画素信号を読み出す。また各画素には、受光素子をリセットするためのリセット用トランジスタが設けられている。

画素間隔を狭めるとともに回路規模を削減するためには、上記読み出し用トランジスタ及びリセット用トランジスタ等を各画素に対して一対一に設けるのではなく、複数の画素からなる画素群に対して１セットの増幅器及びリセット用トランジスタ等を設けることが好ましい。このように複数の画素で共有される回路部分を、本願では共有回路と呼ぶ。この場合、各画素に一対一に対応するトランスファーゲートは１つの画素群のなかで１つの画素を選択するために使用し、複数の画素群の中から１つの画素群を選択するために、共有回路の一部として選択用トランジスタを設ける構成としてよい。

図１は、４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの一例を示す図である。図１の固体撮像素子は、受光部１０、トランスファーゲート１１、共有回路１２、共有接続用信号線１３、制御信号線１４、及び出力信号線１５を含む。

受光部１０は、フォトダイオードからなり、光電変換により入力光に応じた強さの電荷を蓄積する。受光部１０は、トランスファーゲート１１及び共有接続用信号線１３を介して、共有回路１２に結合される。図１の構成では、縦一列に並ぶ４つの連続する受光部１０が１つの画素群を形成し、１つの画素群の全ての受光部１０が１つの共有回路１２に結合される。共有回路１２は、読み出し用トランジスタ、リセット用トランジスタ、選択用トランジスタ等を含む。

トランスファーゲート１１及び共有接続用信号線１３を介して受光部１０から読み出された画素信号は、共有回路１２の読み出し用トランジスタにより増幅され、その後出力信号線１５を介して画素配列外部に読み出される。制御信号線１４は、トランスファーゲート１１を選択するための信号、共有回路１２を選択するための信号、共有回路１２のリセット用トランジスタにより受光部１０をリセットするための信号等を伝送する。

図２は、４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの別の一例を示す図である。図２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図２のレイアウトでは、２つの縦に連続する画素及び２つの横に連続する画素を纏めて１つの画素群を形成し、１つの画素群の全ての受光部１０が１つの共有回路１２に結合される。

図１及び図２のレイアウトでは、受光部１０の縦方向の間隔が等間隔でなく、配置が空間的に均一でないという問題がある。一般に、画素が等間隔で均一な配置の方が、入射光を効率的に検出することができる。図１及び図２のように画素間隔が等しくなく不均一な配置の場合、入射光を検出する感度が劣化してしまう。

図３は、４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの更に別の一例を示す図である。図３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。

図３の構成では、縦一列に並ぶ４つの連続する受光部１０が１つの画素群を形成し、１つの画素群の全ての受光部１０が一対の共有回路１２−１及び１２−２に結合される。即ち、図１の構成における１つの共有回路１２が、図３の構成では、２つの共有回路１２−１及び１２−２に分割されている。このように２つの共有回路１２−１及び１２−２に回路を分割して、共有回路に使用するスペースを分散することにより、図３の構成では、図１及び図２の構成と比較して受光部１０の間隔をより等間隔に近づけている。

図３のレイアウトにより、入射光の検出感度が劣化してしまうという問題はある程度回避することができる。しかし共有回路を効率的に２等分できるとは限らず、共有回路に使用する面積が増大してしまう。また共有回路１２−２から結合先の受光部までの距離のばらつきが、図１及び図２の場合と比較して、図３の構成では大きくなってしまう。このように受光部から共有回路までの距離にばらつきがあると、画素毎に電気特性が異なってしまい、撮像画像の画質に悪影響をもたらすことになる。

なお関連技術の一例として、特許文献１には、信号を増幅し転送するトランジスタを２つの画素で共有する構成が示される。
（特許文献１）特開２００４−１４８０２号公報

以上を鑑みて本発明では、撮像画像の画質に悪影響をもたらすことになく画素を均等に配置したレイアウトを有する固体撮像素子を提供することを目的とする。

本発明による少なくとも１つの実施例においては、固体撮像素子を上記のような構成とすることで、画素間隔を略等間隔として均一な配置を実現しながらも、共有回路から各受光部までの距離を略一定とすることができる。これにより、撮像画像の画質に悪影響をもたらすことになく画素を均等に配置したレイアウトを実現し、入射光の検出に関して高感度な固体撮像素子を提供することができる。

４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの一例を示す図である。４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの別の一例を示す図である。４つの画素で共有回路を共有するＣＭＯＳ型固体撮像素子の従来のレイアウトの更に別の一例を示す図である。本発明を適用する固体撮像素子の構成の一例を示す図である。本発明による画素配列のレイアウトの第１の実施例を示す図である。図５の画素配列と同一のレイアウトを断面図示用の切断線とともに示す図である。図６の切断線Ａ−Ａ'で切断した画素配列の断面図である。図６の切断線Ｂ−Ｂ'で切断した画素配列の断面図である。図６の切断線Ｃ−Ｃ'で切断した画素配列の断面図である。図６の切断線Ｄ−Ｄ'で切断した画素配列の断面図である。図６の切断線Ｅ−Ｅ'で切断した画素配列の断面図である。図５に示す画素配列における１つの画素群に対応する回路の等価回路の一例を示す図である。図５に示す画素配列における１つの画素群に対応する回路の等価回路の別の一例を示す図である。本発明による画素配列のレイアウトの第２の実施例を示す図である。図１４に示す画素配列における１つの画素群に対応する回路の等価回路の一例を示す図である。図１４に示す画素配列における１つの画素群に対応する回路の等価回路の別の一例を示す図である。本発明による画素配列のレイアウトの第３の実施例を示す図である。本発明による画素配列のレイアウトの第４の実施例を示す図である。本発明による画素配列のレイアウトの第４の実施例を示す図である。

符号の説明

２０画素配列
２１制御回路
２２シフトレジスタ
２３画素制御信号ドライバ
２４制御信号線
２５出力信号線
２６画素読出回路
２７バス回路
３０，４０，５０受光部
３１，４１，５１トランスファーゲート
３２，４２，５２共有回路
３３，４３，５３共有接続用信号線
３４制御信号線
３５出力信号線

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図４は、本発明を適用する固体撮像素子の構成の一例を示す図である。図４の固体撮像素子は、画素配列２０、制御回路２１、シフトレジスタ２２、画素制御信号ドライバ２３、制御信号線２４、出力信号線２５、画素読出回路２６、及びバス回路２７を含む。

画素配列２０は、フォトダイオードからなる受光素子を縦横に配置することで画素配列を形成したものである。画素配列２０には、各画素に一対一に対応したトランスファーゲートが設けられるとともに、複数の画素間で共有される読み出し用トランジスタやリセット用トランジスタ等を含む共有回路が設けられる。

制御回路２１は、固体撮像素子の各部を制御して、画素配列２０から画像データを読み出すよう機能する。シフトレジスタ２２は、画素配列２０の複数の行に一対一に対応する複数の内部レジスタを含み、この内部レジスタを直列に接続してシフトレジスタを構成したものである。シフトレジスタ２２は、制御回路２１の制御の下で動作してレジスタ格納データを順次シフトさせることにより、画素配列２０の行を順次選択するよう機能する。

画素制御信号ドライバ２３は、シフトレジスタ２２が指定する行に対応する制御信号線２４を駆動して、画素配列２０中の指定する行に対応する画素から１行分の画素信号を読み出す。読み出された画素信号は、出力信号線２５を介して画素読出回路２６に供給される。画素読出回路２６は、例えばノイズキャンセル回路等により、ノイズを軽減しつつ画像信号を読み出すよう機能する。画素読出回路２６により読み出された１行分の画像信号は、水平方向に順次画素を選択するようにしながら、バス回路２７を介して制御回路２１に供給される。

図５は、本発明による画素配列のレイアウトの第１の実施例を示す図である。図５の画素配列２０は、受光部３０、トランスファーゲート３１、共有回路３２、共有接続用信号線３３、制御信号線３４、及び出力信号線３５を含む。

受光部３０は、フォトダイオードからなり、光電変換により入力光に応じた強さの電荷を蓄積する。受光部３０は、トランスファーゲート３１及び共有接続用信号線３３を介して、共有回路３２に結合される。図５の構成では、縦一列に並ぶ４つの連続する受光部３０が１つの画素群を形成し、１つの画素群の全ての受光部３０が１つの共有回路３２に結合される。共有回路３２は、読み出し用トランジスタ及びリセット用トランジスタを含み、また更に選択用トランジスタを含んでよい。

トランスファーゲート３１及び共有接続用信号線３３を介して受光部３０から読み出された画素信号は、共有回路３２の読み出し用トランジスタにより増幅され、その後出力信号線３５を介して画素配列外部に読み出される。制御信号線３４は、トランスファーゲート３１を選択するための信号、共有回路３２を選択するための信号、共有回路３２のリセット用トランジスタにより受光部３０をリセットするための信号等を伝送する。

図５の画素配列２０は、また更に受光部４０、トランスファーゲート４１、共有回路４２、及び共有接続用信号線４３を含む。受光部４０、トランスファーゲート４１、共有回路４２、及び共有接続用信号線４３は、それぞれ受光部３０、トランスファーゲート３１、共有回路３２、及び共有接続用信号線３３と同等の回路素子である。４つの受光部４０が１つの画素群を形成し、１つの共有回路４２に結合される。

図５の画素配列２０は、また更に受光部５０、トランスファーゲート５１、共有回路５２、及び共有接続用信号線５３を含む。受光部５０、トランスファーゲート５１、共有回路５２、及び共有接続用信号線５３は、それぞれ受光部３０、トランスファーゲート３１、共有回路３２、及び共有接続用信号線３３と同等の回路素子である。４つの受光部５０が１つの画素群を形成し、１つの共有回路５２に結合される。

図５に示されるように、本発明の第１の実施例においては、所定の列に並ぶ受光部（３０、５０）を所定個数（４つ）ずつ纏めて複数の画素群を形成し、各画素群を対応する共有回路（３２、５２）に結合する。また隣り合う２つの画素群（即ち受光部３０からなる画素群と受光部５０からなる画素群）の間には、他の列に並ぶ受光部（４０）を所定個数（４つ）ずつ纏めて形成した画素群に結合される共有回路（４２）が配置される。このような構成とすることで、画素間隔を略等間隔として均一な配置を実現しながらも、共有回路から各受光部までの距離を略一定とすることができる。

図６は、図５の画素配列と同一のレイアウトを断面図示用の切断線とともに示す図である。図６において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。図６において、奇数列の画素列に対応する各回路要素は、受光部３０、トランスファーゲート３１、共有回路３２、及び共有接続用信号線３３として示し、偶数列の画素列に対応する各回路要素は、受光部４０、トランスファーゲート４１、共有回路４２、及び共有接続用信号線４３として示してある。

図７は、図６の切断線Ａ−Ａ'で切断した画素配列の断面図である。図７において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。図７に示されるように、半導体基板６０の拡散層に受光部３０及び共有回路３２が形成される。

半導体基板６０の上のポリシリコン層には、トランスファーゲート３１が形成され、その上のメタル第１層に制御信号線３４が形成される。図６には、制御信号線３４の大まかな位置と方向が示されているだけであり、実際には、図７に示されるように１つのトランスファーゲート３１（図面上では１つであるが実際には同一行上にある複数のトランスファーゲート３１）に対して１つの制御信号線が設けられる。またメタル第１層の上のメタル第２層には、共有接続用信号線３３が形成される。共有接続用信号線３３と共通回路３２との間、及び共有接続用信号線３３とトランスファーゲート３１の拡散層６２（トランスファーゲートを構成するトランジスタのドレイン端）との間は、それぞれコンタクトホール６１を介して接続される。

図８は、図６の切断線Ｂ−Ｂ'で切断した画素配列の断面図である。図８において、図６及び図７と同一の構成要素は同一の番号で参照し、その説明は省略する。

図８に示されるように、制御信号線３４とトランスファーゲート３１（トランスファーゲートを構成するトランジスタのゲート端）との間、及び制御信号線３４と共有回路３２との間は、それぞれコンタクトホール６３を介して接続される。またメタル第１層の上のメタル第２層には、共有接続用信号線３３が形成される。

図９は、図６の切断線Ｃ−Ｃ'で切断した画素配列の断面図である。図９において、図６乃至図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図９に示されるように、メタル第２層には、出力信号線３５が形成される。出力信号線３５と共有回路３２との間は、コンタクトホール６４を介して接続される。

図１０は、図６の切断線Ｄ−Ｄ'で切断した画素配列の断面図である。図１０において、図６乃至図９と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０に示されるように、半導体基板６０には受光部３０及び受光部４０が形成される。メタル第２層には、出力信号線３５と受光部４０用の共有接続用信号線４３とが形成されている。

図１１は、図６の切断線Ｅ−Ｅ'で切断した画素配列の断面図である。図１１において、図６乃至図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。

ポリシリコン層にはトランスファーゲート３１及び４１が形成される。この場合切断面とトランスファーゲート３１及び４１の延展方向とは同一であり、図面の端から端までトランスファーゲート３１及び４１が連続して一本のポリシリコン電極として設けられている。ポリシリコン層の上のメタル第１層には制御信号線３４が形成される。制御信号線３４とトランスファーゲート３１及び４１とは、各トランスファーゲートの位置においてコンタクトホール６５により結合されている。

図１２は、図５に示す画素配列における１つの画素群に対応する回路の等価回路の一例を示す図である。図１２に示すように、フォトダイオードである４つの受光部３０が、トランジスタであるトランスファーゲート３１を介して共有回路３２に結合される。このトランスファーゲート３１は、各受光部３０に一対一に対応して設けられる。４つのトランスファーゲート３１のゲート端には、制御信号ＴＧ１乃至ＴＧ４が供給される。

共有回路３２は、読み出し用トランジスタ７１とリセット用トランジスタ７２とを含む。読み出し用トランジスタ７１は、ソース端が参照電位ＶＲに結合され、ドレイン端が出力信号線３５に結合される。制御信号ＴＧ１乃至ＴＧ４のうち１つがＨＩＧＨになると対応するトランスファーゲート３１が導通し、対応する受光部３０の電荷が読み出し用トランジスタ７１のゲート端に供給される。これにより、受光部３０の電荷量に依存した電圧が出力信号線３５に現れる。このようにして、選択された画素の画素信号を読み出すことができる。

なおリセット用トランジスタ７２は、リセット信号ＲＳＴがＨＩＧＨになると導通し、選択した受光部３０を参照電圧ＶＲにリセットする。このようなリセット動作により、画素配列２０の各画素を同一の初期状態に設定することができる。

図１３は、図５に示す画素配列における１つの画素群に対応する回路の等価回路の別の一例を示す図である。図１３において、図１２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１３の構成においては、共有回路３２は、読み出し用トランジスタ７１及びリセット用トランジスタ７２に加え、更に選択用トランジスタ７３を含む。選択用トランジスタ７３は、読み出し用トランジスタ７１に直列に接続するように挿入されており、そのゲート端には選択信号ＳＥＬが印加される。選択信号ＳＥＬがＨＩＧＨになると、共有回路３２の読出し画素信号が出力信号線３５に供給される。

図１４は、本発明による画素配列のレイアウトの第２の実施例を示す図である。図１４の画素配列は、受光部１３０、トランスファーゲート１３１、共有回路１３２、制御信号線１３４、及び出力信号線１３５を含む。

受光部１３０は、フォトダイオードからなり、光電変換により入力光に応じた強さの電荷を蓄積する。受光部１３０は、トランスファーゲート１３１を介して共有回路１３２に結合される。図１４の構成では、縦に２つ及び横に２つ隣接して並ぶ４つの受光部１３０が１つの画素群を形成し、１つの画素群の全ての受光部１３０が１つの共有回路１３２に結合される。共有回路１３２は、読み出し用トランジスタ及びリセット用トランジスタを含み、また更に選択用トランジスタを含んでよい。

トランスファーゲート１３１を介して受光部１３０から読み出された画素信号は、共有回路１３２の読み出し用トランジスタにより増幅され、その後出力信号線１３５を介して画素配列外部に読み出される。制御信号線１３４は、トランスファーゲート１３１を選択するための信号、共有回路１３２を選択するための信号、共有回路１３２のリセット用トランジスタにより受光部１３０をリセットするための信号等を伝送する。

図１４の画素配列は、また更に受光部１４０、トランスファーゲート１４１、及び共有回路１４２を含む。受光部１４０、トランスファーゲート１４１、及び共有回路１４２は、それぞれ受光部１３０、トランスファーゲート１３１、及び共有回路１３２と同等の回路素子である。４つの受光部１４０が１つの画素群を形成し、１つの共有回路１４２に結合される。

図１４の画素配列は、また更に受光部１５０、トランスファーゲート１５１、及び共有回路１５２を含む。受光部１５０、トランスファーゲート１５１、及び共有回路１５２は、それぞれ受光部１３０、トランスファーゲート１３１、及び共有回路１３２と同等の回路素子である。４つの受光部１５０が１つの画素群を形成し、１つの共有回路１５２に結合される。

図１４に示されるように、本発明の第２の実施例においては、所定の列（所定の２列）に並ぶ受光部（１３０、１５０）を所定個数（４つ）ずつ纏めて複数の画素群を形成し、各画素群を対応する共有回路（１３２、１５２）に結合する。また隣り合う２つの画素群（即ち受光部１３０からなる画素群と受光部１５０からなる画素群）の間には、他の列（他の２列）に並ぶ受光部（１４０）を所定個数（４つ）ずつ纏めて形成した画素群に結合される共有回路（１４２）が配置される。このような構成とすることで、画素間隔を略等間隔として均一な配置を実現しながらも、共有回路から各受光部までの距離を略一定とすることができる。なお図１４の第２の実施例の構成では、共有接続用信号線を削減できるので、第１の実施例の構成と比較して、画素間隔を短くすることが可能である。

図１５は、図１４に示す画素配列における１つの画素群に対応する回路の等価回路の一例を示す図である。図１５に示すように、フォトダイオードである４つの受光部１３０が、トランジスタであるトランスファーゲート１３１を介して共有回路１３２に結合される。このトランスファーゲート１３１は、各受光部１３０に一対一に対応して設けられる。４つのトランスファーゲート１３１のゲート端には、制御信号ＴＧ１乃至ＴＧ４が供給される。

共有回路１３２は、読み出し用トランジスタ１７１とリセット用トランジスタ１７２とを含む。読み出し用トランジスタ１７１は、ソース端が参照電位ＶＲに結合され、ドレイン端が出力信号線１３５に結合される。制御信号ＴＧ１乃至ＴＧ４のうち１つがＨＩＧＨになると対応するトランスファーゲート１３１が導通し、対応する受光部１３０の電荷が読み出し用トランジスタ１７１のゲート端に供給される。これにより、受光部１３０の電荷量に依存した電圧が出力信号線１３５に現れる。このようにして、選択された画素の画素信号を読み出すことができる。

なおリセット用トランジスタ１７２は、リセット信号ＲＳＴがＨＩＧＨになると導通し、選択した受光部１３０を参照電圧ＶＲにリセットする。このようなリセット動作により、画素配列の各画素を同一の初期状態に設定することができる。

図１６は、図１４に示す画素配列における１つの画素群に対応する回路の等価回路の別の一例を示す図である。図１６において、図１５と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１６の構成においては、共有回路１３２は、読み出し用トランジスタ１７１及びリセット用トランジスタ１７２に加え、更に選択用トランジスタ１７３を含む。選択用トランジスタ１７３は、読み出し用トランジスタ１７１に直列に接続するように挿入されており、そのゲート端には選択信号ＳＥＬが印加される。選択信号ＳＥＬがＨＩＧＨになると、共有回路１３２の読出し画素信号が出力信号線１３５に供給される。

図１７は、本発明による画素配列のレイアウトの第３の実施例を示す図である。第３の実施例においては、２つの画素を纏めて１つの画素群とし、各画素群に対して一対一に１つの共有回路を割り当てる。

図１７の画素配列は、受光部２３０、トランスファーゲート２３１、共有回路２３２、制御信号線２３４、及び出力信号線２３５を含む。個々の回路要素の構成及び機能は、第１及び第２の実施例の場合と同様であり、その説明は省略する。

この構成では、縦に２つ連続して並ぶ２つの受光部２３０が１つの画素群を形成し、１つの画素群の全ての受光部２３０が１つの共有回路２３２に結合される。共有回路２３２は、読み出し用トランジスタ及びリセット用トランジスタを含み、また更に選択用トランジスタを含んでよい。

図１７の画素配列は、また更に受光部２４０、トランスファーゲート２４１、及び共有回路２４２を含む。受光部２４０、トランスファーゲート２４１、及び共有回路２４２は、それぞれ受光部２３０、トランスファーゲート２３１、及び共有回路２３２と同等の回路素子である。２つの受光部２４０が１つの画素群を形成し、１つの共有回路２４２に結合される。

図１７の画素配列は、また更に受光部２５０、トランスファーゲート２５１、及び共有回路２５２を含む。受光部２５０、トランスファーゲート２５１、及び共有回路２５２は、それぞれ受光部２３０、トランスファーゲート２３１、及び共有回路２３２と同等の回路素子である。２つの受光部２５０が１つの画素群を形成し、１つの共有回路２５２に結合される。

図１７に示されるように、本発明の第３の実施例においては、所定の列に並ぶ受光部（２３０、２５０）を所定個数（２つ）ずつ纏めて複数の画素群を形成し、各画素群を対応する共有回路（２３２、２５２）に結合する。また隣り合う２つの画素群（即ち受光部２３０からなる画素群と受光部２５０からなる画素群）の間には、他の列に並ぶ受光部（２４０）を所定個数（２つ）ずつ纏めて形成した画素群に結合される共有回路（２４２）が配置される。このような構成とすることで、画素間隔を略等間隔として均一な配置を実現しながらも、共有回路から各受光部までの距離を略一定とすることができる。

図１８Ａ及び図１８Ｂは、本発明による画素配列のレイアウトの第４の実施例を示す図である。図１８Ａの画素配列レイアウトと図１８Ｂの画素配列レイアウトとは、図示の都合上２つに分割して示すものであり、実際には点線Ｉ−Ｉ'において互いに接続することで１つの画素配列レイアウトを構成する。第４の実施例においては、８つの画素を纏めて１つの画素群とし、各画素群に対して一対一に１つの共有回路を割り当てる。

図１８Ａ及び図１８Ｂの画素配列は、受光部３３０、トランスファーゲート３３１、共有回路３３２、共有接続用信号線３３３、制御信号線３３４、及び出力信号線３３５を含む。個々の回路要素の構成及び機能は、第１乃至第３の実施例の場合と同様であり、その説明は省略する。

この構成では、縦一列に並ぶ８つの連続する受光部３３０が１つの画素群を形成し、１つの画素群の全ての受光部３３０が１つの共有回路３３２に結合される。共有回路３３２は、読み出し用トランジスタ及びリセット用トランジスタを含み、また更に選択用トランジスタを含んでよい。

図１８Ａ及び図１８Ｂの画素配列は、また更に、縦一列に連続して並ぶ８つの受光部３４０、トランスファーゲート３４１、共有回路３４２、及び共有接続用信号線３４３を含む。受光部３４０、トランスファーゲート３４１、共有回路３４２、及び共有接続用信号線３４３は、それぞれ受光部３３０、トランスファーゲート３３１、共有回路３３２、及び共有接続用信号線３３３と同等の回路素子である。これら８つの受光部３４０が１つの画素群を形成し、１つの共有回路３４２に結合される。

図１８Ａ及び図１８Ｂの画素配列は、また更に、縦一列に連続して並ぶ受光部３５０、トランスファーゲート３５１、共有回路３５２、及び共有接続用信号線３５３を含む。受光部３５０、トランスファーゲート３５１、共有回路３５２、及び共有接続用信号線３５３は、それぞれ受光部３３０、トランスファーゲート３３１、共有回路３３２、及び共有接続用信号線３３３と同等の回路素子である。これら８つの受光部３５０が１つの画素群を形成し、１つの共有回路３５２に結合される。

図１８Ａ及び図１８Ｂに示されるように、本発明の第４の実施例においては、所定の列に並ぶ受光部（３３０、３５０）を所定個数（８つ）ずつ纏めて複数の画素群を形成し、各画素群を対応する共有回路（３３２、３５２）に結合する。また隣り合う２つの画素群（即ち受光部３３０からなる画素群と受光部３５０からなる画素群）の間には、他の列に並ぶ受光部（３４０）を所定個数（８つ）ずつ纏めて形成した画素群に結合される共有回路（３４２）が配置される。このような構成とすることで、画素間隔を略等間隔として均一な配置を実現しながらも、共有回路から各受光部までの距離を略一定とすることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

一又は複数の列に配置された複数の第１の受光部と、
該一又は複数の列とは異なる一又は複数の列に配置された複数の第２の受光部と、
該複数の第１の受光部を所定個数ずつ纏めて複数の画素群を形成し、各画素群に一対一に結合される第１の共有回路と、
該複数の第２の受光部を所定個数ずつ纏めて複数の画素群を形成し、各画素群に一対一に結合される第２の共有回路
を含み、該第１の受光部から構成される２つの隣接する画素群の間には該第２の共有回路が配置されることを特徴とする固体撮像素子。
該一又は複数の列の数は１であり、該第１の受光部は１つの列に直線上に配置され、且つ該第２の受光部は１つの列に直線上に配置されることを特徴とする請求項１記載の固体撮像素子。
出力信号線を更に含み、該第１及び第２の共有回路は、対応する該第１及び第２の受光部からの信号に応じた出力信号を該出力信号線に供給する読み出し用トランジスタを含むことを特徴とする請求項１記載の固体撮像素子。
該第１及び第２の共有回路は、対応する該第１及び第２の受光部をリセットするリセット用トランジスタを含むことを特徴とする請求項１記載の固体撮像素子。
該第１及び第２の共有回路は、当該共有回路を選択するための選択用トランジスタを含むことを特徴とする請求項１記載の固体撮像素子。